JP2007305282A - フラッシュメモリ素子の検証方法 - Google Patents

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Abstract

【課題】プログラム又は消去の検証時間、全体的な駆動時間を減らすことを可能にする。
【解決手段】イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングに所定の電圧を同時に供給してプリチャージする段階と、イーブンビットラインに連結されたメモリセルストリングの状態をセンシングしてプログラムまたは消去如何を検証する段階と、オードビットラインに連結されたメモリセルストリングの状態をセンシングしてプログラムまたは消去如何を検証する段階を含むことにより、既存の方法に比べて検証時間を1/2に減らすことができ、これにより全体的な駆動時間を既存の約2/3に減らすことができるため、素子の動作速度を向上させるフラッシュメモリ素子の検証方法が提示される。
【選択図】 図２

Description

本発明は、フラッシュメモリ素子の検証方法に関するものであり、特にプログラムまたは消去の検証時間を減らすことができ、全体的な駆動時間を減らすことができるページバッファを用いたNAND型フラッシュメモリ素子の検証方法に関するものである。
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成するリフレッシュ(refresh)機能が必要でない半導体メモリ素子の需要が増加している。そして、多くのデータ(data)を格納することができる大容量メモリ素子の開発のために、メモリセル(memory cell)の高集積化技術が開発されている。メモリセルの高集積化のために複数のセルが直列に連結されて一つのストリング(string)を構成し、二つのストリングが一つのコンタクト(contact)を共有するNAND型フラッシュメモリ素子(NAND type flash memory device)が開発された。NAND型フラッシュメモリ素子は、F-Nトンネリング(tunneling)方式を用いてフローティングゲート(floating gate)に電子を注入したり、放出しながらメモリセルのしきい値電圧を制御することによりプログラム及び消去を実施する。
従って、消去されたセルは、フローティングゲートの電子が放出されて陰(negative)のしきい値電圧を有し、プログラムされたセルは、フローティングゲートに電子が注入されて陽(positive)のしきい値電圧を有する。しかし、NAND型フラッシュメモリ素子の場合、電荷利得(gain)や電荷損失(loss)による不良が発生し、このような特性と関連して様々な検証を行っている。このような正常なプログラム及び消去如何を検証するためにページバッファ(page buffer)が使われる。
ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの提供を受けてメモリセルに提供したり、メモリセルのデータを格納した後、出力する機能をする。通常ページバッファは、データを臨時格納するために、単一レジスタで構成されることが普通であったが、最近NAND型フラッシュメモリ素子において大容量データのプログラム時にプログラム速度を増加させるためにデュアルレジスタ(dual register)で構成している。
デュアルレジスタ構造のページバッファを有するNAND型フラッシュメモリ素子の消去検証を実施するためには、全てのワードラインに0Vの電圧を印加して全てのセルがターンオンされているかを確認するカラムスキャン(column scam)方式で実施する。カラムスキャン方式は、一つのセルがオフ状態であればフェイルと判定する。消去検証のために選択されたビットラインは、一般的な読み出し動作と同様にプリチャージ(precharge)、エバリュエーション(evaluation)、センシング(sensing)の3段階を経て消去検証を実施する。このようなカラムスキャン方式は、イーブンビットラインとオードビットラインに分かれて消去検証が実施されるため、イーブンビットラインを検証した後、オードビットラインを検証する。従って、二回の検証過程を通じて消去如何を判断することになり、消去の検証時間が増える。
一方、マルチレベルセルでは、消去セルのしきい値電圧分布がプログラムセルのしきい値電圧にも影響を与えるため、消去が完了したセルに対してポストプログラムを実施する。ポストプログラムはISPP方式を用いて実施することになり、ポストプログラムの後、消去検証を実施する。従って、消去の検証時間が増えれば、全体的な消去時間が増える。
また、プログラム時にも上記と同様な理由によりプログラムの検証時間が増えることにより全体的なプログラム時間が増える。
本発明の目的は、検証時間を減らすことができ、全体的な駆動時間を減らすことができるフラッシュメモリ素子の検証方法を提供することにある。
本発明の他の目的は、イーブンビットラインとオードビットラインを同時にプリチャージ及びエバリュエーションさせた後、イーブンビットライン及びオードビットラインを順次センシングすることにより、検証時間を減らすことができるフラッシュメモリ素子の検証方法を提供することにある。
本発明のさらに他の目的は、イーブンビットラインとオードビットラインを同時にプリチャージ及びエバリュエーションさせた後、イーブンビットライン及びオードビットラインを順次センシングすることにより、検証時間を従来より1/2に減らすことができ、これにより全体的な駆動時間を従来より2/3に減らすことができるフラッシュメモリ素子の検証方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子の検証方法は、イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに所定電圧を同時に供給してプリチャージする段階と、上記イーブンビットラインに連結された上記メモリセルストリングの状態をセンシングして消去如何を検証する段階と、上記オードビットラインに連結された上記メモリセルストリングの状態をセンシングして消去如何を検証する段階を含む。
本発明の他の実施例によるフラッシュメモリ素子の検証方法は、イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに所定電圧を同時に供給してプリチャージする段階と、上記イーブンビットラインに連結された上記メモリセルストリングの状態をセンシングしてプログラム如何を検証する段階と、上記オードビットラインに連結された上記メモリセルストリングの状態をセンシングしてプログラム如何を検証する段階を含む。
また、本発明の他の実施例によるフラッシュメモリ素子の検証方法は、第1制御信号によりイーブンビットライン及びオードビットラインを通じてメモリセルアレイに検証信号を供給するための第1トランジスタと、第2制御信号により上記イーブンビットライン及びオードビットラインを通じて上記メモリセルアレイと第1ノードを連結させるための第2トランジスタと、第3制御信号により上記第1ノードに所定の電流を供給するための第3トランジスタと、上記メモリセルアレイの選択されたセルからの出力データを格納するためのラッチと、上記第1ノードの電位及び第4制御信号により上記ラッチの状態を調節するための第4トランジスタを含み、上記第1制御信号により上記イーブンビットライン及び上記オードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、上記第3制御信号により上記第1ノードに所定電圧を供給すると共に第1電位の上記第2制御信号により上記第1ノードの所定電圧を上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに同時に供給してプリチャージする段階と、第2電位の上記第2制御信号により上記イーブンビットラインに連結された上記メモリセルストリングの状態を上記ラッチに格納して消去如何を検証する段階と、第3電位の上記第2制御信号により上記オードビットラインに連結された上記メモリセルストリングの状態を上記ラッチに格納して消去如何を検証する段階を含む。
上記第1制御信号は、1.6〜5.5Vまたは電源電圧(Vcc)の電位を維持する。
上記第1電位の上記第2制御信号は、1.0〜5.5Vまたは電源電圧(Vcc)の電位を維持し、上記第2電位及び第3電位の上記第2制御信号は1.0〜2.2Vの電位を維持するが、上記第2電位は上記第1電位より同一または高い電位を維持する。第2電位の上記第2制御信号の印加時間は、上記第3電位の上記第2制御信号の印加時間より長く維持する。
上述した通り、本発明によれば、イーブン及びオードビットラインを同時にプリチャージ及びエバリュエーションさせた後、イーブンビットライン及びオードビットラインを順次センシングすることにより、既存の方法に比べて消去の検証時間を1/2に減らすことができ、これにより全体的な消去時間を既存の約2/3に減らすことができるため、素子の動作速度を向上させることができる。また、プログラム検証にも同一に適用され、これによりプログラム時間も減らすことができる。
以下、添付した図面を参照して本発明の実施例を詳細に説明する。
図1は、本発明の一実施例によるフラッシュメモリ素子の検証方法中の消去検証方法に用いられるページバッファの構成を説明するための回路図であり、メインレジスタとキャッシュレジスタを有するデュアルレジスタ構造のページバッファでメインレジスタを示した回路図である。
図1を参照すれば、ビットライン選択部(120)は多数のトランジスタを含んで構成されるが、第1及び第2NMOSトランジスタ(N101及びN102)は、イーブン及びオードディスチャージ信号(DISCHe及びDISCHo)によりそれぞれ駆動され、検証電圧(VIRPWR)をイーブンビットライン(BLe)またはオードビットライン(BLo)に連結されたメモリセルアレイ(110)のメモリセルストリングに印加する。第3及び第4NMOSトランジスタ(N103及びN104)は、イーブン及びオードビットライン選択信号(BSLe及びBSLo)によりそれぞれ駆動され、メモリセルアレイ(110)のビットラインと感知ノード(SO)を連結させる。
PMOSトランジスタ(P101)は、プリチャージ信号(PRECHb)により駆動され、感知ノード(S0)に所定の電源を供給する。
第5NMOSトランジスタ(N105)は、コピーバックプログラム時にコピーバック信号(COPYBACK)により感知ノード(SO)とラッチ(130)の出力ノード(QAb)を連結する。ラッチ(130)はメモリセルアレイ(110)から出力される出力データと外部から供給されたデータを臨時格納する。第6NMOSトランジスタ(N106)は、感知ノード(S0)の電位により駆動され、第7NMOSトランジスタ(N107)は読み出し信号(READ_L)により駆動されてラッチ(130)の出力ノード(QAb)と接地端子(Vss)を連結させる。第8NMOSトランジスタ(N108)は、信号(DI_L)により駆動されて入出力端子(YA)とラッチ(130)の出力ノード(QAb)を連結し、第9NMOSトランジスタ(N109)は、信号(nDI_L)により駆動されて入出力端子(YA)とラッチ(130)の入力ノード(QA)を連結する。第10NMOSトランジスタ(N110)は、リセット信号(RESET_L)により駆動されてラッチ(130)を初期化させる。第11NMOSトランジスタ(N111)は、プログラム動作時信号(PROGRAM_L)により駆動され、プログラムされる情報が選択されたビットラインに転送されるようにする。第12NMOSトランジスタ(N112)は、信号(PBDO_L)により駆動されてプログラムノード(NA)の電位を出力する。また、インバータ(I101)は、ラッチ(130)の出力ノード(QAb)の電位を反転させてプログラムノード(NA)に伝達する。
図2は、上記のように構成されるページバッファを用いた本発明の一実施例によるNAND型フラッシュメモリ素子の消去検証時の動作波形図であり、図1及び図2を用いて本発明の一実施例によるNAND型フラッシュメモリ素子の消去検証方法を説明すれば、次の通りである。
1)A区間:ディスチャージ
イーブン及びオードディスチャージ信号(DISCHe及びDISCHo)が1.6〜5.5Vまたは電源電圧(Vcc)程度のハイレベルで同一の時間に同時に印加されて第1及び第2NMOSトランジスタ(N101及びN102)がターンオンされる。従って、検証信号(VIRPWR)の電位が第1及び第2NMOSトランジスタ(N101及びN102)を通じてビットライン(BLe及びBLo)に供給されるが、消去検証時の検証信号(VIRPWR)は0Vの電位を維持するため、イーブン及びオードビットライン(BLe及びBLo)に0Vの電圧が供給される。そして、リセット信号(RESET_L)がハイレベルのパルスに印加され、第10NMOSトランジスタ(N110)がターンオンされ、ノード(QA)をロウレベルにし、これによりノード(QAb)はハイレベルを維持する。従って、ラッチ(130)が初期化される。この時、全てのワードライン(WL0〜WL31)には0〜1Vの電圧が印加され、ドレイン選択ライン(DSL)及びソース選択ライン(SSL)にも0Vの電圧が印加される。
2)B区間:プリチャージ
イーブン及びオードディスチャージ信号(DISCHe及びDISCHo)がロウレベルで印加されて第1及び第2NMOSトランジスタ(N101及びN102)はターンオフされる。また、プリチャージ信号(PRECHb)がロウレベルで印加されて第1PMOSトランジスタ(P201)がターンオンされ、これにより電源電圧(Vcc)が感知ノード(SO)に印加され、感知ノード(SO)はハイレベルを維持する。そして、イーブン及びオードビットライン選択信号(BSLe及びBSLo)が1.0〜5.5Vまたは電源電圧(Vcc)程度の第1電圧(V1)の電位で印加されてイーブン及びオードビットライン(BLe及びBLo)には第1電圧(V1)と第3または第4NMOSトランジスタ(N103またはN104)のしきい値電圧(Vt)を差し引いた電圧(V1-Vt)がそれぞれ印加される。この時、ドレイン選択ライン(DSL)に電圧が供給される。
3)C区間:エバリュエーション
イーブン及びオードビットライン選択信号(BSLe及びBSLo)がロウレベルで印加されて第3及び第4NMOSトランジスタ(N103及びN104)がターンオフされる。これによりイーブン及びオードビットライン(BLe及びBLo)の電荷供給が中断され、イーブン及びオードビットライン(BLe及びBLo)電位がこれらにそれぞれ連結されたメモリセルの状態に応じて調節される。即ち、メモリセルが消去状態ではない場合、イーブンまたはオードビットライン(BLeまたはBLo)の電位は、(V1-Vt)の電位を維持するようになり、消去状態の場合、イーブンまたはオードビットライン(BLeまたはBLo)電位は(V1-Vt)から次第に減少してロウレベルを維持する。この時、ロウレベルのプリチャージ(PRECHb)により第1PMOSトランジスタ(P101)がターンオン状態を維持するため、感知ノード(SO)はハイレベルを維持する。一方、ドレイン選択ライン(DSL)及びソース選択ライン(SSL)を通じてハイレベルの信号が印加される。このようなセルエバリュエーション区間は10μｓ以下の時間を維持する。
4)D区間:イーブンセルセンシング
プリチャージ信号(PRECHb)がハイレベルで印加されて第1PMOSトランジスタ(P201)がターンオフされ、イーブンビットライン選択信号(BSLe)が1.0〜2.2V程度の電位を維持する第2電圧(V2)で印加されて第3NMOSトランジスタ(N103)がターンオンされる。このようにすれば、メモリセルが消去セルではない場合、イーブンビットライン(BLe)の電位は(V1-Vt)の電位を維持するようになり、感知ノード(SO)の電位はハイレベルを維持する。しかし、メモリセルが消去状態の場合、イーブンビットライン(BLe)の電位は次第に減少してロウレベルを維持するようになり、感知ノード(SO)の電位はロウレベルを維持する。この状態で読み出し信号(READ_L)がハイレベルのパルスで1.0〜10μｓの時間印加されれば、メモリセルが消去セルではない場合、感知ノード(SO)がハイレベルを維持して第6NMOSトランジスタ(N106)がターンオンされ、ハイパルスの読み出し信号(READ_L)により第7NMOSトランジスタ(N107)がターンオンされてノード(QAb)がロウレベルを維持し、ノード(QA)がハイレベルを維持する。これに反し、メモリセルが消去セルである場合、感知ノード(SO)がロウレベルを維持して第7NMOSトランジスタ(N107)がターンオフされるため、ノード(QAb)はハイレベルを維持し、ノード(QA)はロウレベルを維持する。従って、ノード(QA)の電位を検出してイーブンセルの状態をセンシングする。
5)E区間:オードセルセンシング
イーブンビットライン選択信号(BSLe)がロウレベルで印加されて第3NMOSトランジスタ(N103)がターンオフされ、オードビットライン選択信号(BSLo)が1.0〜2.2V程度の電位を維持する第3電圧(V3)で印加されて第4NMOSトランジスタ(N104)がターンオンされる。ここで、第3電圧(V3)は望ましくは第2電圧(V2)より小さいか、または同一でなければならず、第3電圧(V3)の印加時間は第2電圧(V2)の印加時間より短くなければならない。このようにすれば、メモリセルが消去セルではない場合、オードビットライン(BLo)の電位は(V1-Vt)の電位を維持するようになり、感知ノード(SO)の電位はハイレベルを維持する。しかし、メモリセルが消去状態の場合、オードビットライン(BLo)の電位は次第に減少してロウレベルを維持するようになり、感知ノード(SO)の電位はロウレベルを維持する。この状態で読み出し信号(READ_L)がハイレベルのパルスで1.0〜10μｓの時間印加される。この時、メモリセルが消去状態ではない場合、感知ノード(SO)がハイレベルを維持して第6NMOSトランジスタ(N106)がターンオンされ、ハイパルスの読み出し信号(READ_L)により第7NMOSトランジスタ(N107)がターンオンされてノード(QAb)がロウレベルを維持するため、ノード(QA)はハイレベルを維持する。これに反し、メモリセルが消去セルである場合、感知ノード(SO)がロウレベルを維持して第7NMOSトランジスタ(N107)がターンオフされるため、ノード(QAb)はハイレベルを維持し、ノード(QA)はロウレベルを維持するようになる。従って、ノード(QA)の電位を検出してオードセルの状態をセンシングする。
上記のように、本発明の一実施例ではNAND型フラッシュメモリ素子の消去検証方法について説明したが、プログラム検証にも同一の方法が適用されるため、これに対する説明は省略する。
本発明の一実施例によるNAND型フラッシュメモリ素子の検証方法に用いられるページバッファの回路図。 本発明の一実施例によるNAND型フラッシュメモリ素子の検証方法を説明するためのページバッファの動作波形図。
符号の説明
１１０ メモリセルアレイ
１２０ ビットライン選択部
１３０ ラッチ

Claims (9)

  1. イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、
    上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに所定電圧を同時に供給してプリチャージする段階と、
    上記イーブンビットラインに連結された上記メモリセルストリングの状態をセンシングして消去如何を検証する段階と、
    上記オードビットラインに連結された上記メモリセルストリングの状態をセンシングして消去如何を検証する段階を含むフラッシュメモリ素子の検証方法。
  2. 第1制御信号によりイーブンビットライン及びオードビットラインを通じてメモリセルアレイに検証信号を供給するための第1トランジスタと、
    第2制御信号により上記イーブンビットライン及びオードビットラインを通じて上記メモリセルアレイと第1ノードを連結させるための第2トランジスタと、
    第3制御信号により上記第1ノードに所定の電流を供給するための第3トランジスタと、
    上記メモリセルアレイの選択されたセルからの出力データを格納するためのラッチと、
    上記第1ノードの電位及び第4制御信号により上記ラッチの状態を調節するための第4トランジスタを含み、
    上記第1制御信号により上記イーブンビットライン及び上記オードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、
    上記第3制御信号により上記第1ノードに所定電圧を供給すると共に第1電位の上記第2制御信号により上記第1ノードの所定電圧を上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに同時に供給してプリチャージする段階と、
    第2電位の上記第2制御信号により上記イーブンビットラインに連結された上記メモリセルストリングの状態を上記ラッチに格納して消去如何を検証する段階と、
    第3電位の上記第2制御信号により上記オードビットラインに連結された上記メモリセルストリングの状態を上記ラッチに格納して消去如何を検証する段階を含むフラッシュメモリ素子の検証方法。
  3. 上記第1制御信号は、1.6〜5.5Vまたは電源電圧(Vcc)の電位を維持する請求項2に記載のフラッシュメモリ素子の検証方法。
  4. 上記第1電位の上記第2制御信号は、1.0〜5.5Vまたは電源電圧(Vcc)の電位を維持する請求項2に記載のフラッシュメモリ素子の検証方法。
  5. 上記第2電位の上記第2制御信号は、1.0〜2.2Vの電位を維持する請求項2に記載のフラッシュメモリ素子の検証方法。
  6. 上記第3電位の上記第2制御信号は、1.0〜2.2Vの電位を維持する請求項2に記載のフラッシュメモリ素子の検証方法。
  7. 上記第2電位は上記第1電位より同一または高い電位を維持する請求項2、請求項5または請求項6のいずれか一項に記載のフラッシュメモリ素子の検証方法。
  8. 上記第2電位の上記第2制御信号の印加時間は、上記第3電位の上記第2制御信号の印加時間より長く維持する請求項2、請求項5または請求項6のいずれか一項に記載のフラッシュメモリ素子の検証方法。
  9. イーブンビットライン及びオードビットラインとそれぞれ連結されたメモリセルストリングを同時にディスチャージする段階と、
    上記イーブンビットライン及び上記オードビットラインとそれぞれ連結された上記メモリセルストリングに所定電圧を同時に供給してプリチャージする段階と、
    上記イーブンビットラインに連結された上記メモリセルストリングの状態をセンシングしてプログラム如何を検証する段階と、
    上記オードビットラインに連結された上記メモリセルストリングの状態をセンシングしてプログラム如何を検証する段階を含むフラッシュメモリ素子の検証方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283116A (ja) * 2008-05-20 2009-12-03 Hynix Semiconductor Inc 不揮発性メモリ素子の消去方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101068494B1 (ko) 2009-06-29 2011-09-29 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR101371516B1 (ko) 2009-10-21 2014-03-10 삼성전자주식회사 플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
CN103700400B (zh) * 2012-09-28 2017-10-31 上海华虹集成电路有限责任公司 用于Flash EEPROM的数据锁存电路
KR102153017B1 (ko) * 2012-12-07 2020-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN110838323A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
KR102701556B1 (ko) * 2019-04-08 2024-09-04 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 그 동작 방법
US11314588B2 (en) * 2019-11-11 2022-04-26 Winbond Electronics Corp. Memory device and multi physical cells error correction method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208490A (ja) * 1997-01-21 1998-08-07 Samsung Electron Co Ltd 不揮発性半導体メモリ装置
JPH10302489A (ja) * 1997-04-30 1998-11-13 Toshiba Corp 不揮発性半導体記憶装置
JPH11176960A (ja) * 1997-12-10 1999-07-02 Toshiba Corp 不揮発性半導体メモリ及びデータ読み出し方法
JP2002279788A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 不揮発性半導体メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180483A (ja) * 1995-12-26 1997-07-11 Sony Corp 半導体不揮発性記憶装置
KR100224275B1 (ko) * 1996-12-17 1999-10-15 윤종용 Nand형 불휘발성 반도체 메모리 장치의 프로그램 검증방법
KR19990075686A (ko) * 1998-03-23 1999-10-15 윤종용 불 휘발성 반도체 메모리 장치
US6049492A (en) 1998-06-29 2000-04-11 Siemens Aktiengesellschaft Interleaved sense amplifier with a single-sided precharge device
JP3920501B2 (ja) * 1999-04-02 2007-05-30 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去制御方法
US6262928B1 (en) * 2000-09-13 2001-07-17 Silicon Access Networks, Inc. Parallel test circuit and method for wide input/output DRAM
CN100378869C (zh) * 2004-01-15 2008-04-02 旺宏电子股份有限公司 闪存的程序化验证方法
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208490A (ja) * 1997-01-21 1998-08-07 Samsung Electron Co Ltd 不揮発性半導体メモリ装置
JPH10302489A (ja) * 1997-04-30 1998-11-13 Toshiba Corp 不揮発性半導体記憶装置
JPH11176960A (ja) * 1997-12-10 1999-07-02 Toshiba Corp 不揮発性半導体メモリ及びデータ読み出し方法
JP2002279788A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 不揮発性半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283116A (ja) * 2008-05-20 2009-12-03 Hynix Semiconductor Inc 不揮発性メモリ素子の消去方法

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