CN110838323A - 一种存储器的编程方法和系统 - Google Patents

一种存储器的编程方法和系统 Download PDF

Info

Publication number
CN110838323A
CN110838323A CN201810942552.2A CN201810942552A CN110838323A CN 110838323 A CN110838323 A CN 110838323A CN 201810942552 A CN201810942552 A CN 201810942552A CN 110838323 A CN110838323 A CN 110838323A
Authority
CN
China
Prior art keywords
memory
state
voltage
programming
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810942552.2A
Other languages
English (en)
Inventor
贺元魁
潘荣华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GigaDevice Semiconductor Beijing Inc
Original Assignee
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GigaDevice Semiconductor Beijing Inc filed Critical GigaDevice Semiconductor Beijing Inc
Priority to CN201810942552.2A priority Critical patent/CN110838323A/zh
Publication of CN110838323A publication Critical patent/CN110838323A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明公开了一种存储器的编程方法和系统。存储器的编程方法包括以下步骤：编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元和第t状态的存储单元，t小于等于r，r和t都是正整数；校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。存储器的编程方法和系统具有节省功耗的优点。

Description

一种存储器的编程方法和系统
技术领域
本发明实施例涉及存储器技术领域，尤其涉及一种存储器的编程方法和系统。
背景技术
存储器时一种在编程时必须用到的元件，如Nand flash存储器，Nand flash存储器是一种非易失存储器，具有改写速度快，存储容量大等优点。Nand flash存储器中，尤其是TLC型存储器，其存储单元的状态较多，进行编程校验时，需要用到的电能较多，功耗较大。
因此，如何减小存储的功耗，就成了存储器技术领域的需求。
发明内容
本发明提供一种存储器的编程方法和系统，以解决存储器在编程时功耗较大的技术问题。
第一方面，本发明实施例提供了一种存储器的编程方法，其包括以下步骤：编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
优选地，校验时序Y1时，对第1状态的存储单元连接的字线施加校验电压，将第1状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第1状态的存储单元进行校验。
优选地，在检验时序Y1校验失败后，对第1状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压；在检验时序Ys校验失败后，对第s状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压。
优选地，校验时序Y1时，第1状态的存储单元存在于p条位线上，其中有q条位线上的存储单元校验失败后，对校验失败的q条位线上的第1状态的存储单元和第2至第t状态的存储单元所连接的字线施加经过增幅的编程电压，并再次对校验失败的q条位线上的第1状态的存储单元进行校验，q≤p，p和q都为正整数。
优选地，校验时序Ys时，对第s状态的存储单元连接的字线施加校验电压，将第s状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第s状态的存储单元进行校验。
优选地，所述t＝7，所述存储单元的状态按顺序分别为A状态、B状态、C状态、D状态、E状态、F状态和G状态,所述A状态至G状态的存储单元所需的编程电压依次增大。
优选地，所述存储器为TLC型存储器。
优选地，所述编程电压的范围是12V～22V。
优选地，所述校验电压的范围是0V～1V，所述预充电电压的范围是1v～1.2v。
第二方面，本发明还提供一种存储器的编程系统，存储器的编程系统包括：编程模块，用于编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；校验模块，用于校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
与现有技术相比，本发明通过提供一种存储器的编程方法和系统，在进行编程校验时，仅对被校验的存储单元的位线提供充电电压，不妨碍存储器的正常工作，且减小了存储器在编程校验时的电能消耗，减小了存储器在使用时的功耗，符合节省能源的需求。
附图说明
图1为本发明实施例A中存储器的编程方法的流程示意图。
图2为本发明实施例A中的存储单元的芯片结构示意图。
图3为本发明实施例A中存储器阵列的电路结构示意图。
图4为本发明实施例A中的存储器的编程方法的不同时刻电压的波形示意图。
图5为实施例A中编程电压的幅值随校验失败次数增加的幅值变化示意图。
图6为本发明实施例B中存储器的编程系统的模块结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
实施例A
请参阅图1，图1为本发明实施例A中存储器的编程方法的流程示意图，该存储器的编程方法用于提高存储器读取数据的耐久性和易用性，以提高存储器的寿命，存储器的编程方法包括以下步骤：
步骤S1：编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；
步骤S2：校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；
步骤S3；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
请参阅图2，图2是存储单元111的芯片结构示意图。存储单元111包括衬底1111、源极1112、漏极1113、穿隧氧化膜1114、浮动栅极1115和控制栅极1116，所述衬底1111上包括P阱区，所述源极1112和漏极1113设置在P阱区，源极1112和漏极1113之间形成沟道，所述穿隧氧化膜1114形成在源极1112和漏极1113间的沟道上，所述浮动栅极1115设置在穿隧氧化膜1114上，控制栅极1116设置在浮动栅极1115上。可以理解，控制栅极1116和浮动栅极1115之间设置有介电质膜1117。当浮动栅极1115中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元111通过控制栅极1116为0V而导通。当浮动栅极1115中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储单元通过控制栅极1116为0V而断开。但是，存储单元并不限于存储单个位，也可存储多个位。
在步骤S1中，步骤S1即为编程步骤，向存储器中写入数据。存储器优选为NAND型存储器。其中，请参阅图3，图3为存储器阵列的电路结构示意图。存储器包括n条字线(WL1、WL2、…、WLn)、m条位线(BL1、BL2、…、BLm)、一条选择栅极线SGS、一条选择栅极线SGD和一条共用源极线SL，虚线框11标识出来的存储单元部分称为一条存储单元串。每条存储单元串包括多个上述的存储单元111(即MC1～MCn)；位线侧选择晶体管TD，其连接于作为一个端部的存储单元MCn；以及源极线侧选择晶体管TS，连接于作为另一个端部的存储单元MC1，其中位线侧选择晶体管TD的漏极连接于对应的1条位线BL，源极线侧选择晶体管TS的源极连接于共用源极线SL。存储单元111的控制栅极连接于字线WLi(i＝0～n)，位线侧选择晶体管TD的栅极连接于选择栅极线SGD，源极线侧选择晶体管TS的栅极连接于选择栅极线SGS。
本实施例中，存储器的类型为TLC(Trinary-Level Cell三字节)型存储器。存储器包括r个存储单元111，存储单元111的具体数目不做限定。本实施例中，t＝7，r个所述存储单元111被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第7状态的存储单元，存储单元的状态按顺序分别为A状态、B状态、C状态、D状态、E状态、F状态和G状态,所述A状态至G状态的存储单元所需的编程电压依次增大。
请一并参阅图4和图5，图4为本发明存储器的编程方法不同时刻的波形示意图，图5为实施例A中编程电压的幅值随校验失败次数增加的幅值变化示意图，图示为仅对一种状态的存储单元进行编程和校验的示意图，本实施例为向存储单元MC1和MC2中写入数据，编程时序B1时，对选择字线WL1和WL2施加编程电压Vpgm，对未选择字线WL3～WLn施加通过电压，对选择位线BLm施加0V，对未选择位线BL1～BLm-1施加正电压。所述编程电压Vpgm的范围为10～18V，优选为12V～16V。在一定的编程时间内，初始阈值电压越低的存储单元经编程操作后其阈值电压增量越大，反之阈值电压增量越小。在此，本领域的普通技术人员可以明白，在进行编程操作时，通常还需对选择栅极线SGS施加0V电压，并对选择栅极线SGD施加约4v的电压使其连接的MOS管导通。
在对多个存储单元进行编程时，需要对被编程的存储单元的选择字线施加编程电压，对未选择字线施加通过电压，对选择位线施加0V，对未选择位线施加正电压。可以理解，不同状态的存储单元所被施加的编程电压不同。在编程写入数据时，同时对A至G状态的所有存储单元进行充电。可以理解，同一条位线上的存储单元的状态一致，如若同一条位线上，一个存储单元为B状态，同一位线上其他存储单元也都为B状态。
在步骤S2中，校验时序Y1时，对第1状态的存储单元连接的字线施加校验电压，将第1状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第1状态的存储单元进行校验。优选地，校验电压的范围是0V～1V。所述预充电电压的范围是1v～1.2v。可以理解，编程时序B1时为向一存储单元或多个存储单元同时写入数据的时间段，校验时序Y1为对编程时序B1时写入数据后的存储单元进行校验的时间段。本发明在给第1状态的存储单元进行校验时，不对其他状态的存储单元的位线进行充电，节省了电能的使用。
具体的，如若第1状态的存储单元包括存储单元MC1和MC2，则对存储单元MC1和MC2进行校验，对存储器中对存储单元MC1和MC2的选择字线WL1和WL2施加校验电压，将选择位线BLm预充到预充电电压，对未选择字线WL3～WLn施加通过电压；接着对选择位线BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若选择位线的电压高于第一判定电压，则表示编程校验操作成功，操作结束，反之，则校验失败，需要再次向存储器中存入数据。
在检验时序Y1校验失败后，对第1状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压。
若第1状态的存储单元中的一部分校验成功，另一部分校验失败，可以选择对第1状态所有的存储单元进行重新输入数据和重新校验，也可以选择对第1状态中校验失败的存储单元重新输入数据和重新校验。优选仅对第1状态中校验失败的存储单元重新输入数据和重新校验。具体的，第1状态的存储单元存在于p条位线上，其中有q条位线上的存储单元校验失败后，对校验失败的q条位线上的第1状态的存储单元和第2至第t状态的存储单元所连接的字线施加经过增幅的编程电压，对未选择字线施加通过电压，对选择位线施加0V，对未选择位线施加正电压以进行写入数据，之后并再次对校验失败的q条位线上的第1状态的存储单元进行校验，q≤p，p和q都为正整数。依照该校验方法，直至第1状态的存储单元全部校验成功，结束第1状态的存储单元的校验，进入下一状态存储单元的校验，如步骤S3和步骤S4的校验。由于第1状态中校验成功的存储单元不再写入数据和重新校验，进一步节省了电能，减少存储器的功耗，符合社会的发展需求。
在步骤S3中，校验时序Ys时，对第s状态的存储单元连接的字线施加校验电压，将第s状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第s状态的存储单元进行校验。若第s状态的存储单元中的一部分校验成功，另一部分校验失败，可以选择对第s状态所有的存储单元进行重新输入数据和重新校验，也可以选择只对第s状态中校验失败的存储单元重新输入数据和重新校验。优选为只对第s状态中校验失败的存储单元重新输入数据和重新校验。
在检验时序Ys校验失败后，对第s状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压以写入数据。可以理解，写入数据的方法，可以参照前述写入数据的方法，也可以采用现有技术中写入数据的方法。
实施例B
请参阅图6，图6是本发明存储器的编程系统12的模块结构示意图。该存储器的编程系统12能执行本发明任意实施例所提供的存储器的编程方法。该存储器的编程系统12包括：
编程模块121，用于编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；
校验模块122，用于校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
通过本发明的存储器的编程系统12，校验模块122对不同状态的存储模块校验时，仅对被校验的存储模块的位线充电，达到了节省功耗的目的。
可以理解，本发明实施例A和实施例B中的内容可互为补充和说明。
与现有技术相比，本发明通过提供一种存储器的编程方法和系统，在进行编程校验时，仅对被校验的存储单元的位线提供充电电压，不妨碍存储器的正常工作，且减小了存储器在编程校验时的电能消耗，减小了存储器在使用时的功耗，符合节省能源的需求。
值得注意的是，上述所有实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种存储器的编程方法，其特征在于，包括以下步骤：
编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；
校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；
校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
2.如权利要求1所述的存储器的编程方法，其特征在于：校验时序Y1时，对第1状态的存储单元连接的字线施加校验电压，将第1状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第1状态的存储单元进行校验。
3.如权利要求2所述的存储器的编程方法，其特征在于：在检验时序Y1校验失败后，对第1状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压；在检验时序Ys校验失败后，对第s状态至第t状态的存储单元所连接的字线施加经过增幅的编程电压。
4.如权利要求3所述的存储器的编程方法，其特征在于：校验时序Y1时，第1状态的存储单元存在于p条位线上，其中有q条位线上的存储单元校验失败后，对校验失败的q条位线上的第1状态的存储单元和第2至第t状态的存储单元所连接的字线施加经过增幅的编程电压，并再次对校验失败的q条位线上的第1状态的存储单元进行校验，q≤p，p和q都为正整数。
5.如权利要求3所述的存储器的编程方法，其特征在于：校验时序Ys时，对第s状态的存储单元连接的字线施加校验电压，将第s状态的存储单元所在的位线预充到预充电电压，对其他字线施加通过电压；接着对充电后的位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压高于所述第一判定电压，则表示校验成功，反之，表示校验失败需再次向存储器中存入数据，并再次对第s状态的存储单元进行校验。
6.如权利要求1所述的存储器的编程方法，其特征在于：所述t＝7，所述存储单元的状态按顺序分别为A状态、B状态、C状态、D状态、E状态、F状态和G状态,所述A状态至G状态的存储单元所需的编程电压依次增大。
7.如权利要求1-6任一项所述的存储器的编程方法，其特征在于：所述存储器为TLC型存储器。
8.如权利要求1所述的存储器的编程方法，其特征在于：所述编程电压的范围是12V～22V。
9.如权利要求2所述的存储器的编程方法，其特征在于：所述校验电压的范围是0V～1V，所述预充电电压的范围是1v～1.2v。
10.一种存储器的编程系统，其特征在于，存储器的编程系统包括：
编程模块，用于编程时序B1时，向存储器的r个存储单元施加编程电压，r个所述存储单元被施加编程电压后至少包括按顺序排列的第1状态的存储单元至第t状态的存储单元，t小于等于r，r和t都是正整数；
校验模块，用于校验时序Y1对第1状态的存储单元进行校验时，只对被校验的第1状态存储单元的位线充电；校验时序Ys对第s状态的存储单元进行校验时，只对被校验的第s状态存储单元的位线充电，1≤s≤t，s为正整数。
CN201810942552.2A 2018-08-17 2018-08-17 一种存储器的编程方法和系统 Pending CN110838323A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810942552.2A CN110838323A (zh) 2018-08-17 2018-08-17 一种存储器的编程方法和系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810942552.2A CN110838323A (zh) 2018-08-17 2018-08-17 一种存储器的编程方法和系统

Publications (1)

Publication Number Publication Date
CN110838323A true CN110838323A (zh) 2020-02-25

Family

ID=69574426

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810942552.2A Pending CN110838323A (zh) 2018-08-17 2018-08-17 一种存储器的编程方法和系统

Country Status (1)

Country Link
CN (1) CN110838323A (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332093A (ja) * 2000-05-22 2001-11-30 Toshiba Corp 不揮発性半導体メモリ
CN101071640A (zh) * 2006-05-10 2007-11-14 海力士半导体有限公司 验证闪存器件的方法
CN101783174A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储设备及其操作方法
CN101847443A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 非易失性存储器器件和相关的编程方法
CN101937714A (zh) * 2009-06-30 2011-01-05 海力士半导体有限公司 操作非易失存储器器件的方法
CN104934064A (zh) * 2015-07-07 2015-09-23 合肥恒烁半导体有限公司 一种nand型闪存存储器的块擦除方法
US9437306B2 (en) * 2013-06-27 2016-09-06 Aplus Flash Technology, Inc NAND array architecture for multiple simutaneous program and read
US9437302B2 (en) * 2014-02-06 2016-09-06 Sandisk Technologies Llc State-dependent lockout in non-volatile memory
CN106663469A (zh) * 2014-08-07 2017-05-10 桑迪士克科技有限责任公司 用于电流节省和快速编程的适应性选择性位线预充电
US9672940B1 (en) * 2016-08-18 2017-06-06 Sandisk Technologies Llc Non-volatile memory with fast read process

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332093A (ja) * 2000-05-22 2001-11-30 Toshiba Corp 不揮発性半導体メモリ
CN101071640A (zh) * 2006-05-10 2007-11-14 海力士半导体有限公司 验证闪存器件的方法
CN101783174A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储设备及其操作方法
CN101847443A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 非易失性存储器器件和相关的编程方法
CN101937714A (zh) * 2009-06-30 2011-01-05 海力士半导体有限公司 操作非易失存储器器件的方法
US9437306B2 (en) * 2013-06-27 2016-09-06 Aplus Flash Technology, Inc NAND array architecture for multiple simutaneous program and read
US9437302B2 (en) * 2014-02-06 2016-09-06 Sandisk Technologies Llc State-dependent lockout in non-volatile memory
CN106663469A (zh) * 2014-08-07 2017-05-10 桑迪士克科技有限责任公司 用于电流节省和快速编程的适应性选择性位线预充电
CN104934064A (zh) * 2015-07-07 2015-09-23 合肥恒烁半导体有限公司 一种nand型闪存存储器的块擦除方法
US9672940B1 (en) * 2016-08-18 2017-06-06 Sandisk Technologies Llc Non-volatile memory with fast read process

Similar Documents

Publication Publication Date Title
US9672926B2 (en) Apparatus and method of programming and verification for a nonvolatile semiconductor memory device
JP4902002B1 (ja) 不揮発性半導体記憶装置
US10720219B2 (en) Semiconductor memory device and memory system that performs a normal read operation or a special read operation including a tracking read followed by a shift read
US9349442B2 (en) Semiconductor memory device
CN110660437A (zh) 半导体存储装置
US20110235432A1 (en) Method of erasing in non-volatile memory device
US8854878B2 (en) Nonvolatile semiconductor memory device
US9053793B2 (en) Semiconductor memory device and method of operating the same
US9424913B2 (en) High-speed readable semiconductor storage device
US9202575B2 (en) Nonvolatile semiconductor memory device
US9164893B2 (en) Nonvolatile semiconductor memory device
US8385129B2 (en) Semiconductor memory device and control method thereof
US9305637B2 (en) Nonvolatile semiconductor memory device
CN107154275B (zh) 半导体存储装置及输入数据的验证方法
US20150261603A1 (en) Nonvolatile semiconductor memory device and control method thereof
CN110838329B (zh) 一种存储器的擦除方法和系统
CN110888519B (zh) 一种存储器的编程方法和系统
JP5787921B2 (ja) 不揮発性半導体記憶装置
JP2013246849A (ja) メモリシステム
CN110838318A (zh) 提高存储器数据可靠性的方法和系统
KR20120005841A (ko) 불휘발성 메모리 장치 및 그의 동작 방법
JP2012069185A (ja) Ｎａｎｄ型フラッシュメモリ、及び、ｎａｎｄ型フラッシュメモリのテスト方法
CN110838323A (zh) 一种存储器的编程方法和系统
CN110838326B (zh) 一种存储器的擦除方法和系统
CN110838328B (zh) 一种存储器的擦除方法和系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200225

RJ01 Rejection of invention patent application after publication