CN101783174A

CN101783174A - 非易失性存储设备及其操作方法

Info

Publication number: CN101783174A
Application number: CN200910165555A
Authority: CN
Inventors: 李珉圭
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2009-01-21
Filing date: 2009-07-30
Publication date: 2010-07-21
Anticipated expiration: 2029-07-30
Also published as: CN101783174B; KR101016078B1; US8305813B2; JP2010170645A; KR20100085672A; US20100182841A1

Abstract

公开了一种非易失性存储设备及其操作方法，该非易失性存储设备包括：数据锁存部件，被配置为存储要编程到存储单元中的数据或者存储从存储单元所读取的数据，和页缓冲器，每一个均包括感测节点放电部件，感测节点放电部件被配置为根据在数据锁存部件中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地。

Description

非易失性存储设备及其操作方法

相关申请的交叉引用

本申请要求了2009年1月21日提交的韩国专利申请序列号10-2009-0005085的优先权，在此将其全部内容通过引用而加以结合。

技术领域

本发明涉及非易失性存储设备及其操作方法。

背景技术

近来，越来越需要这样的非易失性存储设备，其可以被电编程和擦除并且不要求以特定间隔重写数据的刷新功能。

非易失性存储单元能够进行电编程/擦除操作，并且通过当借助被施加到薄氧化物层的强电场来迁移电子时变化的阈值电压来执行所述编程和擦除操作。

当对此非易失性存储设备执行编程操作时，单元的阈值电压不具有相同的值，而是以一定的变化度分布。在阈值电压分布宽的情况下，读取余量变窄，由此使非易失性存储设备的性能恶化。特别地是，在存在三个或更多不同分布的情况下，如在多级单元(MLC)编程方法中，每种状态中的分布限于窄范围是更为优选的。然而，因为每个单元的尺寸在高集成度存储设备的情况下收缩，所以产生异常现象，因而分布变得更宽。

使用已知的增量阶跃脉冲编程(Incremental Step PulseProgram，ISPP)方法的非易失性存储设备的所有阈值电压分布借助各种因素来确定，所述因素例如是不足编程现象、ISPP的阶跃电压、浮栅干扰、位线耦合噪声和异常现象。

特别地是，一个或多个实施例针对解决由源线跳动现象(source linebouncing)所产生的不足编程现象、源于位线耦合噪声的阈值电压分布的增加等。

发明内容

一个或多个实施例针对一种非易失性存储设备及其操作方法，其中并不对除要编程的单元之外的单元执行验证操作，以便解决诸如源线跳动现象和位线耦合噪声之类的问题。

一个或多个实施例针对一种非易失性存储设备，其包括：数据锁存部件，被配置为存储要编程到存储单元中的数据或者存储从存储单元所读取的数据；和页缓冲器，每一个均包括感测节点放电部件，被配置为根据在数据锁存部件中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地。

一个或多个实施例针对一种非易失性存储设备，包括：第一寄存器，被配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和页缓冲器，每一个均包括第一感测节点放电部件，被配置为根据在第一寄存器中所存储的数据并且响应于第一感测节点放电信号来有选择地使感测节点接地。

一个或多个实施例针对一种用于操作包括页缓冲器的非易失性存储设备的方法，每个页缓冲器包括被配置为根据在该页缓冲器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地的感测节点放电部件，所述方法包括：根据在页缓冲器中所存储的数据来执行编程操作；有选择地对感测节点进行预充电；通过连接感测节点和位线来有选择地对位线进行预充电；根据单元的状态来改变位线的电压电平；感测位线的电压电平并且把所感测的位线的电压电平存储到页缓冲器中；以及根据所存储的数据执行判定是否已经完成编程操作的验证操作。

一个或多个实施例针对一种用于操作包括若干寄存器和页缓冲器的非易失性存储设备的方法，其中每个页缓冲器包括若干感测节点放电部件，感测节点放电部件被配置为根据在各自寄存器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地，所述方法包括：根据在页缓冲器中所存储的数据来执行编程操作；根据在页缓冲器的第一寄存器中所存储的数据来有选择地对感测节点进行预充电；通过连接感测节点和位线来有选择地对位线进行预充电；通过执行验证操作，当单元被编程到第一预备电压或更高时，把编程完成数据存储到第一寄存器中；当所有要编程的单元已经被编程为具有第一预备电压或更高时，根据在页缓冲器中所存储的数据来执行编程操作；根据在页缓冲器的第二寄存器中所存储的数据来有选择地使感测节点预充电；通过执行验证操作，当单元被编程到第一基准电压或更高时，把编程完成数据存储到第二寄存器中；以及终止编程操作。

一个或多个实施例针对一种用于操作包括页缓冲器的非易失性存储设备的方法，每个页缓冲器包括被配置为根据在该页缓冲器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地的感测节点放电部件，所述方法包括：根据在页缓冲器中所存储的数据来执行编程操作；根据所存储的要编程的数据来有选择地执行验证操作；以及重复编程和验证操作，直到要编程的单元被编程为具有基准电压或更高。

一个或多个实施例针对一种包括页缓冲器的非易失性存储设备，其中每个页缓冲器包括：数据锁存部件，配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和感测节点电压设置部件，配置为根据在数据锁存部件中所存储的数据来使感测节点接地或者向感测节点提供电源电压。

附图说明

图1是示出在已知的非易失性存储设备的编程操作中单元分布的分析结果的图表；

图2A和2B是示出由于源线的电阻分量而出现的源线跳动现象的图；

图3是示出出现位线耦合噪声的图；

图4是示出已知非易失性存储设备的配置的电路图；

图5是示出当执行非易失性存储设备的已知编程和验证操作时所施加的各个控制信号的波形；

图6是依照一个实施例的非易失性存储设备的电路图；

图7A是示出当执行依照一个实施例的非易失性存储设备的验证操作时所施加的各个控制信号的波形；

图7B是示出依照一个实施例的非易失性存储设备的编程和验证方法的流程图；

图8是示出依照另一实施例的非易失性存储设备的页缓冲器的电路图；

图9是示出依照另一实施例的非易失性存储设备的验证方法的图；

图10是示出依照又一实施例的非易失性存储设备的验证方法的图；以及

图11是依照另一实施例的非易失性存储设备的电路图。

具体实施方式

以下，参考附图并结合一个或多个实施例来详细描述本公开内容。提供了附图以便允许那些本领域普通技术人员理解本公开的一个或多个实施例的范围。

图1是示出在通过已知非易失性存储设备的编程操作中单元分布的分析结果的图表。

当对非易失性存储设备执行编程操作时，单元的阈值电压不具有相同的值，而是以一定的变化度分布。在分布变宽的情况下，读取余量变窄，由此使非易失性存储设备的性能恶化。特别地是，如在MLC编程方法中，在存在三个或更多不同分布的情况下，每种状态中的分布窄是更为优选的。然而，因为每个单元的尺寸在高集成度存储设备的情况下收缩，所以产生异常现象，因而分布变得更宽。

使用已知ISPP方法的非易失性存储设备的阈值电压分布借助各个因素来确定，所述因素例如是不足编程现象、ISPP的阶跃电压、浮栅干扰、位线耦合噪声和异常现象。

从所有分布之中，位于图1中左尾部的、以逐页为基础的单元分布主要借助不足编程现象来产生。该单元分布也由源线跳动现象造成。此外，位于图1中右尾部的、以逐页为基础的单元分布主要由位线耦合噪声来产生。要编程的单元的状态受到位线耦合噪声和邻近位线状态的影响。

阶跃电压是确定编程性能的因素。当阶跃电压低时，分布窄。然而，由于增加了执行编程操作所花费的时间，所以存在问题。通过异常现象的分布源于由单元尺寸的缩减而导致的电荷的俘获和释放。很难消除电荷的俘获和释放。一个或多个实施例被设计用来使源线跳动现象和位线耦合噪声最小化，以便使位于左尾部的分布最小化。

图2A和2B是示出由于源线的电阻分量而出现的源线跳动现象的图。

首先描述存储单元阵列的结构。存储单元阵列包括：被配置为存储数据的存储单元组，被配置为选择并启用存储单元的字线组WL0、WL1、...、WLn，以及被配置为输入或输出存储单元的数据的位线组BL0、BL1、...、BLm。存储单元阵列具有依照矩阵形式排列字线组和位线组的结构。每个存储单元组具有串结构并且串联在源选晶体管SSL和漏选晶体管DSL之间。存储单元的栅极被连接到各自字线，并且共同连接到相同字线的存储单元被称为页(page)。连接到各自位线的串被并联到共用源线CSL，从而构成块。

同时，串被连接到共用源线CSL。共用源线CSL(即，n+扩散的源线)包括电阻分量。由源线的高电阻产生噪声，由此影响阈值电压的控制。

假定在此附图中，对连接到所选字线的页进行编程。在图2A中，所述页不仅包括首先编程的单元(即，快速编程单元)，而且包括慢速编程单元，所述慢速编程单元是相同字线中的编程对象，但是未被编程。

按照已知的验证操作，在位线被预充电到高电平的状态中，根据是否已经根据单元的状态改变位线的电压电平来判定是否已经完成编程操作。即，作为判定的结果，如果已经完成编程操作，那么位线保持高电平。作为判定的结果，如果尚未完成编程操作，那么通过共用源线来放电位线的电压。慢速编程单元(由“1”表明)因为它们尚未被编程，所以被从预充电电平放电到地电压。这里，共用源线的电压和快速编程单元的源电压由于共用源线的电阻而上升。结果，快速编程单元的感测电流Icell由于共用源线的噪声而降低。

即使快速编程单元的阈值电压低于验证电压，由于降低的电流，所以也判定快速编程单元被成功地验证。因为判定已经编程了单元，所以不再对快速编程单元执行进一步编程。

图2B示出了所有慢速编程单元已经被编程的状态，因此共用源线的噪声已经下降。如果在此状态中执行读取操作，那么因为共用源线的噪声降低所以跳动现象消失，从而与验证操作相比较，流过快速编程单元的电流上升。因此，每个快速编程单元的阈值电压被读取为低于读取电压。

如上所述，产生了源线的电压电平根据邻近单元的编程状态而偏移的跳动现象，并且流过特定单元的电流电平不同地改变。据此，出现了被判定为已经编程却未被编程的单元(即，不足编程单元)。

图3是示出出现位线耦合噪声的图。

随着集成到非易失性存储设备中的存储设备的容量增加，位线之间的耦合噪声变得成问题。在与断开单元的位线BL1相邻的位线BL2被连接到导通单元的情况下，当执行邻近位线BL2的读取操作时，电压从预充电电平变换到0V，且断开单元的位线BL1的电压也由于位线间的耦合而下降。

随着存储容量的增加，位线之间的间距减少，这把耦合系数增加到80％或者更多。据此，在断开单元被放置在导通单元之间的情况下，断开单元的位线电压下降到预充电电平的20％。这意味着位线电压的偏移量必须被设置为高于预充电电平的80％。作为抑制源于此位线耦合的电压降的方法，已知诸如在图3中所示出的构造。即，所有位线被划分为偶数位线BLe(即，偶数编号的位线组)和奇数位线BLo(即，奇数编号的位线组)，并且对偶数位线BLe和奇数位线BLo各自独立地执行编程、验证和读取操作。例如，如果对连接到偶数位线BLe的单元执行读取操作，那么奇数位线BLo被接地并且被用作屏蔽线。据此，可以消除在偶数位线和奇数位线之间的耦合噪声。然而，由于存储单元尺寸的减小，所以偶数位线之间的耦合噪声和奇数位线之间的耦合噪声增加。此外，当在一页中所包括的存储单元的数目增加时，可能有很高概率发生位线耦合噪声。另一方面，当执行读取操作时，在页中所包括的存储单元数目的增加而导致单元电流增加。相应地，源线跳动可能增加。

图4是示出已知非易失性存储设备的配置的电路图。

非易失性存储设备400包括存储单元阵列410和页缓冲器420。存储单元阵列410包括若干存储单元。页缓冲器420被连接到存储单元并且被配置为把特定数据编程到存储单元中或者读取在存储单元中存储的数据。

存储单元阵列410包括被配置来存储数据的存储单元MC0到MCn、被配置为选择并启用存储单元的字线WL<0:n>以及被配置为向存储单元输入或从存储单元输出数据的位线BLe和BLo。存储单元阵列410具有依照矩阵形式排列字线和位线的结构。

存储单元阵列410包括在位线和存储单元之间连接的漏选晶体管DSTe和DSTo以及在共用源线CSL和存储单元之间连接的源选晶体管SSTe和SSTo。串联在源选晶体管SSTe和SSTo与漏选晶体管DSTe和DSTo之间的一组存储单元被称为单元串412。

存储单元的栅极被连接到字线。共同连接到相同字线的一组存储单元被称为页414。连接到各自位线的若干串被并联到共用源线，从而构成块。

页缓冲器420包括：位线选择部件430，被配置为把连接到特定存储单元的位线有选择地连接到感测节点SO；感测节点预充电部件440，被配置为向感测节点施加高电平的电源电压；数据锁存部件450，被配置为暂时存储要编程到特定单元中的数据或暂时存储从特定单元所读取的数据；数据设置部件460，被配置为输入要被存储到数据锁存部件中的数据；感测节点感测部件470，被配置为根据感测节点的电平向数据锁存部件的特定节点施加地电压；数据传送部件480，被配置为向感测节点施加在数据锁存部件中所存储的数据；和验证信号输出部件490，被配置为根据在数据锁存部件450中所存储的数据来通知是否已经完成验证。

位线选择部件430包括：NMOS晶体管N436，被配置为响应于第一位线选择信号BSLe而连接偶数位线BLe和感测节点SO；和NMOS晶体管N438，被配置为响应于第二位线选择信号BSLo来连接奇数位线BLo和感测节点SO。此外，位线选择部件430进一步包括：可变电压输入端子，被配置为施加特定电平的可变电压VIRPWR；NMOS晶体管N432，被配置为响应于第一放电信号DISCHe而连接偶数位线BLe和可变电压输入端子；和NMOS晶体管N434，被配置为响应于第二放电信号DISCHo而连接奇数位线BLo和可变电压输入端子。

感测节点预充电部件440响应于预充电信号Prech b而向感测节点SO施加高电平的电源电压VDD。为此，感测节点预充电部件440包括连接在电源端子VDD和感测节点SO之间的PMOS晶体管P440。据此，响应于低电平的预充电信号，感测节点预充电部件440可以把高电平的电源电压施加到感测节点SO。

数据锁存部件450暂时存储要编程到特定单元中的数据或者暂时存储从特定单元中所读取的数据。为此，第一反相器IV452的输出端子被连接到第二反相器IV454的输入端子，并且第二反相器IV454的输出端子被连接到第一反相器IV452的输入端子。这里，在第一反相器IV452的输出端子和第二反相器IV454的输入端子之间的节点被称为第一节点Q，并且在第二反相器IV454的输出端子和第一反相器IV452的输入端子之间的节点被称为第二节点Qb。

数据设置部件460包括第一数据设置晶体管N462和第二数据设置晶体管N464，第一数据设置晶体管N462配置为向数据锁存部件450的第一节点Q施加地电压，第二数据设置晶体管N464配置为向第二节点Qb施加地电压。第一数据设置晶体管N462连接在感测节点感测部件470和第一节点Q之间，并且配置为响应于第一数据设置信号RESET而把由感测节点感测部件470所转送的地电压施加到第一节点Q。此外，第二数据设置晶体管N464连接在感测节点感测部件470和第二节点Qb之间，并且配置为响应于第二数据设置信号SET而把由感测节点感测部件470所转送的地电压施加到第二节点Qb。

感测节点感测部件470根据感测节点SO的电压电平向数据设置部件460施加地电压。为此，感测节点感测部件470包括在数据设置部件460和接地端VSS之间连接的NMOS晶体管N470。相应地，感测节点感测部件470根据感测节点SO的电压电平向数据设置部件460施加地电压。只有当感测节点的电压电平为高电平时，感测节点感测部件470才向数据设置部件460施加地电压。当施加高电平的第一数据设置信号RESET时，地电压被施加到第一节点Q。在这种情况下，判定已经把低电平数据施加到第一节点Q。然而当施加高电平的第二数据设置信号SET时，地电压被施加到第二节点Qb。在这种情况下，判定已经把高电平数据施加到第一节点Q。

数据传送部件480有选择地把在数据锁存部件450的第一节点Q中所存储的数据施加到感测节点SO。为此，数据传送部件480包括数据传送晶体管N480，其被配置为响应于数据传送信号TRAN而有选择地连接第一节点Q和感测节点SO。

验证信号输出部件490根据在数据锁存部件450的第一节点Q中所存储的数据来输出用于表明验证是否已经完成的信号。为此，验证信号输出部件490包括PMOS晶体管P490，其被配置为响应于第一节点Q的信号而向验证信号输出端子nWDO转送高电平的电源电压。或者，验证信号输出部件490可以包括NMOS晶体管，其被配置为响应于第二节点Qb的信号而向验证信号输出端子nWDO转送高电平的电源电压。

同时，尽管在附图中并未示出，不过可以包括附加切换元件，其起到位线选择部件430的NMOS晶体管N436和N438的作用。换句话说，可以在位线选择部件430和感测节点SO之间连接被配置为响应于位线感测信号PBSENSE而导通的NMOS晶体管，以代替NMOS晶体管N436和N438的角色。

图5是示出当执行非易失性存储设备的已知编程和验证操作时所施加的各个控制信号的波形。

(1)编程操作

首先，在电源电压正被施加到可变电压输入端子VIRPWR的状态中，NMOS晶体管N432或N434导通，由此把位线预充电到高电平(周期T1)。在图5中，首先预充电偶数位线。连接到偶数位线的单元(即，在偶数页中所包括的单元)变为编程的对象，并且根据在数据锁存部件450的第一节点Q中所存储的数据来判定单元是否将被编程。典型情况下，当数据‘0’被存储到第一节点Q中时，单元变为编程的对象，而当数据‘1’被存储到第一节点Q中时，单元变为禁止编程的对象。

接下来，输入高电平的数据传送信号TRAN、位线选择信号BSL和漏选信号DSL，使得第一节点Q的数据被转送到位线(周期T2)。从而，根据在第一节点Q中所存储的数据来改变位线的电压电平。即，当数据‘0’被存储在第一节点Q中时，位线的电压电平变换到低电平，而当数据‘1’被存储到第一节点Q中时，位线的电压电平保持在高电平。

接下来，编程电压(Vpgm)被施加到所选字线，并且通过电压(Vpass)被施加到未选字线(周期T3)。例如在图4中，在编程操作将针对连接到第一字线WL<0>的单元执行的情况下，只向相应的字线WL<0>施加编程电压(Vpgm)，而向其余字线施加通过电压(Vpass)。从而，其中位线的电压电平(存储单元的沟道电压)已经变换为低电平的单元的阈值电压由于FN隧道效应而上升，所述单元属于被连接到所选字线的单元。

停止施加编程电压(Vpgm)和通过电压(Vpass)，并且停止编程操作(周期T4)。

(2)验证操作

在已经执行编程操作之后，判定要编程的单元的阈值电压是否已经上升到基准电压。特别地是，在ISPP方法的情况下，通过在施加每个编程脉冲之后执行验证操作来判定是否将进一步施加编程脉冲。

首先，在感测节点和位线的连接被断开的状态中，感测节点被预充电到高电平并且位线被放电到低电平(T5)。即，通过施加低电平的感测节点预充电信号Prech b来把感测节点SO预充电到高电平。处于接地状态的可变电压输入端子VIRPWR被连接到位线使得位线被放电。

接下来，通过施加第一电压V1的位线选择信号BSL来把位线预充电到高电平(V1-Vt)(周期T6)。此时，施加漏选信号DSL和源选信号SSL，使得在位线和共用源线之间形成电流路径。

接下来，停止施加位线选择信号BSL并终止感测节点和位线之间的连接，使得根据要验证的单元的阈值电压来改变位线的电压电平(周期T7)。这里，基准电压(Vver)被施加到要验证的单元的字线，并且通过电压(Vpass)被施加到其余单元的字线。因此，其余单元均处于导通状态。

如果由于编程操作，要验证的单元的阈值电压已经上升到基准电压或更高，那么对应的单元不导通。据此，在位线和共用源线之间不形成电流路径，因此位线保持处于预充电电平。如果尽管进行了编程操作，要验证的单元的阈值电压还是低于基准电压，那么对应的单元导通。据此，在位线和共用源线之间形成电流路径，因此位线的电压电平被放电到低电平。

另一方面，为了下一周期T8的操作，停止施加预充电信号Prech b，由此使感测节点SO处于浮置状态。

接下来，通过施加第二电压V2的位线选择信号BSL来选择位线的电压电平(周期T8)。

当要验证的单元的阈值电压低于基准电压而由此位线的电压电平低于第二电压V2时，因为通过施加第二电压V2来导通NMOS晶体管N436或N438，所以感测节点和位线被彼此连接。据此，感测节点SO的电压电平也被放电到低电平。

相反，如果要验证的单元的阈值电压高于基准电压而由此位线的电压电平保持在高电平，那么因为通过施加第二电压V2而断开NMOS晶体管N436或N438，所以感测节点和位线未被连接。据此，浮置状态的感测节点SO的电压电平保持原样。

相应地判定是否要操作感测节点感测部件470。即，只有当要验证的单元的阈值电压高于基准电压时，感测节点SO才保持在高电平并且感测节点感测部件470工作。这里，如果施加第二数据设置信号SET，那么地电压被施加到第二节点Qb，因此数据‘1’被存储在第一节点Q中。在禁止编程的单元的情况下，数据‘1’被最初存储在所述单元中。据此，如果判定数据‘1’已经被存储在所有页缓冲器的第一节点Q中，那么判定验证操作已经完成。

在非易失性存储设备的验证操作中，所有位线被预充电到高电平，然后执行验证操作。在偶数位线和奇数位线被独立操作的构造中，页被划分为偶数页和奇数页，偶数页包括被连接到偶数位线的单元，奇数页包括被连接到奇数位线的单元，并且对偶数页和奇数页的每个执行验证操作。依照几乎与验证操作相同的原理，还执行读取操作。然而在此方法中，因为连接到不必对其执行验证操作的单元(例如禁止编程的单元)的位线被预充电然后在验证之后被放电，所以不想要的电流流过所述位线。此外，位线之间的耦合噪声变得更糟。依照一个或多个实施例，为了降低源线跳动和位线耦合噪声，根据外部数据来有选择地对位线进行预充电。

图6是依照一个实施例的非易失性存储设备的电路图。

非易失性存储设备600包括存储单元阵列610和页缓冲器620，存储单元阵列610包括存储单元，页缓冲器620被连接到存储单元并且被配置为把特定数据编程到存储单元中或者读取在存储单元中所存储的数据。

针对存储单元阵列610的详细描述，可以参考图4的描述。

页缓冲器620包括：位线选择部件630，被配置为把连接到特定存储单元的位线有选择地连接到感测节点SO；感测节点预充电部件640，被配置为向感测节点施加高电平的电源电压；数据锁存部件650，被配置为暂时存储要编程到特定单元中的数据或暂时存储从特定单元所读取的数据；数据设置部件660，被配置为输入要被存储到数据锁存部件中的数据；感测节点感测部件670，被配置为根据感测节点的电平向数据锁存部件的特定节点施加地电压；数据传送部件680，被配置为向感测节点施加在数据锁存部件中所存储的数据；和验证信号输出部件696，被配置为根据在数据锁存部件650中所存储的数据来通知是否已经完成验证。页缓冲器620进一步包括感测节点放电部件690，其被配置为根据在数据锁存部件650中所存储的数据并且响应于感测节点放电信号DISSO来有选择地使感测节点SO接地。

位线选择部件630包括：NMOS晶体管N636，被配置为响应于第一位线选择信号BSLe而连接偶数位线BLe和感测节点SO；和NMOS晶体管N638，被配置为响应于第二位线选择信号BSLo来连接奇数位线BLo和感测节点SO。此外，位线选择部件630进一步包括：可变电压输入端子，被配置为施加特定电平的可变电压VIRPWR；NMOS晶体管N632，被配置为响应于第一放电信号DISCHe而连接偶数位线BLe和可变电压输入端子；和NMOS晶体管N634，被配置为响应于第二放电信号DISCHo而连接奇数位线BLo和可变电压输入端子。

感测节点预充电部件640响应于预充电信号Prech b向感测节点SO施加高电平的电源电压VDD。为此，感测节点预充电部件640包括连接在电源端子VDD和感测节点SO之间的PMOS晶体管P640。据此，感测节点预充电部件640可以响应于低电平的预充电信号而把高电平的电源电压施加到感测节点SO。

数据锁存部件650暂时存储要编程到特定单元中的数据或者暂时存储从特定单元中所读取的数据。为此，第一反相器IV652的输出端子被连接到第二反相器IV654的输入端子，并且第二反相器IV654的输出端子被连接到第一反相器IV652的输入端子。这里，在第一反相器IV652的输出端子和第二反相器IV654的输入端子之间的节点被称为第一节点Q，并且在第二反相器IV654的输出端子和第一反相器IV652的输入端子之间的节点被称为第二节点Qb。

数据设置部件660包括第一数据设置晶体管N662和第二数据设置晶体管N664，第一数据设置晶体管N662被配置为向数据锁存部件650的第一节点Q施加地电压，第二数据设置晶体管N664被配置为向第二节点Qb施加地电压。第一数据设置晶体管N662被连接在感测节点感测部件670和第一节点Q之间，并且被配置为响应于第一数据设置信号RESET而把由感测节点感测部件670所转送的地电压施加到第一节点Q。此外，第二数据设置晶体管N664被连接在感测节点感测部件670和第二节点Qb之间，并且被配置为响应于第二数据设置信号SET而把由感测节点感测部件670所转送的地电压施加到第二节点Qb。

感测节点感测部件670根据感测节点SO的电压电平向数据设置部件660施加地电压。为此，感测节点感测部件670包括在数据设置部件660和接地端VSS之间连接的NMOS晶体管N670。据此，感测节点感测部件670根据感测节点SO的电压电平向数据设置部件660施加地电压。只有当感测节点的电压电平为高电平时，感测节点感测部件670才向数据设置部件660施加地电压。当施加高电平的第一数据设置信号RESET时，地电压被施加到第一节点Q。在这种情况下，判定已经把低电平数据施加到第一节点Q。然而当施加高电平的第二数据设置信号SET时，地电压被施加到第二节点Qb。在这种情况下，判定已经把高电平数据施加到第一节点Q。

数据传送部件680有选择地把在数据锁存部件650的第一节点Q中所存储的数据施加到感测节点SO。为此，数据传送部件680包括数据传送晶体管N680，其被配置为响应于数据传送信号TRAN而有选择地连接第一节点Q和感测节点SO。

感测节点放电部件690根据在数据锁存部件650中所存储的数据并且响应于感测节点放电信号DISSO来有选择地使感测节点SO接地。依照一个或多个实施例，当用于通知编程已经完成的数据或禁止编程的数据被存储在数据锁存部件650中时，并且当施加感测节点放电信号DISSO时，感测节点被接地。

为此，感测节点放电部件690包括在感测节点SO和接地端之间串联的第一切换元件N692和第二切换元件N694。感测节点放电信号DISSO被施加到第一切换元件N692的栅极。第一切换元件N692被连接在感测节点SO和第二切换元件N694之间。在数据锁存部件650的第一节点Q中所存储的数据被施加到第二切换元件N694的栅极。第二切换元件N694被连接在接地端和第一切换元件N692之间。

或者，由第一节点Q接通的切换元件N692可以被连接到感测节点SO，并且响应于感测节点放电信号DISSO而导通的切换元件N694可以被连接到接地端(690_1)。

或者，由第二节点Qb接通的PMOS晶体管P692可以被连接到感测节点SO，并且响应于感测节点放电信号DISSO而导通的切换元件N694可以被连接到接地端(690_2)。

或者，由第二节点Qb接通的PMOS晶体管P694可以被连接到接地端，并且响应于感测节点放电信号DISSO而导通的切换元件N692可以被连接到感测节点SO(690_3)。

例如，当数据‘0’(即，要编程的数据)被存储在第一节点Q中时，因为切换元件N694未导通，所以感测节点SO不被放电。此外，如果没有施加感测节点放电信号DISSO，那么尽管数据‘1’(即，禁止编程的数据)被存储在第一节点Q中，感测节点却不被放电。

如果在数据‘1’(即，禁止编程的数据)被存储在第一节点Q中的状态下施加感测节点放电信号DISSO，那么感测节点SO被放电。在这种情况下，相应的位线不被预充电到高电平。此外，当数据‘0’(即，要编程的数据)通过最初数据输入被存储在第一节点Q中时，在存储于第一节点Q中的数据在完成编程之后改变为数据‘1’的状态下，然后施加感测节点放电信号DISSO，感测节点SO被放电。在这种情况下，相应的位线不被预充电到高电平。换句话说，位线不被预充电不仅针对禁止编程的单元，而且针对当重复地执行编程操作和验证操作时被编程为具有基准电压或更高电压的单元。

验证信号输出部件696根据在数据锁存部件650的第一节点Q中所存储的数据来输出用于表明是否已经完成验证的信号。为此，验证信号输出部件696包括PMOS晶体管P696，其被配置为响应于第一节点Q的信号来向验证信号输出端子nWDO转送高电平的电源电压。或者，可以使用NMOS晶体管，其被配置为响应于第一节点Q的信号来向验证信号输出端子nWDO转送高电平的电源电压。

同时，尽管在附图中并未示出，不过可以包括附加切换元件，其起到位线选择部件630的NMOS晶体管N636和N638的作用。换句话说，可以在位线选择部件630和感测节点SO之间连接被配置为响应于位线感测信号PBSENSE而导通的NMOS晶体管，以便代替NMOS晶体管N636和N638的角色。

图7A是示出当执行依照一个实施例的非易失性存储设备的验证操作时施加的各个控制信号的波形，和图7B是示出依照一个实施例的非易失性存储设备的编程和验证方法的流程图。

在编程操作之前，在步骤710把外部数据存储在每个页缓冲器中。即，要编程的数据或禁止编程的数据存储在页缓冲器的数据锁存部件650中。

在步骤720，依照输入数据执行编程操作。

对于编程操作的详细描述，可以参考图5的描述。

接下来，只对其中存储要编程的数据的单元执行验证操作，而不对其余单元执行验证操作。即，不对被编程为具有基准电压或更高电压的单元或禁止编程的单元执行验证操作。

为此，在步骤730根据在页缓冲器中所存储的数据，感测节点被有选择地预充电(周期T1)。

在终止感测节点和位线之间连接的状态下，感测节点被预充电到高电平，但是根据在数据锁存部件中所存储的数据，感测节点被有选择地放电。即，通过施加低电平的感测节点预充电信号Prech b来把感测节点SO预充电到高电平。然后施加高电平的感测节点放电信号DISSO。从而，只针对其中已存储了要编程的数据的页，才把感测节点预充电到高电平。

在要编程的数据正被存储到数据锁存部件650中的情况下，感测节点放电部件690不管感测节点放电信号DISSO如何都不能向感测节点提供地电压。相反，当用于通知编程完成的数据或禁止编程的数据被存储在数据锁存部件650中时，感测节点放电部件690响应于感测节点放电信号DISSO而向感测节点提供地电压，因此感测节点保持在接地状态。

接下来，在步骤740，感测节点被连接到位线，使得所述位线被有选择地预充电(周期T2)。

通过施加第一电压V1的位线选择信号BSL或位线感测信号PBSENSE来把位线预充电到高电平(V1-Vt)，其中Vt是指如图6中所示的晶体管(N636或N638)的阈值电压。这里，施加漏选信号DSL和源选信号SSL，使得在位线和共用源线之间可以形成电流路径。

这里，由于其中存储有禁止编程的数据或用于表示编程完成的数据的页缓冲器的感测节点处于接地状态，所以位线也保持在接地状态。

然后在步骤750执行根据要验证的单元的阈值电压来改变位线的电压电平的评价步骤(周期T3)。

停止施加位线选择信号BSL或位线感测信号PBSENSE，并且终止在感测节点和位线之间的连接，使得根据要验证的单元的阈值电压来改变位线的电压电平。这里，基准电压(Vver)被施加到连接到要验证的单元的字线，并且通过电压(Vpass)被施加到连接到其余单元的字线。因此，所有其余单元变为导通状态。

在要验证的单元的阈值电压已经通过编程操作而上升到基准电压的情况下，因为相应的单元没有导通，所以在位线和共用源线之间不形成电流路径，因此位线保持在预充电电平。相反，当要验证的单元的阈值电压尽管进行了编程操作然而还是低于基准电压时，因为相应的单元导通，所以在位线和共用源线之间形成电流路径，因此位线的电压电平被放电到低电平。

同时，被连接到禁止编程的单元的位线保持在接地状态，这是因为它在先前操作(T2)中已经处于放电状态。在现有技术中，被连接到禁止编程的单元的位线在高电平状态中也被放电，由此消耗了大量电流。然而在一个或多个实施例中，因为放电状态保持原样，所以不存在电流消耗。此外，其阈值电压已经通过重复的编程和验证操作而上升到基准电压的单元(即，已经编程的单元)在先前操作(T2)中也处于放电状态。据此，因为接地状态保持原样，所以可以抑制电流消耗。从而，可以使源线跳动现象和位线耦合噪声最小化。

同时，为了下一周期(T4)的操作，停止施加预充电信号Prech b和感测节点放电信号DISSO，使得感测节点SO的状态改变到浮置状态。

接下来，在步骤760，位线的电压电平被感测并且把所感测的电压电平存储在页缓冲器中(周期T4)。

通过施加第二电压V2的位线选择信号BSL或位线感测信号PBSENSE来感测位线的电压电平。

当因为要验证的单元的阈值电压低于基准电压而由此位线的电压电平低于第二电压V2时，通过施加第二电压V2来接通NMOS晶体管N636或N638，因此感测节点和位线被连接。据此，感测节点SO的电压电平也被放电到低电平。另一方面，在禁止编程的单元的情况下，感测节点SO保持在最初操作非易失性存储设备时的接地状态。

相反，当因为要验证的单元的阈值电压高于基准电压而由此位线的电压电平保持在高电平时，因为通过施加第二电压V2而断开NMOS晶体管N636或N638，所以感测节点和位线未被连接。据此，浮置状态的感测节点SO的电压电平保持原样。

根据感测节点SO的电压电平来判定是否要操作感测节点感测部件670。即，只有当要验证的单元的阈值电压高于基准电压时，感测节点SO才保持在高电平并且感测节点感测部件670也工作。这里，如果施加第二数据设置信号SET，那么地电压被施加到第二节点Qb并由此数据‘1’被存储在第一节点Q中。如上所述，当最初输入数据时，数据‘0’(即，要编程的数据)被存储在第一节点Q中，而如果判定阈值电压已经上升到基准电压从而已经完成编程，那么数据‘1’(即，编程完成数据)被存储在第一节点Q中。

即，存储在第一节点Q中的数据‘1’用作禁止编程的数据或编程完成数据。在当首次输入数据时输入数据‘1’的情况下，相应的数据指的是禁止编程的数据。相反，当在首次输入数据时输入数据‘0’(即，要编程的数据)并然后将其变为数据‘1’时，所述数据指的是编程完成数据。

作为验证的结果，在步骤770判定是否已经编程了所有要编程的单元。作为判定的结果，如果判定尚未编程所有单元，那么在步骤780使编程电压增加阶跃电压，并且重复地执行编程操作和验证操作的循环。

数据‘1’最初被存储在禁止编程的单元中。如果判定数据‘1’已经被存储在所有页缓冲器的第一节点Q中，那么判定针对单元的验证操作已经完成。然而作为判定的结果，如果判定所有单元已经被编程，那么终止编程操作。

如上所述，在验证操作中，不对连接到禁止编程的单元的位线执行预充电操作，而是所述位线保持在接地状态。从而，可以使位线耦合噪声和源线跳动现象最小化。

图8是示出依照另一实施例的非易失性存储设备的页缓冲器的电路图。

页缓冲器800包括位线选择部件810、位线感测部件812、感测节点预充电部件814、感测节点感测部件816、第一寄存器820、第二寄存器830、第三寄存器840和通过/失败检查部件880。

对于位线选择部件810的构造的详细描述，可以参考在图6中所示出的位线选择部件630的描述。

此实施例被配置为包括在位线选择部件810和感测节点SO之间连接的位线感测部件812。位线感测部件812响应于位线感测信号PBSENSE而导通，并且被配置为包括在位线选择部件810和感测节点SO之间连接的NMOS晶体管N812。当执行验证/读取操作时，施加感测电压(图7中的V1和V2)使得特定存储单元的状态可以被转送到感测节点。依照此构造，位线选择部件810的NMOS晶体管N815和N817用来有选择地连接位线和位线共用节点BLCM。施加高电平或低电平信号的控制信号(BSLe或BSLo)。

对于感测节点预充电部件814和感测节点感测部件816的描述，可以参考在图6中所示出的感测节点预充电部件640和感测节点感测部件670的描述。

第一寄存器820包括锁存部件822、数据设置部件826、数据传送部件824和第一感测节点放电部件850。锁存部件822被配置为存储数据。数据设置部件826被配置为响应于数据设置信号CRST和CSET而把由感测节点感测部件816所转送的地电压转送到锁存部件822。数据传送部件824被配置为把在锁存部件822的第一节点QC_N中所存储的数据转送到感测节点SO。第一感测节点放电部件850被配置为根据在锁存部件822中所存储的数据并且响应于第一感测节点放电信号DISQC来有选择地使感测节点SO接地。

锁存部件822包括第一反相器IV822和第二反相器IV823。第一反相器IV822的输出端子被连接到第二反相器IV823的输入端子，并且第二反相器IV823的输出端子被连接到第一反相器IV822的输入端子。在第一反相器IV822的输出端子和第二反相器IV823的输入端子之间的节点被称为第一节点QC_N，并且在第二反相器IV823的输出端子和第一反相器IV822的输入端子之间的节点被称为第二节点QC。据此，具有相反电平的数据被存储在第一节点QC_N和第二节点QC中。

数据设置部件826包括NMOS晶体管N828和NMOS晶体管N826。NMOS晶体管N828被配置为响应于第一数据设置信号CSET而把由感测节点感测部件816所转送的地电压施加到第一节点QC_N。NMOS晶体管N826被配置为响应于第二数据设置信号CRST而把由感测节点感测部件816所转送的地电压施加到第二节点QC。

数据传送部件824包括NMOS晶体管N824，其被配置为响应于数据传送信号TRANC而把在锁存部件822的第一节点QC_N中所存储的数据转送到感测节点SO。据此，当施加数据传送信号TRANC时，在第一节点QC_N中所存储的数据被转送到感测节点SO。

第一感测节点放电部件850根据在锁存部件822中所存储的数据并且响应于第一感测节点放电信号DISQC来有选择地使感测节点SO接地。依照一个或多个实施例，当禁止编程的数据或用于通知已经完成编程的数据被存储在第一寄存器的锁存部件822中时，并且当施加第一感测节点放电信号DISQC时，使感测节点SO接地。

为此，第一感测节点放电部件850包括第一切换元件N852和第二切换元件N854，它们被串联在感测节点SO和接地端之间。第一感测节点放电信号DISQC被施加到第一切换元件N852的栅极，并且第一切换元件N852被连接在感测节点SO和第二切换元件N854之间。在锁存部件822的第一节点QC_N中所存储的数据被施加到第二切换元件N854的栅极，并且第二切换元件N854被连接在接地端和第一切换元件N852之间。

第二寄存器830包括锁存部件832、数据设置部件836、数据传送部件834和第二感测节点放电部件860。锁存部件832被配置为存储数据。数据设置部件836被配置为响应于数据设置信号MRST和MSET而把由感测节点感测部件816所转送的地电压转送到锁存部件832。数据传送部件834被配置为把在锁存部件832的第一节点QM_N中所存储的数据转送到感测节点SO。第二感测节点放电部件860被配置为根据在锁存部件832中所存储的数据并且响应于第二感测节点放电信号DISQM来有选择地使感测节点SO接地。

锁存部件832包括第一反相器IV832和第二反相器IV833。第一反相器IV832的输出端子被连接到第二反相器IV833的输入端子，并且第二反相器IV833的输出端子被连接到第一反相器IV832的输入端子。在第一反相器IV832的输出端子和第二反相器IV833的输入端子之间的节点被称为第一节点QM_N，以及在第二反相器IV833的输出端子和第一反相器IV832的输入端子之间的节点被称为第二节点QM。据此，具有相反电平的数据被存储在第一节点QM_N和第二节点QM中。

数据设置部件836包括NMOS晶体管N838和NMOS晶体管N836。NMOS晶体管N838被配置为响应于第一数据设置信号MSET而把由感测节点感测部件816所转送的地电压施加到第一节点QM_N。NMOS晶体管N836被配置为响应于第二数据设置信号MRST而把由感测节点感测部件816所转送的地电压施加到第二节点QM。

数据传送部件834包括NMOS晶体管N834，其被配置为响应于数据传送信号TRANM而把在锁存部件832的第一节点QM_N中所存储的数据转送到感测节点SO。据此，当施加数据传送信号TRANM时，在第一节点QM_N中所存储的数据可被转送到感测节点SO。

第二感测节点放电部件860根据在锁存部件832中所存储的数据并且响应于第二感测节点放电信号DISQM来有选择地使感测节点SO接地。依照一个或多个实施例，当禁止编程的数据被存储在第二寄存器的锁存部件832中时，并且当施加第二感测节点放电信号DISQM时，感测节点SO被接地。

为此，第二感测节点放电部件860包括第一切换元件N862和第二切换元件N864，它们被串联在感测节点SO和接地端之间。第二感测节点放电信号DISQM被施加到第一切换元件N862的栅极，并且第一切换元件N862被连接在感测节点SO和第二切换元件N864之间。在锁存部件832的第一节点QM_N中所存储的数据被施加到第二切换元件N864的栅极，并且第二切换元件N864被连接在接地端和第一切换元件N862之间。

第三寄存器840包括锁存部件842、数据设置部件846、数据传送部件844和第三感测节点放电部件870。锁存部件842被配置为存储数据。数据设置部件846被配置为响应于数据设置信号TRST和TSET而把由感测节点感测部件816所转送的地电压转送到锁存部件842。数据传送部件844被配置为把在锁存部件842的第一节点QT_N中所存储的数据转送到感测节点SO。第三感测节点放电部件870被配置为根据在锁存部件842中所存储的数据并且响应于第三感测节点放电信号DISQT来有选择地使感测节点SO接地。

锁存部件842包括第一反相器IV842和第二反相器IV843。第一反相器IV842的输出端子被连接到第二反相器IV843的输入端子，并且第二反相器IV843的输出端子被连接到第一反相器IV842的输入端子。在第一反相器IV842的输出端子和第二反相器IV843的输入端子之间的节点被称为第一节点QT_N，并且在第二反相器IV843的输出端子和第一反相器IV842的输入端子之间的节点被称为第二节点QT。据此，具有相反电平的数据被存储在第一节点QT_N和第二节点QT中。

数据设置部件846包括NMOS晶体管N848和NMOS晶体管N846。NMOS晶体管N848被配置为响应于第一数据设置信号TSRT而把由感测节点感测部件816所转送的地电压施加到第一节点QT_N。NMOS晶体管N846被配置为响应于第二数据设置信号TRST而把由感测节点感测部件816所转送的地电压施加到第二节点QT。

数据传送部件844包括NMOS晶体管N845和NMOS晶体管N844。NMOS晶体管N845被配置为响应于第一数据传送信号TRANT而把在锁存部件842的第一节点QT_N中所存储的数据转送到感测节点SO。NMOS晶体管N844被配置为响应于第二数据传送信号TRANT_N而把在锁存部件842的第二节点QT中所存储的数据转送到感测节点SO。据此，当施加数据传送信号TRANT和TRANT_N的各信号时，在锁存部件842的各节点QT和QT_N中所存储的数据可以被转送到感测节点SO。

第三感测节点放电部件870根据在锁存部件842中所存储的数据并且响应于第三感测节点放电信号DISQT来有选择地使感测节点SO接地。依照一个或多个实施例，当禁止编程的数据被存储在第三寄存器的锁存部件842中时，并且当施加第三感测节点放电信号DISQT时，感测节点SO被接地。

为此，第三感测节点放电部件870包括第一切换元件N872和第二切换元件N874，它们被串联在感测节点SO和接地端之间。第三感测节点放电信号DISQT被施加到第一切换元件N872的栅极，并且第一切换元件N872被连接在感测节点SO和第二切换元件N874之间。在锁存部件842的第一节点QT_N中所存储的数据被施加到第二切换元件N874的栅极，并且第二切换元件N874被连接在接地端和第一切换元件N872之间。

通过/失败检查部件880根据在第一寄存器820中所包括的锁存部件822的第一节点QC_N中所存储的数据和在第二寄存器830中所包括的锁存部件832的第二节点QM中所存储的数据，并且响应于验证检查信号PBCHECK，来检查验证操作是失败还是通过。

即便在用于2位MLC编程操作的页缓冲器中，如上所述在一个页缓冲器中包括三个寄存器，感测节点放电部件可以用来在验证操作期间有选择地使位线预充电。这里，可以根据操作页缓冲器的目的来改变感测节点放电部件的构造。例如，如果寻求只根据三个寄存器之一来执行编程操作和验证操作，那么可以只使用被连接到相应寄存器的一个感测节点放电部件来执行目标操作。在稍后要描述的验证方法中，使用两个感测节点放电部件来有选择地使位线预充电。

图9是示出依照另一实施例的非易失性存储设备的验证方法的图，和图10是示出依照又一实施例的非易失性存储设备的验证方法的图。

在非易失性存储设备的典型验证操作中，判定阈值电压是否高于单个基准电压。近来使用了双重验证方法，该方法即便在使用单个状态的编程操作中也使用两个基准电压。

如图9和10所示，首先假定执行了编程操作而使得所有阈值电压具有第一基准电压PV1或更高。在典型情况下，通过向字线施加第一基准电压PV1来执行验证操作，所述字线被连接到包括要验证的单元的页。此方法与参考图7A所描述的施加基准电压(Vver)的方法相同。

在双重验证方法中，通过施加略低于第一基准电压PV1的第一预备电压PV1’再次执行验证操作。即，首先执行基于第一预备电压PV1’的验证操作，继而执行基于第一基准电压PV1的验证操作。

换句话说，对擦除状态的单元执行编程操作，但是在编程操作之前执行根据第一预备电压PV1’的验证操作。这里，通过把位线的电压(单元的沟道电压)维持在0V直到位线的电压达到第一预备电压PV1’，来执行编程操作。

然后通过略微提高位线电压，来对被编程为具有第一预备电压PV1’或更高的单元执行编程操作，直到单元被编程为具有第一基准电压PV1或更高。由于不存在被施加到每个单元的浮栅的编程电压(Vpgm)的值的变化，所以在编程电压和位线电压之间的差异减小。据此，优点在于施加实质上减小的编程电压。从而，略微减小了阈值电压通过编程操作的改变量。通过减小其阈值电压几乎已经达到第一基准电压PV1的单元的阈值电压的改变量，此操作用来使单元的阈值电压分布变窄。换句话说，对于被编程为具有高于第一预备电压PV1’但是低于第一基准电压PV1的阈值电压的单元来说，通过略微提高位线电压来对所述单元执行编程操作，并且根据第一基准电压PV1来对所述单元执行验证操作。

接下来，如果所有单元被编程为具有第一基准电压PV1，那么编程操作完成。此操作也可以被应用于MLC编程操作。由于在每个状态中执行双重验证，所以即便在具有几个状态的MLC编程操作中，也只须通过以逐个状态为基础设置基准电压和预备电压来执行验证操作。下面描述其中把双重验证操作应用于一个或多个实施例的例子。

首先，在步骤1010，要编程的数据或禁止编程的数据被存储在每个页缓冲器中。参照图8的寄存器，在禁止编程的单元的情况下，数据‘1’被存储在第二寄存器的锁存部件832的第一节点和第三寄存器的锁存部件842的第一节点的每个中。在要编程的单元的情况下，数据‘0’被存储在第二寄存器的锁存部件832的第一节点和第三寄存器的锁存部件842的第一节点的每个中。

在双重验证操作中，使用至少两个寄存器来判定单元是否已经被编程为具有第一预备电压PV1’或更高(更高电压)或第一基准电压PV1。依照一个或多个实施例，用于表明单元是否已经被编程为具有第一预备电压PV1’或更高的数据可以被存储在第三寄存器中，并且用于表明单元是否已经被编程为具有第一基准电压PV1或更高的数据可以被存储在第二寄存器中。

或者，用于表明单元是否已经被编程为具有第一预备电压PV1’或更高(更高电压)的数据可以被存储在除特定第三寄存器之外的第一或第二寄存器中，并且用于表明单元是否已经被编程为具有第一基准电压PV1或更高的数据可以被存储在除特定第二寄存器之外的第一或第三寄存器中。

然后在步骤1020，依照输入数据执行编程操作。对于编程操作的详细描述，可以参考图5的描述。

在步骤1030根据在页缓冲器中所存储的数据来有选择地使感测节点预充电。这里，在感测节点和位线之间的连接被终止的状态中，感测节点被预充电到高电平，但是根据在数据锁存部件中所存储的数据来有选择地使感测节点放电。即，通过施加低电平的感测节点预充电信号Prech b来把感测节点SO预充电到高电平。接下来，然后施加高电平的第二感测节点放电信号DISQM和第三感测节点放电信号DISQT。或者，可以只施加第三感测节点放电信号DISQT。由于对于被编程为具有第一预备电压PV1’或更高的单元来说，数据‘1’被存储在第三寄存器的第一节点QT_N中，所以对于被编程为具有第一预备电压PV1’的单元，可以只通过施加第三感测节点放电信号DISQT来使感测节点接地。

从而，只对于其中已经存储了要编程的数据的页缓冲器，才把感测节点预充电到高电平。

在要编程的数据正被存储到页缓冲器的锁存部件中的情况下，感测节点放电部件可以不管各自的感测节点放电信号如何都不向各自的感测节点提供地电压。然而，当禁止编程的数据或用于通知编程已经完成的数据被存储在锁存部件832和842中时，感测节点放电部件响应于各自的感测节点放电信号而向各自的感测节点提供地电压，因此所述感测节点保持在接地状态。特别地是，在被编程为具有第一预备电压PV1’或更高的单元中，依照稍后要描述的验证操作，数据‘1’被存储在第三寄存器的锁存部件842中。据此，依照第三感测节点放电部件的操作来使感测节点放电。

接下来，在步骤1040执行基于第一预备电压的验证操作。

为此，在第一预备电压PV1’被施加到包括要验证的单元的字线的状态下，执行图7A的步骤T2、T3和T4。

这里，其数据响应于感测节点的电压电平而改变的锁存部件被指定为第三寄存器的锁存部件842。更详细地，当数据正被存储时，施加数据设置信号TRST，使得数据‘1’被存储在第一节点QT_N中。

从而，在被编程为具有第一预备电压PV1’或更高的单元中，所述单元属于要被编程的单元，数据‘1’被存储在第三寄存器的锁存部件842的第一节点QT_N中。接下来，在步骤1050重复地执行编程操作和验证操作，直到要编程的单元被编程为具有第一预备电压PV1’或更高。当如上所述在已经完成编程之后数据‘1’被存储在第一节点QT_N中时，在先前步骤1030中感测节点通过第三感测节点放电部件870接地。

接下来，如果要编程的单元被编程为具有第一预备电压PV1’或更高，那么重复地执行编程操作和验证操作，但是执行基于第一基准电压PV1的验证操作。

在这种情况下，略微不同地执行编程操作。在步骤1060根据在页缓冲器中所存储的数据并通过略微提高位线电压来执行编程操作。

即，根据在第二寄存器的锁存部件832和第三寄存器的锁存部件842中所存储的数据来判定是否提高位线电压。在锁存部件的第一节点中都存储有数据‘1’的情况下，位线已经被预充电到高电平状态VCC，因此位线不再是编程的对象。此外，当在锁存部件的第一节点中都存储有数据‘0’时，位线已经变为低电平状态，因此位线变为编程的对象。然而，当数据‘1’被存储在第三寄存器的锁存部件的第一节点QT_N中并且数据‘0’被存储在第二寄存器的锁存部件的第一节点QM_N中时，因为单元已经被编程为具有第一预备电压或更高，所以位线的电压电平略微上升。从而，借助在位线的电压电平方面的增加量来降低在施加到浮栅的编程电压和位线的电压(即，沟道电压)之间的差异。据此，优点在于实质上降低了编程电压。

在执行基于第一基准电压PV1的验证操作之前，在步骤1070根据在页缓冲器中所存储的数据来有选择地使感测节点预充电。

在感测节点和位线间的连接被终止的状态中，感测节点被预充电到高电平，但是根据在数据锁存部件中所存储的数据来有选择地使感测节点放电。即，通过施加低电平的感测节点预充电信号Prech b来把所述感测节点SO预充电到高电平。然后施加高电平的第二感测节点放电信号DISQM。在此步骤，因为根据在第二寄存器的锁存部件中存储的数据来判定是否已经完成验证，所以只施加第二感测节点放电信号DISQM。从而，只是对于存储要编程的数据的页缓冲器来说，感测节点才被预充电到高电平。

在要编程的数据被存储到第二寄存器的锁存部件832中的情况下，感测节点放电部件可以不向各自的感测节点施加地电压，而不管各自感测节点放电信号施加与否。然而，当禁止编程的数据或用于通知编程已经完成的数据被存储在锁存部件832中时，感测节点放电部件响应于感测节点放电信号而向感测节点施加地电压，因此所述感测节点保持在接地状态。在此步骤，在被编程为具有第一基准电压PV1或更高的单元中，通过稍后要描述的验证操作，数据‘1’被存储在第二寄存器的锁存部件832中。据此，借助第二感测节点放电部件的操作来使感测节点放电。

然后在步骤1080根据第一基准电压PV1来执行验证操作。

为此，在第一基准电压PV1’被施加到包括要验证的单元的字线的状态下，执行图7A的步骤T2、T3和T4。

这里，其数据已经根据感测节点的电压电平而改变的锁存部件被指定为第二寄存器的锁存部件832。更详细地，当数据正被存储时，施加数据设置信号MRST，使得数据‘1’被存储在第一节点QM_N中。

因此，在要编程的一些单元的情况下，所述单元已经被编程为具有第一基准电压PV1或更高，数据‘1’被存储在第二寄存器的锁存部件832的第一节点QM_N中。接下来，在步骤1090重复地执行编程操作和验证操作的循环，直到要编程的单元被编程为具有第一基准电压PV1或更高。在如上所述在已经完成编程之后把数据‘1’存储在第一节点QM_N中的情况下，在先前步骤1070中感测节点通过第二感测节点放电部件860接地。

如果所有要编程的单元借助此双重验证操作被编程为具有第一基准电压PV1或更高，那么判定编程已经完成。

图11是依照另一实施例的非易失性存储设备的电路图。

非易失性存储设备1100包括如在图6的非易失性存储设备600中能够只对要编程的单元执行验证操作的构造。

非易失性存储设备1100包括存储单元阵列1110和页缓冲器1120，所述存储单元阵列1110具有存储单元，所述页缓冲器1120被连接到存储单元并且被配置为把特定数据编程到存储单元中或者从存储单元中读取数据。

对于存储单元阵列1110的详细构造，应当参照图4的描述，参照的程度是两副图适用相同的描述。

页缓冲器1120包括：位线选择部件1130，被配置为把连接到特定存储单元的位线有选择地连接到感测节点SO；数据锁存部件1150，被配置为暂时存储要编程到特定单元中的数据或暂时存储从特定单元所读取的数据；数据设置部件1160，被配置为输入要被存储到数据锁存部件中的数据；感测节点感测部件1170，被配置为根据感测节点的电平向数据锁存部件的特定节点施加地电压；数据传送部件1180，被配置为向感测节点施加在数据锁存部件中所存储的数据；和验证信号输出部件1190，被配置为根据在数据锁存部件1150中存储的数据来通知是否已完成验证。

除感测节点电压设置部件1140之外的构造元件对应于图6的各构造元件，因而省略对其进行的描述。另一方面，页缓冲器1120并不包括图6的感测节点预充电部件640。

感测节点电压设置部件1140担当图6的感测节点预充电部件640和感测节点放电部件690的角色。感测节点电压设置部件1140被连接到感测节点SO和数据锁存部件1150的第二节点Qb，并且被配置为包括NMOS晶体管N1140，所述NMOS晶体管N1140响应于控制信号CON而导通。

在一个或多个实施例中，只对要编程的单元执行感测节点预充电操作。根据编程状态把不同的数据存储在第一节点Q中。即，在要编程的单元的情况下，数据‘0’被存储在第一节点Q中。在禁止编程的单元的情况下，数据‘1’被存储在第一节点Q中。同时，数据锁存部件1150的反相器IV1152和IV1154均具有CMOS类型，并且分别包括被串联在电源端和接地端之间的PMOS晶体管和NMOS晶体管。这里，PMOS晶体管作为上拉元件起作用，其被配置为响应于低电平信号而提供电源电压；并且NMOS晶体管作为下拉元件起作用，其被配置为响应于高电平信号而提供地电压。据此，当数据‘0’被存储在第一节点Q中时，数据锁存部件1150可以向感测节点SO提供电源电压。当数据‘1’被存储在第一节点Q中时，数据锁存部件1150可以向感测节点SO提供地电压。

即，在要编程的单元的情况下，感测节点被预充电到高电平。在禁止编程的单元的情况下，感测节点被预充电到低电平。如上所述，感测节点电压设置部件1140担当感测节点放电功能和感测节点预充电功能的角色。据此，可以省略图6的感测节点预充电部件640和感测节点放电部件690。

在现有技术中，连接到禁止编程的单元的位线在高电平状态中被放电，因此消耗了大量电流。在一个或多个实施例中，因为连接到禁止编程的单元的位线保持在放电状态，所以几乎没有电流消耗。此外，其阈值电压已经通过重复的编程和验证操作上升到基准电压(例如超过或等于基准电压)的单元(即，已经被编程的单元)也保持在放电状态。据此，因为接地状态保持原样，所以可以抑制电流消耗。从而，可以使位线之间的耦合噪声和源线跳动现象最小化。

Claims

1.一种非易失性存储设备，包括：

数据锁存部件，被配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和

页缓冲器，每一个均包括感测节点放电部件，所述感测节点放电部件被配置为根据在所述数据锁存部件中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地。

2.如权利要求1所述的非易失性存储设备，其中：

所述感测节点放电部件包括在所述感测节点和接地端之间串联的第一切换元件和第二切换元件，

响应于感测节点放电信号来导通所述第一切换元件，以及

根据在所述数据锁存部件中所存储的数据来导通所述第二切换元件。

3.如权利要求2所述的非易失性存储设备，其中：

所述第一切换元件包括具有向其输入感测节点放电信号的栅极的NMOS晶体管，以及

所述第二切换元件包括具有被连接到所述数据锁存部件的第一节点的栅极的NMOS晶体管。

4.如权利要求1所述的非易失性存储设备，其中所述感测节点放电部件被配置为当禁止编程的数据或编程完成数据被存储在所述数据锁存部件中并且施加感测节点放电信号时连接所述感测节点。

5.如权利要求2所述的非易失性存储设备，其中当禁止编程的数据或编程完成数据被存储在所述数据锁存部件中时，所述第二切换元件导通。

6.如权利要求1所述的非易失性存储设备，其中每个页缓冲器包括：

感测节点预充电部件，配置为向所述感测节点施加具有高电平的电源电压；

数据设置部件，配置为输入要被存储到所述数据锁存部件中的数据；

感测节点感测部件，配置为根据感测节点的电平向所述数据锁存部件的特定节点施加地电压；

数据传送部件，配置为向所述感测节点施加在所述数据锁存部件中所存储的数据；和

验证信号输出部件，配置为根据在所述数据锁存部件中所存储的数据来通知是否已经完成验证。

7.一种非易失性存储设备，包括：

第一寄存器，配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和

页缓冲器，每一个均包括第一感测节点放电部件，第一感测节点放电部件被配置为根据在所述第一寄存器中所存储的数据并且响应于第一感测节点放电信号来有选择地使感测节点接地。

8.如权利要求7所述的非易失性存储设备，其中：

所述第一感测节点放电部件包括在所述感测节点和接地端之间串联的第一切换元件和第二切换元件，

响应于所述第一感测节点放电信号来导通所述第一切换元件，以及

根据在所述第一寄存器中所存储的数据来导通所述第二切换元件。

9.如权利要求7所述的非易失性存储设备，其中所述页缓冲器进一步包括：

第二寄存器，配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和

第二感测节点放电部件，被配置为根据在所述第二寄存器中所存储的数据并且响应于第二感测节点放电信号来有选择地使感测节点接地，

其中所述第一寄存器和第二寄存器被并联到相同的感测节点。

10.如权利要求9所述的非易失性存储设备，其中：

11.如权利要求9所述的非易失性存储设备，其中所述页缓冲器进一步包括：

第三寄存器，配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和

第三感测节点放电部件，配置为根据在所述第三寄存器中所存储的数据并且响应于第三感测节点放电信号来有选择地使感测节点接地，

其中所述第一寄存器、第二寄存器和第三寄存器被并联到相同的感测节点。

12.如权利要求11所述的非易失性存储设备，其中：

13.如权利要求9所述的非易失性存储设备，其中：

所述第二感测节点放电部件包括在所述感测节点和接地端之间串联的第一切换元件和第二切换元件，

响应于所述第二感测节点放电信号来导通所述第一切换元件，以及

根据在所述第二寄存器中所存储的数据来导通所述第二切换元件。

14.如权利要求11所述的非易失性存储设备，其中：

所述第三感测节点放电部件包括在所述感测节点和接地端之间串联的第一切换元件和第二切换元件，

响应于所述第三感测节点放电信号来导通所述第一切换元件，以及

根据在所述第三寄存器中所存储的数据来导通所述第二切换元件。

15.一种用于操作包括页缓冲器的非易失性存储设备的方法，每个页缓冲器包括配置为根据在该页缓冲器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地的感测节点放电部件，所述方法包括：

根据在所述页缓冲器中所存储的数据来执行编程操作；

有选择地使感测节点预充电；

通过连接所述感测节点和位线来有选择地使所述位线预充电；

根据单元的状态来改变所述位线的电压电平；

感测所述位线的电压电平并且把所感测的位线的电压电平存储在所述页缓冲器中；以及

根据所存储的数据来执行用于判断所述编程操作是否已经完成的验证操作。

16.如权利要求15所述的方法，其中重复所述编程操作和所述验证操作，直到要编程的单元被编程为具有基准电压或更高电压。

17.如权利要求15所述的方法，其中根据在所述页缓冲器中所存储的数据来执行编程操作包括：

当数据‘0’被存储在所述页缓冲器的数据锁存部件的第一节点中时，执行编程操作；以及

当数据‘1’被存储在所述页缓冲器的数据锁存部件的第一节点中时，禁止所述编程操作。

18.如权利要求15所述的方法，其中根据在所述页缓冲器中所存储的数据来选择性地预充电感测节点包括：

通过操作所述感测节点预充电部件来使所述感测节点预充电；以及

当禁止编程的数据被存储到所述页缓冲器中时，通过操作所述感测节点放电部件来使所述感测节点放电。

19.如权利要求15所述的方法，其中根据在所述页缓冲器中所存储的数据来选择性地预充电感测节点包括：

当编程完成数据被存储到所述页缓冲器中时，通过操作所述感测节点放电部件来使所述感测节点放电，

其中所述编程完成数据为：要编程的单元已经被编程为具有基准电压或更高电压。

20.如权利要求15所述的方法，其中通过连接所述感测节点和位线来使所述位线有选择地预充电包括：

当禁止编程的数据或编程完成数据被存储在所述页缓冲器中时，把所述位线维持在接地状态，

其中要编程的单元已经被编程为具有基准电压或更高电压，其被存储在所述页缓冲器中。

21.如权利要求15所述的方法，其中感测所述位线的电压电平并且把所感测的位线的电压电平的存储在所述页缓冲器中包括：

当位线的电压电平根据要验证的单元的状态的变化而改变特定电平或更多时，把编程完成数据存储在所述页缓冲器中，

其中要编程的单元已经被编程为具有基准电压或更高。

22.一种用于操作包括若干寄存器和页缓冲器的非易失性存储设备的方法，其中每个页缓冲器包括若干感测节点放电部件，所述感测节点放电部件被配置为根据在各自寄存器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地，所述方法包括：

根据在所述页缓冲器中所存储的数据来执行编程操作；

根据在所述页缓冲器的第一寄存器中所存储的数据来有选择地使所述感测节点预充电；

通过执行验证操作，当单元被编程到第一预备电压或更高时，把编程完成数据存储到第一寄存器中；

当所有要编程的单元已经被编程为具有第一预备电压或更高时，根据在所述页缓冲器中所存储的数据来执行编程操作；

根据在所述页缓冲器的第二寄存器中所存储的数据来有选择地使所述感测节点预充电；

通过执行验证操作，当单元被编程到第一基准电压或更高时，把编程完成数据存储到第二寄存器中；以及

终止所述编程操作。

23.如权利要求21所述的方法，其中根据在所述页缓冲器中所存储的数据来执行编程操作包括：

当数据‘0’被存储在所述页缓冲器的第一寄存器中时，执行所述编程操作；以及

当数据‘1’被存储在所述页缓冲器的第一和第二寄存器中时，禁止所述编程操作。

24.如权利要求21所述的方法，其中根据在所述页缓冲器的第一寄存器中所存储的数据来选择性地预充电感测节点包括：

通过操作感测节点预充电部件来使所述感测节点预充电；以及

当禁止编程的数据或编程完成数据被存储在所述页缓冲器的第一寄存器中时，通过操作第一感测节点放电部件来使所述感测节点放电。

25.如权利要求21所述的方法，其中当所有要编程的单元已经被编程为具有第一预备电压或更高时根据在所述页缓冲器中所存储的数据来执行编程操作包括：

通过向要编程的单元施加位线电压来执行所述编程操作，其中所述位线电压高于0V并且低于电源电压。

26.如权利要求21所述的方法，其中当所有要编程的单元已经被编程为具有第一预备电压或更高时根据在所述页缓冲器中所存储的数据来执行编程操作包括：

当数据‘0’被存储在所述页缓冲器的第二寄存器中时，执行所述编程操作；以及

当数据‘1’被存储在所述页缓冲器的第一寄存器和第二寄存器中时，禁止所述编程操作。

27.如权利要求21所述的方法，其中根据在所述页缓冲器的第二寄存器中所存储的数据来选择性地预充电感测节点包括：

当禁止编程的数据或编程完成数据被存储在所述页缓冲器的第二寄存器中时，通过操作第二感测节点放电部件来使所述感测节点放电。

28.一种用于操作包括页缓冲器的非易失性存储设备的方法，每个页缓冲器包括被配置为根据在该页缓冲器中所存储的数据并且响应于感测节点放电信号来有选择地使感测节点接地的感测节点放电部件，所述方法包括：

根据在所述页缓冲器中所存储的数据来执行编程操作；

根据所存储的要编程的数据来有选择地执行验证操作；以及

重复所述编程操作和所述验证操作，直到要编程的单元被编程为具有基准电压或更高。

29.如权利要求27所述的方法，其中根据在所述页缓冲器中存储的要编程的数据来选择性地执行验证操作包括：

根据在所述页缓冲器中所存储的数据来有选择地使所述感测节点预充电；

根据要验证的单元的状态来改变所述位线的电压电平；以及

感测所述位线的电压电平并且把所感测的位线的电压电平存储在所述页缓冲器中。

30.一种包括页缓冲器的非易失性存储设备，其中每个页缓冲器包括：

数据锁存部件，配置为存储要编程到存储单元中的数据或者存储从存储单元中所读取的数据；和

感测节点电压设置部件，配置为根据在所述数据锁存部件中所存储的数据来使感测节点接地或者向所述感测节点提供电源电压。

31.如权利要求29所述的非易失性存储设备，进一步包括数据传送部件，所述数据传送部件被配置为向所述感测节点有选择地施加在所述数据锁存部件的第一节点中所存储的数据。

32.如权利要求29所述的非易失性存储设备，其中所述感测节点电压设置部件包括NMOS晶体管，所述NMOS晶体管被连接到在所述感测节点和所述数据锁存部件之间的第二节点并且被配置为响应于控制信号而导通。

33.如权利要求29所述的非易失性存储设备，其中所述感测节点电压设置部件当要编程的数据被存储在所述数据锁存部件中时使所述感测节点预充电到高电平，并且当禁止编程的数据被存储在所述数据锁存部件中时把所述感测节点放电到低电平。