CN108074616B - 非易失性存储器装置 - Google Patents

Abstract

提供一种非易失性存储器装置，所述非易失性存储器装置可以包括：存储器单元阵列，包括多个平面；页缓冲器，连接到存储器单元阵列，并与多个平面中的每个平面对应；去耦电路。页缓冲器被配置为经由第一节点接收位线电压控制信号(BLSHF)。去耦电路连接到第一节点。去耦电路包括被配置为经由第一节点执行电荷共享的至少一个去耦电容器。

Description

非易失性存储器装置

本申请要求于2016年11月17日在韩国知识产权局提交的第10-2016-0153314号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思涉及一种非易失性存储器装置，更具体地，涉及一种包括去耦电路的非易失性存储器装置。

背景技术

半导体存储器装置是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体来实现的存储器装置。半导体存储器装置通常划分为易失性半导体存储器装置和非易失性半导体存储器装置。

非易失性存储器装置是存储在其中的数据即使在电源切断时也不会消失的存储器装置。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、闪存装置、相变随机存取存储器(RAM)(PRAM)、磁阻RAM(MRAM)和铁电RAM(FRAM)。闪存装置可以主要划分为NOR型和NAND型。

发明内容

发明构思涉及一种可以减小相对于平面的感测变化的非易失性存储器装置。

根据发明构思的一些示例实施例，非易失性存储器装置包括：存储器单元阵列，包括多个平面；页缓冲器，连接到存储器单元阵列，并与多个平面中的每个对应；去耦电路，连接到第一节点。页缓冲器被配置为经由第一节点接收位线电压控制信号(BLSHF)。去耦电路包括至少一个去耦电容器，并被配置为经由第一节点执行电荷共享。

根据发明构思的一些示例实施例，非易失性存储器装置包括：存储器单元阵列，包括多个平面；多个页缓冲器，分别连接到多个平面；多个去耦电路，分别连接到多个页缓冲器。多个去耦电路分别包括至少一个去耦电容器。对于多个平面的感测可以包括预充电阶段和位线电压开发阶段。多个去耦电路可以被配置为在预充电阶段和位线电压开发阶段之间的过程中将多个平面之间的转变时间的差保持恒定。

根据发明构思的一些示例实施例，非易失性存储器装置包括：存储器单元阵列，包括多个平面；多条位线；第一节点；页缓冲器，通过多条位线连接到存储器单元阵列；去耦电路。页缓冲器连接到第一节点。页缓冲器被配置为经由第一节点接收位线电压控制信号(BLSHF)。去耦电路连接到第一节点，使得第一节点位于页缓冲器与去耦电路之间。去耦电路包括至少一个去耦电容器。如果第一节点处接收的BLSHF的电平从预充电电压改变为开发电压，那么去耦电路被配置为减少第一节点处的BLSHF的电平从预充电电压改变为开发电压的转变时间。预充电电压与开发电压不同。

附图说明

通过下面结合附图对非限制性实施例的详细描述，发明构思将被更加清楚地理解，在附图中：

图1是根据发明构思的一些示例实施例的非易失性存储器装置的框图；

图2是根据发明构思的一些示例实施例的非易失性存储器装置的框图；

图3是根据发明构思的一些示例实施例的平面组(plane group)和位线电压控制信号生成器的框图；

图4是根据发明构思的一些示例实施例的平面组的电路图；

图5是根据发明构思的一些示例实施例的存储器块的电路图；

图6是根据发明构思的一些示例实施例的包括在存储器单元阵列中的存储器块的另一示例的电路图；

图7是图6的存储器块的示例的透视图；

图8是根据发明构思的一些示例实施例的包括在存储器单元阵列中的平面的框图；

图9是根据发明构思的一些示例实施例的开关电路的框图；

图10是根据发明构思的一些示例实施例的去耦开关电路和去耦电容器电路的框图；

图11是根据发明构思的一些示例实施例的非易失性存储器装置的一部分的电路图；

图12A是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图；

图12B是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图；

图13A是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图；

图13B是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图；

图14是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图；

图15是根据发明构思的一些示例实施例的去耦电路的操作的时序图；

图16A是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图；

图16B是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图；

图16C是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图；

图17是根据发明构思的一些示例实施例的平面组和位线电压控制信号生成器的框图；

图18是根据发明构思的一些示例实施例的去耦电路的框图；

图19是根据发明构思的一些示例实施例的去耦电路；

图20是根据发明构思的一些示例实施例的包括非易失性存储器系统的计算系统设备的框图。

具体实施方式

图1是根据发明构思的一些示例实施例的非易失性存储器装置1的框图。

参照图1，非易失性存储器装置1可以包括存储器单元阵列100、页缓冲器200、去耦电路300、位线电压控制信号(BLSHF)生成器400、控制逻辑500和行解码器600。根据一些示例实施例，非易失性存储器装置1被示为闪存装置。然而，示例实施例不限于此，并可以适用于所有类型的非易失性存储器装置，诸如只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、闪存装置、相变随机存取存储器(RAM)(PRAM)、磁阻RAM(MRAM)和铁电RAM(FRAM)。

存储器单元阵列100可以经由字线WL、串选择线SSL和地选择线GSL连接到行解码器600。存储器单元阵列100可以经由位线BL0至BLm-1连接到页缓冲器200。存储器单元阵列100可以包括多个NAND单元串。每个NAND单元串可以经由串选择晶体管SST连接到位线BL。存储器单元阵列100可以包括包含多个存储器块的平面，多个存储器块可以包括多个页。多个页可以包括多个存储器单元。将参照图5至图8详细描述存储器单元阵列100。

页缓冲器200可以根据操作模式作为写入驱动器或感测放大器。当页缓冲器200作为写入驱动器时，页缓冲器200可以经由存储器单元阵列100的位线来传输与将写入的数据对应的位线电压。当页缓冲器200作为感测放大器(或读取驱动器)时，页缓冲器200可以经由位线来感测存储在被选择的存储器单元中的数据。页缓冲器200可以通过锁存将感测数据输出到外部。页缓冲器200可以包括位线电压控制器210和位线电压生成器220。位线电压控制器210可以包括由BLSHF控制的多个晶体管。换句话说，从BLSHF生成器400输出的BLSHF可以经由第一节点N1施加到多个晶体管的各自的栅极端子。此外，多个晶体管的各自的第一端子可以连接到对应的位线BL0至BLm-1，多个晶体管的各自的第二端子可以连接到BL电压生成器220。位线电压控制器210可以根据BLSHF和对应的位线电源电压来控制对应的位线BL0至BLm-1的电压。

去耦电路300可以连接到第一节点N1并执行用于减少对存储器单元阵列100和页缓冲器200的耦合效应的去耦操作。去耦电路300可以执行连接到BLSHF生成器400和页缓冲器200的第一节点N1的电荷共享，并且增强存储器单元阵列100中包括的存储器单元MC0至MCm-1的感测能力。参照图2提供它们的详细描述。

BLSHF生成器400可以生成BLSHF并将BLSHF输出到页缓冲器200。BLSHF可以具有与从外部提供给非易失性存储器装置1的电源电压的偏差无关的电压电平。BLSHF生成器400可以包括电路。BLSHF生成器400可以接收从包括在非易失性存储器装置1中的电压生成器(未示出)等输出的具有恒定大小的电压。BLSHF生成器400可以根据由电压生成器(未示出)提供的具有恒定大小的电压来确定BLSHF的电压电平并输出确定的BLSHF。

控制逻辑500可以输出用于控制BLSHF生成器400和行解码器600的各种控制信号，使得可以响应于命令CMD执行读取操作。

行解码器600可以响应于地址ADDR来选择存储器单元阵列100的存储器块中的任意一个。行解码器600可以选择被选择的存储器块的字线WL中的任意一条。行解码器600可以将来自电压生成器(未示出)的字线电压传输到被选择的存储器块的字线WL。

图2是根据发明构思一些示例实施例的非易失性存储器装置1的框图。尽管图1是同时示出连接到非易失性存储器装置1的各种元件的框图，但是图2可以是示出包括在图1的存储器单元阵列100中的多个平面111O、111E、118O和118E、页缓冲器200、去耦电路300和BLSHF生成器400之间的连接关系的框图。将省略与图1中的内容重复的内容的描述。

参照图1和图2，存储器单元阵列100可以包括多个平面111O、111E、118O和118E。在图2中，多个平面111O、111E、118O和118E被示为包括16个元件。然而，示例实施例不限于此。多个平面111O、111E、118O和118E可以包括多个奇数平面111O和118O以及多个偶数平面111E和1118E，多个奇数平面111O和118O以及多个偶数平面111E和118E可以分别连接到页缓冲器200和去耦电路300。

例如，第一平面组11和第八平面组18的平面组可以分别包括奇数平面111O和偶数平面111E以及奇数平面118O和偶数平面118E，页缓冲器200和去耦电路300可以分别连接到平面组。第一平面组11可以物理地靠近BLSHF生成器400放置，而第八平面组18可物理地远离BLSHF生成器400放置。BLSHF生成器400与每个平面组之间的物理距离会发生差异。在这种情况下，每个平面组中可能发生感测偏差，并且感测时间可能很长。根据发明构思的一些示例实施例，可以通过去耦电路300的电荷共享来减小感测变化，并且位线感测可以更快。因此，可以提高非易失性存储器装置1的性能。

在下文中，在本说明书中，物理地相对靠近BLSHF生成器400的平面组(例如，第一平面组11)可以被表示为近处平面组，物理地相对远离BLSHF生成器400的平面组(例如，第八平面组18)可以被表示为远处平面组。

图3是根据发明构思的一些示例实施例的平面组和BLSHF生成器400的框图。将省略与图2中的内容重复的内容的描述。

参照图3，平面组10可以包括奇数平面组10O和偶数平面组10E。奇数平面组10O可以包括奇数平面110O、页缓冲器200、去耦电路300和开关电路700。偶数平面组10E可以包括偶数平面110E、页缓冲器200、去耦电路300和开关电路700。由于除了对应的平面之外奇数平面组10O和偶数平面组10E的所有元件相同，因此将以偶数平面组10E作为基础提供描述。

偶数平面110E可以连接到页缓冲器200，页缓冲器200可以经由第一节点N1连接到去耦电路300和开关电路700。如上面图1中所述，包括在页缓冲器200中的位线电压控制器210可以连接到第一节点N1并且控制施加到位线BL的电压。第一节点N1可以连接到位线电压控制器210中包括的一个晶体管或更多个晶体管的栅极端子。位线电压控制器210可以根据从第一节点N1施加的BLSHF来控制施加到位线的电压。如上所述，所描述的内容可以应用于奇数平面组10O。

开关电路700可以连接到第一节点N1，并且控制将BLSHF施加到页缓冲器200。将在图9中详细描述开关电路700。

图4是根据发明构思的一些示例实施例的平面组的电路图。将省略与图3中的内容重复的内容的描述。

参照图3和图4，平面等效电路20可以是从图3中的第一节点N1向上观看的电路的戴维宁等效电路(Thevinin equivalent circuit)。换句话说，平面等效电路20可以是从第一节点N1观看到的偶数平面110E(或奇数平面110O)和连接到其的页缓冲器200的等效电路。平面等效电路20可以包括具有第一电阻R1的平面等效电阻器21和具有第一电容C1的平面等效电容器22。

去耦电路300可以包括去耦电容器电路310和去耦开关电路320。去耦电容器电路310可以包括至少一个去耦电容器，可以以恒定电压充电，并且可以经由第一节点N1执行电荷共享。此外，去耦电容器电路310可以包括具有第二电容C2的至少一个去耦电容器。根据发明构思的一些示例实施例，第二电容C2可以满足公式C1/(C1+C2)×V_PRE＝V_DEV，以便在感测过程中相对于预充电电压V_PRE、开发电压V_DEV和第一电容C1保持对第一节点N1电荷共享后的开发电压(develop voltage)V_DEV。换句话说，第二电容C2可以满足公式C2＝C1×(V_PRE/V_DEV－1)。下面参照图12A至图13B详细提供它们的描述。去耦开关电路320可以包括控制去耦电容器电路310的各种开关，稍后将在图10中提供对该事项的描述。

图5是根据发明构思的一些示例实施例的存储器块BLK的电路图。

参照图5，存储器单元阵列(例如，图1中的100)可以是水平NAND闪存的存储器单元阵列，并且可以包括多个存储器块BLK。每个存储器块BLK可以包括多个页PAGE，多个页PAGE在与位线BL0至BLm-1中的每条垂直的方向上包括m个存储器单元MC。

具有如图5中所示的结构的NAND闪存装置可以对块基础(block basis)执行擦除操作，并且对与字线WL0至WL7中的每条对应的页基础执行编程。图5示出了在每个块中针对八条字线WL0至WL7包括八个页PAGE的示例。然而，根据发明构思的一些示例实施例，存储器单元阵列100的存储器块BLK可以包括与图5中示出的数量不同的数量的存储器单元MC和页PAGE。此外，图1至图4中的非易失性存储器装置可以包括与前述存储器单元阵列100相同结构的执行相同操作的多个存储器单元阵列。

图6是根据发明构思的一些示例实施例的包括在存储器单元阵列中的存储器块BLK0的另一示例的电路图。

参照图6，存储器单元阵列(例如，图1中的100)可以是垂直NAND闪存装置的存储器单元阵列，并且包括多个存储器块BLK0。每个存储器块BLK0可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3和共源极线CSL。可以调整NAND串、字线WL、位线、地选择线和串选择线的数量。

NAND串NS11、NS21和NS31可以布置在第一位线BL1与共源极线CSL之间。NAND串NS12、NS22和NS32可以布置在第二位线BL2与共源极线CSL之间。NAND串NS13、NS23和NS33可以布置在第三位线BL3与共源极线CSL之间。NAND串中的每个(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8以及地选择晶体管GST。

共同连接到一条位线的NAND串可以形成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的NAND串NS13、NS23和NS33可以对应于第三列。

连接到一条串选择线的NAND串可以形成一行。例如，连接到第一串选择线SSL1的NAND串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行，连接到第三串选择线SSL3的NAND串NS31、NS32和NS33可以对应于第三行。

串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC8中的每个可以连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1至BL3，地选择晶体管GST可以连接到共源极线CSL。

同一水平的字线WL(例如，WL1)可以彼此共同连接，而串选择线SSL1至SSL3可以彼此间隔开，地选择线GSL1至GSL3可以彼此间隔开。例如，当连接到第一字线WL1并且属于NAND串NS11、NS12和NS13的存储器单元被编程时，可以选择第一字线WL1和第一串选择线SSL1。地选择线GSL1至GSL3可以彼此共同连接。

图7是作为图6的存储器块BLK0的示例的存储器块BLK0'的透视图。

参照图7，包括在存储器单元阵列(例如，图1中的100)中的每个存储器块可以形成在相对于基底SUB的竖直方向上。在图6中，存储器块BLK0被示为包括两条选择线GSL和SSL、八条字线WL1至WL8以及三条位线BL1至BL3，但是数量实际上可以大于或小于这些数量。

基底SUB可以包括第一导电类型(例如，p型)，可以设置在其上沿第一方向(例如，Y方向)延伸并在其上掺杂第二导电类型(例如，n型)的共源极线CSL。沿第一方向延伸的多个绝缘层IL可以在第三方向(例如Z方向)上顺序地设置在基底SUB的两条相邻的共源极线CSL之间的区域上，并且多个绝缘层IL可以沿第三方向彼此间隔开一定距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。

沿第一方向顺序布置的多个柱P可以形成在基底SUB的位于两条相邻的共源极线CSL之间的区域上，并沿第三方向穿过多个绝缘层IL。例如，多个柱P可以穿过多个绝缘层IL，并与基底SUB接触。具体地，每个柱P的表面层S可以包括第一类型的硅材料，并可以用作沟道区。每个柱P的内层I可以包括诸如氧化硅的绝缘材料或气隙(air gap)。

在两个相邻的共源极线CSL之间的区域中，电荷存储层CS可以沿着绝缘层IL、柱P和基底SUB的暴露的表面设置。电荷存储层CS可以包括栅极绝缘层(或“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两条相邻的共源极线CSL之间的区域中，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE可以设置在电荷存储层CS的暴露的表面上。

漏极或漏极接触件DR可以分别设置在多个柱P上。例如，漏极DR可以包括其上掺杂有第二导电类型的杂质的硅材料。沿第二方向(例如，X轴)延伸并且沿第一方向彼此间隔开一定距离的位线BL1至BL3可以设置在漏极DR上。

图8是根据发明构思的一些示例实施例的包括在存储器单元阵列100中的平面的框图。

参照图1和图8，包括在存储器单元阵列100中的平面PL1和PL2中的每个可以包括连接到一条位线的多个存储器块BLK。多个存储器块BLK可以是图5至图7中描述的存储器块BLK、BLK0和BLK0'。此外，平面PL1和PL2可以包括多个存储器块BLK中包括的多个页PAGE。

多个存储器块BLK11至BLK1n和BLK21至BLK2n可以经由位线BL1和BL2连接到页缓冲器200。例如，包括在第一平面PL1中的存储器块BLK11至BLK1n可以经由第一位线BL1连接到页缓冲器200。包括在第二平面PL2中的存储器块BLK21至BLK2n可以经由第二位线BL2连接到页缓冲器200。换句话说，包括在第一平面PL1中的存储器块BLK11至BLK1n可以共用第一位线BL1，包括在第二平面PL2中的存储器块BLK21至BLK2n可以共用第二位线BL2。在图8中，仅示出了两个平面PL1和PL2作为示例。然而，如图2中所述，平面的数量(诸如PL1和PL2)可以各种变化。

图9是根据发明构思的一些示例实施例的开关电路700的框图。

参照图4和图9，开关电路700可以包括旁路开关710、上拉开关720和下拉开关730，旁路开关710、上拉开关720和下拉开关730可以连接到第一节点N1。此外，旁路开关710、上拉开关720和下拉开关730可以包括至少一个开关元件(例如，晶体管)。

旁路开关710可以从BLSHF生成器400接收BLSHF，并且经由第一节点N1将BLSHF施加到页缓冲器200。上拉开关720可以连接到电源电压VDD，下拉开关730可以连接到地电压GND。当不向页缓冲器200施加BLSHF时，上拉开关720和下拉开关730可以具有偏置到电源电压VDD或地电压GND的第一节点N1。

在图9中，示出了上拉开关720和下拉开关730两者。然而，在一些示例实施例中，开关电路700可以不包括上拉开关720和下拉开关730中的至少一个。

图10是根据发明构思的一些示例实施例的去耦开关电路320和去耦电容器电路310的框图。

参照图9和图10，去耦开关电路320可以包括去耦旁路开关321、去耦上拉开关322和去耦下拉开关323，去耦旁路开关321、去耦上拉开关322和去耦下拉开关323可以经由第二节点N2连接到去耦电容器电路310。此外，去耦旁路开关321、去耦上拉开关322和去耦下拉开关323可以包括至少一个开关元件(例如，晶体管)。

去耦旁路开关321可以转换去耦电容器电路310与第一节点N1之间的连接，并且控制第一节点N1与去耦电容器电路310的电荷共享。去耦上拉开关322可以连接到电源电压VDD。因此，去耦上拉开关322可以将去耦电容器电路310充电至电源电压VDD。去耦下拉开关323可以连接到地电压GND。因此，去耦下拉开关323可以将去耦电容器电路310放电至地电压GND。

在图10中，示出了去耦上拉开关322和去耦下拉开关323两者。然而，根据发明构思的一些示例实施例，去耦开关电路320可以不包括去耦上拉开关322和去耦下拉开关323中的至少一个。

根据发明构思的一些示例实施例，去耦电容器电路310可以包括具有第二电容C2的至少一个去耦电容器。此外，去耦电容器的电容可以与每个平面组彼此相同或相似。

图11是根据发明构思的一些示例实施例的非易失性存储器装置1的一部分的电路图。

参照图11，非易失性存储器装置1可以包括页缓冲晶体管PBTr、负载晶体管LTr、设置晶体管STr、复位晶体管RTr、感测晶体管SSTr、串选择晶体管SST、多个存储器单元MC、地选择晶体管GST、位线BL以及包括第一锁存反相器LINV1和第二锁存反相器LINV2的感测锁存器。由于在图5等中已经详细描述了串选择晶体管SST、多个存储器单元MC和地选择晶体管GST，因此将省略它们的描述。位线BL被示为具有布线等固有电阻的等效电阻器。

在非易失性存储器装置1中，存储器单元MC的总体感测操作可以包括初始化阶段、预充电阶段、位线BL开发阶段、补偿(offset)感测节点SO开发阶段和感测阶段。在初始化阶段中，设置信号SET_S可以改变为逻辑HIGH，设置晶体管STr可以转变为ON，因此，可以使感测锁存器初始化。在预充电阶段中，负载晶体管LTr可以改变为ON状态，BLSHF的电压电平可以改变为预充电电压V_PRE，位线BL可以被预充电至预充电电压V_PRE的电平。

在位线BL开发阶段中，负载晶体管LTr可以改变为OFF状态，并且完成位线BL的预充电操作，BLSHF可以改变为逻辑LOW(例如，0V)。此外，地选择晶体管GST可以改变为ON状态，位线BL可以由于存储器单元MC而通过单元电流改变为开发阶段。

在补偿感测节点SO开发阶段中，可以将低于预充电电压V_PRE的开发电压V_DEV应用为BLSHF，因此，当存储器单元MC处于ON状态时，位线BL的电压电平可以低于OFF状态下的电压电平。此外，在感测阶段中，复位晶体管信号RST_S可以改变为ON状态，随后，可以基于感测锁存器的翻转状态(flipped state)来感测存储器单元MC是处于ON状态还是OFF状态。

图12A是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图。图12A是示出当近处平面组的存储器单元MC处于ON状态时的预充电阶段和开发阶段的时序图。开发阶段可以包括图11中描述的位线BL开发阶段和补偿感测节点SO开发阶段。

参照图10、图11和图12A，在预充电阶段中，包括在去耦电容器电路310中的去耦电容器DC可以通过去耦下拉开关323放电至地电压GND。

在时间T1处，当将开发电压V_DEV应用为BLSHF时，负载信号LOAD可以改变为逻辑HIGH，并进入位线BL开发阶段。在这种情况下，位线BL的电压电平可以在预充电阶段从V_PRE－Vth－β逐渐减小。在图12A中，V_PRE是预充电电压，Vth是页缓冲晶体管PBTr的阈值电压，β是由于单元电流引起的电压降。

BLSHF不会立即从预充电电压V_PRE改变为开发电压V_DEV，因此，会发生转变时间。在这种情况下，根据发明构思的一些示例实施例，去耦电容器DC可以如实线所示执行电荷共享，并且平面组可以由于BLSHF生成器(图2中的400)和去耦电容器DC的电荷共享而改变为开发电压V_DEV。因此，与如虚线所示的当由于仅BLSHF生成器(图2中的400)将平面组改变为开发电压V_DEV时相比，平面组可以更快速地改变为开发电压V_DEV。

感测节点SO的电压电平可以在预充电阶段保持电源电压VDD，并且可以在已经进入位线BL开发阶段之后逐渐减小。然而，当位线BL的电压电平变得高于BLSHF的电压电平与阈值电压Vth之差(即BLSHF－Vth)(时间T2至时间T3)时，感测节点SO可以在时间T2处保持其电压电平。因此，根据一些示例实施例，当通过去耦电容器DC执行电荷共享(实线)时，感测节点SO的电压降时间(T2－T1)可以短于当不执行电荷共享(虚线)时的情况的电压降时间(T3－T1)。由于电压降时间减小，所以根据一些示例实施例的感测节点SO可以以相对高的电压电平开始补偿感测节点SO开发阶段。

此后，当位线BL的电压电平低于BLSHF的电压电平与阈值电压Vth之差(即BLSHF－Vth)(在时间T4处)时，感测节点SO的电压电平可以再次逐渐降低。

图12B是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图。详细地，图12B是当远处平面组的存储器单元MC处于ON状态时的预充电阶段和位线BL开发阶段的时序图。将省略与图12A中的内容重复的内容的描述。

当参照图12A和图12B将图12A和图12B中没有去耦电路300(虚线)的情况彼此对比时，远处平面组从预充电电压V_PRE到开发电压V_DEV的转变时间(T3－T1)会比近处平面组的转变时间长。因此，会发生平面之间的感测节点SO的电压电平差异，并且平面之间的随后的感测变化会导致感测能力的降低。

根据一些示例实施例，平面组可以分别包括每个平面组的去耦电路300。因此，无论平面组与BLSHF生成器400之间的距离如何，通过去耦电路300的电荷共享可以将电压转变时间(T2－T1)保持恒定，并且可以增强平面之间的感测变化。此外，如图12A中所述，由于电压转变时间变短，所以根据一些示例实施例的感测节点SO可以在相对高的电压电平下开始补偿感测节点SO开发阶段。

图13A是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图。详细地，图13A示出了将去耦电容器DC的第二电容C2设置为比目标值高的电平时的情况。将省略与图12A和图12B中的内容重复的内容的描述。

参照图4、图12A、图12B和图13A，去耦电容器DC的第二电容C2可以被设置为满足算术公式C2＝C1×(V_PRE/V_DEV－1)。在这种情况下，可以通过估计制造工艺中的平面等效电容器的第一电容C1来将第二电容C2设置为满足算术公式。然而，估计的第一电容C1a可能或多或少与实际的第一电容C1b不同。图13A可以示出当估计的第一电容C1a大于实际的第一电容C1b时的情况。因此，由算术公式预设的第二电容C2a可以大于目标第二电容C2b。

图13A中的实线可以示出远处平面组的情况，虚线可以示出近处平面组的情况。与图12A和图12B中示出的不同，BLSHF和去耦电容器DC的电压电平可以在电荷共享之后处于比开发电压V_DEV的电压电平低的电压电平。此后，可以通过BLSHF生成器400增大BLSHF的电压电平，因此，远处平面组会晚于近处平面组达到开发电压V_DEV。然而，对于近处平面组和远处平面组，在位线BL的电压电平变得高于BLSHF与阈值电压Vth之差(BLSHF－Vth)时的时间T2与在位线BL的电压电平变得低于BLSHF与阈值电压Vth之差(BLSHF－Vth)时的时间T3相同，因此，几乎不会发生平面之间的感测变化。

图13B是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图。详细地，图13B示出了将去耦电容器DC的第二电容C2设置为比目标值高的电平并且存储器单元MC的单元电流大时的情况。将省略与图12A和图13A中的内容重复的内容的描述。

参照图13A和图13B，由于连接到图13B中的位线BL的存储器单元MC的单元电流如此大，因此位线BL在时间T1之后的电压电平的斜率可以比图13A中的斜率陡。因此，对于虚线或近处平面组的情况，感测节点SO可以在时间T3处开始电压降，对于实线或远处平面组的情况，感测节点SO可以在时间T4处开始电压降。然而，对于两种情况，在时间T2处的感测节点SO的电压电平仍然没有差异，因此可以增强感测变化。

图14是根据发明构思的一些示例实施例的平面组的预充电阶段和开发阶段的时序图。详细地，图14示出了将去耦电容器DC的第二电容C2设置为比目标值低的电平时的情况。将省略与图12A和图13B中的内容重复的内容的描述。

参照图4、图13A和图14，去耦电容器DC的第二电容C2可以被设置为满足算术公式C2＝C1×(V_PRE/V_DEV－1)。在这种情况下，可以通过估计制造工艺中的平面等效电容器的第一电容C1来将第二电容C2设置为满足算术公式。然而，估计的第一电容C1a可能或多或少与实际的第一电容C1b不同。图14可以示出当估计的第一电容C1a小于实际的第一电容C1b时的情况。因此，由算术公式预设的第二电容C2a可以小于目标第二电容C2b。

图14中的实线可以示出远处平面组的情况，虚线可以示出近处平面组的情况。与图13A和图13B中所示的不同，BLSHF和去耦电容器DC的电压电平可以在电荷共享之后处于高于开发电压V_DEV的电压电平。此后，BLSHF生成器400可以降低BLSHF的电压电平，因此远处平面组会比近处平面组晚达到开发电压V_DEV。然而，位线BL的电压电平变得高于BLSHF与阈值电压Vth之差(BLSHF－Vth)时的时间T2和T3会不同。因此，远处平面组和近处平面组可以将感测节点SO的电压电平保持在彼此不同的点。然而，当感测节点SO再次开始电压降时的时间T4对于远处平面组和近处平面组都是相同的，因此仍然可以增强感测变化。

图15是根据发明构思的一些示例实施例的去耦电路的操作的时序图。将省略与图10中的内容重复的内容的描述。

参照图9、图10和图15，去耦下拉开关DPDS可以在初始化阶段转变为逻辑HIGH。因此，去耦电容器DC可以被放电至地电压GND。去耦旁路开关DBS可以在开发阶段转变为逻辑HIGH，因此，去耦电容器DC的电压电平可以通过电荷共享而改变为开发电压V_DEV。

在发明构思的一些示例实施例中，去耦开关电路320可以不包括去耦下拉开关323。在这种情况下，因为去耦旁路开关321和包括在开关电路700中的下拉开关730同时转变为逻辑HIGH，所以去耦电容器DC可以被放电至地电压GND。

图16A是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图。

参照图4、图10和图16A，去耦上拉开关DPUS可以在初始化阶段改变为逻辑HIGH。因此，去耦电容器DC可以被充电至电源电压VDD。在时间T1处，预充电阶段可以开始，去耦旁路开关DBS可以改变为逻辑HIGH，并且去耦电容器DC可以执行电荷共享。BLSHF的电压电平通过电荷共享从地电压GND改变为预充电电压V_PRE可以比通过BLSHF生成器400将BLSHF的电压电平改变为预充电电压V_PRE时快得多。

根据发明构思的一些示例实施例，第三电容C3可以被设置为满足公式C1/(C1+C3)×VDD＝V_PRE，以便在感测过程中相对于预充电电压V_PRE、平面等效电容器22的第一电容C1和电源电压VDD保持对第一节点N1电荷共享后的预充电电压V_PRE。换句话说，第三电容C3可以满足公式C3＝C1×(VDD/V_PRE－1)。

在BLSHF的电压电平增大超过页缓冲晶体管PBTr的阈值电压Vth时的时间T2处，位线BL的电压电平可以开始增大。根据发明构思的一些示例实施例，由于平面组分别包括去耦电路，并且每个去耦电路执行电荷共享，因此当BLSHF的电压电平达到预充电电压V_PRE时的时间T3和当位线BL的电压电平达到目标值V_PRE－Vth－α时的时间T4不会在远处平面组和近处平面组之间彼此不同。α是由于单元电流引起的电压降。

在图12A至图15中，根据发明构思的一些示例实施例的去耦电容器DC被放电至地电压GND。在图16A中，根据发明构思的一些示例实施例的去耦电容器DC被充电至电源电压VDD。然而，可以单独地或同时实现图12A至图15中的示例与图16A中的示例两者。在一些示例实施例中，去耦电容器DC可以在初始化阶段通过去耦上拉开关DPUS充电至电源电压VDD，并且可以在预充电阶段执行电荷共享至预充电电压V_PRE。此后，去耦电容器DC可以在预充电阶段通过去耦下拉开关DPDS放电至地电压GND，并且可以在开发阶段执行电荷共享至开发电压V_DEV。

图16B是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图。详细地，图16B示出了将去耦电容器DC的第三电容C3设置为比目标值大时的情况。将省略与图16A中的内容重复的内容的描述。

参照图4、图16A和图16B，第三电容C3可以满足公式C3＝C1×(VDD/V_PRE－1)。在这种情况下，可以通过估计制造工艺中的平面等效电容器的第一电容C1来将第三电容C3设置为满足算术公式。然而，估计的第一电容C1a可能或多或少不同于实际的第一电容C1b。图16B可以示出当估计的第一电容C1a大于实际的第一电容C1b时的情况。因此，通过算术公式预设的预设第三电容C3a可以大于目标第三电容C3b。

图14中的实线可以示出远处平面组的情况，虚线可以示出近处平面组的情况。与图16A中所示不同，图16B中的BLSHF和去耦电容器DC的电压电平可以在电荷共享之后处于低于预充电电压V_PRE的电压电平。此后，BLSHF的电压电平可以通过BLSHF生成器400来增大，因此，远处平面组会比近处平面组晚达到预充电电压V_PRE。因此，远处平面组的位线BL会在时间T3处开始预充电，近处平面组的位线BL会在时间T2处开始预充电。此后，远处平面组的预充电可以在时间T5处完成，近处平面组的预充电可以在时间T4处完成。因此，会产生(T5－T4)的差。然而，即使如图16B中预设的预设第三电容C3a大于目标第三电容C3b时，BLSHF也可以在起点以更快速的速度预充电。因此，相对于没有去耦电容器DC的情况，远处平面组与近处平面组之间在预充电完成时间上(T5－T4)的差可以减小。

图16C是根据发明构思的一些示例实施例的平面组的初始化阶段和预充电阶段的时序图。详细地，图16C示出了当将去耦电容器DC的第三电容C3设置为小于目标值时的情况。将省略与图16A和图16B中的内容重复的内容的描述。

参照图4、图16A至图16C，第三电容C3可以满足公式C3＝C1×(VDD/V_PRE－1)。在这种情况下，可以通过估计制造工艺中的平面等效电容器的第一电容C1来将第三电容C3设置为满足算术公式。然而，估计的第一电容C1a可能或多或少不同于实际的第一电容C1b。图16C可以示出当估计的第一电容C1a小于实际的第一电容C1b时的情况。因此，通过算术公式预设的预设第三电容C3a可以小于目标第三电容C3b。

图14中的实线可以示出远处平面组的情况，虚线可以示出近处平面组的情况。与图16A中所示不同，图16C中的BLSHF和去耦电容器DC的电压电平可以在电荷共享之后处于高于预充电电压V_PRE的电压电平。此后，BLSHF的电压电平可以通过BLSHF生成器400来降低，因此，远处平面组可以比近处平面组晚达到预充电电压V_PRE。因此，远处平面组的位线BL可以在时间T3处开始预充电，近处平面组的位线BL可以在时间T2处开始预充电。此后，远处平面组的预充电可以在时间T5处完成，近处平面组的预充电可以在时间T4处完成。因此，会产生(T5－T4)的差。然而，即使如图16C中预设的预设第三电容C3a小于目标第三电容C3b时，BLSHF也可以在起点以更快速的速度预充电。因此，相对于没有去耦电容器DC的情况，远处平面组与近处平面组之间在预充电完成时间上(T5－T4)的差可以减小。

图17是根据发明构思的一些示例实施例的平面组10a和BLSHF生成器400的框图。将省略与图3中的内容重复的内容的描述。

参照图3和图17，平面组10a可以包括偶数平面110E、偶数页缓冲器200E、偶数开关电路700E、奇数平面110O、奇数页缓冲器200O、奇数开关电路700O和去耦电路300。与图3中所示的不同，在图17中，根据一些示例实施例，去耦电路300可以连接到偶数开关电路700E和奇数开关电路700O连接到此的第三节点N3。

去耦电路300可以连接到第三节点N3并执行对偶数平面110E和奇数平面110O的电荷共享。当仅对偶数平面110E执行电荷共享时，可以通过切换包括在偶数开关电路700E中的旁路开关来执行偶数平面110E的去耦。当仅对奇数平面110O执行电荷共享时，可以通过切换包括在奇数开关电路700O中的旁路开关来执行奇数平面110O的去耦。位于每个平面组中的去耦电路300可以对相应的平面执行电荷共享。

图18是根据发明构思的一些示例实施例的去耦电路300a的框图。将省略与图10中的内容重复的内容的描述。

参照图10和图18，去耦电路300a可以包括去耦电容器电路310a和去耦开关电路320a。去耦电容器电路310a可以包括连接到去耦上拉开关322a的上拉去耦电容器311a和连接到去耦下拉开关323a的下拉去耦电容器312a。

上拉去耦电容器311a可以被充电至电源电压VDD，如图16A至图16C中详细描述的。下拉去耦电容器312a可以被放电至地电压GND，如图15中所述。此后，在预充电阶段中，上拉去耦电容器311a可以经由去耦旁路开关321a连接到第一节点N1，并且执行电荷共享至预充电电压V_PRE。在开发阶段中，下拉去耦电容器312a可以连接到第一节点N1并且执行电荷共享至开发电压V_DEV。

图19是根据发明构思的一些示例实施例的去耦电路300b的框图。将省略与图10中的内容重复的内容的描述。

参照图10和图19，去耦电路300b可以包括去耦电容器电路310b、去耦开关电路320b和电容控制器330b。由于去耦电容器电路310b和去耦开关电路320b类似于图10等中所述的去耦电容器电路310和去耦开关电路320，将省略它们的描述。

如图4、图16A等所述，第二电容C2可以被设置为满足公式C2＝C1×(V_PRE/V_DEV－1)，第三电容C3可以被设置为满足公式C3＝C1×(VDD/V_PRE－1)。然而，平面等效电容器22的实际第一电容C1b可以与估计的第一电容C1a不同。电容控制器330b可以接收关于实际第一电容C1b的电容信息Info_Cap。电容控制器330b可以通过使用接收的电容信息Info_Cap和两个算术公式来将第二电容C2和第三电容C3朝向实际第一电容C1b调整。

图20是根据发明构思的一些示例实施例的包括非易失性存储器系统910的计算系统设备900的框图。

参照图20，计算系统设备900可以包括电连接到总线960的微处理器930、用户接口950以及包括存储器控制器912和非易失性存储器装置911的非易失性存储器系统910。已经或将由微处理器930处理的N位数据(N为1或更大的整数)可以经由存储器控制器912存储在非易失性存储器装置911中。此外，非易失性存储器装置911可以包括图1至图19中描述的非易失性存储器装置。计算系统设备900还可以包括RAM 940和电源920。

当计算系统设备900是移动设备时，可以将用于向计算系统供应驱动电压的电池和诸如基带芯片组的调制解调器额外地设置到计算系统设备900。此外，本领域普通技术人员将清楚地理解，应用芯片组、相机图像处理器(CIS)、移动DRAM等可以进一步设置到计算系统设备900，将省略它们的附加的详细描述。

在一些示例实施例中，存储器控制器912和非易失性存储器装置911可以形成例如使用非易失性存储器来存储数据的固态驱动器/盘(SSD)。

尽管已经具体示出和描述了一些发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，在此可以在形式和细节上进行各种改变。

Claims (19)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元阵列，包括多个平面；

页缓冲器，连接到存储器单元阵列，并与所述多个平面中的每个平面对应，页缓冲器被配置为经由第一节点接收位线电压控制信号；

去耦电路，连接到第一节点，去耦电路包括至少一个去耦电容器，去耦电路被配置为经由第一节点执行电荷共享；

位线电压控制信号生成器，连接到第一节点，位线电压控制信号生成器被配置为生成位线电压控制信号，

其中，第一节点位于去耦电路与位线电压控制信号生成器之间。

2.根据权利要求1所述的非易失性存储器装置，其中，去耦电路还包括去耦开关电路，

其中，所述多个平面包括偶数平面和奇数平面，

去耦电路包括连接到偶数平面的第一节点的第一去耦电路和连接到奇数平面的第一节点的第二去耦电路。

3.根据权利要求1所述的非易失性存储器装置，其中，去耦电路还包括去耦开关电路，

其中，去耦开关电路包括：

去耦旁路开关，被配置为控制去耦电容器与第一节点之间的连接；

去耦上拉开关，被配置为控制将电源电压施加到去耦电容器；

去耦下拉开关，被配置为控制将地电压施加到去耦电容器。

4.根据权利要求3所述的非易失性存储器装置，其中，去耦电容器被配置为在通过去耦下拉开关放电至地电压并通过去耦旁路开关连接到第一节点之后执行电荷共享。

5.根据权利要求3所述的非易失性存储器装置，其中，

去耦电容器被配置为在通过去耦上拉开关充电至电源电压并连接到第一节点之后执行电荷共享，

去耦电容器被配置为在通过去耦下拉开关放电至地电压并通过旁路开关连接到第一节点之后执行电荷共享。

6.根据权利要求3所述的非易失性存储器装置，其中，

去耦电路包括第一去耦电容器和第二去耦电容器，

第一去耦电容器被配置为连接到去耦上拉开关并被充电至电源电压，

第二去耦电容器被配置为连接到去耦下拉开关并被放电至地电压，

第一去耦电容器和第二去耦电容器被配置为顺序地连接到第一节点，并分别执行电荷共享。

7.根据权利要求1所述的非易失性存储器装置，其中，去耦电路还包括去耦开关电路，

其中，所述多个平面中的每个平面和页缓冲器包括第一电容C1，

去耦电路包括具有第二电容C2的第一去耦电容器和具有第三电容C3的第二去耦电容器，

对于预充电电压V_PRE、开发电压V_DEV和电源电压VDD相对于所述多个平面，C2满足算术公式C2＝C1×(V_PRE/V_DEV－1)，并且

C3满足算术公式C3＝C1×(VDD/V_PRE－1)。

8.根据权利要求1所述的非易失性存储器装置，其中，去耦电路还包括去耦开关电路，

所述非易失性存储器装置还包括：

电容控制器，被配置为接收关于所述多个平面中的每个平面和页缓冲器的第一电容的电容信息，其中，

电容控制器被配置为控制去耦电容器的电容。

9.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：

开关电路，位于第一节点与位线电压控制信号生成器之间，开关电路被配置为控制传输到第一节点的位线电压控制信号。

10.根据权利要求9所述的非易失性存储器装置，其中，对于所述多个平面中的每个平面，去耦电路连接在开关电路与位线电压控制信号生成器之间。

11.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元阵列，包括多个平面；

多个页缓冲器，分别连接到所述多个平面；以及

多个去耦电路，分别连接到所述多个页缓冲器，所述多个去耦电路分别包括至少一个去耦电容器，

其中，所述多个去耦电路被配置为在用于感测所述多个平面的从预充电阶段到位线电压开发阶段的过程中将所述多个平面之间的转变时间的差保持恒定。

12.根据权利要求11所述的非易失性存储器装置，其中，所述至少一个去耦电容器被配置为在被放电至地电压之后在位线电压开发阶段中执行与页缓冲器和存储器单元阵列的电荷共享。

13.根据权利要求11所述的非易失性存储器装置，其中，所述至少一个去耦电容器被配置为在被充电至电源电压之后在预充电阶段中执行与页缓冲器和存储器单元阵列的电荷共享。

14.根据权利要求11所述的非易失性存储器装置，其中，

包括在所述多个去耦电路中的所述至少一个去耦电容器包括被配置为充电至电源电压的第一去耦电容器和被配置为放电至地电压的第二去耦电容器，

第一去耦电容器被配置为在预充电阶段中执行与页缓冲器和存储器单元阵列的电荷共享，

第二去耦电容器被配置为在位线电压开发阶段中执行与页缓冲器和存储器单元阵列的电荷共享。

15.一种非易失性存储器装置，所述非易失性存储器装置包括：

存储器单元阵列，包括多个平面；

多条位线；

第一节点；

页缓冲器，通过所述多条位线连接到存储器单元阵列，并连接到第一节点，页缓冲器被配置为经由第一节点接收位线电压控制信号；以及

去耦电路，连接到第一节点，使得第一节点位于页缓冲器与去耦电路之间，

其中，去耦电路包括至少一个去耦电容器，

其中，如果第一节点处接收的位线电压控制信号的电平从预充电电压改变为开发电压，那么去耦电路被配置为减少第一节点处的位线电压控制信号的电平从预充电电压改变为开发电压的转变时间，预充电电压与开发电压不同。

16.根据权利要求15所述的非易失性存储器装置，所述非易失性存储器装置还包括：

开关电路，连接到第一节点，其中，

第一节点位于开关电路与页缓冲器之间，并且

第一节点位于开关电路与去耦电路之间。

17.根据权利要求15所述的非易失性存储器装置，其中，

去耦电路还包括去耦开关电路，其中，

去耦开关电路连接到第一节点，

所述至少一个去耦电容器通过第二节点连接到去耦开关电路。

18.根据权利要求17所述的非易失性存储器装置，其中，

所述至少一个去耦电容器包括上拉去耦电容器和下拉去耦电容器。

19.根据权利要求15所述的非易失性存储器装置，其中，存储器单元阵列包括多个NAND串。

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