KR101736985B1 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치 및 그 읽기 방법에 대하여 개시된다. 불휘발성 메모리 장치는, 감소 또는 증가된 메모리 셀의 문턱 전압을 보상하기 위하여, 읽기 동작에서 채널 부스팅을 조절한다. 채널 부스팅은 비트라인의 프리차아지 전압 레벨과 비트라인의 디벨롭 시간에 의해 영향을 받는다. 읽기 동작 시에, 비트라인 연결 신호는, 선택된 비트라인으로 프리차아지 전압을 인가하고 선택된 비트라인의 디벨롭 후에는 선택된 비트라인의 레벨을 센싱하도록, 선택된 비트라인을 페이지 버퍼와 연결시킨다. 비트라인 연결 신호 제어부는 메모리 셀의 문턱 전압 분포에 따라 비트라인 연결 신호의 전압 레벨을 변경하거나 디벨롭 시간을 변경한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법 {Non-volatile memory device and read method thereof}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 불휘발성 메모리 장치의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 다양한 전자 기기에 폭넓게 사용되고 있다. 예를 들어, 불휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용되고 있다. 가장 폭 넓게 사용되고 있는 불휘발성 반도체 메모리로는 플래쉬 메모리 장치가 있다.
플래쉬 메모리 장치에서, 메모리 셀은 셀 트랜지스터의 문턱 전압에 따라서 삭제된 상태를 갖거나 프로그램된 상태를 갖는다. 메모리 셀의 문턱 전압은 플로팅 게이트에 저장된 전자의 양에 따라 결정된다. 플로팅 게이트에 저장된 전자가 많을수록 문턱 전압이 높아진다. 플로팅 게이트에 저장된 전자는 여러 가지 원인에 의해 누설되거나 증가될 수 있다. 플로팅 게이트에 저장된 전자가 누설되거나 증가되면, 메모리 셀의 문턱 전압이 감소하거나 증가한다. 문턱 전압의 감소나 증가는 읽기 오류를 유발하여 결국 플래쉬 메모리 장치의 신뢰성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀의 문턱 전압 변화를 보상함으로서 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 일실시예에 따른 불휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 접속된 복수의 메모리 셀들이 매트릭스로 배열되는 메모리 셀 어레이, 읽기 동작 시에 비트라인 연결 신호에 응답하여 복수의 비트라인들 중 선택된 비트라인을 페이지 버퍼와 연결시키고 선택된 비트라인으로 프리차아지 전압을 인가하고 선택된 비트라인의 디벨롭 후에 선택된 비트라인의 레벨을 센싱하는 페이지 버퍼, 그리고 메모리 셀의 문턱 전압 변화에 따라 비트라인 연결 신호를 변화시키는 비트라인 연결 신호 제어부를 포함한다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 메모리 셀의 문턱 전압이 낮게 시프트된 경우, 선택된 비트라인의 프리차아지 시와 센싱 시에 비트라인 연결 신호의 전압 차가 크도록 비트라인 연결 신호를 설정할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 메모리 셀의 문턱 전압이 낮게 시프트된 경우, 선택된 비트라인의 디벨롭 시간이 짧도록 비트라인 연결 신호를 설정할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 메모리 셀의 문턱 전압이 높게 시프트된 경우, 선택된 비트라인의 프리차아지 시와 센싱 시에 비트라인 연결 신호의 전압 차가 작도록 비트라인 연결 신호를 설정할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 메모리 셀의 문턱 전압이 높게 시프트된 경우, 선택된 비트라인의 디벨롭 시간이 길도록 비트라인 연결 신호를 설정할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 제1 다운 신호 및 제1 업 신호에 응답하여 제1 노드의 전압 레벨을 변화시키는 프리차아지 레벨 조절부, 제2 다운 신호 및 제2 업 신호에 응답하여 제2 노드의 전압 레벨을 변화시키는 센싱 레벨 조절부, 프리차아지 인에이블 신호에 응답하여 제1 노드를 비트라인 연결 신호와 연결시키는 제1 스위칭부, 그리고 센싱 인에이블 신호에 응답하여 제2 노드를 비트라인 연결 신호와 연결시키는 제2 스위칭부를 포함할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 제1 바이어스 인에이블 신호에 응답하여 전원 전압을 비트라인 연결 신호로 전달하는 제1 바이어스부와, 제2 바이어스 인에이블 신호에 응답하여 접지 전압을 비트라인 연결 신호로 전달하는 제2 바이어스부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 비트라인 연결 신호 제어부는, 디벨롭 인에이블 신호를 입력하여 다수개의 타이밍 신호들을 출력하는 타이밍 신호 발생부, 다수개의 타이밍 신호들을 논리 조합하여 디벨롭 디폴트 신호, 디벨롭 쇼트 신호 그리고 디벨롭 롱 신호를 발생하는 디벨롭 신호 발생부, 옵션 인에이블 신호에 응답하여 디벨롭 디폴트 신호, 디벨롭 쇼트 신호 그리고 디벨롭 롱 신호 중 어느 하나를 선택하여 디벨롭 제어 신호로 발생하는 디벨롭 제어 신호 발생부, 그리고 디벨롭 인에이블 신호에 응답하여 제2 바이어스 인에이블 신호를 출력하고 디벨롭 제어 신호에 응답하여 제2 바이어스 인에이블 신호를 리셋시키는 플립플롭을 더 포함할 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치는, 읽기 동작에서 에러가 발생하는 경우, 불휘발성 메모리 장치 외부의 호스트에 의해 에러 정정될 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치는, 읽기 동작에서 발생된 에러가 정정할 수 없는 경우, 호스트로부터 제1 및 제2 다운/업 신호들, 프리차아지 인에이블 신호, 디벨롭 인에이블 신호, 그리고 센싱 인에이블 신호를 수신할 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치와 호스트는 메모리 카드를 구성할 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치와 호스트는 반도체 디스크 장치를 구성할 수 있다.
본 발명의 다른 일면에 따른 불휘발성 메모리 장치의 읽기 방법은, 비트라인 연결 신호에 응답하여 선택된 비트라인으로 프리차아지 전압을 인가하고 선택된 비트라인의 디벨롭 후에 선택된 비트라인의 레벨을 센싱하는 제1 읽기 동작을 수행하는 단계, 제1 읽기 동작에서 에러가 발생하는지 여부를 검출하는 단계, 그리고 제1 읽기 동작에서 에러가 발생한 경우에 비트라인 연결 신호를 가변시켜 제2 읽기 동작을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치의 읽기 방법은, 제1 읽기 동작에서 에러가 발생하는지 여부는 불휘발성 메모리 장치 외부의 에러 정정 회로(ECC)에 의해 검출될 수 있다.
상술한 본 발명의 불휘발성 메모리 장치는, 읽기 동작 시, 메모리 셀의 문턱 전압 분포에 따라 선택된 비트라인의 프리차아지 전압 레벨과 비트라인의 디벨롭 시간을 변경하는 비트라인 연결 신호를 발생한다. 이에 따라, 감소 또는 증가된 메모리 셀의 문턱 전압을 보상하여 불휘발성 메모리 장치의 신뢰성이 향상된다.
도 1은 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 설명하는 블락 다이어그램이다.
도 2는 도 1에 도시된 메모리 셀 어레이와 칼럼 제어부의 구성을 설명하는 도면이다.
도 3은 도 2의 메모리 셀을 설명하는 단면도이다.
도 4는 싱글 레벨 셀의 문턱 전압 분포를 설명하는 도면이다.
도 5는 멀티 레벨 셀의 문턱 전압 분포를 설명하는 도면이다.
도 6 및 도 7은 프로그래밍되고 있는 낸드 스트링과 프로그램 금지되고 있는 낸드 스트링을 설명하는 도면들이다.
도 8은 도 5에 도시된 메모리 셀의 문턱 전압이 감소된 경우를 보여주는 도면이다.
도 9는 불휘발성 메모리 장치의 읽기 동작 조건을 설명하는 도면이다.
도 10은 도 9의 읽기 동작에 따른 리드 디스터브(read disturb) 현상을 설명하는 도면이다.
도 11은 도 5에 도시된 메모리 셀의 문턱 전압이 증가된 경우를 보여주는 도면이다.
도 12는 도 2의 칼럼 제어부 내 페이지 버퍼를 설명하는 도면이다.
도 13은 본 발명의 실시예들에 따른 읽기 동작에서의 비트라인 연결 신호를 설명하는 도면이다.
도 14는 도 1의 비트라인 연결 신호 제어부를 설명하는 제1 예의 도면이다.
도 15는 도 1의 비트라인 연결 신호 제어부를 설명하는 제2 예의 도면이다.
도 16은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 플로우챠트이다.
도 17은 도 16의 읽기 방법에 의해 얻어지는 메모리 셀의 문턱 전압 산포를 보여주는 도면이다.
도 18은 본 발명의 불휘발성 메모리 장치를 포함하는 전자 시스템의 응용 예를 나타내는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 20은 본 발명에 따른 불휘발성 메모리 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 포함한 컴퓨터 시스템을 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 명세서에서 설명되는 하나 이상의 실시예를 구현하기 위하여 사용될 수 있는 불휘발성 메모리 장치의 일실시예를 도시한 블락 다이어그램이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 제어부(120), 칼럼 제어부(130), 데이터 입출력부(140), 그리고 제어 로직부(150)를 포함한다.
로우 제어부(120)는 메모리 셀 어레이(110)의 워드라인들(WLs)에 연결되어 워드라인들(WLs) 중 하나를 선택하고, 선택된 워드라인에 프로그램 동작, 읽기 동작, 또는 소거 동작을 위해 필요한 전압을 인가한다.
칼럼 제어부(130)는 메모리 셀 어레이(110)의 비트라인들(BLs)에 연결되어, 메모리 셀 내에 저장된 데이터를 판독하고, 프로그램 동작 중에 메모리 셀의 상태를 판단하고, 기입 제어 전압을 비트라인을 통해서 메모리 셀에 인가함으로써 데이터를 메모리 셀 어레이(110)의 메모리 셀에 기입한다. 칼럼 제어부(130)는 이후에 설명될, 각 비트라인과 연결되는 읽기/쓰기 회로를 포함한다. 읽기/쓰기 회로는 페이지 버퍼 또는 감지 증폭기를 더 포함할 수 있다.
로우 제어부(120) 및 칼럼 제어부(130)는 해당 어드레스에 대응되는 워드라인 및 비트라인을 선택하기 위한 어드레스 디코더(미도시)를 포함한다. 어드레스 디코더는 외부의 호스트(10)로부터 어드레스(ADDR)를 제공받는다. 어드레스 디코더는 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드라인을 선택한다. 어드레스 디코더는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 비트라인을 선택한다.
데이터 입출력부(140)는 제어 로직부(150)의 제어에 응답하여 동작한다. 데이터 입출력부(140)는 불휘발성 메모리 장치(100) 외부의 호스트(10)와 데이터(DATA)를 교환한다. 데이터 입출력부(140)는 호스트(10)로부터 전달되는 데이터(DATA)를 칼럼 제어부(130) 내 페이지 버퍼로 전달한다. 데이터 입출력부(140)는 칼럼 제어부(130)로부터 전달되는 데이터(DATA)를 호스트(10)에 전달한다. 데이터 입출력부(140)는 데이터 버퍼 등으로 구성될 수 있다. 호스트(10)는 불휘발성 메모리 장치(100)의 읽기 동작 중 에러가 발생한 경우 ECC 회로(11)를 이용하여 에러를 정정한다.
제어 로직부(150)는 호스트(10)로부터 전달되는 명령어(CMD) 및 어드레스(ADDR)에 응답하여 프로그램 동작이나 읽기 동작을 제어한다. 제어 로직부(150)는 읽기 동작 중에 비트라인 연결 신호(BLSHF)를 변경시키는 비트라인 연결 신호 제어부(152)를 포함한다. 비트라인 연결 신호(BLSHF)는 비트라인과 칼럼 제어부(130) 내 페이지 버퍼와의 연결을 제어한다. 비트라인 연결 신호 제어부(152)는 비트라인 연결 신호(BLSHF)의 전압 레벨 및/또는 디벨롭 시간을 변경하여, 메모리 셀의 감소 또는 증가된 문턱 전압을 보상한다.
도 2는 도 1에 도시된 메모리 셀 어레이(110)와 칼럼 제어부(130)의 구성을 설명하는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(110)에는 다수의 낸드 스트링들(112)이 배열된다. 낸드 스트링(112)은 예컨대, 직렬 연결된 32개의 메모리 셀(MC), 스트링 선택 트랜지스터(SST, 220) 그리고 접지 선택 트랜지스터(GST, 230)로 구성된다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 접속되고, 스트링 선택 트랜지스터(SST)는 비트라인(BL0)에 접속된다. 각각의 로우에 배열된 메모리 셀(MC)의 제어 게이트는 워드라인(WL0, … , WL28, WL29, WL30, WL31)에 접속된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 접속된다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)에 접속된다.
도 2에서 낸드 스트링(112) 내에 32개의 메모리 셀(MC)이 배치되어 있는 것을 도시하고 있지만, 32개의 트랜지스터를 사용하는 것은 단지 일예로서 제공된 것이다. 낸드 스트링(112)는 32개 보다 적은 메모리 셀(MC)을 구비하거나 32개 보다 많은 메모리 셀(MC)을 구비할 수 있다. 예를 들어, 낸드 스트링은 8개의 메모리 셀, 16개의 메모리 셀, 64 개의 메모리 셀 등등을 포함할 수 있다. 본 명세서에서는 낸드 스트링 내의 메모리 셀의 개수를 특별히 한정하지 않는다.
메모리 셀 어레이(110)는 점선으로 도시된 바와 같이 다수의 블록들(114)을 포함한다. 각각의 블록(114)은 다수의 낸드 스트링들로 구성된다. 메모리 셀 어레이(110)에서 데이터는 블록(114) 단위로 소거된다. 매 비트라인 마다 배열되며 단일의 워드라인에 접속되는 다수의 메모리 셀들(점선에 의해 둘러싸인 메모리 셀, 116)은 하나의 페이지를 구성한다. 데이터가 페이지(116) 내에 기록되거나 판독된다.
칼럼 제어부(130)는 다수의 페이지 버퍼(132)를 포함한다. 개별적인 비트라인(BL0, BL1, … , BL8k-1, BL8k)은 페이지 버퍼(132)에 일대일 대응 방식으로 접속된다. 이렇게 비트라인(BL0, BL1, … , BL8k-1, BL8k) 마다 페이지 버퍼(132)가 연결되는 구조를 ABL(All Bit Line) 구조라고 부른다. 어드레스 신호(YA0, YA1, … , YA8k-1, YA8k)는 개별적인 페이지 버퍼(132)에 일대일 대응 방식으로 접속된다.
도 3은 도 2의 메모리 셀(MC)을 보여주는 단면도이다. 도 3을 참조하면, 소스(S) 및 드레인(D)은 채널 영역(340)을 사이에 두고 반도체 기판(300)에 형성된다. 플로팅 게이트(FG)는 얇은 절연막을 사이에 두고 채널 영역(340) 위에 형성된다. 제어 게이트(CG)는 절연막을 사이에 두고 플로팅 게이트(FG) 위에 형성된다. 소스(S), 드레인(D), 플로팅 게이트(FG), 제어 게이트(CG), 그리고 반도체 기판(300)에는 프로그램 동작, 소거 동작, 그리고 읽기 동작에 필요한 전압들이 인가된다.
메모리 셀(MC)은 아날로그 또는 디지털 데이터를 저장할 수 있다. 1 비트의 디지털 데이터를 저장하는 경우, 메모리 셀(MC)은 싱글 레벨 메모리 셀로 언급된다. 1 비트의 디지털 데이터를 저장할 때, 메모리 셀의 문턱 전압의 범위는, 도 4에 도시된 바와 같이, 논리 데이터 "1" 및 "0"이 할당되는 2개의 범위로 분할된다. 메모리 셀(MC)이 삭제된 후의 문턱 전압은 네가티브이고, 논리 "1"로서 정의된다. 프로그래밍 후의 문턱 전압은 포지티브이고, 논리 "0"으로서 정의된다. 문턱 전압이 네가티브이고, 0V를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되어 논리 "1"이 저장되어 있음을 나타낸다. 문턱 전압이 포지티브이고, 0V를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되지 않아서, 즉 오프 상태여서 논리 "0"이 저장되어 있음을 나타낸다.
메모리 셀(MC)은 멀티 레벨의 정보 또한 저장할 수 있다. 이 경우, 메모리 셀(MC)은 멀티 레벨 메모리 셀로 언급된다. 예컨대, 2비트의 데이터를 저장하는 경우, 문턱 전압의 범위는, 도 5에 도시된 바와 같이, 데이터 값 "11", "01", "10", "00"에 할당된다. 삭제 동작 후의 문턱 전압은 네가티브이고, 논리 "11"로서 정의된다. 포지티브 문턱 전압은 논리 "01", "10", "00" 상태에서 사용된다.
예를 들어, 도 2의 메모리 셀(224)을 프로그래밍할 때, 프로그램 전압(Vpgm)이 제어 게이트(CG)에 인가되고, 비트라인(BL0)에는 접지 전압(Vss)이 인가된다. 플래쉬 메모리의 채널과 플로팅 게이트(FG) 사이의 전압 차로 인하여, 플로팅 게이트(FG) 아래의 채널 영역에서 방출되는 전자가 플로팅 게이트(FG)에 주입된다. 전자가 플로팅 게이트(FG) 내에 축적되면, 플로팅 게이트는 네가티브 전하 상태가 되고, 메모리 셀(224)의 문턱 전압은 상승한다. 메모리 셀(224)의 제어 게이트(CG)에 프로그램 전압(Vpgm)을 인가하기 위하여, 프로그램 전압(Vpgm)이 워드라인(WL28) 상에 인가된다.
한편, 워드라인은 동일한 워드라인에 접속하는 나머지 다른 낸드 스트링 각각의 메모리 셀에 또한 연결되어 있다. 메모리 셀(224)을 프로그래밍할 때, 두 메모리 셀(224, 244)은 동일한 워드라인(WL28)을 공유하기 때문에, 프로그램 전압(Vpgm)은 메모리 셀(244)의 제어 게이트에도 인가된다. 동일한 워드라인에 연결된 나머지 다른 셀을 프로그램하지 않으면서 워드라인 상에서 하나의 셀을 프로그래밍하기를 원할 때, 예를 들어, 메모리 셀(244)이 아닌 메모리 셀(224)을 프로그래밍하기를 원할 때 문제가 발생한다.
프로그램 전압은 워드라인에 연결되어 있는 모든 메모리 셀에 연결되기 때문에, 동일한 워드라인 상의 선택되지 않은 메모리 셀(프로그래밍되지 않아야 하는 메모리 셀, 이하 " 프로그램 금지 셀"이라 칭한다)이 비의도적으로 프로그래밍된다. 예를 들어, 메모리 셀(244)는 메모리 셀(224)에 인접하게 배치되어 있다. 메모리 셀(224)을 프로그래밍할 때, 메모리 셀(244)이 비의도적으로 프로그래밍 될 염려가 있다. 선택된 워드라인 상에서의 프로그램 금지 셀의 의도되지 않은 프로그래밍은 "프로그램 디스터브(program disturb)"로 불린다.
프로그램 디스터브를 방지하기 위하여, 여러 가지 기법이 채용될 수 있다. "셀프 부스팅(self boosting)"으로 알려진 방법이 있는데, 이 방법에서는, 프로그래밍 중에, 선택되지 않은 낸드 스트링이 대응하는 비트라인으로 전원 전압(Vdd)이 인가되고, 패스 전압(예컨대, 7V 내지 10V, 그러나 이 범위로 제한되는 것은 아님)이 선택되지 않은 워드라인에 인가된다. 선택되지 않은 워드라인은 선택되지 않은 낸드 스트링의 채널 영역에 커플링 연결됨으로써, 예를 들어 6V 내지 10V 정도의 전압이 선택되지 않은 낸드 스트링의 채널 영역에 존재하게 된다. 승압된 채널 전압은 플래쉬 메모리의 채널과 플로팅 게이트 사이의 전압 차를 낮추어 프로그램 디스터브를 감소시킨다.
도 6 및 도 7은 프로그래밍 되고 있는 낸드 스트링과 프로그램 금지되고 있는 낸드 스트링을 도시한 도면들이다. 도 6은 프로그래밍되고 있는 낸드 스트링을 설명하는 도면이다. 도 6의 낸드 스트링(112)은, 설명의 편의를 위하여, 8개의 메모리 셀(221-228)을 포함하고 있다. 이들 8개의 메모리 셀(221-228)은 각각 플로팅 게이트(FG)와 제어 게이트(CG)를 포함하고 있다. 각각의 플로팅 게이트(FG) 사이에는 소스/드레인 영역(330)이 놓여 있다. 소스/드레인 영역(330)은 P형 반도체 기판(300) 내에 형성되는 N+ 확산 영역이다. 소스/드레인 영역(330)은 반도체 기판(300) 내의 N-웰 내의 P-웰에 형성될 수도 있다. P-웰은 통상적으로 메모리 셀의 문턱 전압 및 기타 특성을 판단하거나 그러한 판단에 도움을 주는 P형 주입, 예컨대 채널 주입을 포함할 수도 있다.
낸드 스트링(112)의 일단에는 스트링 선택 트랜지스터(220)가 위치하고 있다. 스트링 선택 트랜지스터(220)는 비트라인 콘택트(334)를 통해 낸드 스트링(112)에 대응하는 비트라인(BL0)에 연결된다. 낸드 스트링(112)의 타단에는 접지 선택 트랜지스터(230)가 위치하고 있다. 접지 선택 트랜지스터(230)는 공통 소스 라인(CSL)에 연결된다. 프로그램 중에, 프로그램되도록 선택된 메모리 셀, 예를 들어, 프로그래밍 셀(224)의 해당 워드라인으로 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)은 예컨대, 12V 내지 24V 범위 내에서 변할 수 있다.
일 실시예에 있어서, 프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(Increment Step Pulse Programming: 이하 "ISPP"라 칭함) 방식으로 인가될 수 있다. ISPP 방식에 따르면, 프로그램 전압(Vpgm)은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가한다.
대략 8V 정도의 패스 전압(Vpass)이 프로그래밍되도록 선택되지 않은 메모리 셀의 제어 게이트에 인가된다. 접지 선택 트랜지스터(230)는 그 게이트에 0V가 인가되어 격리 상태에 놓여 있다. 공통 소스 라인(CSL)은 0V 정도의 낮은 전압이 인가된다. 전형적으로, 전원 전압(Vdd), 예를 들어 2.5V 정도의 전압이 스트링 선택 트랜지스터(220)의 게이트에 인가된다. 비트라인(BL0)으로 0V가 인가됨으로써 선택된 메모리 셀(223)의 프로그래밍이 가능해진다. 채널(340)은 0V를 갖거나 그와 비슷한 전압을 갖는다. 메모리 셀(223)의 채널(340) 및 플로팅 게이트(FG) 사이의 전압 차로 인하여, 파울러-노르트하임 터널링(Fowler-Nordheim tunneling)에 의해 전자가 게이트 산화막을 통해 플로팅 게이트(FG)로 유입된다.
도 7은 프로그램 금지되고 있는 낸드 스트링을 설명하는 도면이다. 도 7을 참조하면, 낸드 스트링은 8개의 메모리 셀(241-248)을 포함하고 있다. 낸드 스트링은 비트라인 콘택트(374)를 통해 낸드 스트링에 대응하는 비트라인(BL1)에 연결되는 스트링 선택 트랜지스터(240)와, 낸드 스트링을 공통 소스 라인(CSL)에 연결하는 접지 선택 트랜지스터(250)를 포함한다. 각각의 플로팅 게이트(FG) 사이에는 소스/드레인 영역(370)이 위치하고 있다. 도 7의 낸드 스트링은 스트링 선택 트랜지스터(240)의 게이트에 스트링 선택 라인 전압(VSSL)이 인가되고, 접지 선택 트랜지스터(250)의 게이트에 0V가 인가된다. 메모리 셀(244)의 프로그래밍을 금지하기 위하여, 비트라인(BL1)으로 전원 전압(Vdd)이 인가된다.
비트라인(BL1)으로 전원 전압(Vdd)이 인가되면, 스트링 선택 트랜지스터(240)는 초기에 도전 상태에 놓이고, 이에 따라 낸드 스트링의 채널 영역(380)은 부분적으로 높은 전위로 프리차아지된다. 즉, 낸드 스트링의 채널 영역(380)은 0V 보다는 높고 전원 전압(Vdd)와 전형적으로 동일하거나 거의 동일한 전위로 프리차아지된다. 이러한 동작을 일반적으로 프리차아징(pre-charging)이라 부른다. 채널 전위가 Vdd 또는 Vdd-Vt (Vt는 스트링 선택 트랜지스터(240)의 문턱 전압과 동일하다) 전압 정도에 도달할 때, 프리차아징은 자동으로 중단된다.
일반적으로, 프리차아징이 수행되는 동안, 스트링 선택 라인 전압(VSSL )은 VSSL-Vt>Vdd 의 부등식이 성립되도록 선택된다. 이에 따라, 낸드 스트링 아래의 채널 영역(380)은 Vdd 전압으로 프리차아징될 수 있다. 채널이 그 전위에 도달한 후에, VSSL 전압은 Vdd과 유사한 값으로 낮춤으로써, 스트링 선택 트랜지스터(240)는 턴 오프 상태에 놓이게 된다.
이어서, 패스 전압(Vpass)과 프로그램 전압(Vpgm)이 0V에서 각각의 최종 값으로 상승되고, 스트링 선택 트랜지스터(240)는 턴 오프 상태에 놓여 있기 때문에, 채널 전위는 워드라인과 채널 영역(380) 사이의 용량성 커플링으로 인해 상승하기 시작한다. 이러한 현상이 자기 승압으로 불린다. 채널 영역(380)이 승압 전압으로 승압됨에 따라, 메모리 셀(244)과 채널 영역(380) 사이의 전압 차가 감소하기 때문에, 프로그래밍이 억제된다.
상술한 프로그램 동작에 의해, 프로그램된 셀의 문턱 전압 분포가 도 5와 같이 분포된다. 그러나, 프로그램된 셀의 플로팅 게이트(FG)에 저장된 전자는 여러 원인에 의해 누설될 수 있다. 플로팅 게이트(FG)에 저장된 전자는 열과 같은 외부 자극에 의해 누설될 수 있다. 또한, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모(wearing)에 의해 누설될 수 있다. 플래쉬 메모리 장치에 대한 억세스(access) 동작의 반복은 채널 영역과 플로팅 게이트 사이의 절연막을 마모시킨다. 절연막이 마모되면, 플로팅 게이트에 저장된 전자가 쉽게 누설된다. 이에 따라, 프로그램된 셀의 문턱 전압이 감소할 수 있다. 억세스 동작에는 프로그램 동작, 소거 동작, 그리고 읽기 동작이 포함된다.
도 8은 도 5에 도시된 메모리 셀의 문턱 전압이 감소된 경우를 보여주는 도면이다. 도 8을 참조하면, 실선은 메모리 셀의 초기 문턱 전압(initial threshold voltage)을 나타내고, 점선은 외부 자극 또는 마모에 의해 감소된 문턱 전압을 나타낸다. 도 8의 빗금친 부분에 속하는 메모리 셀은 'S1' 상태로 프로그램되었음에도 불구하고 문턱 전압의 감소에 의해 'S0' 상태인 것으로 판단될 수 있다. 이는 읽기 오류를 발생시켜 플래쉬 메모리 장치의 신뢰성을 저하시킨다.
도 9는 플래쉬 메모리 장치의 읽기 동작을 설명하는 도면이다. 읽기 동작은 메모리 셀의 데이터 상태, 예컨대 프로그램된 상태 여부를 판별한다. 도 9를 참조하면, 도 2의 낸드 스트링(112)의 읽기 동작시의 바이어스 조건을 보여준다. 스트링 선택 라인(SSL)에는 전원 전압(Vdd)이 인가된다. 전원 전압(Vdd)이 인가됨에 따라 스트링 선택 트랜지스터는 턴 온된다. 낸드 스트링(112)이 비트라인(BL0)에 연결된다. 읽기 전압(Vread)이 인가됨에 따라 비선택 워드라인들에 연결된 비선택 트랜지스터들이 턴 온될 것이다.
선택 워드라인에는 읽기 기준 전압(Vr)이 인가된다. 읽기 기준 전압(Vr)이 인가됨에 따라 데이터 상태에 따라 선택 메모리 셀은 턴 온되거나 턴 오프될 것이다. 프로그램된 선택 메모리 셀은 턴 오프될 것이고, 프로그램되지 않은 선택 메모리 셀은 턴 온 될 것이다. 접지 선택 라인(GSL)에는 전원 전압(Vdd)이 인가된다. 전원 전압이 인가됨에 따라 접지 선택 트랜지스터(GST)는 턴 온된다. 따라서, 낸드 스트링(112)는 공통 소스 라인(CSL)에 연결된다.
이러한 읽기 동작에 앞서서, 비트라인(BL0)을 소정의 전압 레벨로, 예를 들면, 전원 전압(Vdd)으로 프리차아지시키는 프리차아징 동작이 선행되어야 한다. 이 후, 도 9와 같은 읽기 동작 시의 바이어스 조건을 제공하여, 선택 메모리 셀의 턴 온 또는 턴 오프 여부에 따라 낸드 스트링(112)으로 전류가 흐르거나 흐르지 않게 된다. 선택 메모리 셀이 턴 온이면, 선택 메모리 셀을 통해 전류가 흐르고, 비트라인(BL0)의 전압 레벨은 전원 전압(Vdd) 보다 낮아진다. 선택 메모리 셀이 턴 오프이면, 선택 메모리 셀을 통해 전류가 흐르지 않기 때문에, 비트라인(BL0)의 전압 레벨은 전원 전압(Vdd)을 유지하게 된다. 이러한 동작을 디벨롭(develop) 동작이라 부른다. 디벨롭된 비트라인(BL0)의 전압 레벨은 이후에 설명될 페이지 버퍼(132, 도 12)에 의해 센싱된다.
도 10은 플래쉬 메모리 장치의 읽기 동작에 따른 리드 디스터브(read disturb) 현상을 설명하는 도면이다. 도 10을 참조하면, 선택 메모리 셀(224)를 독출하는 경우, 비트라인(BL0)이 전원 전압(Vdd)으로 프리차아지되고, 선택 메모리 셀(224)의 워드라인으로 0V의 읽기 기준 전압(Vr)이 인가되고, 비선택 메모리 셀(222, 223)의 워드라인에는 읽기 전압(Vread)이 인가된다. 비선택 메모리 셀들(222, 223) 중 선택 메모리 셀(224)에 인접한 메모리 셀(223)에는 워드라인으로 인가된 읽기 전압(Vread)에 의한 채널 부스팅이 이루어지고, 이에 따라 도면에서 화살표(391, 392)로 나타낸 바와 같이, 강한 수평 전계 및 수직 전계가 형성된다. 이 수평 전계 및 수직 전계에 의해, 선택 메모리 셀(224)의 채널 내에서 누설 전류를 형성하는 전자들이 고에너지를 갖는 핫 캐리어가 되어 인접한 비선택 메모리 셀(223)의 플로팅 게이트(FG)로 주입된다(393). 이에 따라, 비선택 메모리 셀(223)의 문턱 전압이 증가하는 리드 디스터브 현상이 발생된다.
도 11은 도 5에 도시된 메모리 셀의 문턱 전압이 증가된 경우를 보여주는 도면이다. 도 11을 참조하면, 실선은 메모리 셀의 초기 문턱 전압(initial threshold voltage)을 나타내고, 점선은 리드 디스터브 현상에 의해 증가된 문턱 전압을 나타낸다. 도 8의 빗금친 부분에 속하는 메모리 셀은 'S1' 상태로 프로그램되었음에도 불구하고 문턱 전압의 증가에 의해 'S2' 상태인 것으로 판단될 수 있다. 이는 읽기 오류를 발생시켜 플래쉬 메모리 장치의 신뢰성을 저하시킨다.
도 12는 도 2의 칼럼 제어부 내 페이지 버퍼를 설명하는 도면이다. 도 12를 참조하면, 페이지 버퍼(132)는 센싱 노드(NSEN), 비트라인 연결부(400), 래치부(410), 래치 전송부(420), 래치 드라이빙부(425), 센싱 응답부(430), 출력 드라이빙부(440), 버퍼 선택부(450), 프리차아지부(460) 및 데이터 출력 라인(IDOUT0)를 포함한다.
비트라인 연결부(400)는 비트라인 연결 신호(BLSHF)에 응답하여 비트라인(BL0)과 센싱 노드(NSEN)의 연결을 제어한다. 비트라인 연결부(400)는 비트라인 연결 트랜지스터(400a)를 사용하여 구현될 수 있다. 비트라인 연결 트랜지스터(400a)는 비트라인 연결 신호(BLSHF)에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 비트라인 연결 신호(BLSHF)의 전압 레벨에 응답하여 비트라인(BL0)에 인가되는 전압 레벨을 조절할 수 있다. 또한, 비트라인 연결 트랜지스터(400a)는 비트라인 연결 신호(BLSHF)의 활성화 구간에 응답하여 비트라인(BL0)의 전압 레벨을 조절할 수 있다.
래치부(410)는 비트라인(BL0)의 데이터에 대응하는 데이터를 저장하는 래치 노드(NLAT)를 포함한다. 래치 드라이빙부(425)는 소정의 래치 드라이빙 전압을 제공하기 위하여, 버퍼 선택 어드레스(Yp0)에 응답하여 인에이블된다. 본 실시예에서는 래치 드라이빙 전압은 접지 전압(VSS)이고, 래치 전송부(420)로 제공되는 제1 및 제2 내부 입력 라인들(IDIO, nIDIO) 상의 데이터에 독립적이다. 래치 드라이빙부(425)는 래치 드라이빙 트랜지스터(425a)를 포함할 수 있다. 래치 드라이빙 트랜지스터(425a)는 버퍼 선택 어드레스(Yp0)에 응답하여 게이팅되며, 접지 전압(VSS)이 소스 단자에 연결되는 엔모스 트랜지스터일 수 있다.
래치 전송부(420)는 제1 및 제2 래치 전송 트랜지스터(420a, 420b)를 포함한다. 제1 래치 전송 트랜지스터(420a)는 제1 내부 입력 라인(IDIO)에 응답하여 래치 드라이빙 트랜지스터(425a)로부터 제공되는 래치 드라이빙 전압을 래치부(410)의 노드(410a)로 제공한다. 제1 래치 전송 트랜지스터(420a)는 래치 드라이빙 트랜지스터(425a)에 연결되며, 제1 내부 입력 라인(IDIO) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태에 있을 때, 논리 "H" 상태의 데이터가 제1 내부 입력 라인(IDIO)에 인가되면, 제1 래치 전송 트랜지스터(420a)는 접지 전압(VSS)을 래치부(410)의 노드(N410a)로 제공한다.
제2 래치 전송 트랜지스터(420b)는 제2 내부 입력 라인(nIDIO)에 응답하여 래치 드라이빙 트랜지스터(425a)로부터 제공되는 래치 드라이빙 전압을 래치부(410)의 래치 노드(nLAT)로 제공한다. 제2 래치 전송 트랜지스터(420b)는 래치 드라이빙 트랜지스터(425a)에 연결되며, 제2 내부 입력 라인(nIDIO) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태에 있을 때, 논리 "H" 상태의 데이터가 제2 내부 입력 라인(nIDIO)에 인가되면, 제2 래치 전송 트랜지스터(420b)는 접지 전압(VSS)을 래치부(410)의 래치 노드(NLAT)로 제공한다.
본 실시예에서는 제1 래치 전송 트랜지스터(420a)가 턴 온될 때, 논리 "H"의 데이터가 래치 노드(NLAT)에 저장된다. 반면에, 제2 래치 전송 트랜지스터(420b)가 턴 온될 때, 논리 "L"의 데이터가 래치 노드(NLAT)에 저장된다.
센싱 응답부(430)는 센싱 응답 전압을 래치 전송부(420)로 전송하기 위하여, 센싱 노드(NSEN)에 의해 구동되며 래치 노드(NLAT)에 저장되는 데이터를 제어한다. 바람직하기로, 센싱 응답 전압은 접지 전압이다. 센싱 응답부(430)는 센싱 응답 트랜지스터(430a)와 출력 센싱 트랜지스터(430b)를 포함한다.
센싱 응답 트랜지스터(430a)는 센싱 노드(NSEN) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 출력 센싱 트랜지스터(430b)는 센싱 응답 트랜지스터(430a)와 직렬로 연결되는 엔모스 트랜지스터일 수 있으며, 접지 전압(VSS)이 그 소스 단자에 연결된다. 센싱 응답 트랜지스터(430a)가 턴 온 될 때, 출력 센싱 트랜지스터(430b)는 센싱 응답 전압을 래치 전송부(420)를 통하여 래치부(410)로 제공하도록 독출 래치 신호(LCH)에 응답한다. 래치 노드(NLAT)는 센싱 응답 전압에 응답하여 센싱 노드(NSEN)에 대응하는 데이터를 저장한다.
프리차아지부(460)는 센싱 노드(NSEN)를 소정의 프리차아지 전압으로 프리차아지시킨다. 본 실시에에서는, 프리차아지 전압이 전원 전압(Vdd)이고, 프리차아지부(460)는 프리차아지 트랜지스터(460a)를 포함한다. 프리차아지 트랜지스터(460a)는 전원 전압(Vdd)에 연결되는 소스 단자를 갖는 피모스 트랜지스터일 수 있으며, 프리차아지 신호(/PLOAD)에 응답하여 게이팅된다.
출력 드라이빙부(440)는 버퍼 선택 어드레스(Yp0)에 응답하여 인에이블된다. 출력 드라이빙부(440)는, 인에이블될 때, 래치 노드(NLAT)에 저장된 데이터에 응답하여 데이터 출력 라인(IDOUT0)을 소정의 드라이브 전압으로 구동한다. 출력 드라이빙부(440)는 제1 출력 드라이빙 트랜지스터(440a)와 제2 출력 드라이빙 트랜지스터(440b)를 포함한다.
제1 출력 드라이빙 트랜지스터(440a)는 래치부(410)의 래치 노드(NLAT) 상에 저장된 데이터에 의해 게이팅된다. 래치부(410)의 래치 노드(NLAT) 상에 저장된 데이터가 논리 "H"일 때, 제1 출력 드라이빙 트랜지스터(440a)는 턴 온된다. 제2 출력 드라이빙 트랜지스터(440b)는 제1 출력 드라이빙 트랜지스터(440a)와 직렬로 연결된다. 제2 출력 드라이빙 트랜지스터(440b)는, 출력 데이터 라인(IDOUT0)을 드라이브 전압으로 구동하기 위하여, 버퍼 선택 어드레스(Yp0)에 응답하여 게이팅된다. 본 실시예에서는, 드라이브 전압은 제1 출력 드라이빙 트랜지스터(440a)의 소스 단자에 연결되는 접지 전압(VSS)이다. 이에 따라, 래치 노드(NLAT)에 저장된 데이터가 논리 "H" 상태 일 때, 출력 데이터 라인(IDOUT0)은 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태로 천이됨에 응답하여 접지 전압(VSS)으로 구동된다.
버퍼 선택부(450)는 래치 노드(NLAT)와 센싱 노드(NSEN)와의 연결을 제어한다. 버퍼 선택부(450)는 버퍼 선택 트랜지스터(450a)를 포함한다. 버퍼 선택 트랜지스터(450a)는 버퍼 선택 신호(PBLST)에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 신호(PBLST)의 전압 레벨이 논리 "H" 상태로 변화될 때 래치 노드(NLAT) 상의 데이터는 버퍼 선택 트랜지스터(450a)를 통하여 센싱 노드(NSEN)로 전송되며, 나아가 비트라인(BL0)으로 전송된다.
상술한 페이지 버퍼(132)에서, 프리차아지부(460)에 의해 전원 전압(Vdd) 레벨로 프리차아지된 센싱 노드(NSEN)는 비트라인 연결부(400)를 통하여 비트라인(BL0)으로 전달된다. 이때, 비트라인(BL0)의 프리차아지 전압 레벨은 채널 부스팅으로 작용할 수 있다. 비트라인(BL0)의 프리차아지 전압 레벨은 비트라인 연결 신호(BLSHF)의 전압 레벨이 따라 가변될 수 있다.
읽기 동작에서 채널 부스팅의 정도를 줄일 수 있다면, 강한 수평 전계 및 수직 전계(391, 392, 도 10)가 형성되는 것을 줄일 수 있을 것이다. 채널 부스팅은 비트라인(BL0)의 프리차아지 전압 레벨에 의해 영향을 받을 수 있다. 따라서, 비트라인(BL0)의 프리차아지 전압 레벨을 줄임으로써, 메모리 셀의 문턱 전압이 증가하는 것을 줄일 수 있을 것이다. 반면에, 외부 자극 또는 마모에 의해 메모리 셀의 문턱 전압이 감소하는 경우에, 비트라인(BL0)의 프리차아지 전압 레벨을 키움에 따라 채널 부스팅 효과를 크게 하여, 메모리 셀의 문턱 전압 증가를 기대할 수 있을 것이다.
도 13은 본 발명의 실시예들에 따른 읽기 동작에서 비트라인 연결 신호(BLSHF)를 설명하는 도면이다. 비트라인 연결 신호(BLSHF)는 비트라인 연결 트랜지스터(400a, 도 12)를 턴 온시켜 센싱 노드(NSEN)와 비트라인(BL0)을 연결시킨다. 도 13을 참조하면, 실선으로 표시된 비트라인 연결 신호(BLSHF)는 정상적인 읽기 동작에서의 전압 레벨을 나타낸다. 즉, 메모리 셀의 문턱 전압 분포가 도 5의 초기 문턱 전압(initial threshold voltage) 분포와 같은 정규 분포를 갖는 경우, 비트라인 연결 신호(BLSHF)의 디폴트 전압 레벨을 나타낸다. 읽기 동작은 프리차아지 구간, 디벨롭 구간 그리고 센싱 구간으로 이루어진다. 프리차아지 구간, 디벨롭 구간, 그리고 센싱 구간은 앞서 설명한 도 12의 페이지 버퍼(132)의 동작과 연관된다.
비트라인 연결 신호(BLSHF)는, 메모리 셀의 문턱 전압 분포를 변경시키기 위하여, 프리차아지 구간 동안 그 전압 레벨이 변경되거나 센싱 구간 동안 그 전압 레벨이 변경될 수 있다. 또한, 비트라인 연결 신호(BLSHF)는 디벨롭 구간의 시간을 변화시킬 수 있다.
예를 들어, 메모리 셀의 문턱 전압이 도 8과 같이 낮아진 경우, 비트라인 연결 신호(BLSHF)는, 굵은 점선으로 표시한 바와 같이, 프리차아지 구간에서 높은 전압 레벨을 갖고 센싱 구간에서 낮은 전압 레벨을 갖도록 설정할 수 있다. 즉, 프리차아지 시와 센싱 시의 비트라인 연결 신호(BLSHF)의 전압 차가 커지도록 설정할 수 있다. 또한, 비트라인 연결 신호(BLSHF)는 짧은 디벨롭 시간을 갖도록 설정할 수 있다.
예를 들어, 메모리 셀의 문턱 전압이 도 11과 같이 높아진 경우, 비트라인 연결 신호(BLSHF)는, 가는 점선으로 표시한 바와 같이, 프리차아지 구간에서 낮은 전압 레벨을 갖고 센싱 구간에서 높은 전압 레벨을 갖도록 설정할 수 있다. 즉, 프리차아지 시와 센싱 시의 비트라인 연결 신호(BLSHF)의 전압 차가 작도록 설정할 수 있다. 또한, 비트라인 연결 신호(BLSHF)는 긴 디벨롭 시간을 갖도록 설정할 수 있다.
도 14 내지 도 15는 도 1의 비트라인 연결 신호 제어부를 설명하는 도면이다. 도 14는 프리차아지 구간 및/또는 센싱 구간 동안 비트라인 연결 신호(BLSHF)의 전압 레벨을 변경시키는 비트라인 연결 신호 제어부(152I)를 설명한다. 도 15는, 도 15a 내지 도 15c에 도시된, 디벨롭 시간을 변화시키는 비트라인 연결 신호 제어부(152II)를 설명한다.
도 14를 참조하면, 비트라인 연결 신호 제어부(152I)는 프리차아지 레벨 조절부(510), 센싱 레벨 조절부(550), 제1 바이어스부(590) 그리고 제2 바이어스부(592)를 포함한다. 프리차아지 레벨 조절부(510)는 프리차아지 전압 발생부(520)와 제1 스위칭부(540)를 포함한다. 프리차아지 전압 발생부(520)는 기준 전압(Vref)과 제1 노드(N522)의 전압을 비교하는 비교기(521)를 포함한다. 제1 노드(N522)와 접지 전압(Vss) 사이에는 제1 저항(R1)과 제1 다운 저항(Rd1)이 연결되고, 제1 노드(N522)와 비교기(521)의 출력 노드(N524) 사이에는 제2 저항(R2)과 제1 업 저항(Ru1)이 연결된다. 제1 다운 저항(Rd1) 양단에는 제1 엔모스 트랜지스터(523)가 연결되고, 제1 업 저항(Ru1) 양단에는 제2 엔모스 트랜지스터(525)가 연결된다. 제1 엔모스 트랜지스터(523)의 게이트에는 제1 다운 신호(Option_Down1)가 연결되고, 제2 엔모스 트랜지스터(525)의 게이트에는 제1 업 신호(Option_Up1)가 연결된다.
제1 다운 신호(Option_Down1)와 제1 업 신호(Option_Up1)는 호스트(10, 도 1)로부터 제공된다. 호스트(10, 도 1)는 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에 제1 다운 신호(Option_Down1)와 제1 업 신호(Option_Up1)를 발생한다. 제1 다운 신호(Option_Down1)와 제1 업 신호(Option_Up1)가 선택적으로 활성화됨에 따라, 비교기(521)의 출력 노드(N524)의 전압 레벨이 변경된다. 예를 들어, 제1 다운 신호(Option_Down1)와 제1 업 신호(Option_Up1)가 로직 하이레벨로 인가되면, 제1 및 제2 엔모스 트랜지스터들(523, 525)이 턴온되고 제1 다운 저항(Rd1)과 제1 업 저항(Ru1)이 단락되어, 비교기(521)의 출력 노드(N524)의 전압 레벨은 낮아진다. 반대로, 제1 다운 신호(Option_Down1)와 제1 업 신호(Option_Up1)가 로직 로우레벨로 활성화되면, 제1 및 제2 엔모스 트랜지스터들(523, 525)이 턴오프되고 제1 다운 저항(Rd1)과 제1 업 저항(Ru1)에 의해 전압 분배되어, 비교기(521)의 출력 노드(N524)의 전압 레벨은 높아진다.
제1 스위칭부(540)는 프리차아지 인에이블 신호(Precharge_En)에 응답하여 비교기(521)의 출력 노드(N524)의 전압 레벨을 비트라인 연결 신호(BLSHF)로 전달한다. 제1 스위칭부(540)는 프리차아지 인에이블 신호(Precharge_En)에 응답하는 엔모스 트랜지스터로 구성될 수 있다. 프리차아지 인에이블 신호(Precharge_En)는 호스트(10, 도 1)로부터 제공된다. 호스트(10, 도 1)는 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에 프리차아지 인에이블 신호(Precharge_En)를 발생한다.
센싱 레벨 조절부(550)는 센싱 전압 발생부(560)와 제2 스위칭부(580)를 포함한다. 센싱 전압 발생부(560)는 기준 전압(Vref)과 제2 노드(N562)의 전압을 비교하는 비교기(561)를 포함한다. 제2 노드(N562)와 접지 전압(VSS) 사이에는 제3 저항(R3)과 제2 다운 저항(Rd2)이 연결되고, 제2 노드(N562)와 비교기(561)의 출력 노드(N564) 사이에는 제4 저항(R4)과 제2 업 저항(Ru2)이 연결된다. 제2 다운 저항(Rd2) 양단에는 제3 엔모스 트랜지스터(563)가 연결되고, 제2 업 저항(Ru2) 양단에는 제4 엔모스 트랜지스터(565)가 연결된다. 제3 엔모스 트랜지스터(563)의 게이트에는 제2 다운 신호(Option_Down2)가 연결되고, 제4 엔모스 트랜지스터(565)의 게이트에는 제2 업 신호(Option_Up2)가 연결된다.
제2 다운 신호(Option_Down2)와 제2 업 신호(Option_Up2)는 호스트(10, 도 1)로부터 제공된다. 호스트(10, 도 1)는 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에 제2 다운 신호(Option_Down2)와 제2 업 신호(Option_Up2)를 발생한다. 제2 다운 신호(Option_Down2)와 제2 업 신호(Option_Up2)가 선택적으로 활성화됨에 따라, 비교기(561)의 출력 노드(N564)의 전압 레벨이 변경된다.
예를 들어, 제2 다운 신호(Option_Down2)와 제2 업 신호(Option_Up2)가 로직 하이레벨로 인가되면, 제3 및 제4 엔모스 트랜지스터들(563, 565)이 턴온되고 제2 다운 저항(Rd2)과 제2 업 저항(Ru2)이 단락되어, 비교기(561)의 출력 노드(N564)의 전압 레벨은 낮아진다. 반대로, 제2 다운 신호(Option_Down2)와 제2 업 신호(Option_Up2)가 로직 로우레벨로 활성화되면, 제3 및 제4 엔모스 트랜지스터들(563, 565)이 턴오프되고 제2 다운 저항(Rd2)과 제2 업 저항(Ru2)에 의해 전압 분배되어, 비교기(561)의 출력 노드(N564)의 전압 레벨은 높아진다.
제2 스위칭부(580)는 센싱 인에이블 신호(Sensing_En)에 응답하여 비교기(561)의 출력 노드(N564)의 전압 레벨을 비트라인 연결 신호(BLSHF)로 전달한다. 제2 스위칭부(580)는 센싱 인에이블 신호(Sensing_En)에 응답하는 엔모스 트랜지스터로 구성될 수 있다. 센싱 인에이블 신호(Sensing_En)는 호스트(10, 도 1)로부터 제공된다. 호스트(10, 도 1)는 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에 센싱 인에이블 신호(Sensing_En)를 발생한다.
제1 바이어스부(590)는 제1 바이어스 인에이블 신호(VDD_En)에 응답하여 전원 전압(Vdd)을 비트라인 연결 신호(BLSHF)로 전달한다. 제1 바이어스부(590)는 제1 바이어스 인에이블 신호(VDD_En)에 응답하는 엔모스 트랜지스터로 구성될 수 있다. 제1 바이어스 인에이블 신호(VDD_En)는 제어 로직부(150, 도 1)로부터 제공되며, 프리차아지 구간 및 센싱 구간에서 비트라인 연결 신호(BLSHF)가 전원 전압(Vdd) 레벨이 되도록 구동한다.
제2 바이어스부(592)는 제2 바이어스 인에이블 신호(Ground_En)에 응답하여 접지 전압(VSS)을 비트라인 연결 신호(BLSHF)로 전달한다. 제2 바이어스부(592)는 제2 바이어스 인에이블 신호(Ground_En)에 응답하는 엔모스 트랜지스터로 구성될 수 있다. 제2 바이어스 인에이블 신호(Ground_En)는 제어 로직부(150, 도 1)로부터 제공되며, 디벨롭 구간에서 비트라인 연결 신호(BLSHF)가 접지 전압(VSS) 레벨이 되도록 구동한다.
본 실시예에서, 비트라인 연결 신호(BLSHF)는 프리차아지 구간에서 높은 전압 레벨을 갖고 센싱 구간에서 낮은 전압 레벨을 갖도록 설정할 수 있다. 즉, 프리차아지 시와 센싱 시의 비트라인 연결 신호(BLSHF)의 전압 차가 커지도록 설정할 수 있다. 이에 따라, 도 12의 페이지 버퍼(132) 내 비트라인 연결부(400)에서. 비트라인 연결 신호(BLSHF)에 응답하여 비트라인(BL0)으로 전달되는 프리차아지 전압 레벨을 크게 하여 메모리 셀의 문턱 전압 증가를 유발할 수 있다.
본 실시예에서, 비트라인 연결 신호(BLSHF)는 프리차아지 구간에서 낮은 전압 레벨을 갖고 센싱 구간에서 높은 전압 레벨을 갖도록 설정할 수 있다. 즉, 프리차아지 시와 센싱 시의 비트라인 연결 신호(BLSHF)의 전압 차가 작도록 설정할 수 있다. 이에 따라, 도 12의 페이지 버퍼(132) 내 비트라인 연결부(400)에서. 비트라인 연결 신호(BLSHF)에 응답하여 비트라인(BL0)으로 전달되는 프리차아지 전압 레벨을 작게 하여 메모리 셀의 문턱 전압 감소를 유발할 수 있다.
도 15a 내지 도 15c의 비트라인 연결 신호 제어부(152II)는 디벨롭 구간의 시간을 변화시킨다. 비트라인 연결 신호 제어부(152II)는 타이밍 신호 발생부(710), 디벨롭 신호 발생부(720), 디벨롭 제어 신호 발생부(730)를 포함한다.
도 15a를 참조하면, 타이밍 신호 발생부(710)는 디벨롭 인에이블 신호(Develop_En)를 입력하는 오실레이터(600)를 포함한다. 오실레이터(600)의 출력은 제1 플립플롭(602)의 클럭 신호로 입력된다. 제1 플립플롭(602)은 그 출력 신호(Q)로 제1 타이밍 신호(T1)를 발생하고, 그 반전 출력 신호(/Q)는 제2 플립플롭(604)의 클럭 신호로 입력된다. 제2 플립플롭(604)은 그 출력 신호(Q)로 제2 타이밍 신호(T2)를 발생하고, 그 반전 출력 신호(/Q)는 제3 플립플롭(606)의 클럭 신호로 입력된다. 제3 플립플롭(606)은 그 출력 신호(Q)로 제3 타이밍 신호(T3)를 발생하고, 그 반전 출력 신호(/Q)는 제4 플립플롭(608)의 클럭 신호로 입력된다. 제4 플립플롭(608)은 그 출력 신호(Q)로 제4 타이밍 신호(T4)를 발생하고, 그 반전 출력 신호(/Q)는 제5 플립플롭(610)의 클럭 신호로 입력된다. 제5 플립플롭(610)은 그 출력 신호(Q)로 제5 타이밍 신호(T5)를 발생한다. 제1 내지 제5 플립플롭(602, 604, 606, 608, 610) 각각은 리셋 신호(Reset)가 그 리셋 단자로 입력된다.
도 15b를 참조하면, 디벨롭 신호 발생부(720)는 제1 내지 제5 타이밍 신호들(T1-T5)을 논리 조합하여 디벨롭 디폴트 신호(Time_Default), 디벨롭 롱 신호(Time_Long), 디벨롭 쇼트 신호(Time_Short)을 발생한다. 제1 내지 제5 타이밍 신호들(T1-T5)은 코드 [MSB:LSB]로 읽을 수 있다. 즉 코드 [T5:T1]로 읽을 수 있다. 디벨롭 디폴트 신호(Time_Default)는 코드 [11011]를 입력하는 제1 낸드 게이트(621)와 제1 낸드 게이트(621) 출력을 입력하는 제1 인버터(622)를 통하여 발생된다. 디벨롭 롱 신호(Time_Long)는 코드 [11111]를 입력하는 제2 낸드 게이트(623)와 제2 낸드 게이트(623) 출력을 입력하는 제2 인버터(624)를 통하여 발생된다. 디벨롭 쇼트 신호(Time_Short)는 코드 [10111]를 입력하는 제3 낸드 게이트(625)와 제3 낸드 게이트(625) 출력을 입력하는 제3 인버터(626)를 통하여 발생된다.
도 15c를 참조하면, 디벨롭 제어 신호 발생부(730)는 옵션 인에이블 신호들(Default_option_enable, Time_long_option_enable, Time_short_option_enable)에 응답하여 디벨롭 디폴트 신호(Time_Default), 디벨롭 롱 신호(Time_Long), 디벨롭 쇼트 신호(Time_Short) 중 어느 하나를 선택하여 디벨롭 제어 신호(Develop_Ctrl)를 발생한다. 디벨롭 제어 신호(Develop_Ctrl)는 플립플롭(630)의 리셋 단자로 입력된다. 플립플롭(630)은 디벨롭 인에이블 신호(Develop_En)에 응답하여 제2 바이어스 인에이블 신호(Ground_En)를 발생하고, 디벨롭 제어 신호에 응답하여 상기 제2 바이어스 인에이블 신호를 리셋시킨다. 플립플롭(630)은 디벨롭 인에이블 신호(Develop_En)에 응답하여 로직 하이레벨의 제2 바이어스 인에이블 신호(Ground_En)를 출력한다. 로직 하이레벨의 제2 바이어스 인에이블 신호(Ground_En)는 도 14의 제2 바이어스부(592)로 제공되어 비트라인 연결 신호(BLSHF)를 접지 전압(Vss) 레벨로 구동한다.
플립플롭(630)은 리셋 단자로 입력되는 디벨롭 제어 신호(Develop_Ctrl)에 응답하여 로직 로우레벨의 제2 바이어스 인에이블 신호(Ground_En)를 출력한다. 로직 로우레벨의 디벨롭 제어 신호(Develop_Ctrl)는 비트라인 연결 신호(BLSHF)와 접지 전압(VSS)과의 연결을 차단시켜 디벨롭 시간을 제어한다. 디벨롭 제어 신호(Develop_Ctrl)는 옵션 인에이블 신호들(Default_option_enable, Time_long_option_enable, Time_short_option_enable), 디벨롭 디폴트 신호(Time_Default), 디벨롭 롱 신호(Time_Long), 디벨롭 쇼트 신호(Time_Short)를 입력하는 논리 게이트들에 의해 발생된다.
제4 낸드 게이트(631)는 디폴트 옵션 인에이블 신호(Default_option_enable)와 디벨롭 디폴트 신호(Time_Default)를 입력하고, 그 출력은 제4 인버터(632)로 입력된다. 제4 인버터(632)의 출력은 디폴트의 디벨롭 시간을 나타낸다. 제5 낸드 게이트(633)는 롱 옵션 인에이블 신호(Time_long_option_enable)와 디벨롭 롱 신호(Time_Long)를 입력하고, 그 출력은 제5 인버터(634)로 입력된다. 제5 인버터(634)의 출력은 디벨롭 시간을 길게 가져감을 나타낸다. 제6 낸드 게이트(635)는 쇼트 옵션 인에이블 신호(Time_short_option_enable)와 디벨롭 쇼트 신호(Time_Short)를 입력하고, 그 출력은 제6 인버터(636)로 입력된다. 제6 인버터(636)의 출력은 디벨롭 시간을 짧게 가져감을 나타낸다. 제4 내지 제6 인버터들(632, 634, 636)의 출력들은 노아 게이트(637)와 제7 인버터(638)를 통하여 디벨롭 제어 신호(Develop_Ctrl)로 발생된다.
디벨롭 제어 신호(Develop_Ctrl)는 디폴트 옵션 인에이블 신호(Default_option_enable)와 디벨롭 디폴트 신호(Time_Default)에 응답하여 디폴트의 디벨롭 시간을 갖도록 제2 바이어스 인에이블 신호(Ground_En)를 발생한다.
디벨롭 제어 신호(Develop_Ctrl)는 롱 옵션 인에이블 신호(Time_long_option_enable)와 디벨롭 롱 신호(Time_Long)에 응답하여 긴 디벨롭 시간을 갖도록 제2 바이어스 인에이블 신호(Ground_En)를 발생한다. 디벨롭 시간이 디폴트 디벨롭 시간보다 길어지면, 비트라인의 디스차아지 전류가 많아지게 되어 메모리 셀의 문턱 전압 감소를 유발할 수 있다.
디벨롭 제어 신호(Develop_Ctrl)는 쇼트 옵션 인에이블 신호(Time_short_option_enable)와 디벨롭 쇼트 신호(Time_Short)에 응답하여 짧은 디벨롭 시간을 갖도록 제2 바이어스 인에이블 신호(Ground_En)를 발생한다. 디벨롭 시간이 디폴트 디벨롭 시간보다 짧아지면, 비트라인의 디스차아지 전류가 작아지게 되어 메모리 셀의 문턱 전압 증가를 유발할 수 있다.
도 16은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 플로우챠트이다. 도 16을 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은 읽기 동작 수행 단계, 에러 검출 단계, 그리고 비트라인 연결 신호 변경 단계를 포함한다.
S110 단계에서, 불휘발성 메모리 장치는 외부로부터 읽기 명령어(read instruction)를 입력받는다. 예를 들어, 불휘발성 메모리 장치는 메모리 콘트롤러로부터 읽기 명령어를 입력받을 수 있다. S120 단계에서, 불휘발성 메모리 장치는 읽기 명령어에 응답하여 읽기 동작을 수행한다. 읽기 동작은 도 9에서 설명된 바이어스 조건을 이용하여 수행될 것이다. S130 단계에서, 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에는 S140 단계가 수행된다. 반면에, 읽기 동작 중 에러가 발생하지 않거나, 발생된 에러가 정정 가능한 경우에는 읽기 동작이 종료된다.
S140 단계에서, 비트라인 연결 신호(BLSHF)의 전압 레벨 변경 및/또는 디벨롭 시간 변경이 이루어진다. 예를 들어, 메모리 셀의 문턱 전압이 감소한 경우, 메모리 셀의 문턱 전압 증가를 유발하기 위하여, 비트라인 연결 신호(BLSHF)는 프리차아지 구간에서 높은 전압 레벨을 갖고 센싱 구간에서 낮은 전압 레벨을 갖도록 설정되고, 비트라인 연결 신호(BLSHF)의 디벨롭 시간이 짧아지도록 설정된다. 메모리 셀의 문턱 전압이 증가한 경우, 메모리 셀의 문턱 전압 감소를 유발하기 위하여, 비트라인 연결 신호(BLSHF)는 프리차아지 구간에서 낮은 전압 레벨을 갖고 센싱 구간에서 높은 전압 레벨을 갖도록 설정되고, 비트라인 연결 신호(BLSHF)의 디벨롭 시간이 길어지도록 설정된다.
S150 단계에서, 변경된 비트라인 연결 신호(BLSHF)를 이용하여 읽기 동작을 다시 수행한다. S160 단계에서, 읽기 동작 중 에러가 발생하고, 발생한 에러를 정정할 수 없는 경우에는 다시 S140 단계가 수행된다. 반면에, 읽기 동작 중 에러가 발생하지 않거나, 발생된 에러가 정정 가능한 경우에는 읽기 동작이 종료된다.
본 실시예에 있어서, 읽기 동작 중에 발생한 오류의 정정 가능 여부에 따라 비트라인 연결 신호(BLSHF)의 전압 레벨 변경 및/또는 디벨롭 시간 변경이 이루어진다. 변경된 비트라인 연결 신호(BLSHF)를 이용함으로써 메모리 셀의 감소 또는 증가된 문턱 전압을 보상하는 것이 가능하다.
도 17은 도 16의 읽기 방법에 의해 얻어지는 메모리 셀의 문턱 전압 산포를 보여주는 도면이다. 도 17을 참조하면, 불휘발성 메모리 장치의 억세스 동작에 의한 채널 부스팅, 프로그램 디스털번스, 리드 디스털번스 등의 영향으로 메모리 셀의 문턱 전압이 증가하거나, 외부 자극 또는 마모에 의해 메모리 셀의 문턱 전압이 감소되어, 산재된 메모리 셀의 문턱 전압 분포를 보여준다. 도 16의 변경된 비트라인 연결 신호(BLSHF)를 이용하여 읽기 동작함으로써, 감소 또는 증가된 메모리 셀의 문턱 전압이 보상됨을 보여준다.
도 18은 본 발명의 불휘발성 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 18을 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 불휘발성 메모리 장치(100)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.
불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 읽기 동작 중에 비트라인과 페이지 버퍼를 연결시키는 비트라인 연결 신호를 변경시키는 비트라인 연결 신호 제어부를 포함한다. 비트라인 연결 신호 제어부는 비트라인 연결 신호(BLSHF)의 전압 레벨 및/또는 디벨롭 시간을 변경하여, 메모리 셀의 감소 또는 증가된 문턱 전압을 보상한다.
도 19는 본 발명에 따른 불휘발성 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다. 도 19를 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 불휘발성 메모리 장치(100)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(110)를 액세스할 수 있다. 컨트롤러(920)는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.
컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(100)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.
불휘발성 메모리 장치(100)에는 본 발명의 실시예들에 따라 읽기 동작 중에 비트라인과 페이지 버퍼를 연결시키는 비트라인 연결 신호를 변경시키는 비트라인 연결 신호 제어부를 포함한다. 비트라인 연결 신호 제어부는 비트라인 연결 신호(BLSHF)의 전압 레벨 및/또는 디벨롭 시간을 변경하여, 메모리 셀의 감소 또는 증가된 문턱 전압을 보상한다. 불휘발성 메모리 장치(100)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다.
도 20은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 인터페이스부(910), 컨트롤러(1020) 그리고 불휘발성 메모리 장치(100)를 포함한다. 인터페이스부(910)는, 도 10에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 불휘발성 메모리 장치(100)에는 본 발명의 실시예들에 따라 읽기 동작 중에 비트라인과 페이지 버퍼를 연결시키는 비트라인 연결 신호를 변경시키는 비트라인 연결 신호 제어부를 포함한다. 비트라인 연결 신호 제어부는 비트라인 연결 신호(BLSHF)의 전압 레벨 및/또는 디벨롭 시간을 변경하여, 메모리 셀의 감소 또는 증가된 문턱 전압을 보상한다.
불휘발성 메모리 장치(100)는 메모리 장치(100)는 반도체 디스크 장치(SSD, Solid State Drive)에도 적용될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다. SSD는 하드 디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되며, 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래쉬 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드 디스크 드라이브에 비해 속도가 빠르고, 외부 충격에 강하며, 소비 전력도 낮다는 장점을 가진다.
컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 불휘발성 메모리 장치(100)를 액세스하게 될 것이다.
도 19 및 도 20에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
도 21은 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 포함한 컴퓨터 시스템을 보여준다. 도 21을 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.
메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 읽기 동작 중에 비트라인과 페이지 버퍼를 연결시키는 비트라인 연결 신호를 변경시키는 비트라인 연결 신호 제어부가 배치되는 NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 불휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 로우 디코더 130 : 칼럼 디코더
140 : 데이터 입출력부 150 : 제어 로직부
112 : 낸드 스트링 132 : 페이지 버퍼
NSEN : 센싱 노드 400 : 비트라인 연결부
410 : 래치부 420 : 래치 전송부
425 : 래치 드라이빙부 430 : 센싱 응답부
440 : 출력 드라이빙부 450 : 버퍼 선택부
460 : 프리차아지부 IDOUT0 : 데이터 출력 라인
BLSHF : 비트라인 연결 신호
152I, 152II : 비트라인 연결 신호 제어부
510 : 프리차아지 레벨 조정부 550 : 센싱 레벨 조정부
590 : 제1 바이어스부 592 : 제2 바이어스부
710 : 타이밍 신호 발생부 720 : 디벨롭 신호 발생부
730 : 디벨롭 제어 신호 발생부 800 : 전자 시스템
900, 1000 : 메모리 시스템 1100 : 컴퓨터 시스템

Claims (15)

  1. 복수의 워드라인들과 복수의 비트라인들에 접속된 복수의 메모리 셀들이 매트릭스로 배열되는 메모리 셀 어레이;
    읽기 동작 시에, 비트라인 연결 신호에 응답하여 상기 복수의 비트라인들 중 선택된 비트라인을 페이지 버퍼와 연결시키고, 상기 선택된 비트라인으로 프리차아지 전압을 인가하고, 상기 선택된 비트라인의 디벨롭 후에 상기 선택된 비트라인의 레벨을 센싱하는 상기 페이지 버퍼; 및
    상기 읽기 동작시, 제어 신호에 응답하여 상기 비트라인 연결 신호를 변경하는 비트라인 연결 신호 제어부를 구비하고,
    상기 비트라인 연결 신호는 선택된 비트라인의 프리차아지 시와 센싱 시에 인가되는 전압들의 전압 차가 다르도록 변경되고, 상기 선택된 비트라인의 프리차아지와 센싱 사이의 디벨롭 시간이 다르도록 변경되는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인 연결 신호 제어부는
    상기 제어 신호에 응답하여 상기 선택된 비트라인의 프리차아지 시와 센싱 시에 상기 비트라인 연결 신호의 전압 차가 크도록 상기 비트라인 연결 신호를 설정하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 비트라인 연결 신호 제어부는
    상기 제어 신호에 응답하여 상기 선택된 비트라인의 디벨롭 시간이 짧도록 상기 비트라인 연결 신호를 설정하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인 연결 신호 제어부는
    상기 제어 신호에 응답하여 상기 선택된 비트라인의 프리차아지 시와 센싱 시에 상기 비트라인 연결 신호의 전압 차가 작도록 상기 비트라인 연결 신호를 설정하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 비트라인 연결 신호 제어부는
    상기 제어 신호에 응답하여 상기 선택된 비트라인의 디벨롭 시간이 길도록 상기 비트라인 연결 신호를 설정하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제어 신호는 제1 다운 신호, 제1 업 신호, 제2 다운 신호 및 제2 업 신호를 포함하고,
    상기 비트라인 연결 신호 제어부는
    상기 제1 다운 신호 및 상기 제1 업 신호에 응답하여 제1 노드의 전압 레벨을 변화시키는 프리차아지 레벨 조절부;
    상기 제2 다운 신호 및 상기 제2 업 신호에 응답하여 제2 노드의 전압 레벨을 변화시키는 센싱 레벨 조절부;
    프리차아지 인에이블 신호에 응답하여 상기 제1 노드를 상기 비트라인 연결 신호와 연결시키는 제1 스위칭부; 및
    센싱 인에이블 신호에 응답하여 상기 제2 노드를 상기 비트라인 연결 신호와 연결시키는 제2 스위칭부를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제어 신호는 제1 바이어스 인에이블 신호와 제2 바이어스 인에이블 신호를 더 포함하고,
    상기 비트라인 연결 신호 제어부는
    상기 제1 바이어스 인에이블 신호에 응답하여 전원 전압을 상기 비트라인 연결 신호로 전달하는 제1 바이어스부; 및
    상기 제2 바이어스 인에이블 신호에 응답하여 접지 전압을 상기 비트라인 연결 신호로 전달하는 제2 바이어스부를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 제어 신호는 디벨롭 인에이블 신호, 옵션 인에이블 신호를 더 포함하고,
    상기 비트라인 연결 신호 제어부는
    상기 디벨롭 인에이블 신호를 입력하여 다수개의 타이밍 신호들을 출력하는 타이밍 신호 발생부;
    상기 다수개의 타이밍 신호들을 논리 조합하여 디벨롭 디폴트 신호, 디벨롭 쇼트 신호 그리고 디벨롭 롱 신호를 발생하는 디벨롭 신호 발생부;
    상기 옵션 인에이블 신호에 응답하여 상기 디벨롭 디폴트 신호, 디벨롭 쇼트 신호 그리고 디벨롭 롱 신호 중 어느 하나를 선택하여 디벨롭 제어 신호로 발생하는 디벨롭 제어 신호 발생부; 및
    상기 디벨롭 인에이블 신호에 응답하여 상기 제2 바이어스 인에이블 신호를 출력하고, 상기 디벨롭 제어 신호에 응답하여 상기 제2 바이어스 인에이블 신호를 리셋시키는 플립플롭을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 제어 신호들은
    상기 읽기 동작시 상기 불휘발성 메모리 장치와 연결된 외부 호스트로부터 발생 여부가 결정되는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 비트라인 연결 신호에 응답하여 선택된 비트라인으로 프리차아지 전압을 인가하는 단계;
    상기 선택된 비트라인의 디벨롭 후에 상기 선택된 비트라인의 레벨을 센싱하는 단계; 및
    제어 신호에 응답하여 상기 비트라인 연결 신호를 변경하는 단계를 구비하고,
    상기 비트라인 연결 신호는 선택된 비트라인의 프리차아지 시와 센싱 시에 인가되는 전압들의 전압 차가 다르도록 변경되고, 상기 선택된 비트라인의 프리차아지와 센싱 사이의 디벨롭 시간이 다르도록 변경되는 것을 특징으로 하는 불휘발성 메모리 장치의 읽기 방법.
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