KR20100091413A

KR20100091413A - 불휘발성 메모리 소자 및 그 동작 방법

Info

Publication number: KR20100091413A
Application number: KR1020090010594A
Authority: KR
Inventors: 박명진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-10
Filing date: 2009-02-10
Publication date: 2010-08-19

Abstract

본 발명은 메모리 셀들을 포함하는 메모리 셀 어레이의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 레벨을 측정하여 감지하고, 상기 측정된 전압 레벨을 논리 데이터로 출력하는 소오스 전압 측정부; 및 상기 메모리 셀들에 저장된 데이터를 독출할 때, 상기 논리 데이터를 이용하여 센싱 제어신호의 전압 레벨을 결정하여, 상기 결정된 전압 레벨을 갖는 센싱 제어신호를 출력하는 전압 생성부를 포함하는 불휘발성 메모리 소자 및 그 동작 방법을 제공한다.

소오스 라인 바운싱, 센싱전압, V2

Description

불휘발성 메모리 소자 및 그 동작 방법{Non volatile memory device and method of operating the same}

본 발명은 불휘발성 메모리 소자와 그 동작에 관한 것으로, 프로그램 검증이나 데이터 독출시의 공통 소오스 라인의 전압에 따라 센싱전압을 변경하는 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.

불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수 개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.

최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.

낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판위에 소오스 드레인 사이에 형성되는 전류 통로 및 상기 반도체 기판 위에 절연막 사이에 형성되는 플로팅 게이트와 제어 게이트로 구성된다. 그리고 플래시 메모리 셀의 프로그램은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압을 인가하여 플로팅 게이트와 기판 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하 F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압의 전계에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 문턱 전압이 증가하게 되는 것이다.

상기 플래시 메모리 소자에 저장된 데이터를 독출하기 위해서는 먼저 초기화를 수행한 후, 비트라인을 프리차지하여 페이지 버퍼(미도시)의 감지 노드를 하이 레벨로 프리차지시킨다.

그리고 상기 페이지 버퍼의 비트라인 선택부의 비트라인 선택 트랜지스터를 턴온 하기 위해 V1 레벨의 선택 신호를 입력한다. 따라서 선택된 비트라인은 V1 전압에서 문턱전압(Vt)을 뺀 전위가 된다.

센싱노드에 인가되었던 프리차지 전압을 턴 오프하고, 상기 선택된 비트라인 선택 트랜지스터에 V2 레벨의 비트라인 선택 신호를 인가한다. 이때 워드라인과 연결되어 있던 비트라인의 전위가 V2-Vt보다 작으면 비트라인 선택 트랜지스터는 턴 오프 되어 감지 노드가 하이 레벨을 유지하고, 비트라인의 전위가 V2-Vt보다 크면 비트라인 선택 트랜지스터가 턴 온 되어 감지노드와의 차지 쉐어링을 통해 전위가 변경된다. 상기 비트라인 선택 트랜지스터에 V2 전위를 인가하여 센싱노드와의 전위 변화를 기다리는 시간을 독출 평가 시간(Read Evaluation Time)이라 한다.

상기 독출 동작은 소오스 라인 바운싱(Bouncing)으로 인해 독출 평가시간동안 충분히 메모리 셀의 데이터가 센싱 되지 않는 경우가 있다. 즉 독출 명령을 계속하여 수행하는 동안 비트라인과 연결되는 셀 스트링을 따라 많은 전류가 소오스 라인(Global Source Line; SL)으로 흐르게 된다.

도 1은 일반적인 불휘발성 메모리 소자의 메모리 셀들이 연결된 모습을 간략히 나타낸 도면이다.

도 1을 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110)와 페이지 버퍼부(120) 및 X 디코더(130)를 포함한다.

메모리 셀 어레이(110)는 다수의 셀 스트링으로 구성되는 메모리 블록들을 포함한다. 도 1에는 하나의 메모리 블록만을 간략히 나타낸 것이다.

메모리 블록의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 다수의 메모리 셀들이 직렬로 연결된다.

그리고 각각의 메모리 셀들의 게이트는 다수의 워드라인(Word Line; WL)에 연결되고, 드레인 선택 트랜지스터들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되며, 소오스 선택 트랜지스터들의 게이트는 소오스 선택 라 인(Source Select Line; SSL)에 연결된다.

도 1은 프로그램 검증을 수행하는 경우의 전압 입력을 나타낸 것으로 프로그램을 위해서 선택된 워드라인(Sel WL)에는 검증전압(PV1)이 입력되고, 나머지 선택되지 않은 워드라인들(Unsel WL)에는 패스전압(Vpass)이 인가된 것을 나타낸다.

또한, 각각의 셀 스트링들의 드레인 선택 트랜지스터의 드레인단은 비트라인에 연결되며, 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)은 하나의 쌍을 이루어 하나의 페이지 버퍼(PB)에 연결된다.

그리고 소오스 선택 트랜지스터의 소오스단은 공통 소오스 라인(Global Source Line; GL)에 연결된다.

공통 소오스 라인은 접지노드와 연결되는데, 이를 위해서 X 디코더(130)의 블록 스위치중 일부를 표시하였다. 블록 스위치에 공통 소오스 라인에 접지를 인가하기 위하여 공통 소오스 라인과 연결되는 연결단(MTSRC)을 그라운드(GND)로 연결하는 트랜지스터와, 이를 위한 제어신호(MTSRCTOGND)가 입력된다.

페이지 버퍼부(120)는 다수의 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼(PB)는 선택된 비트라인에 연결되는 메모리 셀에 저장할 데이터를 래치하거나, 저장된 데이터를 독출 하여 저장한다.

도 2는 도 1의 불휘발성 메모리 소자의 프로그램 검증 동작을 수행할 때의 타이밍도이다.

도 2를 참조하면, 프로그램 검증을 할 때, 선택된 워드라인에 연결되는 메모리 셀이 프로그램이 완료되었다면 비트라인이 디스차지되지 않고, 선택된 메모리 셀이 프로그램되지 않았다면 비트라인이 디스차지되어야 한다.

그러나 공통 소오스 라인에 전류로 인해서 선택된 메모리 셀이 프로그램되지 않았는데도 셀 스트링에 전류가 충분히 흐르지 못해 디스차지가 되지 않아 프로그램이 된 것으로 인식될 수가 있다.

이는 상기한 불휘발성 메모리 소자(100)에서 프로그램을 검증하거나, 데이터를 독출 하는 동안 각각의 셀 스트링에 공통으로 연결된 공통 소오스 라인이 일종의 저항 역할을 하여 전류가 발생하기 때문으로, 이로 인해 비트라인 전압이 충분히 디스차지되지 못하여 오동작을 일으킨다.

즉, 상기 소오스 라인에 흐르는 전류로 인해 소오스 라인이 0V를 유지하지 못하고 바운싱이 일어나게 된다. 소오스 라인이 바운싱으로 인해 0V보다 높은 전압을 갖게 되면, 데이터를 독출하거나, 프로그램 검증을 할 때 셀 스트링의 줄어든 전류의 양으로 인해 독출 평가 시간 내에 흐르는 전류만으로 셀의 상태를 정확히 읽어내는데 문제가 발생할 수 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 데이터를 독출하거나 프로그램을 검증할 때 공통 소오스 라인의 바운싱 발생에 따라 공통 소오스 라인에 흐르는 전류를 확인하고, 이에 따라 센싱전압을 변경하는 불휘발성 메모리 소자 및 그 동작 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자는,

메모리 셀들을 포함하는 메모리 셀 어레이의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 레벨을 측정하여 감지하고, 상기 측정된 전압 레벨을 이진 데이터로 출력하는 소오스 전압 측정부; 및 상기 메모리 셀들에 저장된 데이터를 독출할 때, 상기 이진 데이터를 이용하여 센싱 제어신호의 전압 레벨을 결정하여, 상기 결정된 전압 레벨을 갖는 센싱 제어신호를 출력하는 전압 생성부를 포함한다.

상기 전압 측정부는, 초기전압을 생성하고, 상기 초기전압에 상기 공통 소오스 라인의 전압을 결합하여 측정 전압을 출력하는 초기전압 생성부; 상기 측정 전압을 미리 설정된 스텝 전압들과 비교하여 그 결과에 따라 상기 논리 데이터로 출력하기 위한 전압 비교부; 및 상기 논리 데이터를 한 비트 단위로 저장하고, 출력하기 위한 래치들을 포함하는 데이터 래치부를 포함한다.

상기 초기전압 생성부는, 일정한 크기의 초기전압을 생성하는 초기전압 생성 부; 및 제 1 및 제 2 제어신호에 따라 상기 초기전압을 출력하도록 하거나, 상기 초기전압에 상기 공통 소오스 라인의 전압을 결합하여 출력하도록 하는 출력전압 제어부를 포함한다.

상기 출력전압 제어부는, 상기 기준전압과 피드백 전압을 비교하여 그 결과에 따른 비교신호를 출력하는 비교기; 상기 비교기와 제 1 노드 사이에 연결되고 상기 제 1 노드가 접지노드에 연결되어 있는 상태에서 상기 초기전압과 상기 피드백 전압을 분배하여 출력하기 위한 복수개의 저항들; 상기 제 1 노드와 접지노드 사이에 연결되고 상기 제 1 제어신호에 따라 턴온 되어 상기 초기전압만 출력하도록 하는 제 1 스위칭 소자; 및 상기 제 1 노드와 상기 공통 소오스 라인 사이에 연결되고 상기 제 2 제어신호에 따라 턴 온 되어 상기 초기전압에 상기 공통 소오스 라인 전압을 결합하여 상기 측정전압으로 출력하게 하는 제 2 스위칭 소자를 포함하고, 상기 제 1 및 제 2 스위칭 소자는 동시에 턴 온 되지 않는 것을 특징으로 한다.

상기 전압 비교부는, 상기 공통 소오스 라인의 가장 높은 전압 레벨과, 가장 낮은 전압 레벨 사이를 N 개의 구간으로 구분하고, 각각의 구간의 구간전압을 제 1 입력단으로 입력받 고, 상기 측정 전압을 제 2 입력단에 입력받는 N 개의 전압 비교부를 포함하고, 상기 N 개의 전압 비교부는 각각 비교결과에 따른 논리 데이터를 출력하는 것을 특징으로 한다.

상기 구간전압은 각각의 구간의 가장 높은 전압인 것을 특징으로 한다.

상기 데이터 래치부의 래치들은 각각, 상기 논리 데이터를 반전하여 제 2 노 드로 출력하는 반전 출력수단; 상기 제 2 노드의 신호 레벨이 하이 레벨일 때 충전되어 하이 레벨을 유지시키는 커패시터; 및 상기 제 2 노드의 신호 레벨을 지연 출력하는 지연 출력수단를 포함한다.

전압 제공부는, 상기 논리 데이터에 따라 결정되는 센싱전압 레벨을 결정하는 센싱 레벨 제어부; 및 상기 센싱 제어신호를 상기 센싱 레벨 제어부가 결정한 센싱전압 레벨로 출력하는 센싱전압 생성부를 포함한다.

상기 센싱 레벨 제어부는 상기 데이터 독출 또는 프로그램 검증을 수행할 때, 비트라인 이벨류에이션(Evaluation) 이후의 센싱 제어신호의 전압 레벨을 제어하는 것을 특징으로 한다.

상기 센싱 레벨 제어부는, 상기 공통 소오스 라인의 전압이 높을수록, 상기 센싱 제어신호의 전압 레벨을 낮게 제어하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,

복수개의 비트라인과 공통 소오스 라인사이에 연결되는 복수개의 셀 스트링을 포함하는 메모리 블록과 상기 복수개의 비트라인의 적어도 하나에 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 상기 선택된 메모리 셀에 저장된 데이터를 독출하기 위한 페이지 버퍼들이 제공되는 단계; 프로그램 검증 또는 데이터 독출을 위해, 상기 페이지 버퍼가 선택된 제 1 비트라인을 제 1 전압 레벨을 갖는 센싱 제어신호에 따라 프리차지하는 단계; 상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태에 따라 상기 제 1 비트라인 전압을 변경하는 단계; 및 상기 제 1 비트라인 전압이 변경되는 동안 상기 공통 소오스 라인 전압을 측정하고, 상기 측정된 공통 소오스 라인 전압에 따라 결정되는 제 2 전압 레벨을 갖는 센싱 제어신호를 이용하여 상기 제 1 비트라인 전압을 센싱 하여 그 결과를 래치하는 단계를 포함한다.

상기 공통 소오스 라인 전압이 높을수록, 상기 제 2 전압의 전압 레벨을 낮추는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 동작 방법은 공통 소오스 라인에 흐르는 전류의 크기에 따라 센싱전압을 제어함으로써 소오스 바운싱으로 인해 프로그램 검증의 오류를 방지하여 프로그램 신뢰성을 높인다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.

도 3a를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(300)는 메모리 셀 어레이(310), 페이지 버퍼부(320), 소오스 전압 측정부(330) 및 전압 생성부(340)를 포함한다.

메모리 셀 어레이(310)는 다수의 셀 스트링으로 구성되는 메모리 블록들을 포함한다. 본 발명의 실시 예에 따른 도 3a에서는 하나의 메모리 블록의 셀 스트링들만을 나타내었다.

셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 제 0 내지 제 31 메모리 셀(C0 내지 C31)들이 직렬로 연결된다.

드레인 선택 트랜지스터들의 게이트는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터들의 게이트는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.

제 0 내지 제 31 메모리 셀(C0 내지 C31)들의 게이트는 각각 제 0 내지 제 31 워드라인(WL0 내지 WL31)에 연결된다.

드레인 선택 트랜지스터의 드레인단은 비트라인(Bit Line; BL)이 연결되고, 소오스 선택 트랜지스터의 소오스단은 공통 소오스 라인(Global Source Line; GL)에 연결된다.

셀 스트링에 연결되는 비트라인에는 페이지 버퍼(PB)가 연결된다.

페이지 버퍼부(320)는 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼(PB)는 하나 이상의 비트라인에 연결된다.

그리고 소오스 전압 측정부(330)는 초기 전압 생성부(340), 전압 비교부(350) 및 데이터 래치부(360)를 포함한다.

초기 전압 생성부(340)는 일정한 크기의 초기 전압(Initial Voltage; Vi)을 생성하고, 제어신호에 따라 공통 소오스 라인에 전압을 초기전압(Vi)에 결합하여 측정전압으로, 전압 비교부(350)는 초기 전압에 포함된 공통 소오스 라인의 전압을 스텝별로 비교하여 논리(Logical)한 신호로 바꾸어 출력하고, 데이터 래치부(360)는 전압 비교부(350)가 출력하는 데이터를 저장한다.

그리고 전압 제공부(370)는 데이터 래치부(370)가 출력하는 데이터에 따라서 데이터 센싱을 위한 센싱 제어신호(PBSENSE; 미도시)의 전압 레벨을 조절한다. 이를 위해서 전압 제공부(370)는 센싱레벨 제어부(380)와 센싱전압 생성부(390)를 포함한다.

센싱레벨 제어부(380)는 데이터 래치부(360)에 저장된 데이터에 따라서 센싱 제어신호(PBSENSE)의 전압 레벨을 결정하고, 센싱전압 생성부(390)는 센싱 레벨 제어부(380)의 제어에 따라 결정되는 전압 레벨의 센싱 제어신호(PBSENSE)를 생성하여 출력한다.

본 발명의 실시 예에서는 데이터의 독출이나 검증시에 센싱 제어신호(PBSENSE)가 제 1 전압(V1) 레벨로 인가되어 비트라인을 프리차지하고, 제 2 전압(V2) 레벨로 데이터를 센싱 하는데, 상기 센싱 레벨 제어부(380)는 제 2 전압(V2)의 레벨을 제어한다.

상기 소오스 전압 측정부(330)를 좀 더 상세히 설명하면 다음과 같다.

도 3b는 도 3a의 초기전압 생성부를 나타낸다.

도 3b를 참조하면, 초기전압 생성부(340)는 제 1 비교기(COM1)와 초기전압 트리밍부(341), 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다.

제 1 비교기(COM1)는 기준전압(Vref)과 피드백 전압(Vf)을 비교하여 그 결과를 출력한다. 피드백 전압(Vf)은 초기전압 트리밍부(341)로부터 피드백되는 전압이다. 따라서 제 1 비교기(COM1)는 노드(INTV)가 접지노드에 연결된 상태에서 일정한 레벨의 초기전압(Vi)이 출력되게 한다.

초기 전압 트리밍부(341)는 제 1 비교기(COM1)와 노드(INTV) 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)는 노드(INTV)와 공통 소오스 라인과 연결되는 연결단(MTSRC)의 사이에 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트에는 노드(INTV)에 공통 소오스 라인 전압을 포함시키도록 하는 제어신호(INTVTOMTSRC)가 입력된다.

제 2 NMOS 트랜지스터(N2)는 노드(INTV)와 접지노드 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 노드(INTV)를 접지노드에 연결시키기 위한 제어신호(INTVTOGND)가 입력된다.

초기 전압 트리밍부(341)는 저항소자를 포함하여 노드(INTV)가 접지노드에 연결된 경우 일정하게 설정된 초기전압(Vi)을 출력한다. 그러나 노드(INTV)가 공통 소오스 라인 연결단(MTSRC)에 연결되면 초기전압(Vi)에는 공통 소오스 라인의 전압(Vs)이 결합된다.

따라서 제어신호(INTVTOGND)가 로우 레벨이고, 제어신호(INTVTOMTSRC)가 하이 레벨이면, 초기전압(Vi)+ Vs 의 전압이 출력된다. 그리고 제어신호(INTVTOGND)가 하이 레벨이고, 제어신호(INTVTOMTSRC)가 로우 레벨이면 설정된 일정한 전압 레벨의 초기전압(Vi)이 출력된다.

상기 제 1 및 제 2 트랜지스터(N1, N2)는 초기전압(Vi)을 출력하도록 하거나, 상기 공통 소오스 라인 전압(Vs)을 초기전압(Vi)에 결합하여 출력하도록 제어하기 위한 출력전압 제어부의 역할을 한다.

상기 공통 소오스 라인의 전압(Vs)과 초기전압(Vi)을 합한 전압을 측정전압(Vis)라고 정의하여 이하에서 사용한다. 즉 측정전압(Vis) = 초기전압(Vi) + 공통 소오스 라인 전압(Vs)이다.

측정전압(Vis)은 전압 비교부(350)로 전달되고, 전압 비교부(350)는 측정전압(Vis)의 전압 레벨에 따른 논리 데이터를 출력한다.

도 3c는 도 3a의 전압 비교부를 나타내고, 도 3d는 도 3c의 저항소자의 구성을 위한 공통 소오스 라인을 스텝별로 구분한 것을 나타내는 도면이다.

도 3c를 참조하면, 전압 비교부(350)는 제 1 저항(R1)과 N의 제 2 저항(R2)과, 제 3 저항(R3)과 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)를 포함한다.

제 1 내지 제 3 저항(R3)은 전원전압(VDD)과 접지노드 사이에 직렬로 연결된다.

그리고 각각의 저항간의 접점은 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)의 반전 단자(-)로 각각 입력된다.

즉, 제 1 저항(R1)과 제 2 저항(R2)의 접점과 제 N 비교기(COM<N>)의 반전 단자(-)가 연결되고, 이후에 2 저항(R2)들 간의 접점이 차례로 제 N-1 내지 제 1 비교기(COM<N-1> 내지 COM<1>)의 반전 단자(-)에 연결되고, 마지막으로 제 2 저항(R2)과 제 3 저항(R3)이 접점은 제 0 비교기(COM<0>)의 반전 단자(-)에 연결된 다.

상기의 제 1 내지 제 3저항들(R1 내지 R3)은 도 3d와 같이 공통 소오스 라인에 전압이 접지전압에서 최고로 상승되었을 전압사이를 0V 전압을 제 0 스텝 전압(0V)로 하여 N 개의 구간으로 구분한다. 각각의 구간은 스텝 전압(Vst) 단위로 나뉜다. 그리고 각각의 구간에서 가장 높은 전압을 선택하여 구간의 전압으로 한다. 각각의 구간을 스텝이라고 칭할 때, k 스텝의 경우 구간의 전압은 스텝전압(Vst)이 k배한 것과 같다(

).

그리고 각각의 스텝에서의 구간의 전압과 초기전압(Vi)을 결합한 전압이 제 1 내지 제 3 저항(R1 내지 R3)의 접점에서 각각 출력되어 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)에 반전 단자(-)에 입력되게 한다.

그리고 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)의 비반전 단자(+)에는 초기전압 생성부(340)로부터 출력되는 측정전압(Vis)이 입력된다.

제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)는 반전 단자(-)의 전압이 비반전 단자(+)의 전압보다 높으면 '0'을 출력하고, 비반전 단자(+)의 전압이 반전단자(-)의 전압보다 높거나 같으면 '1'을 출력한다.

따라서 공통 소오스 라인에 바운싱이 발생되지 않으면 측정 전압(Vis)은 초기전압(Vi)과 같은 전압 레벨이 출력된다. 따라서 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)의 비반전 단자(+)에는 초기전압(Vi)만 입력된다.

그리고 제 1 내지 제 3 저항(R1 내지 R3)에 의해 각각 출력되는 전압들이 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)의 반전 단자(-)에 입력된다.

따라서 제 0 내지 제 N 비교기(COM<0> 내지 COM<N>)들은 모두 '1'값을 출력한다.

각각의 비교기에서 출력되는 데이터가 논리 데이터(DTB<0:N>)일 때 모두 '1'인 값이 된다.

이후에 바운싱이 일어나서 공통 소오스 라인의 전압이 상승되면 논리 데이터(DTB<0:N>)는 차례로 '111...11'에서 '011...11'로 그리고 다시 '001...11'의 순서로 변경된다.

따라서 모든 논리 데이터(DTB<0:N>)가 '0'이 되면 바운싱이 가장 크게 일어난 것을 의미한다.

한편, 상기의 논리 데이터(DTB<0:N>)는 데이터 래치부(360)에 각각 비트단위로 저장된다.

도 3e는 도 3a의 데이터 래치부를 나타낸다.

도 3e를 참조하면, 데이터 래치부(360)는 논리 데이터(DTB<0:N>)를 비트단위로 래치하기 위해 제 0 내지 제 N 래치가 필요하다. 제 N 래치(361)를 대표적으로 설명하면, 제 N 래치(361)는 제 1 내지 제 3 인버터(IN1 내지 IN3), 제 1 다이오드(D1), 제 1 커패시터(C1) 및 제 3 NMOS 트랜지스터(N3)를 포함한다.

제 1 인버터(IN1)는 제 N 논리 데이터(DTB<N>)를 반전하여 출력하고, 제 1 인버터(IN1)의 출력은 제 1 다이오드(D1)를 거쳐 노드(K1)로 전달된다.

제 1 커패시터(C1)는 노드(K1)와 접지노드 사이에 연결되고, 노드(K1)의 전압을 차지한다. 그리고 제 3 NMOS 트랜지스터(N3)는 노드(K1)와 접지노드 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 초기화를 위한 제어신호(DIS)가 입력된다.

노드(K1)의 신호는 제 2 및 제 3 인버터(IN2, IN3)에 의해 제 N 래치 데이터(TB<N>)로 출력된다.

상기한 래치부들에 의해 래치 데이터(TB<0:N>)가 센싱 레벨 제어부(380)로 전달된다.

상기한 래치회로를 구성하는 이유는 소오스 바운싱은 순간적으로 발생되기 때문에 순간적으로 입력되는 데이터를 래치해야 할 필요성이 있기 때문이다. 따라서 순간적으로 논리 데이터(DTB<0:N>)가 '1'에서 '0'으로 바뀌었다가 다시 '1'로 변경되어도, 제 1 커패시터(C1)가 충전되어 있기 때문에 일정시간 데이터를 유지할 수 있고, 이러한 데이터를 래치 데이터(TB<0:N>)로서 출력한다.

센싱 레벨 제어부(380)는 래치 데이터(TB<0:N>)를 이용하여 센싱 제어신호(PBSENSE)의 제 2 전압(V2)의 전압 레벨을 결정하고, 센싱전압 생성부(390)는 센싱 레벨 제어부(380)의 제어에 따라 제 2 전압(V2)의 전압 레벨을 다르게 생성하여 출력한다.

센싱레벨 제어부(380)는 바운싱의 크기가 클수록, 제 2 전압(V2)의 전압 레벨을 낮게 제어한다.

도 4는 본 발명의 실시 예에 따른 데이터 독출시의 센싱전압 레벨 변경을 설명하기 위한 타이밍도이다.

도 4를 참조하면, 센싱 제어신호(PBSENSE)는 페이지버퍼(PB)에 데이터 센싱 을 위해 인가되는 신호이고, 데이터 독출에 대한 동작을 간략히 나타내었다.

데이터 독출을 위해서는 먼저 센싱 제어신호(PBSENSE)가 제 1 전압(V1) 레벨로 인가되어 비트라인을 프리차지한다.

비트라인을 프리차지한 이후에는 센싱 제어신호(PBSENSE)는 로우 레벨이 되고, 선택된 워드라인(Sel WL)에는 독출전압(Vread)이 인가되고, 나머지 선택되지 않은 워드라인들에는 패스전압(Vpass)이 인가된다. 그리고 드레인 선택 라인과 소오스 선택 라인에는 전원전압(Vcc)을 인가한다.

그리고 선택된 워드라인(Sel WL)에 연결된 메모리 셀의 프로그램 상태에 따라 비트라인 전압이 변경되도록 이벨류에이션(Evaluation) 시간이 주어진다. 이때 공통 소오스 라인(GL 또는 MTSRC)에는 0V가 인가되어야 하나, 도 4에 나타난 바와 같이 바운싱이 발생될 수 있다.

이때 상기 바운싱의 정도를 앞서 언급한 도 3b 내니 도 3e의 소오스 전압 측정부(330)에서 측정하여 래치 데이터(TB<0:N>)로 센싱 레벨 제어부(380)로 전달한다.

그리고 센싱 레벨 제어부(380)는 래치 데이터(TB<0:N>)에 따라서 설정되어 있는 제 2 전압(V2)의 전압 레벨을 결정한다. 도 4에 나타난 바와 같이 제 2 전압(V2)의 레벨이 점선으로 표시된 경우는 바운싱이 일어나지 않은 경우이고, 실선으로 표시된 경우는 바운싱으로 인해 제 2 전압(V2)의 전압 레벨을 낮춘 것을 나타낸다.

따라서 바운싱으로 인해서 디스차지가 비트라인의 전압이 프로그램이 안 된 것으로 인식할 정도로 충분히 디스차지되지 못해도, 제 2 전압(V2)의 전압 레벨을 낮추어 정상적으로 인식이 되게 할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 2는 도 1의 불휘발성 메모리 소자의 프로그램 검증 동작을 수행할때의 타이밍도이다.

도 3b는 도 3a의 초기전압 생성부를 나타낸다.

도 3c는 도 3a의 전압 비교부를 나타낸다

도 3d는 도 3c의 저항소자의 구성을 위한 공통 소오스 라인을 스텝별로 구분한것을 나타내는 도면이다.

도 3e는 도 3a의 데이터 래치부를 나타낸다.

*도면의 주요 부분의 간단한 설명*

300 : 불휘발성 메모리 소자 310 : 메모리 셀 어레이

320 : 페이지 버퍼부 330 : 소오스 전압 측정부

340 : 기초전압 생성부 350 : 전압 비교부

360 : 데이터 래치부 370 : 전압 제공부

380 : 센싱 레벨 제어부 390 : 센싱 전압 셍성부

Claims

메모리 셀들을 포함하는 메모리 셀 어레이의 데이터 독출 또는 프로그램 검증시에 공통 소오스 라인의 전압 레벨을 측정하여 감지하고, 상기 측정된 전압 레벨을 이진 데이터로 출력하는 소오스 전압 측정부; 및

상기 메모리 셀들에 저장된 데이터를 독출할 때, 상기 이진 데이터를 이용하여 센싱 제어신호의 전압 레벨을 결정하여, 상기 결정된 전압 레벨을 갖는 센싱 제어신호를 출력하는 전압 생성부

를 포함하는 불휘발성 메모리 소자.
제 1항에 있어서,

상기 전압 측정부는,

초기전압을 생성하고, 상기 초기전압에 상기 공통 소오스 라인의 전압을 결합하여 측정 전압을 출력하는 초기전압 생성부;

상기 측정 전압을 미리 설정된 스텝 전압들과 비교하여 그 결과에 따라 상기 논리 데이터로 출력하기 위한 전압 비교부; 및

상기 논리 데이터를 한 비트 단위로 저장하고, 출력하기 위한 래치들을 포함하는 데이터 래치부

를 포함하는 불휘발성 메모리 소자.
제 2항에 있어서,

상기 초기전압 생성부는,

일정한 크기의 초기전압을 생성하는 초기전압 생성부; 및

제 1 및 제 2 제어신호에 따라 상기 초기전압을 출력하도록 하거나, 상기 초기전압에 상기 공통 소오스 라인의 전압을 결합하여 출력하도록 하는 출력전압 제어부

를 포함하는 불휘발성 메모리 소자.
제 3항에 있어서,

상기 출력전압 제어부는,

상기 기준전압과 피드백 전압을 비교하여 그 결과에 따른 비교신호를 출력하는 비교기;

상기 비교기와 제 1 노드 사이에 연결되고 상기 제 1 노드가 접지노드에 연결되어 있는 상태에서 상기 초기전압과 상기 피드백 전압을 분배하여 출력하기 위한 복수개의 저항들;

상기 제 1 노드와 접지노드 사이에 연결되고 상기 제 1 제어신호에 따라 턴온 되어 상기 초기전압만 출력하도록 하는 제 1 스위칭 소자; 및

상기 제 1 노드와 상기 공통 소오스 라인 사이에 연결되고 상기 제 2 제어신호에 따라 턴 온 되어 상기 초기전압에 상기 공통 소오스 라인 전압을 결합하여 상기 측정전압으로 출력하게 하는 제 2 스위칭 소자를 포함하고,

상기 제 1 및 제 2 스위칭 소자는 동시에 턴 온 되지 않는 것을 특징으로 하는 불휘발성 메모리 소자.
제 2항에 있어서,

상기 전압 비교부는,

상기 공통 소오스 라인의 가장 높은 전압 레벨과, 가장 낮은 전압 레벨 사이를 N 개의 구간으로 구분하고, 각각의 구간의 구간전압을 제 1 입력단으로 입력받고,

상기 측정 전압을 제 2 입력단에 입력받는 N 개의 전압 비교부를 포함하고,

상기 N 개의 전압 비교부는 각각 비교결과에 따른 논리 데이터를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
제 6항에 있어서,

상기 구간전압은 각각의 구간의 가장 높은 전압인 것을 특징으로 하는 불휘발성 메모리 소자.
제 2항에 있어서,

상기 데이터 래치부의 래치들은 각각,

상기 논리 데이터를 반전하여 제 2 노드로 출력하는 반전 출력수단;

상기 제 2 노드의 신호 레벨이 하이 레벨일 때 충전되어 하이 레벨을 유지시 키는 커패시터; 및

상기 제 2 노드의 신호 레벨을 지연 출력하는 지연 출력수단;

을 포함하는 불휘발성 메모리 소자.
제 1항에 있어서,

전압 제공부는,

상기 논리 데이터에 따라 결정되는 센싱전압 레벨을 결정하는 센싱 레벨 제어부; 및

상기 센싱 제어신호를 상기 센싱 레벨 제어부가 결정한 센싱전압 레벨로 출력하는 센싱전압 생성부

를 포함하는 불휘발성 메모리 소자.
제 8항에 있어서,

상기 센싱 레벨 제어부는 상기 데이터 독출 또는 프로그램 검증을 수행할 때, 비트라인 이벨류에이션(Evaluation) 이후의 센싱 제어신호의 전압 레벨을 제어하는 것을 특징으로 하는 불휘발성 메모리 소자.
제 8항에 있어서,

상기 센싱 레벨 제어부는,

상기 공통 소오스 라인의 전압이 높을수록, 상기 센싱 제어신호의 전압 레벨 을 낮게 제어하는 것을 특징으로 하는 불휘발성 메모리 소자.
복수개의 비트라인과 공통 소오스 라인사이에 연결되는 복수개의 셀 스트링을 포함하는 메모리 블록과 상기 복수개의 비트라인의 적어도 하나에 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 상기 선택된 메모리 셀에 저장된 데이터를 독출하기 위한 페이지 버퍼들이 제공되는 단계;

프로그램 검증 또는 데이터 독출을 위해, 상기 페이지 버퍼가 선택된 제 1 비트라인을 제 1 전압 레벨을 갖는 센싱 제어신호에 따라 프리차지하는 단계;

상기 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태에 따라 상기 제 1 비트라인 전압을 변경하는 단계; 및

상기 제 1 비트라인 전압이 변경되는 동안 상기 공통 소오스 라인 전압을 측정하고, 상기 측정된 공통 소오스 라인 전압에 따라 결정되는 제 2 전압 레벨을 갖는 센싱 제어신호를 이용하여 상기 제 1 비트라인 전압을 센싱 하여 그 결과를 래치하는 단계

를 포함하는 불휘발성 메모리 소자의 동작 방법.
제 11항에 있어서,

상기 공통 소오스 라인 전압이 높을수록, 상기 제 2 전압의 전압 레벨을 낮추는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.