KR20110027435A - 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 공통 소스 라인의 전압을 제어하는 플래시 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 연결된 워드 라인들, 상기 공통 소스 라인에 연결되며 상기 공통 소스 라인의 전압을 검출하기 위한 공통 소스 라인 피드백 회로, 및 센싱 동작 동안 상기 공통 소스 라인의 전압 변동에 관계없이 상기 검출된 전압에 의해 일정한 전압으로 보상되도록 선택 워드 라인과 선택 비트 라인 중 어느 하나의 전압을 제어하는 공통 소스 라인 피드백 제어 로직을 포함한다. 상기 공통 소스 라인 피드백 제어 로직은 상기 공통 소스 라인 전압이 보상된 상기 선택 워드 라인과 상기 선택 비트 라인 중 어느 하나의 전압을 상기 공통 소스 라인의 전압 변동에 관계없이 센싱 동작 동안 일정하게 유지할 수 있다.
Figure P1020090085524
공통 소스 라인, 소스 라인 노이즈, 소스 라인 피드백

Description

공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE REDUCING NOISE OF COMMON SOURCE LINE, OPERATING METHOD THEREOF, AND MEMORY SYSTEM INCLUDING THAT}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 불휘발성 메모리 중 하나인 플래시 메모리 장치는 빠른 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가진다. 이에 따라 엠피쓰리 플레이어(MP3 Player), 디지털 카메라(Digital Camera), 솔리드 스테이트 드라이브(Solid State Drive: SSD), 컴퓨터 시스템 등과 같이 저전력 및 대용량 저장 장치를 필요로 하는 다양한 분야에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리 장치는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블럭들(memory blocks)로 구성된다. 각각의 메모리 블럭은 복수의 페이지들(pages)로 구성된다. 각각의 페이지는 복수의 메모리 셀들(memory cells)로 구성된다. 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리 장치는 구조적인 특징으로 인해 메모리 블럭 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
플래시 메모리 장치는 셀 스트링 구조(cell string structure)로 되어 있다. 셀 스트링은 스트링 선택 라인(string select line: SSL)에 연결되는 스트링 선택 트랜지스터(string select transistor: SST), 복수의 워드 라인들(word lines: WL)에 연결되는 메모리 셀들 그리고 접지 선택 라인(ground select line: GSL)에 연결되는 접지 선택 트랜지스터(ground select transistor: GST)를 포함한다. 스트링 선택 트랜지스터는 비트 라인(bit line: BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(common source line: CSL)에 연결된다.
한편, 플래시 메모리 장치는 하나의 메모리 셀에 하나의 비트(bit) 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 일반적으로, 하나의 비트 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(single level cell: SLC)이라고 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(multi level cell: MLC)이라고 한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 레벨 셀은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들을 갖는다.
멀티 레벨 셀을 갖는 플래시 메모리 장치는 각 상태의 문턱 전압 분포의 폭을 좁혀서, 각 상태들 간의 분포 마진을 확보하는 것이 중요하다. 각 상태의 문턱 전압 분포의 폭이 넓어지는 요인들 중에 한 가지는, 공통 소스 라인(CSL)에 발생하는 노이즈(noise) 전압이 있다. 여기에서, 노이즈 전압이란 공통 소스 라인(CSL)의 저항 성분 등에 의해 공통 소스 라인(CSL)의 전압 변화가 발생하는 것을 말한다.
본 발명의 목적은 공통 소스 라인의 노이즈 전압으로 인해 문턱 전압 분포의 폭이 넓어지는 것을 방지할 수 있는 플래시 메모리 장치 및 동작 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 장치는 비트 라인과 공통 소스 라인 사이에 연결된 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 연결된 워드 라인들, 상기 공통 소스 라인에 연결되며 상기 공통 소스 라인의 노이즈 전압을 검출하기 위한 공통 소스 라인 피드백 회로, 센싱 동작 동안 상기 공통 소스 라인의 전압 변동에 관계없이 상기 검출된 전압에 의해 일정한 전압으로 보상되도록 선택 워드 라인과 선택 비트 라인 중 어느 하나의 전압을 제어하는 공통 소스 라인 피드백 제어 로직 포함한다.
실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 센싱 동작 동안 상기 선택 워드 라인을 전기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 워드 라인에 보상되는 것을 선택적으로 차단할 수 있다.
다른 실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 상기 선택 워드 라인에 전달되는 전압을 단락시키기 위한 트랜지스터, 상기 트랜지스터에 연결되며, 상기 선택 워드 라인을 전기적 부유 상태로 유지하기 위한 커패시터, 그리고 상기 트랜지스터에 연결되며, 상기 트랜지스터를 제어하기 위한 스위치 로직을 포함할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 센싱 동작 동안 상기 선택 비트 라인을 선택하는 트랜지스터의 게이트를 전기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 비트 라인에 보상되는 것을 선택적으로 차단할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 상기 선택 비트 라인을 선택하는 트랜지스터의 게이트에 전달되는 전압을 단락시키기 위한 트랜지스터, 상기 트랜지스터에 연결되며, 상기 선택 비트 라인을 선택하는 트랜지스터의 게이트를 전기적 부유 상태로 유지하기 위한 커패시터 그리고 상기 트랜지스터에 연결되며, 상기 트랜지스터를 제어하기 위한 스위치 로직을 포함할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 상기 공통 소스 라인의 전압을 디지털 값으로 변환하고, 센싱 동작 동안 변환된 전압을 선택적으로 반영하여 전압 발생기에 전압 발생 제어 코드를 제공할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 피드백 제어 로직은 상기 공통 소스 라인의 전압을 디지털 값으로 변환하기 위한 아날로그 디지털 변환기 그리고 상기 변환된 전압을 선택적으로 반영하여 상기 전압 발생기에 전압 발생 제어 코드를 제공하는 로직 변환기를 포함할 수 있다.
본 발명의 다른 일면은, 플래시 메모리 장치의 읽기 방법에 관한 것으로, 선택 메모리 셀에 연결된 비트 라인을 프리차지 하는 단계, 상기 비트 라인의 프리차지 된 전압이 센싱되기 전에 공통 소스 라인의 전압을 검출하는 단계, 상기 검출된 공통 소스 라인 전압에 의해 일정한 전압으로 보상되도록 상기 선택 메모리 셀의 선택 워드 라인과 선택 비트 라인 중 어느 하나의 전압을 제어하는 단계 그리고 상기 선택 비트 라인의 프리차지 된 전압을 센싱하는 단계를 포함할 수 있다.
실시 예로써, 상기 공통 소스 라인의 전압을 검출하는 단계는 상기 선택 비트 라인의 프리차지 된 전압을 센싱하는 단계 이전에 완료될 수 있다.
다른 실시 예로써, 상기 선택 메모리 셀은 목표 문턱 전압으로 프로그램 되어지는 메모리 셀인 것을 특징으로 할 수 있다.
또 다른 실시 예로써, 상기 선택 메모리 셀의 선택 워드 라인에는 프로그램 검증 전압이 인가될 수 있다.
또 다른 실시 예로써, 상기 선택 메모리 셀의 선택 워드 라인이 상기 검출된 공통 소스 라인 전압에 의해 일정한 전압으로 보상되도록 상기 선택 워드 라인 전압을 제어한 후에 상기 선택 워드 라인이 전기적 부유 상태로 변환될 수 있다.
또 다른 실시 예로써, 상기 선택 메모리 셀의 선택 비트 라인은 트랜지스터 를 통하여 프리차지되되, 상기 트랜지스터의 게이트 전압에는 상기 검출된 공통 소스 라인의 전압이 보상될 수 있다.
또 다른 실시 예로써, 상기 검출된 공통 소스 라인의 전압이 상기 트랜지스터의 게이트 전압에 보상된 후에 상기 트랜지스터의 게이트는 전기적 부유 상태로 변환될 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 전압이 보상된 상기 선택 워드 라인과 상기 선택 비트 라인 중 어느 하나의 전압은 상기 공통 소스 라인의 전압 변동에 관계없이 센싱 동작 동안 일정하게 유지될 수 있다.
본 발명의 또 다른 일면은, 플래시 메모리 장치 그리고 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것으로, 상기 플래시 메모리 장치는 센싱 동작 동안 선택 워드 라인과 선택 비트 라인 중 어느 하나가 공통 소스 라인으로부터 검출된 노이즈 전압에 의해 일정한 전압으로 보상되도록 구성될 수 있다.
실시 예로써, 상기 플래시 메모리 장치는 상기 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀들 그리고 상기 복수의 메모리 셀들에 연결된 상기 워드 라인들을 포함하되, 센싱 동작 동안 상기 선택 워드 라인을 전기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 워드 라인에 보상되는 것을 선택적으로 차단할 수 있다.
다른 실시 예로써, 상기 플래시 메모리 장치는 상기 비트 라인과 상기 공통 소스 라인 사이에 연결된 복수의 메모리 셀들 그리고 상기 복수의 메모리 셀들에 연결된 상기 워드 라인들을 포함하되, 센싱 동작 동안 상기 선택 비트 라인을 선택하는 트랜지스터의 게이트를 전기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 비트 라인에 보상되는 것을 선택적으로 차단할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 전압이 보상된 상기 선택 워드 라인과 상기 선택 비트 라인 중 어느 하나의 전압은 상기 공통 소스 라인의 전압 변동에 관계없이 센싱 동작 동안 일정하게 유지될 수 있다.
또 다른 실시 예로써, 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 솔리드 스테이드 드라이브(SSD)로 구현될 수 있다.
본 발명에 따른 플래시 메모리 장치는 공통 소스 라인의 노이즈 전압으로 인해 플래시 메모리 셀의 문턱 전압 분포가 넓어지는 것을 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 제어 로직 및 전압 발생기(140), 공통 소스 라인 드라이버(150), 공통 소스 라인 피드백 회로(160) 그리고 공통 소스 라인 피드백 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(memory blocks)을 포함한다. 도 1에는 하나의 메모리 블럭이 도시되어 있다. 각각의 메모리 블럭은 복수의 페이지들(pages)로 구성된다. 각각의 페이지는 복수의 메모리 셀들(memory cells)로 구성된다. 각각의 메모리 셀은 싱글 비트 데이터(single bit data)를 저장할 수 있 고, 멀티 비트 데이터(multi bit data)를 저장할 수도 있다. 플래시 메모리 장치는 구조적인 특징으로 인해 메모리 블럭 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
한편, 각각의 메모리 블럭은 복수의 셀 스트링들(cell strings)로 구성된다. 각각의 셀 스트링은 비트 라인(bit line: BL)과 공통 소스 라인(common source line: CSL) 사이에 연결되어 있는 복수의 메모리 셀들을 포함한다. 도 1을 참조하면, 각각의 셀 스트링은 스트링 선택 라인(string select line: SSL)에 연결되는 스트링 선택 트랜지스터(string select transistor: SST), 복수의 워드 라인들(word lines: WL0~WL31)에 연결되는 복수의 메모리 셀들 그리고 접지 선택 라인(ground select line: GSL)에 연결되는 접지 선택 트랜지스터(ground select transistor: GST)를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLi)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
일반적으로 플래시 메모리 장치(100)는 읽기 동작 시에, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 전원 전압(VCC)이 인가되고, 선택 워드 라인(예를 들면, WL0)에는 선택 읽기 전압(VRD)이 인가되며, 비선택 워드 라인(예를 들면, WL1~WL31)에는 비선택 읽기 전압(VPASS)이 인가된다. 여기에서, 비선택 읽기 전압(VPASS)은 비선택 워드 라인(WL1~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
데이터 입출력 회로(120)는 복수의 비트 라인(BL0~BLi)을 통해 메모리 셀 어 레이(110)와 연결된다. 데이터 입출력 회로(120)는 데이터 입출력 라인(도시하지 않음)을 통해 데이터(data)를 출력하고 입력받는다. 데이터 입출력 회로(120)는 복수의 메모리 셀들 중 선택 메모리 셀에 저장된 데이터를 비트 라인을 통해 읽어낸다. 읽혀진 데이터는 데이터 입출력 라인을 통해 플래시 메모리 장치의 외부로 출력된다. 또한 데이터 입출력 회로(120)는 복수의 메모리 셀들 중 선택 메모리 셀에 프로그램될 데이터를 임시로 저장한다. 데이터 입출력 회로(120)에 저장된 데이터는 프로그램 동작 시에 해당 메모리 셀에 프로그램된다.
프로그램 동작은 선택 메모리 셀에 데이터를 프로그램하는 동작 및 프로그램된 상태를 검증하는 프로그램 검증 동작을 포함한다. 또한 프로그램 상태를 검증하는 프로그램 검증 동작은 선택 메모리 셀의 데이터를 읽어내는 읽기 동작과 동일할 수 있다.
행 디코더(row decoder, 130)는 복수의 워드 라인들(WL0~WL31)을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블럭 또는 페이지를 선택한다. 여기에서, 메모리 블럭을 선택하기 위한 어드레스를 블럭 어드레스(block address), 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다.
제어 로직 및 전압 발생기(140)는 제어 로직과 전압 발생기를 포함한다. 제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터 입출력 회로(120), 행 디코더(130), 공통 소스 라인 드라이버(150), 공통 소스 라인 피드백 회로(160) 그리고 공통 소스 라인 피드백 제어 로직(170)을 제어한다. 여기에서, 제어 신호(CTRL)는 메모리 컨트롤러(도 12 참조, 853) 또는 메모리 인터페이스(도 13 참조, 959)로부터 제공된다. 한편, 전압 발생기(140)는 읽기, 쓰기, 소거 동작 시에 워드 라인 또는 비트 라인으로 제공될 바이어스 전압(bias voltage)을 발생한다. 읽기 동작 시에, 제어 로직 및 전압 발생기(140)는 선택 워드 라인으로 제공되는 선택 읽기 전압(VRD)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(VPASS)을 발생한다. 일반적으로, 비선택 읽기 전압(VPASS)은 선택 읽기 전압(VRD)보다 높은 전압을 갖는다. 또한, 프로그램 검증 동작 시에, 제어 로직 및 전압 발생기(140)는 선택 워드 라인으로 제공되는 프로그램 검증 전압(VVRF)을 발생한다.
공통 소스 라인 드라이버(150)는 공통 소스 라인(CSL)에 연결되어 있다. 공통 소스 라인 드라이버(150)는 공핍형 MOS 트랜지스터(도 2 참조, 153)와 NMOS 트랜지스터(도 2 참조, 157)를 포함한다. 공통 소스 라인 드라이버(150)의 트랜지스터들은 공통 소스 라인(CSL)과 접지 단자 사이에 직렬로 연결되어 있다. 공핍형 MOS 트랜지스터의 게이트에는 전원 전압(VCC)이 인가되고, NMOS 트랜지스터의 게이트에는 제어 신호(VR)가 인가된다. 제어 신호(VR)는 읽기 동작 시에 활성화되고 나머지 동작들에서는 비활성화된다. 여기서, 읽기 동작은 일반적인 읽기 동작뿐만 아니라, 프로그램 검증 동작을 포함한다. 공핍형 MOS 트랜지스터는 공통 소스 라인(CSL)에 고전압이 전달될 때 NMOS 트랜지스터가 파괴되는 것을 방지할 수 있다.
공통 소스 라인 피드백 회로(160)는 공통 소스 라인(CSL)에 연결된다. 공통 소스 라인 피드백 회로(160)는 프로그램 검증 동작 시에 공통 소스 라인(CSL)의 노이즈 전압(이하, 공통 소스 라인 전압(VCSL)이라 함)을 추적하고, 선택 워드 라인 또는 비트 라인에 보상한다. 선택 워드 라인 또는 비트 라인에 공급되는 전압은 메모리 장치의 접지를 기준으로 발생된다. 그러나, 메모리 셀은 공통 소스 라인(CSL)을 기준으로 동작한다. 공통 소스 라인 피드백 회로(160)는 두 기준 전압의 차를 줄이기 위하여 선택 워드 라인 또는 비트 라인에 공통 소스 라인 전압(VCSL)을 보상한다.
한편, 공통 소스 라인 피드백 회로(160)는 제어 로직(140)에 의해서 공통 소스 라인(CSL)의 전압을 보상하는 동작이 제어된다. 즉, 공통 소스 라인 피드백 회로(160)는 제어 로직(140)의 제어에 따라 공통 소스 라인 전압(VCSL)에 상응하는 전압을 발생시키거나, 발생시키지 않을 수 있다.
공통 소스 라인 피드백 제어 로직(170)은 제어 로직 및 전압 발생기(140)에 연결된다. 본 발명의 실시 예에 따르면, 공통 소스 라인 피드백 제어 로직(170)은 프로그램 검증 동작 시에 공통 소스 라인 전압(VCSL)이 보상된 전압이 선택 워드 라인에 제공되는 것을 제어한다. 예를 들면, 공통 소스 라인 피드백 제어 로직(170)은 공통 소스 라인 전압(VCSL)이 보상된 전압이 선택 워드 라인에 제공될 때, 제공되는 전압을 차단할 수 있다. 이에 따라 선택 워드 라인이 플로팅(floating) 상태로 되어, 선택 워드 라인에는 공통 소스 라인 전압(VCSL)이 선택적으로 일정하게 보 상될 수 있다.
도 2a는 도 1에 도시된 메모리 셀 어레이의 셀 스트링을 예시적으로 보여주기 위한 회로도이다.
도 2a를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들로 구성되고, 각각의 메모리 블럭은 복수의 셀 스트링들(cell strings)로 구성된다. 각각의 셀 스트링은 비트 라인(bit line: BL)과 공통 소스 라인(common source line: CSL) 사이에 연결되어 있는 복수의 메모리 셀들을 포함한다. 각각의 셀 스트링은 스트링 선택 라인(string select line: SSL)에 연결되는 스트링 선택 트랜지스터(string select transistor: SST), 복수의 워드 라인들(word lines: WL0~WL31)에 연결되는 복수의 메모리 셀들 그리고 접지 선택 라인(ground select line: GSL)에 연결되는 접지 선택 트랜지스터(ground select transistor: GST)를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLi)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 2a에서는 예시적으로, 비트 라인(BLi; i=0, 1, 2, 3)과 공통 소스 라인(CSL) 사이에 네 개의 셀 스트링이 연결되어 있는 것을 보여준다. 공통 소스 라인 전압(VCSL)은 셀 스트링에 흐르는 전류량에 따라 달라진다. 그리고 프로그램 검증 동작 시에, 셀 스트링에 흐르는 전류량은 온 셀(on cell)의 수에 따라 달라진다. 또한, RP0, RP1, RP2, RP3는 공통 소스 라인(CSL)에 존재하는 기생 저항 또는 기생 커패시턴스(이하, 기생 저항 등이라 함)를 나타낸다.
온 셀의 수에 따른 공통 소스 라인 전압(VCSL)의 변화를 살펴보기 위해, 다음과 같은 두 가지 가정을 한다. 첫째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀들(M0~M3)은 각각 E, P1, P2, P3 상태로 프로그램된다고 가정한다. 여기에서, E 상태는 소거 상태를 의미하고, P1, P2, P3 상태는 프로그램 상태를 의미한다. P1, P2, P3 상태는 차례대로 높은 문턱 전압을 갖는다. 즉, P3 상태가 가장 높은 문턱 전압을 갖는다. 둘째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀이 온 셀일 때, 각각의 셀 스트링을 통해 흐르는 전류는 i0, i1, i2, i3이라고 가정한다.
이러한 가정에 따르면, 온 셀의 수에 따라 공통 소스 라인 전압(VCSL)은 달라진다. 예를 들어, 비트 라인(BL0)의 선택 워드 라인(WL0)에 연결된 메모리 셀(M0)만 온 셀(on cell)이고, 비트 라인(BL1~BL3)의 선택 워드 라인(WL0)에 연결된 나머지 메모리 셀들(M1~M3)이 오프 셀(off cell)이면, 공통 소스 라인 전압(VCSL)은 i0×RP0가 된다. 또 다른 예로써, 비트 라인들(BL0, BL1)의 선택 워드 라인(WL0)에 연결된 메모리 셀들(M0, M1)이 온 셀이고, 비트 라인들(BL2, BL3)의 선택 워드 라인(WL0)에 연결된 메모리 셀들(M2, M3)이 오프 셀이면, 공통 소스 라인 전압(VCSL)은 (i0×RP0)＋(i1×RP1)가 된다. 마찬가지로, 비트 라인들(BL0~BL3)의 선택 워드 라인(WL0)에 연결된 메모리 셀들(M0~M3)이 모두 온 셀이면, 공통 소스 라인 전압(VCSL)은 (i0×RP0)＋(i1×RP1)＋(i2×RP2)＋(i3×RP3)가 된다. 이는 프로그램 검증 동작 시에, 온 셀의 수가 달라지면 공통 소스 라인 전압(VCSL)도 달라질 수 있음을 의미한다.
도 2b는 도 1에 도시된 메모리 셀의 문턱 전압의 오류를 보여주기 위한 다이어그램이다.
도 2b를 참조하면, 메모리 셀은 공통 소스 라인(CSL)에 전류가 흐를 때, 기생 저항 등으로 인해 공통 소스 라인(CSL)에서 전압 변화가 발생할 수 있다. 공통 소스 라인의 전압 변화에 따라 공통 소스 라인(CSL)은 소정의 공통 소스 라인 전압(VCSL)을 가질 수 있다.
전압 발생기(도 1의 140)로부터 메모리 셀의 제어 게이트(G)에 공급되는 전압(VCTRL)은 플래시 메모리 장치의 접지(GND)를 기준으로 발생된다. 그러나, 메모리 셀의 프로그램 검증 동작 시에 형성되는 채널(channel)은 메모리 셀의 제어 게이트(G)와 소스(S)간 전압차(VGS)에 따라 제어된다. 따라서 메모리 셀의 제어 게이트(G)에 실제 공급된 전압(VCTRL)과 메모리 셀의 채널 형성에 영향을 미치는 전압(VGS)간에 전압차(VCSL)가 존재한다.
이러한 공통 소스 라인 전압(VCSL)은 메모리 셀의 프로그램 검증 동작 시에 데이터 입출력 회로(도 1의 120)의 감지 오류를 발생시킬 수 있다. 이 공통 소스 라인 전압(VCSL)이 메모리 셀의 데이터 상태에 의존하기 때문에, 공통 소스 라인 전 압(VCSL)은 전압이 일정하지 않고, 잦은 변화가 일어나며, 쉽게 제거될 수 없다.
도 3은 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주기 위한 다이어그램이다.
도 3을 참조하면, 메모리 셀은 두 비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)로 구성된다. 즉, 메모리 셀은 문턱 전압에 따라 소거 상태(E)와 복수의 프로그램 상태들(P1, P2, P3) 중 하나를 갖는다. 멀티 레벨 셀(MLC)을 갖는 플래시 메모리 장치에서, 각 상태의 문턱 전압 분포의 폭을 좁혀서 각 상태들 간의 분포 마진을 확보하는 것이 중요하다.
읽기 동작 시에 선택 워드 라인(WL0)으로 선택 읽기 전압(VRD1, VRD2, VRD3)이 제공되고, 비선택 워드 라인(WL1~WL31)으로 비선택 읽기 전압(VPASS)이 제공된다. 제 1 선택 읽기 전압(VRD1)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압을 갖고, 제 2 선택 읽기 전압(VRD2)은 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2) 사이의 전압을 갖고, 제 3 선택 읽기 전압(VRD3)은 제 2 프로그램 상태(P2)와 제 3 프로그램 상태(P3) 사이의 전압을 갖는다.
제 1 선택 읽기 전압(VRD1)을 인가할 때, 소거 상태(E)를 갖는 메모리 셀은 온 셀이 되고 제 1 내지 제 3 프로그램 상태(P1, P2, P3)를 갖는 메모리 셀은 오프 셀이 된다. 제 2 선택 읽기 전압(VRD2)을 인가할 때, 소거 상태(E) 및 제 1 프로그램 상태(P1)를 갖는 메모리 셀은 온 셀이 되고 제 2 및 제 3 프로그램 상태(P2, P3)를 갖는 메모리 셀은 오프 셀이 된다. 제 3 선택 읽기 전압(VRD3)을 인가할 때, 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)를 갖는 메모리 셀은 온 셀이 되고 제 3 프로그램 상태(P3)를 갖는 메모리 셀은 오프 셀이 된다.
메모리 셀의 각 상태들 간 분포 마진을 확보하기 위하여 증가하는 스텝 펄스 프로그램(Incremental Step Pulse Program: ISPP, 이하 ISPP라 함) 방식을 이용하여 프로그램 동작을 수행한다. ISPP 방식은 메모리 셀의 프로그램을 수행할 때 한 펄스의 프로그램 전압을 인가한 후 메모리 셀이 프로그램되었는지를 확인하기 위하여 프로그램 검증(program verify) 동작을 수행한다. 프로그램 검증 동작은 선택된 비트 라인을 소정의 전압으로 프리차지(precharge)시킨 후 비트 라인에 프리차지된 전하들이 얼마나 방전되었는지 여부를 감지함으로써 선택된 메모리 셀의 프로그램 여부를 검증하게 된다.
프로그램 검증 동작이 수행된 후 프로그램되지 않은 셀로 판별되면, 소정의 스텝 전압만큼 증가한 프로그램 전압을 다시 인가하고, 프로그램 검증 동작을 수행한다. 메모리 셀이 원하는 레벨로 프로그램될 때까지 프로그램 전압을 인가하고 검증하는 동작을 반복한다. 프로그램 검증 결과 프로그램된 셀로 판별될 경우에는 반복되는 프로그램 펄스의 영향을 받지 않도록 메모리 셀의 채널(channel) 전압을 높게하여 프로그램 금지(inhibit)시킨다.
한편, 프로그램 검증 동작 시에 선택 워드 라인으로 프로그램 검증 전압(VVRF1, VVRF2, VVRF3)이 제공된다. 제 1 프로그램 검증 전압(VVRF1)은 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 검증 전압이고, 제 2 프로그램 검증 전압(VVRF2)은 제 2 프로그램 상태(P2)로 프로그램하기 위한 검증 전압이고, 제 3 프로그램 검증 전압(VVRF3)은 제 3 프로그램 상태(P3)로 프로그램하기 위한 검증 전압이다.
도 4는 선택 워드 라인에 프로그램 검증 전압이 인가될 때 온 셀의 수를 보여주기 위한 다이어그램이다. 도 4에서는 선택 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 프로그램 검증 동작 시에 온 셀의 분포를 보여주고 있으나, 제 2 및 제 3 프로그램 상태들(P2, P3)에서도 온 셀의 분포는 동일하게 나타난다.
도 4를 참조하면, 제 1 프로그램 검증 전압(VVRF1)이 인가되면 온 셀로 되는 경우는 빗금 친 부분이다. 즉, 소거 상태(E)에 있는 메모리 셀과, 제 1 프로그램 상태(P1)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(VVRF1)을 넘지 못한 메모리 셀(P1')이 온 셀로 될 수 있다.
도 2a에서 설명한 바와 같이, 공통 소스 라인(CSL)은 일반적으로 메탈 라인(metal line)을 통해 접지 단자에 연결된다. 메탈 라인에는 저항 성분이 존재하기 때문에, 공통 소스 라인(CSL)에 전류가 흐르면 공통 소스 라인 전압(VCSL)의 변화가 발생한다. 여기에서, 공통 소스 라인 전압(VCSL)은 온 셀로 인한 셀 전류에 비례한다. 예를 들면, 선택 워드 라인에 연결된 메모리 셀들의 온 셀의 수가 많아져 서 공통 소스 라인(CSL)에 흐르는 전류량이 증가하면, 공통 소스 라인 전압(VCSL)이 증가할 수 있다. 이러한 공통 소스 라인 전압(VCSL)의 변화는 공통 소스 라인(CSL)에 존재하는 노이즈 전압이 된다.
도 5는 공통 소스 라인 전압에 존재하는 노이즈 전압의 영향을 받는 메모리 셀의 문턱 전압 분포를 보여주기 위한 다이어그램이다. 도 5에서는 제 1 프로그램 상태(P1)만을 보여주고 있으나, 제 2 및 제 3 프로그램 상태들(P2, P3)에서도 문턱 전압 분포의 변화는 동일하게 나타난다.
도 5를 참조하면, 전술한 바와 같이, 프로그램 검증 동작 시에 온 셀의 수가 많아지면 공통 소스 라인(CSL)에 흐르는 전류량이 증가할 수 있다. 공통 소스 라인(CSL)에 흐르는 전류량이 증가하면, 기생 저항 등의 영향으로 인해 공통 소스 라인 전압(VCSL)이 높아질 수 있다. 공통 소스 라인 전압(VCSL)이 높아지면, 데이터 입출력 회로(도 1의 120)가 감지하는 전류량이 감소할 수 있다. 데이터 입출력 회로(도 1의 120)가 감지(sensing)하는 전류량이 감소하면, 메모리 셀의 문턱 전압 분포가 제 1 프로그램 상태(P1)에 도달한 것으로 간주 되어 프로그램 동작이 완료될 수 있다. 이 경우, 도 5의 점선 안의 빗금친 부분과 같이 메모리 셀의 문턱 전압 분포가 넓어질 수 있다.
도 6은 도 1에 도시된 공통 소스 라인 피드백 제어 로직을 예시적으로 보여주는 블럭도이다.
도 6을 참조하면, 공통 소스 라인 피드백 제어 로직(170)은 스위치 로 직(173), 트랜지스터(T175) 그리고 커패시터(C177)를 포함한다.
스위치 로직(173)은 트랜지스터(T175)의 제어 게이트(G)에 연결된다. 스위치 로직(173)은 제어 로직 및 전압 발생기(도 1의 140)로부터 전압(VPP)및 제어 신호(En)를 입력받는다. 여기에서 전압(VPP)은 트랜지스터(T175)의 게이트(G)에 인가될 때 트랜지스터(T175)를 턴 온 시키기에 충분한 전압이다. 또한, 스위치 로직(173)은 제어 로직(도 1의 140)의 제어 신호에 따라 트랜지스터(T175)를 온 또는 오프 시키기 위한 신호를 트랜지스터(T175)의 제어 게이트(G)에 제공한다.
제어 로직(도 1의 140)의 제어 신호(En)가 스위치 로직(173)에 인가되지 dkg으면 스위치 로직(173)은 트랜지스터(T175)를 오프시키게 되고, 이 때 노드 A와 노드 B는 단락되게 된다. 따라서 노드 B는 커패시터(C177)을 통해 전기적 부유 상태인 플로팅(floating)상태가 된다.
도 7은 본 발명의 실시 예에 따른 프로그램 검증 동작 시의 검증 전압을 보여주는 타이밍도이다.
도 6 및 도 7을 참조하면, 프로그램 검증 동작은 프리차지(precharge) 단계, 디벨롭(develop) 단계, 검증(sensing) 단계를 포함한다. 이 외에도 디스차지(discharge) 단계 등을 더 포함할 수 있지만, 설명의 간결화를 위해 생략된다.
프리차지 단계는 선택 비트 라인을 소정의 전압으로 프리차지시키는 단계이고, 디벨롭 단계는 선택 워드 라인에 인가되는 프로그램 검증 전압(VVRF)에 의해 메모리 셀이 온 셀 또는 오프 셀로 구별되는 단계이다. 검증 단계는 디벨롭 단계에서 온 셀 또는 오프 셀에 따라 프리차지된 전하들이 얼마나 방전되는지를 감지하는 단계이다. 즉, 선택 메모리 셀이 프로그램 되었는지, 프로그램 되지 않았는지를 검증하는 단계이다. 여기에서 프리차지된 비트 라인을 감지하는 동작은 시간이 매우 짧고, 작은 노이즈 전압에도 민감하기 때문에 선택 워드 라인 또는 비트 라인에 안정된 전압이 제공되어야한다.
프리차지 단계에서는 선택 워드 라인에 프로그램 검증 전압(VVRF)이 인가되지 않고, 비선택 워드 라인에 비선택 읽기 전압(VPASS)이 인가되지 않기 때문에 메모리 셀의 온 셀 전류에 의한 공통 소스 라인 전압(VCSL)이 발생하지 않는다. 따라서 공통 소스 라인 피드백 회로(도 1의 160)에 의한 공통 소스 라인 보상 전압(VFC)도 발생되지 않는다.
디벨롭 단계에서는 선택 워드 라인에 프로그램 검증 전압(VVRF)이 인가되고, 비선택 워드 라인에 비선택 읽기 전압(VPASS)이 인가된다. 메모리 셀이 프로그램 검증 전압(VVRF) 또는 비선택 읽기 전압(VPASS)에 의하여 온 셀이 되는 경우 선택 비트 라인에 프리차지된 전하가 공통 소스 라인(CSL)으로 방전되게 되고, 이 때 공통 소스 라인(CSL)을 통해 온 셀 전류가 흐르게 된다. 따라서 온 셀 전류에 의해 공통 소스 라인 전압(VCSL)이 발생하게 된다.
한편, 디벨롭 단계에서, 메모리 셀의 프로그램 상태가 프로그램 검증 전 압(VVRF)의 경계에 있는 경우, 메모리 셀의 상태는 온 셀이 오프 셀로 또는 오프 셀이 온 셀로 변동되어 움직일 수 있기 때문에 공통 소스 라인 전압(VCSL) 역시 변화가 있을 수 있다. 도 7에서는 예시적으로, 첫 번째 공통 소스 라인 전압(VN)과 두 번째 공통 소스 라인 전압(VN +1)이 발생된 것을 보여준다.
도 7에서는 두 가지의 공통 소스 라인 전압들(VN, VN +1)이 발생된 것으로 도시되었지만, 메모리 셀의 상태에 따라 여러 공통 소스 라인 전압이 발생할 수 있다. 또한 도 7에서는 설명의 간결화를 위하여 공통 소스 라인 전압(VCSL)의 크기가 일정한 값으로 도시되었으나, 공통 소스 라인 전압(VCSL)은 메모리 셀의 데이터 상태에 의존하기 때문에 랜덤한 전압 크기와 주기로 발생할 수 있다.
공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 발생되면, 공통 소스 라인 피드백 회로(도 1의 160)는 공통 소스 라인 전압(VCSL)을 추적하여 동일한 크기의 보상 전압(VFC)을 발생한다. 발생된 전압(VFC)은 전압 발생기(도 1의 140)에서 선택 워드 라인에 제공되는 프로그램 검증 전압(VVRF)에 보상된다. 따라서 선택 워드 라인에는 공통 소스 라인의 노이즈 전압(VCSL)이 보상된 프로그램 검증 전압이 제공된다.
이 때, 제어 로직(도 1의 140)으로부터 공통 소스 라인 피드백 제어 로 직(170)에 인가되었던 제어 신호(En)가 인가되지 않으면, 스위치 로직(173)은 트랜지스터(T175)를 턴 오프(turn off)하게된다. 트랜지스터(T175)가 턴 오프 되면 전압 발생기(도 1의 140)에서 선택 워드 라인으로 전달되는 전압을 차단하게 되고, 선택 워드 라인은 전기적 부유 상태인 플로팅(floating) 상태로 유지된다. 플로팅된 선택 워드 라인은 커패시터(C177)를 통해서 일정한 전압으로 유지될 수 있다. 즉, 선택 워드 라인에는 공통 소스 라인의 전압(VCSL)이 보상된 프로그램 검증 전압(VVRF+VN)이 프로그램 검증 동작이 완료될 때까지 유지된다.
본 발명의 실시 예에 따르면, 프로그램 검증 동작 시에 공통 소스 라인 전압(VCSL)을 선택적으로 보상할 수 있다. 즉, 메모리 셀의 상태에 따라 유동적으로 변하는 공통 소스 라인 전압(VCSL)을 선택적으로 보상하여, 선택 워드 라인에 일정하게 제공함으로써 안정된 프로그램 검증 동작을 실행할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 8을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 제어 로직 및 전압 발생기(140), 공통 소스 라인 드라이버(150), 공통 소스 라인 피드백 회로(160) 그리고 공통 소스 라인 피드백 제어 로직(180)을 포함한다. 공통 소스 라인 피드백 제어 로직(180)을 제외한 구성 요소들은 도 1에서 전술한 바와 동일하기 때문에 생략하기로 한다.
공통 소스 라인 피드백 제어 로직(180)은 데이터 입출력 회로(120)에 연결된 다. 본 발명의 다른 실시 예에 따르면, 공통 소스 라인 피드백 제어 로직(180)은 프로그램 검증 동작 시에 공통 소스 라인 전압(VCSL)이 보상된 전압이 선택 비트 라인에 제공되는 것을 제어한다. 예를 들면, 공통 소스 라인 피드백 제어 로직(180)은 공통 소스 라인 전압(VCSL)이 보상된 전압이 선택 비트 라인에 제공될 때, 제공되는 전압을 차단할 수 있다. 이에 따라 선택 비트 라인에는 유동적으로 변하는 공통 소스 라인 전압(VCSL)이 일정하게 보상될 수 있다.
도 9는 도 8에 도시된 공통 소스 라인 피드백 제어 로직과 데이터 입출력 회로의 연결을 개략적으로 보여주는 블럭도이다.
도 9를 참조하면, 공통 소스 라인 피드백 제어 로직(180)은 데이터 입출력 회로의 비트 라인 선택 트랜지스터(T125)와 연결된다. 공통 소스 라인 피드백 제어 로직(180)은 스위치 로직(183), 트랜지스터(T185) 그리고 커패시터(C187)를 포함한다. 공통 소스 라인 피드백 제어 로직(180)의 구성 및 동작은 도 6에서 전술한 바와 동일하기 때문에 생략하기로 한다.
데이터 입출력 회로(120)는 메인 래치 회로(121), 데이터 래치 회로들(122, 123), 프리차지 회로(124) 그리고 비트 라인 선택 트랜지스터(T125)를 포함한다. 메인 래치 회로(121)는 비트 라인 선택 트랜지스터(T125)를 통해서 비트 라인(BLi)에 연결되며, 프로그램 검증 동작 시에 프로그램 검증 결과를 임시 저장하거나, 읽기 동작 시에 메모리 셀의 데이터를 저장하고 데이터 입출력 라인(도시하지 않음)을 통해 데이터(data)를 출력한다.
데이터 래치 회로들(122, 123)은 메인 래치 회로(121)에 연결되며, 데이터 래치 회로들(122, 123)의 수는 메모리 셀에 저장되는 데이터 비트 수에 따라 달라진다. 예를 들면, 하나의 메모리 셀에 2비트 데이터를 저장하는 경우에는, 도 9에서 도시된 바와 같이 LSB 래치 회로(123), MSB 래치 회로(122)를 포함할 수 있다. LSB 래치 회로(123)는 LSB 데이터를 저장하기 위한 회로이며, MSB 래치 회로(122)는 MSB 데이터를 저장하기 위한 회로이다. LSB 래치 회로(123) 및 MSB 래치 회로(122)는 프로그램 검증 동작 시에 각각 LSB 데이터 및 MSB 데이터를 유지할 수 있다.
프리차지 회로(124)는 메인 래치 회로(121)에 연결된다. 프리차지 회로(124)는 프로그램 검증 동작 및 읽기 동작 시에 선택된 비트 라인을 소정의 전압으로 프리차지 한다. 프리차지 회로(124)는 제어 로직(도 8의 140)의 제어에 따라 프리차지 전압을 비트 라인에 제공하는 트랜지스터로 구현될 수 있다. 비트 라인 선택 트랜지스터(T125)는 메인 래치 회로(121)에 연결된다. 비트 라인 선택 트랜지스터(T125)는 제어 로직(도 8의 140)의 제어에 따라 비트 라인을 메인 래치 회로(121)와 연결시킬 수 있다.
프로그램 동작 시에 제어 로직(도 8의 140)이 비트 라인 선택 트랜지스터(T125)를 제어하는 제어 신호 즉, 비트 라인 선택 트랜지스터(T125)의 게이트(G)에 제공되는 전압은 공통 소스 라인 전압(VCSL)이 보상된 전압일 것이다. 비트 라인 선택 트랜지스터(T125)의 게이트에 공통 소스 라인 전압(VCSL)이 보상되면, 비트 라 인 선택 트랜지스터(T125)의 채널 형성에 공통 소스 라인 전압(VCSL)이 영향을 주게된다. 따라서 비트 라인(BLi)에는 공통 소스 라인 전압(VCSL)이 보상된 전압이 비트 라인에 프리차지될 수 있다.
본 발명의 실시 예에 따르면, 비트 라인 선택 트랜지스터(T125)의 게이트(G)에 제공되는 전압은 공통 소스 라인 피드백 제어 로직(180)을 통해서 제공된다. 따라서, 공통 소스 라인 피드백 제어 로직(180)의 제어에 따라 공통 소스 라인 전압(VCSL)이 보상된 전압이 전달되거나 차단될 수 있다. 즉, 공통 소스 라인 피드백 제어 로직(180)의 제어에 따라 메모리 셀의 상태에 따라 유동적으로 변하는 공통 소스 라인 전압(VCSL)을 선택적으로 보상하여, 선택 비트 라인에 일정하게 제공함으로써 안정된 프로그램 검증 동작을 실행할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 10을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 제어 로직 및 전압 발생기(140), 공통 소스 라인 드라이버(150), 공통 소스 라인 피드백 회로(160) 그리고 공통 소스 라인 피드백 제어 로직(190)을 포함한다. 공통 소스 라인 피드백 제어 로직(190)을 제외한 구성 요소들은 도 1에서 전술한 바와 동일하기 때문에 생략하기로 한다.
본 발명의 실시 예에 따르면, 공통 소스 라인 피드백 제어 로직(190)은 제어 로직 및 전압 발생기(140)에 연결된다. 공통 소스 라인 피드백 제어 로직(190)은 프로그램 검증 동작 시에 공통 소스 라인 전압(VCSL)이 보상된 전압이 선택 워드 라인 또는 비트 라인에 제공되는 것을 제어한다. 예를 들면, 공통 소스 라인 피드백 제어 로직(190)은 공통 소스 라인 피드백 회로(160)가 보상하는 공통 소스 라인의 전압(VCSL)을 디지털 값으로 변환하고, 변환된 값을 반영하여 전압 발생기(140)를 제어하는 제어 코드를 발생시킨다. 이에 따라 공통 소스 라인 피드백 제어 로직(190)은 공통 소스 라인 전압(VCSL)이 보상된 전압이 발생되도록 전압 발생기(140)를 제어할 수 있고, 결국 공통 소스 라인 전압(VCSL)이 보상되는 것을 제어할 수 있다.
도 11은 도 10에 도시된 공통 소스 라인 피드백 제어 로직을 예시적으로 보여주는 블럭도이다.
도 11을 참조하면, 공통 소스 라인 피드백 제어 로직(190)은 아날로그 디지털 변환기(191) 그리고 로직 변환기(193)를 포함한다.
아날로그 디지털 변환기(191)는 공통 소스 라인 피드백 회로(도 10의 160)와 연결된다. 아날로그 디지털 변환기(191)는 제어 로직(140)으로부터 제어 신호(En)를 입력받고, 공통 소스 라인 피드백 회로(도 10의 160)로부터 공통 소스 라인 전압(VCSL)을 입력받는다. 아날로그 디지털 변환기(191)는 입력받은 공통 소스 라인 전압(VCSL)을 디지털 값으로 변환하여 로직 변환기(193)에 제공한다.
로직 변환기(193)는 제어 로직 및 전압 발생기(140)와 연결된다. 로직 변환 기(193)는 제어 로직(140)으로부터 셋 코드(set code)를 입력받고, 아날로그 디지털 변환기(191)로부터 공통 소스 라인 전압(VCSL)을 디지털 값으로 입력받는다. 여기에서 제어 로직(140)으로부터 입력되는 셋 코드는 제어 로직이 전압 발생기(140)를 제어하는 제어 코드로, 전압 발생기(140)가 발생하는 전압을 결정하는 값이다.
프로그램 검증 동작 시에, 로직 변환기(193)는 입력받은 셋 코드 값(set code)에 디지털 값으로 변환된 공통 소스 라인 전압(VCSL)을 반영하여 새로운 셋 코드 값(set code')을 생성한다. 제어 로직(140)에 의해 아날로그 디지털 변환기(191)의 제어 신호(En)가 인가되지 않으면 아날로그 디지털 변환기(191)는 공통 소스 라인 전압(VCSL)을 로직 변환기(193)에 제공하지 않는다. 이 경우, 로직 변환기(193)는 전 단계에서 입력받은 공통 소스 라인 전압(VCSL)을 유지하여 새로운 셋 코드 값(set code')을 생성할 때 반영하거나, 공통 소스 라인 전압(VCSL)이 반영되지 않은 새로운 셋 코드 값(set code')을 생성한다. 새로이 생성된 셋 코드 값(set code')은 전압 발생기(140)에 제공된다. 전압 발생기(140)는 제공받은 셋 코드(set code')로 선택 워드 라인 또는 비트 라인에 공급하는 전압을 발생한다.
본 발명의 실시 예에 따르면, 공통 소스 라인 피드백 제어 로직(190)은 프로그램 검증 동작 시에, 공통 소스 라인 피드백 회로(도 10의 160)가 공통 소스 라인 전압(VCSL)을 보상하는 피드백 루프를 차단할 수 있다. 즉, 제어 로직(140)이 아날로그 디지털 변환기(191)에 제공하는 제어 신호(En)를 제어하여 온 또는 오프 시키 면, 로직 변환기(193)가 새로운 셋 코드 값(set code')을 생성할 때 공통 소스 라인 전압(VCSL)을 반영하거나 반영하지 않을 수 있다. 즉, 프로그램 검증 동작 시에 공통 소스 라인 전압(VCSL)을 선택적으로 보상하여, 선택 워드 라인 또는 비트 라인에 일정하게 제공함으로써 안정된 프로그램 검증 동작을 실행할 수 있다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 12를 참조하면, 메모리 시스템(800)은 시스템 버스(System Bus, 810), 중앙 처리 장치(Central Processing Unit, 820), 램(Random Access Memory, 830), 사용자 인터페이스(User Interface, 840), 불휘발성 메모리 장치(850) 및 전원 장치(Power Supply, 860)를 포함한다.
불휘발성 메모리 장치(850)는 시스템 버스(810)를 통해 메모리 시스템(800)에 전기적으로 연결된다. 불휘발성 메모리 장치(850)는 메모리 컨트롤러(853) 및 불휘발성 메모리 장치(857)를 포함한다. 불휘발성 메모리 장치(857)에는 사용자 인터페이스(840)를 통해서 제공되거나 또는 중앙 처리 장치(820)에 의해서 처리된 데이터가 메모리 컨트롤러(853)를 통해 저장된다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 13은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 또 다른 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 13을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(950) 및 불휘발성 메모리 장치(990)를 포함할 수 있다.
메모리 컨트롤러(950)는 호스트(Host, 910) 및 불휘발성 메모리 장치(990)에 연결된다. 호스트(910)로부터의 요청에 응답하여, 메모리 컨트롤러(950)는 불휘발성 메모리 장치(990)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(950)는 불휘발성 메모리 장치(990)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(950)는 불휘발성 메모리 장치(990) 및 호스트(910) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(950)는 불휘발성 메모리 장치(990)를 제어하기 위한 펌웨어(Firmware)를 구동하도록 구성된다.
메모리 컨트롤러(950)는 램(Random Access Memory: RAM), 중앙처리장치(Central Processing Unit: CPU), 호스트 인터페이스(Host Interface), 에러 정정 블럭(Error Correcting Code: ECC), 그리고 메모리 인터페이스(Memory Interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(951)은 중앙처리장치의 동작 메모리(Working Memory)로써 이용될 수 있다. 중앙처리장치(953)는 메모리 컨트롤러(950)의 제반 동작을 제어할 수 있다.
호스트 인터페이스(955)는 호스트(910) 및 메모리 컨트롤러(950) 사이의 데이터 교환을 수행하기 위한 프로토콜(Protocol)을 포함할 수 있다. 예를 들면, 메모리 컨트롤러(950)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI- Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
에러 정정 블럭(957)은 불휘발성 메모리 장치(990)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(957)은 메모리 컨트롤러(950)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(957)은 불휘발성 메모리 장치(990)의 구성 요소로 제공될 수 있다. 메모리 인터페이스(959)는 불휘발성 메모리 장치(990)와 인터페이싱(Interfacing)할 수 있다. 비록 도면에는 도시되지 않았지만, 메모리 시스템(900)은 호스트(910)와의 인터페이싱을 위한 코드 데이터(Code Data)를 저장하는 ROM(Read Only Memory)등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
메모리 컨트롤러(950) 및 불휘발성 메모리 장치(990)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(950) 및 불휘발성 메모리 장치(990)는 하나의 반도체 장치로 집적되어 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick), 멀티 미디어(Multi Media) 카드(MMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(Universal Flash Storage) 등을 구성할 수 있다.
다른 예로써, 메모리 시스템(900)은 반도체 드라이브(Solid State Drive: SSD), 컴퓨터, 휴대용 컴퓨터(Portable Computer), UMPC(Ultra Mobile Personal Computer), 워크스테이션(Work Station), 넷북(Net Book), PDA(Personal Digital Assistant), 웹 타블렛(Web Tablet), 무선 전화기(Wireless Phone), 모바일 폰(Mobile Phone), 디지털 카메라(Digital Camera), 디지털 음성 녹음기(Digital Audio Recorder), 디지털 음성 재생기(Digital Audio Player), 디지털 동영상 녹화기(Digital Video Recorder), 디지털 동영상 재생기(Digital Video Player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(Home Network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(Computer Network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(Telematics Network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(Computer System)을 구성하는 다양한 구성 요소들 중 하나, RFID(Radio Frequency Identification) 장치 또는 임베디드 시스템(Embedded System)에 적용될 수 있다.
다른 예로써, 불휘발성 메모리 장치(990) 또는 메모리 시스템(900)은 다양한 형태들의 패키지(Package)로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(990) 또는 메모리 시스템(900)은 POP(Package on Package), Ball grid arrays(BGAs), Chip Scale Packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화 되어 실장될 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2a는 도 1에 도시된 메모리 셀 어레이의 셀 스트링을 예시적으로 보여주기 위한 회로도이다.
도 2b는 도 1에 도시된 메모리 셀의 문턱 전압의 오류를 보여주기 위한 다이어그램이다.
도 3은 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주기 위한 다이어그램이다.
도 4는 선택 워드 라인에 프로그램 검증 전압이 인가될 때 온 셀의 수를 보여주기 위한 다이어그램이다.
도 5는 공통 소스 라인 전압에 존재하는 노이즈 전압의 영향을 받는 메모리 셀의 문턱 전압 분포를 보여주기 위한 다이어그램이다.
도 6은 도 1에 도시된 공통 소스 라인 피드백 제어 로직을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 프로그램 검증 동작 시의 검증 전압을 보여주기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 9는 도 8에 도시된 공통 소스 라인 피드백 제어 로직과 데이터 입출력 회 로의 연결을 개략적으로 보여주는 블럭도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 11은 도 10에 도시된 공통 소스 라인 피드백 제어 로직을 예시적으로 보여주는 블럭도이다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블럭도이다.
도 13은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 또 다른 메모리 시스템을 예시적으로 보여주는 블럭도이다.

Claims (10)

  1. 비트 라인과 공통 소스 라인 사이에 연결된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 연결된 워드 라인들;
    상기 공통 소스 라인에 연결되며, 상기 공통 소스 라인의 전압을 검출하기 위한 공통 소스 라인 피드백 회로; 및
    센싱 동작 동안 상기 공통 소스 라인의 전압 변동에 관계없이 상기 검출된 전압에 의해 일정한 전압으로 보상되도록 선택 워드 라인과 선택 비트 라인 중 어느 하나의 전압을 제어하는 공통 소스 라인 피드백 제어 로직을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 공통 소스 라인 피드백 제어 로직은
    센싱 동작 동안 상기 선택 워드 라인을 전기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 워드 라인에 보상되는 것을 선택적으로 차단하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 공통 소스 라인 피드백 제어 로직은
    센싱 동작 동안 상기 선택 비트 라인을 선택하는 트랜지스터의 게이트를 전 기적 부유 상태로 만들어 상기 공통 소스 라인의 전압이 상기 선택 비트 라인에 보상되는 것을 선택적으로 차단하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 공통 소스 라인 피드백 제어 로직은
    상기 공통 소스 라인의 전압을 디지털 값으로 변환하고,
    센싱 동작 동안 변환된 전압을 선택적으로 반영하여 전압 발생기에 전압 발생 제어 코드를 제공하는 플래시 메모리 장치.
  5. 플래시 메모리 장치의 동작 방법에 있어서:
    선택 메모리 셀에 연결된 비트 라인을 프리차지 하는 단계;
    상기 비트 라인의 프리차지 된 전압이 센싱되기 전에 공통 소스 라인의 전압을 검출하는 단계;
    상기 검출된 공통 소스 라인 전압에 의해 일정한 전압으로 보상되도록 상기 선택 메모리 셀의 선택 워드 라인과 선택 비트 라인 중 어느 하나의 전압을 제어하는 단계; 및
    상기 선택 비트 라인의 프리차지 된 전압을 센싱하는 단계를 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 선택 메모리 셀은 목표 문턱 전압으로 프로그램 되어지는 메모리 셀인 것을 특징으로 하는 동작 방법.
  7. 제 5 항에 있어서,
    상기 선택 메모리 셀의 선택 워드 라인이 상기 검출된 공통 소스 라인 전압에 의해 일정한 전압으로 보상되도록 상기 선택 워드 라인 전압을 제어한 후에 상기 선택 워드 라인이 전기적 부유 상태로 변환되는 동작 방법.
  8. 제 5 항에 있어서,
    상기 선택 메모리 셀의 선택 비트 라인은 트랜지스터를 통하여 프리차지되되,
    상기 트랜지스터의 게이트 전압에는 상기 검출된 공통 소스 라인의 전압이 보상되고, 상기 검출된 공통 소스 라인의 전압이 상기 트랜지스터의 게이트 전압에 보상된 후에 상기 트랜지스터의 게이트는 전기적 부유 상태로 변환되는 동작 방법.
  9. 제 5 항에 있어서,
    상기 공통 소스 라인 전압이 보상된 상기 선택 워드 라인과 상기 선택 비트 라인 중 어느 하나의 전압은 상기 공통 소스 라인의 전압 변동에 관계없이 센싱 동작 동안 일정하게 유지되는 동작 방법.
  10. 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 센싱 동작 동안 선택 워드 라인과 선택 비트 라인 중 어느 하나가 공통 소스 라인으로부터 검출된 노이즈 전압에 의해 일정한 전압으로 보상되도록 구성되는 메모리 시스템.
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