KR102160290B1 - 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법 - Google Patents

불휘발성 메모리 및 불휘발성 메모리의 읽기 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리의 읽기 방법에 관한 것이다. 본 발명의 읽기 방법은, 스트링 선택 라인들 및 접지 선택 라인들에 턴-온 전압을 인가하는 단계, 선택된 워드 라인에 제 1 읽기 전압을 인가하는 단계, 비선택된 워드 라인에 제 2 읽기 전압을 인가하는 단계, 그리고 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인들에 턴-오프 전압을 인가하는 단계로 구성된다.

Description

불휘발성 메모리 및 불휘발성 메모리의 읽기 방법{NONVOLATILE MEMORY AND READING METHOD OF NONVOLATILE MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법을 제공하는 데에 있다.
복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리의 읽기 방법은, 상기 복수의 셀 스트링들의 복수의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들 및 복수의 접지 선택 트랜지스터들에 연결된 접지 선택 라인들에 턴-온 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 워드 라인들 중 선택된 워드 라인에 제 1 읽기 전압을 인가하는 단계; 상기 워드 라인들 중 비선택된 워드 라인에 제 2 읽기 전압을 인가하는 단계; 그리고 상기 스트링 선택 라인들 및 접지 선택 라인들 중 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인들에 턴-오프 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판 위에서 행들 및 열들로 배열되고, 하나의 행의 셀 스트링들은 하나의 스트링 선택 라인에 공통으로 연결되고, 둘 이상의 행들의 셀 스트링들은 하나의 접지 선택 라인에 공통으로 연결된다.
실시 예로서, 상기 복수의 셀 스트링들에서, 읽기는 하나의 행의 단위로 수행되고, 상기 읽기가 수행되는 행에 연결된 스트링 선택 라인 및 접지 선택 라인은 선택된 스트링 선택 라인 및 선택된 접지 선택 라인이고, 나머지 스트링 선택 라인들 및 접지 선택 라인들은 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인들이다.
실시 예로서, 상기 턴-온 전압을 인가하는 단계는, 상기 선택된 접지 선택 라인에 제 1 턴-온 전압을 인가하는 단계; 그리고 상기 선택된 스트링 선택 라인 및 상기 선택된 접지 선택 라인에 대응하는 비선택된 접지 선택 라인에 상기 제 1 턴-온 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 턴-온 전압을 인가하는 단계는, 상기 비선택된 접지 선택 라인들에 제 2 턴-온 전압을 인가하는 단계; 그리고 상기 비선택된 접지 선택 라인들에 대응하는 비선택된 스트링 선택 라인들에 상기 제 2 턴-온 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 제 2 턴-온 전압의 레벨은 상기 제 1 턴-온 전압의 레벨보다 낮다.
실시 예로서, 상기 턴-오프 전압을 인가하는 단계는, 상기 비선택된 접지 선택 라인들 및 상기 비선택된 접지 선택 라인들에 대응하는 비선택된 스트링 선택 라인들의 전압이 상기 턴-온 전압의 목표 레벨에 도달하기 전에, 상기 비선택된 접지 선택 라인들 및 상기 비선택된 접지 선택 라인들에 대응하는 비선택된 스트링 선택 라인들에 상기 턴-오프 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 턴-오프 전압을 인가하는 단계는, 상기 선택된 접지 선택 라인에 대응하는 비선택된 스트링 선택 라인의 전압이 상기 턴-온 전압의 목표 레벨에 도달한 후, 상기 상기 선택된 접지 선택 라인에 대응하는 비선택된 스트링 선택 라인에 상기 턴-오프 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 제 1 읽기 전압을 인가하는 단계는, 상기 선택된 워드 라인에 제 2 턴-온 전압을 인가한 후 상기 제 1 읽기 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리는, 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인들을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로를 포함하고, 읽기 동작 시에, 상기 어드레스 디코더는 상기 스트링 선택 라인들 및 접지 선택 라인들에 턴-온 전압을 인가한 후 비선택된 스트링 선택 트랜지스터들 및 비선택된 접지 선택 트랜지스터들에 턴-오프 전압을 인가하도록 구성된다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판 위에서 행들 및 열들로 배열되고, 하나의 행의 셀 스트링들은 하나의 스트링 선택 라인에 공통으로 연결되고, 둘 이상의 행들의 셀 스트링들은 하나의 접지 선택 라인에 공통으로 연결되고, 상기 복수의 셀 스트링들은 둘 이상의 접지 선택 라인들에 연결된다.
실시 예로서, 상기 턴-온 전압이 인가될 때, 상기 어드레스 디코더는 상기 비선택된 접지 선택 라인들 및 상기 비선택된 접지 선택 라인들에 대응하는 비선택된 스트링 선택 라인들의 제 1 전압 레벨 및 상기 선택된 접지 선택 라인에 대응하는 비선택된 스트링 선택 라인의 제 2 전압 레벨을 서로 다르게 제어한다.
실시 예로서, 상기 어드레스 디코더는 상기 제 1 전압 레벨이 상기 제 2 전압 레벨보다 높도록 제어한다.
실시 예로서, 하나의 열의 셀 스트링들은 하나의 비트 라인에 공통으로 연결된다.
실시 예로서, 상기 복수의 셀 스트링들의 메모리 셀들 중 상기 기판으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결된다.
본 발명의 실시 예들에 따르면, 읽기 시에 셀 스트링들의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들이 턴-온 된다. 셀 스트링들에서 부스팅되는 전하들이 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들을 통해 방전되므로, 셀 스트링들 내의 전위 분포가 균일해진다. 따라서, 읽기 교란이 방지되고, 향상된 신뢰성을 갖는 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리의 읽기 방법을 보여주는 순서도이다.
도 4 및 도 5는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 1 예를 보여주는 테이블이다.
도 6은 도 4 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 7은 도 4 내지 도 6에 따라 전압들이 인가되는 경우, 셀 스트링의 채널의 전압의 예를 보여준다.
도 8은 도 4 내지 도 6에 따라 전압들이 인가되는 경우, 다른 셀 스트링의 채널의 전압의 예를 보여준다.
도 9는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 2 예를 보여주는 테이블이다.
도 10은 도 9 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 11은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 3 예를 보여주는 테이블이다.
도 12는 도 11 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 13은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 4 예를 보여주는 테이블이다.
도 14는 도 13 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 15는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 5 예를 보여주는 테이블이다.
도 16은 도 15 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 17은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 6 예를 보여주는 테이블이다.
도 18은 도 17 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다.
도 19는 본 발명의 제 2 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 20은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
'선택된 메모리 블록'은 복수의 메모리 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 메모리 블록을 가리킨다. '선택된 서브 블록'은 하나의 메모리 블록의 복수의 서브 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 서브 블록을 가리킨다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코어(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직 및 전압 생성기(140)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(130)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직 및 전압 생성기(140)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리(100)의 제반 동작을 제어하도록 구성된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직 및 전압 생성기(140)는 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 예시적으로, 도 1의 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 2에 도시된다.
도 1 및 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS41, CS12~CS42)을 포함한다. 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL4)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS41)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS42)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 적어도 두 개의 행들은 하나의 접지 선택 라인에 공통으로 연결되고, 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 서로 다른 둘 이상의 접지 선택 라인들(GSL1, GSL2)에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21, CS12, CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL1)에 공통으로 연결된다. 셀 스트링들(CS31, CS41, CS32, CS42)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL2)에 공통으로 연결된다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
셀 스트링들(CS11~CS41, CS12~CS42)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 적어도 두 개의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS41, CS12~CS42)의 행의 단위로 수행될 수 있다. 접지 선택 라인들(GSL1, GSL2)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 두 개의 행들의 단위로 선택되고, 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리(100)의 읽기 방법을 보여주는 순서도이다. 도 2 및 도 3을 참조하면, S110 단계에서, 스트링 선택 라인들(SSL1~SSL) 및 접지 선택 라인들(GSL1, GSL2)에 턴-온 전압이 인가된다.
S120 단계에서, 제 1 읽기 전압이 선택된 워드 라인에 인가되고, 제 2 읽기 전압이 비선택된 워드 라인들에 인가된다. 제 1 읽기 전압 및 제 2 읽기 전압은 동시에 인가될 수 있다.
S130 단계에서, 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인에 턴-오프 전압이 인가된다.
도 4 및 도 5는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 1 예를 보여주는 테이블이다. 예시적으로, 제 1 행의 셀 스트링들(CS11~CS41)에 인가되는 전압들의 예가 도 4에 도시된다. 그러나, 제 2 행의 셀 스트링들(CS12~CS42)에도 도 4에 도시된 것과 동일한 전압들이 인가될 수 있다.
예시적으로, 도 4의 테이블에 따른 전압들이 셀 스트링들(CS11~CS41)에 인가된 후, 도 5의 테이블에 따른 전압들이 셀 스트링들(CS11~CS41)에 인가될 수 있다.
우선, 도 1 내지 도 4를 참조하면, 제 1 행의 셀 스트링(CS11)이 선택될 수 있다. 제 2 내지 제 4 행의 셀 스트링들(CS21~CS41)은 비선택될 수 있다.
스트링 선택 라인(SSL1~SSL4) 및 접지 선택 라인들(GSL1, GSL2)에 턴-온 전압이 인가된다. 턴-온 전압은 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압일 수 있다.
더 상세하게는, 선택된 셀 스트링(CS11)에 연결된 선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 제 2 턴-온 전압(VON2)이 인가된다.
선택된 셀 스트링(CS11)에 연결된 선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 선택된 접지 선택 라인(GSL1)에 대응하는 비선택된 스트링 선택 라인(SSL2)에 제 1 턴-온 전압(VON1)이 인가된다. 선택된 접지 선택 라인(GSL1)에 대응하는 비선택된 스트링 선택 라인(SSL2)은, 선택된 접지 선택 라인(GSL1)과 비선택된 셀 스트링(CS21)을 공유하는 스트링 선택 라인일 수 있다.
비선택된 접지 선택 라인(GSL2)에 대응하는 비선택된 스트링 선택 라인들(SSL3, SSL4)에 제 2 턴-온 전압(VON2)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 대응하는 비선택된 스트링 선택 라인들(SSL3, SSL4)은, 비선택된 접지 선택 라인(GSL2)과 비선택된 셀 스트링들(CS31, CS41)을 공유하는 스트링 선택 라인들일 수 있다.
예시적으로, 제 1 턴-온 전압(VON1)은 읽기 전압(VREAD)일 수 있다. 읽기 전압(VREAD)은 고전압일 수 있다. 읽기 전압(VREAD)은 메모리 셀들(MC1~MC6)의 프로그램 상태에 관계 없이, 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다.
예시적으로, 제 2 턴-온 전압(VON2)은 읽기 전압(VREAD)보다 낮은 양의 전압(VP)일 수 있다.
워드 라인들(WL1~WL6) 중 비선택된 워드 라인들에 제 1 읽기 전압(VR1)이 인가된다. 제 1 읽기 전압(VR1)은 읽기 전압(VREAD)일 수 있다.
워드 라인들(WL1~WL6) 중 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가된다. 제 2 읽기 전압(VR2)은 메모리 셀들(MC1~MC6)의 프로그램 상태들을 판별하기 위한 선택 읽기 전압(VRD)일 수 있다. 선택 읽기 전압(VRD)은 메모리 셀들(MC1~MC6)의 프로그램 상태들에 따른 문턱 전압 분포들 사이의 레벨들 중 하나를 가질 수 있다.
도 1 내지 도 5를 참조하면, 비선택된 스트링 선택 라인들(SSL2~SSL4) 및 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 예를 들어, 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다.
도 6은 도 4 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 6을 참조하면, 재 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 비선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 비선택된 스트링 선택 라인은 선택된 접지 선택 라인(GSL1)에 대응하는 비선택된 스트링 선택 라인(SSL2)일 수 있다. 제 2 비선택된 스트링 선택 라인들에 제 2 턴-온 전압(VON2)이 인가된다. 제 2 비선택된 스트링 선택 라인들은 비선택된 접지 선택 라인(GSL2)에 대응하는 비선택된 스트링 선택 라인들(SSL3, SSL4)일 수 있다.
비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가된다. 예시적으로, 제 2 읽기 전압(VRD2)은 접지 전압(VSS)일 수 있으나, 제 2 읽기 전압(VRD2)의 레벨은 한정되지 않는다.
선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 제 2 턴-온 전압(VON2)이 인가된다.
제 2 시간(T2)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)에 턴-오프 전압(VOFF)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다.
선택된 스트링 선택 라인(SSL1), 선택된 접지 선택 라인(GSL1), 선택된 워드 라인 및 비선택된 워드 라인들의 전압들은 유지될 수 있다.
도 7은 도 4 내지 도 6에 따라 전압들이 인가되는 경우, 셀 스트링(CS31)의 채널의 전압의 예를 보여준다. 예시적으로, 비선택된 접지 선택 라인(GSL2) 및 비선택된 스트링 선택 라인(SSL3)에 연결된 셀 스트링(CS31) 및 셀 스트링(CS31)의 채널의 전압을 보여주는 그래프가 도 7에 도시된다. 도 7의 그래프에서, 가로 축은 채널의 전압을 가리키고, 세로 축은 높이를 가리킨다. 도 7의 그래프에서, 점선으로 표시된 제 1 라인(L1)은 기존의 전압 인가 방식에 따른 채널의 전압을 보여준다. 실선으로 표시된 제 2 라인(L2)은 도 4 내지 도 6의 전압 인가 방식에 따른 채널의 전압을 보여준다.
기존의 전압 인가 방식에 따르면, 비선택된 접지 선택 라인(GSL2) 및 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)에 턴-온 전압이 인가되지 않는다. 따라서, 셀 스트링(CS31)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 턴-오프 상태를 유지한다. 메모리 셀들(MC1~MC6)의 채널들은 플로팅된다.
비선택된 워드 라인들(WL1~WL2, WL4~WL6)에 고전압인 제 1 읽기 전압(VR1)이 인가된다. 비선택된 워드 라인들(WL1~WL2, WL4~WL6)에 제 1 읽기 전압(VR1)이 인가됨에 따라, 비선택된 워드 라인들(WL1~WL2, WL4~WL6) 및 메모리 셀들(MC1~MC6)의 채널들 사이에 커플링이 발생한다. 커플링으로 인해, 제 1 라인(L1)으로 도시된 바와 같이, 메모리 셀들(MC1~MC2, MC4~MC6)의 채널들의 전압이 상승한다.
제 1 지점(P1)에서, 비트 라인(BL1)과 메모리 셀(MC6)의 채널 사이에 전위차가 발생한다. 제 2 지점(P2)에서, 메모리 셀(MC4)과 메모리 셀(MC3)의 채널 사이에 전위차가 발생한다. 제 3 지점(P3)에서, 메모리 셀(MC3)과 메모리 셀(MC2)의 채널 사이에 전위차가 발생한다. 제 4 지점(P4)에서, 메모리 셀(MC1)과 공통 소스 라인(CSL) 사이에 전위차가 발생한다.
제 1 내지 제 4 지점들(P1~P4)에 존재하는 전위차들로 인해, 제 1 내지 제 4 지점들(P1~P4)에서 열전자가 생성될 수 있다. 열 전자는 메모리 셀들(MC1~MC6), 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)에 축적될 수 있다. 축적된 열 전자는 메모리 셀들(MC1~MC6), 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)의 문턱 전압의 변화를 유발한다. 즉, 제 1 내지 제 4 지점들(P1~P4)의 전위차들은 읽기 교란을 유발할 수 있다.
본 발명의 실시 예에 따르면, 비선택 워드 라인들(WL1~WL2, WL4~WL6)에 제 1 읽기 전압(VR1)이 인가됨과 함께, 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4) 및 비선택된 접지 선택 라인(GSL2)에 제 2 턴-온 전압(VON2)이 인가된다. 제 2 턴-온 전압(VON2)이 인가되면, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 턴-온 된다.
메모리 셀들(MC4~MC6)의 채널의 전압은 스트링 선택 트랜지스터(SST)를 통해 비트 라인(BL1)으로 방전된다. 메모리 셀들(MC1~MC2)의 채널의 전압은 접지 선택 트랜지스터(GST)를 통해 공통 소스 라인(CSL)으로 방전된다. 따라서, 비선택된 워드 라인들(WL1~WL2, WL4~WL6)에 연결된 메모리 셀들(MC1~MC2, MC4~MC6)의 채널들의 전압이 감소하고, 읽기 교란이 방지 또는 감소된다.
또한, 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4) 및 비선택된 접지 선택 라인(GSL2)에 인가되는 전압은 제 2 턴-온 전압(VON2)으로 동일하다. 따라서, 메모리 셀들(MC1~MC2)의 채널들의 전압과 메모리 셀들(MC4~MC6)의 채널들의 전압은 동일한 레벨로 평준화된다. 선택된 워드 라인(WL3)에 연결된 메모리 셀(MC3)의 양측 채널들의 전압들이 평준화되면, 메모리 셀(MC3)에서 열전자가 발생할 확률이 더욱 감소한다. 따라서, 읽기 교란이 더 방지 또는 감소된다.
도 8은 도 4 내지 도 6에 따라 전압들이 인가되는 경우, 다른 셀 스트링(CS21)의 채널의 전압의 예를 보여준다. 예시적으로, 선택된 접지 선택 라인(GSL1) 및 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링(CS21) 및 셀 스트링(CS21)의 채널의 전압을 보여주는 그래프가 도 8에 도시된다. 도 8의 그래프에서, 가로 축은 채널의 전압을 가리키고, 세로 축은 높이를 가리킨다. 도 8의 그래프에서, 점선으로 표시된 제 1 라인(L1)은 기존의 전압 인가 방식에 따른 채널의 전압을 보여준다. 실선으로 표시된 제 2 라인(L2)은 도 4 내지 도 6의 전압 인가 방식에 따른 채널의 전압을 보여준다.
기존의 전압 인가 방식에 따르면, 선택된 접지 선택 라인(GSL2)에 턴-온 전압이 인가되고, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-온 전압이 인가되지 않는다. 따라서, 셀 스트링(CS21)의 스트링 선택 트랜지스터(SST)는 턴-오프 상태를 유지하고, 접지 선택 트랜지스터(GST)는 턴-온 된다.
비선택 워드 라인들(WL1~WL2)에 인가되는 제 1 읽기 전압(VR1)으로 인해, 메모리 셀들(MC1~MC2)의 채널들은 접지 선택 트랜지스터(GST)를 통해 공통 소스 라인(CSL)에 연결된다. 선택 워드 라인(WL3)에 인가되는 제 2 읽기 전압(VR2)으로 인해, 메모리 셀들(MC4~MC6)의 채널들은 플로팅된다. 비선택 워드 라인들(WL4~WL6)에 인가되는 제 1 읽기 전압(VR1)으로 인해, 메모리 셀들(MC4~MC6)의 채널들의 전압이 상승한다.
따라서, 제 1 라인(L1)으로 도시된 바와 같이, 메모리 셀들(MC1~MC2)의 채널들의 전압들은 공통 소스 라인(CSL)으로 방전되어 저전압을 유지한다. 메모리 셀들(MC4~MC6)의 채널들의 전압은 상승한다.
제 1 지점(P1)에서, 비트 라인(BL1)과 메모리 셀(MC6)의 채널 사이에 전위차가 발생한다. 제 2 지점(P2)에서, 메모리 셀(MC4)과 메모리 셀(MC3)의 채널 사이에 전위차가 발생한다.
제 1 및 제 2 지점들(P1, P2)에 존재하는 전위차들로 인해, 제 1 및 제 2 지점들(P1, P2)에서 열전자가 생성될 수 있다. 열 전자는 메모리 셀들(MC1~MC6), 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)에 축적될 수 있다. 축적된 열 전자는 메모리 셀들(MC1~MC6), 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)의 문턱 전압의 변화를 유발한다. 즉, 제 1 및 제 2 지점들(P1, P2)의 전위차들은 읽기 교란을 유발할 수 있다.
본 발명의 실시 예에 따르면, 비선택 워드 라인들(WL1~WL2, WL4~WL6)에 제 1 읽기 전압(VR1)이 인가되고 선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가됨과 함께, 제 1 비선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 턴-온 전압(VON1)이 인가되면, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 턴-온 된다.
메모리 셀들(MC4~MC6)의 채널의 전압은 스트링 선택 트랜지스터(SST)를 통해 비트 라인(BL1)으로 방전된다. 따라서, 비선택된 워드 라인들(WL4~WL6)에 연결된 메모리 셀들(MC4~MC6)의 채널들의 전압이 감소하고, 읽기 교란이 방지 또는 감소된다.
또한, 제 1 비선택된 스트링 선택 라인(SSL1) 및 선택된 접지 선택 라인(GSL1)에 인가되는 전압은 제 1 턴-온 전압(VON1)으로 동일하다. 따라서, 메모리 셀들(MC1~MC2)의 채널들의 전압과 메모리 셀들(MC4~MC6)의 채널들의 전압은 동일한 레벨로 평준화된다. 선택된 워드 라인(WL3)에 연결된 메모리 셀(MC3)의 양측 채널들의 전압들이 평준화되면, 메모리 셀(MC3)에서 열전자가 발생할 확률이 더욱 감소한다. 따라서, 읽기 교란이 더 방지 또는 감소된다.
도 9는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 2 예를 보여주는 테이블이다. 도 4의 테이블과 비교하면, 스트링 선택 라인들(SSL1~SSL4) 및 접지 선택 라인들(GSL1, GSL2)에 동일하게 제 1 턴-온 전압(VON1)이 인가될 수 있다. 이후에, 도 5에 도시된 바와 같이, 비선택된 스트링 선택 라인들(SSL2~SSL4) 및 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 10은 도 9 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 도 5, 그리고 도 9 및 도 10을 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 비선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가된다. 제 2 비선택된 스트링 선택 라인들에 제 1 턴-온 전압(VON1)이 인가된다.
비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가된다.
선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 제 1 턴-온 전압(VON1)이 인가된다.
제 2 시간(T2)에, 비선택된 접지 선택 라인(GSL2) 및 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달하기 전에, 추가 동작이 수행될 수 있다. 제 2 시간(T2)에, 비선택된 접지 선택 라인(GSL2) 및 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)에 턴-오프 전압(VOFF)이 인가될 수 있다.
제 3 시간(T3)에, 제 1 비선택된 스트링 선택 라인(SSL2)의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달한 후에, 추가 동작이 수행될 수 있다. 제 3 시간(T3)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가될 수 있다.
즉, 스트링 선택 라인들(SSL1~SSL4) 및 접지 선택 라인들(GSL1, GSL2)에 동일한 전압을 인가하되, 비선택된 접지 선택 라인(GSL2) 및 제 2 비선택된 스트링 선택 라인들(SS3, SSL4)의 전압이 목표 레벨에 도달하기 전에 턴-오프 전압(VOFF)이 인가될 수 있다. 따라서, 도 4 내지 도 6을 참조하여 설명된 것과 동일한 동작이 수행될 수 있다.
도 11은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 3 예를 보여주는 테이블이다. 도 4의 테이블과 비교하면, 선택된 워드 라인에 제 3 턴-온 전압(VON3)이 인가될 수 있다. 제 3 턴-온 전압(VON3)은 양의 전압(VP)일 수 있다. 제 3 턴-온 전압(VON3)은 읽기 전압(VREAD)보다 낮은 레벨을 가질 수 있다. 이후에, 도 5에 도시된 바와 같이, 선택된 워드 라인에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 12는 도 11 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 도 5, 그리고 도 11 및 도 12를 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 비선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가된다. 제 2 비선택된 스트링 선택 라인들에 제 1 턴-온 전압(VON1)이 인가된다.
비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 3 턴-온 전압(VON3)이 인가된다.
선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 제 1 턴-온 전압(VON1)이 인가된다.
제 2 시간(T2)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)에 턴-오프 전압(VOFF)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다. 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가될 수 있다.
도 11, 도 5 및 도 12를 참조하여 설명된 실시 예에 따르면, 선택된 워드 라인에 제 3 턴-온 전압(VON3)이 인가된 후에 제 2 읽기 전압(VR2)이 인가된다. 제 3 턴-온 전압(VON3)이 인가될 때, 선택된 워드 라인에 연결된 메모리 셀들은 턴-온 될 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가될 때, 선택된 워드 라인에 연결된 선택된 메모리 셀들은 턴-오프 될 수 있다. 선택된 메모리 셀들이 턴-오프 되면, 셀 스트링들의 채널들이 선택된 메모리 셀들을 기준으로 두 부분으로 나뉠 수 있다.
본 발명의 실시 예에 따르면, 선택된 워드 라인에 제 3 턴-온 전압(VON3)이 인가된 후에 제 2 읽기 전압(VR2)이 인가된다. 따라서, 제 2 읽기 전압(VR2)에 의해 메모리 셀들의 채널들이 두 부분으로 나뉘기 전에, 메모리 셀들의 채널들의 전압이 평준화된다. 선택된 메모리 셀들을 중심으로 나누어진 채널들의 전압들이 평준화되므로, 선택된 메모리 셀들에서 열전자가 발생할 확률이 억제된다. 즉, 읽기 교란이 더 방지 또는 감소될 수 있다.
도 13은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 4 예를 보여주는 테이블이다. 도 9의 테이블과 비교하면, 선택된 워드 라인에 제 1 턴-온 전압(VON1)이 인가될 수 있다. 제 1 턴-온 전압(VON1)은 읽기 전압(VREAD)일 수 있다. 이후에, 도 5에 도시된 바와 같이, 선택된 워드 라인에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 14는 도 13 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 도 5, 그리고 도 13 및 도 14를 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 비선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가된다. 제 2 비선택된 스트링 선택 라인들에 제 1 턴-온 전압(VON1)이 인가된다.
비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 1 턴-온 전압(VON1)이 인가된다.
선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 접지 선택 라인(GSL2)에 제 1 턴-온 전압(VON1)이 인가된다.
제 2 시간(T2)에, 비선택된 접지 선택 라인(GSL2), 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4) 및 선택된 워드 라인의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달하기 전에, 추가 동작이 수행될 수 있다. 제 2 시간(T2)에, 비선택된 접지 선택 라인(GSL2) 및 제 2 비선택된 스트링 선택 라인들(SSL3, SSL4)에 턴-오프 전압(VOFF)이 인가될 수 있다. 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가될 수 있다.
제 3 시간(T3)에, 제 1 비선택된 스트링 선택 라인(SSL2)의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달한 후에, 추가 동작이 수행될 수 있다. 제 3 시간(T3)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 15는 도 3의 읽기 방법에 따라 전압들이 인가되는 제 5 예를 보여주는 테이블이다. 도 4의 테이블과 비교하면, 모든 스트링 선택 라인들(SSL), 비선택된 워드 라인들(WL) 및 모든 접지 선택 라인들(GSL)에 제 2 턴-온 전압(VON2)이 인가된다. 이후에, 도 5에 도시된 바와 같이, 선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가되고, 비선택된 스트링 선택 라인들에 턴-오프 전압(VOFF)이 인가되고, 비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 비선택된 접지 선택 라인에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 16은 도 15 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 도 5, 그리고 도 15 및 도 16을 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1), 제 1 비선택된 스트링 선택 라인(SSL2), 제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4), 비선택된 워드 라인, 선택된 접지 선택 라인(GSL1), 그리고 비선택된 접지 선택 라인(GSL2)에 제 2 턴-온 전압(VON2)이 인가된다.
제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4) 및 비선택된 접지 선택 라인(GSL2)의 전압이 제 2 턴-온 전압(VON)에 도달한 후, 제 2 시간에, 제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4) 및 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다.
제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4) 및 비선택된 접지 선택 라인(GSL2)의 전압이 턴-오프 전압(VOFF)에 도달한 후, 제 3 시간(T3)에, 선택된 스트링 선택 라인(SSL1) 및 제 1 비선택된 스트링 선택 라인(SSL2)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가된다. 선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가되고, 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다.
제 4 시간(T4)에, 제 1 비선택된 스트링 선택 라인(SSL2)의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달한 후에, 추가 동작이 수행될 수 있다. 제 4 시간(T4)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 17은 도 3의 읽기 방법에 따라 전압들이 인가되는 제 6 예를 보여주는 테이블이다. 도 15의 테이블과 비교하면, 선택된 워드 라인에도 제 2 턴-온 전압(VON2)이 인가된다. 이후에, 도 5에 도시된 바와 같이, 선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가되고, 비선택된 스트링 선택 라인들에 턴-오프 전압(VOFF)이 인가되고, 비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가되고, 비선택된 접지 선택 라인에 턴-오프 전압(VOFF)이 인가될 수 있다.
도 18은 도 17 및 도 5의 전압들이 인가되는 예를 보여주는 타이밍도이다. 도 1 내지 도 3, 도 5, 그리고 도 17 및 도 18을 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인(SSL1), 제 1 비선택된 스트링 선택 라인(SSL2), 제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4), 선택된 워드 라인, 비선택된 워드 라인, 선택된 접지 선택 라인(GSL1), 그리고 비선택된 접지 선택 라인(GSL2)에 제 2 턴-온 전압(VON2)이 인가된다.
제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4), 선택된 워드 라인 및 비선택된 접지 선택 라인(GSL2)의 전압이 제 2 턴-온 전압(VON)에 도달한 후, 제 2 시간에, 제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4), 선택된 워드 라인 및 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다.
제 2 비선택된 스트링 선택 라인(SSL3 또는 SSL4) 및 비선택된 접지 선택 라인(GSL2)의 전압이 턴-오프 전압(VOFF)에 도달한 후, 제 3 시간(T3)에, 선택된 스트링 선택 라인(SSL1) 및 제 1 비선택된 스트링 선택 라인(SSL2)에 제 1 턴-온 전압(VON1)이 인가된다. 비선택된 워드 라인에 제 1 읽기 전압(VR1)이 인가되고, 선택된 워드 라인에 제 2 읽기 전압(VR2)이 인가된다. 선택된 접지 선택 라인(GSL1)에 제 1 턴-온 전압(VON1)이 인가되고, 비선택된 접지 선택 라인(GSL2)에 턴-오프 전압(VOFF)이 인가된다.
제 4 시간(T4)에, 제 1 비선택된 스트링 선택 라인(SSL2)의 전압이 제 1 턴-온 전압(VON1)의 목표 레벨에 도달한 후에, 추가 동작이 수행될 수 있다. 제 4 시간(T4)에, 제 1 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가될 수 있다.
예시적으로, 도 6, 도 10, 도 12, 도 14, 도 16를 참조하여 설명된 전압 인가 방법들은 읽기 동작 시에 수행되는 프리셋(preset) 동작일 수 있다. 프리셋 동작은 셀 스트링들(CS11~CS41, CS12~CS42)에서 읽기를 수행하기 위한 준비 동작일 수 있다. 프리셋 동작이 수행된 후, 비트 라인들(BL1, BL2)에 프리차지 전압이 인가되고, 읽기가 수행될 수 있다.
프리셋 동작 시에, 메모리 셀들, 스트링 선택 트랜지스터들, 또는 접지 선택 트랜지스터들을 턴-온 한 후 턴-오프 하는 전압들은 프리-펄스들(pre-pulses)일 수 있다. 프리-펄스들은 읽기 교란과 같이 오동작을 유발하는 현상들을 방지하기 위하여 인가될 수 있다.
본 발명의 실시 예들에 따른 프리-펄스들은 다양하게 조합될 수 있다. 예를 들어, 도 6, 도 12, 도 16, 및 도 18을 참조하여 설명된 바와 같이, 프리-펄스들 중 일부는 읽기 동작 시에 사용되는 전압들보다 낮은 레벨로 설정될 수 있다. 도 10 및 도 14를 참조하여 설명된 바와 같이, 프리-펄스들 중 일부는 읽기 동작 시에 사용되는 전압들보다 짧은 인가 시간을 가질 수 있다. 낮은 레벨 및 짧은 인가 시간은 다양하게 조합되어 사용될 수 있다.
도 19는 본 발명의 제 2 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 2의 메모리 블록(BLKb)과 비교하면, 하나의 셀 스트링에 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공될 수 있다. 각 셀 스트링의 스트링 선택 트랜지스터들(SSTa, SSTb)은 기판과 수직한 방향으로 적층될 수 있다.
제 1 행의 셀 스트링들(CS11, CS12)에서, 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결되고, 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결될 수 있다.
제 2 행의 셀 스트링들(CS21, CS22)에서, 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결되고, 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결될 수 있다.
제 3 행의 셀 스트링들(CS31, CS32)에서, 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL3a)에 공통으로 연결되고, 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL3b)에 공통으로 연결될 수 있다.
제 4 행의 셀 스트링들(CS41, CS42)에서, 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL4a)에 공통으로 연결되고, 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL4b)에 공통으로 연결될 수 있다.
하나의 셀 스트링에 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공될 수 있다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb)은 기판과 수직한 방향으로 적층될 수 있다.
제 1 및 제 2 행의 셀 스트링들(CS11~CS12, CS21~CS22)에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL1)에 공통으로 연결될 수 있다.
제 3 및 제 4 행의 셀 스트링들(CS31~CS32, CS41~CS42)에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL2)에 공통으로 연결될 수 있다.
예시적으로, 각 셀 스트링에서, 스트링 선택 트랜지스터들(SSTa, SSTb)과 스트링 선택 라인의 연결 관계, 또는 접지 선택 트랜지스터들(GSTa, GSTb)과 접지 선택 라인의 연결 관계는 변경될 수 있다.
예를 들어, 접지 선택 트랜지스터들(GSTa, GSTb) 및 접지 선택 라인들(GSL1, GSL2)의 연결 관계와 마찬가지로, 하나의 셀 스트링에 제공되는 스트링 선택 트랜지스터들(SSTa, SSTb)은 공통으로 연결될 수 있다.
예를 들어, 스트링 선택 트랜지스터들(SSTa, SSTb) 및 스트링 선택 라인들(SSL1~SSL4)의 연결 관계와 마찬가지로, 하나의 셀 스트링에 제공되는 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
도 20은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(1100) 및 컨트롤러(1200)를 포함한다.
예시적으로, 불휘발성 메모리(1100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(1100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 프리-펄스들을 인가하는 프리셋 동작을 수행할 수 있다. 불휘발성 메모리(1100)는 EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
컨트롤러(1200)는 불휘발성 메모리(1100)에 연결된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(120) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 21은 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 21을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불휘발성 메모리 칩들 각각은 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리 칩들 각각은 도 1 내지 도 19를 참조하여 설명된 바와 같이, 프리-펄스들을 인가하는 프리셋 동작을 수행할 수 있다.
도 21에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.
도 22는 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 18을 참조하면, 메모리 카드(3000)는 불휘발성 메모리(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
불휘발성 메모리(3100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(3100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 프리-펄스들을 인가하는 프리셋 동작을 수행할 수 있다. 커넥터(3300)는 메모리 카드(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 23을 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불휘발성 메모리들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
불휘발성 메모리(4100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(4100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 프리-펄스들을 인가하는 프리셋 동작을 수행할 수 있다. 커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치(5000)를 보여주는 블록도이다. 도 24를 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함한다.
프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 프리-펄스들을 인가하는 프리셋 동작을 수행할 수 있다.
예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불휘발성 메모리로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리
110; 메모리 셀 어레이
120; 어드레스 디코더
130; 읽기 및 쓰기 회로
140; 제어 로직 및 전압 발생기
1000, 2000; 메모리 시스템
3000; 메모리 카드
4000; 솔리드 스테이트 드라이브
5000; 컴퓨팅 장치

Claims (20)

  1. 삭제
  2. 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 기판에 수직한 방향으로 적층된 메모리 셀들, 상기 기판과 상기 메모리 셀들 사이에 배치되는 접지 선택 트랜지스터, 그리고 비트 라인과 상기 메모리 셀들 사이에 배치되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 셀 스트링들의 메모리 셀들에 연결되고, 스트링 선택 라인들을 통해 상기 셀 스트링들의 스트링 선택 트랜지스터들에 연결되고, 그리고 접지 선택 라인들을 통해 상기 셀 스트링들의 접지 선택 트랜지스터들에 연결되는 어드레스 디코더; 그리고
    비트 라인들을 통해 상기 셀 스트링들의 상기 스트링 선택 트랜지스터들에 연결되는 읽기 및 쓰기 회로를 포함하고,
    읽기 동작 시에, 상기 어드레스 디코더는 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들에 연결된 상기 스트링 선택 라인들 및 상기 접지 선택 라인들에 각각 턴-온 전압을 인가하고, 이후에 상기 스트링 선택 라인들 및 상기 접지 선택 라인들 중 선택된 스트링 선택 라인 및 선택된 접지 선택 라인에 상기 턴-온 전압을 인가하는 것을 지속하는 동안 상기 스트링 선택 라인들 및 상기 접지 선택 라인들 중 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인들에 턴-오프 전압을 인가하고,
    상기 턴-온 전압이 인가될 때, 상기 어드레스 디코더는 상기 비선택된 접지 선택 라인에 대응하는 비선택된 스트링 선택 라인들 및 상기 비선택된 비선택된 접지 선택 라인들의 제1 전압 레벨이 상기 선택된 접지 선택 라인에 대응하는 비선택된 스트링 선택 라인의 제2 전압 레벨과 다르도록 제어되는 불휘발성 메모리.
  3. 셀 스트링들을 포함하는 불휘발성 메모리 장치에서 읽기 동작을 수행하는 방법에 있어서:
    상기 셀 스트링들 각각은 기판에 수직한 방향으로 적층된 메모리 셀들, 상기 기판과 상기 메모리 셀들 사이에 배치되는 접지 선택 트랜지스터, 그리고 비트 라인과 상기 메모리 셀들 사이에 배치되는 스트링 선택 트랜지스터를 포함하고,
    상기 방법은:
    상기 읽기 동작의 제1 구간에서, 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 각각 연결되는 스트링 선택 라인들 및 접지 선택 라인들에 턴-온 전압을 인가하는 단계;
    상기 제1 구간에 후속하는 제2 구간에서, 상기 스트링 선택 라인들 및 상기 접지 선택 라인들 중 선택된 스트링 선택 라인 및 선택된 접지 선택 라인에 상기 턴-온 전압을 인가하는 것을 지속하는 동안, 상기 스트링 선택 라인들 및 상기 접지 선택 라인들 중 비선택된 스트링 선택 라인들 및 비선택된 접지 선택 라인들에 턴-오프 전압을 인가하는 단계;
    상기 제1 및 제2 구간들 모두에서, 상기 읽기 동작에 의해 읽혀지는 메모리 셀들에 연결된 선택된 워드 라인에 제1 읽기 전압을 인가하고 그리고 상기 읽기 동작에 의해 읽혀지지 않는 메모리 셀들에 연결된 비선택된 워드 라인들에 제2 읽기 전압을 인가하는 단계를 포함하고,
    상기 턴-온 전압은 상기 읽기 동작이 상기 제2 구간에 진입할 때에 상기 선택된 스트링 선택 라인 및 상기 선택된 접지 선택 라인에서 증가하는 방법.
  4. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판에 수직한 방향으로 적층되고 상기 기판 위에 직렬 연결되는 메모리 셀들을 포함하고, 상기 제1 셀 스트링은 제1 접지 선택 트랜지스터 및 제1 스트링 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 제2 접지 선택 트랜지스터 및 제2 스트링 선택 트랜지스터를 포함하고, 상기 제3 셀 스트링은 제3 접지 선택 트랜지스터 및 제3 스트링 선택 트랜지스터를 포함하고, 상기 제4 셀 스트링은 제4 접지 선택 트랜지스터 및 제4 스트링 선택 트랜지스터를 포함하고, 상기 제1 내지 제4 셀 스트링들은 제1 비트 라인에 연결되고,
    상기 동작 방법은:
    제1 구간 동안 프리셋 동작을 수행하는 단계;
    상기 프리셋 동작은 복수의 제1 전압을 제1 스트링 선택 라인, 제2 스트링 선택 라인, 제3 스트링 선택 라인, 제4 스트링 선택 라인, 제1 접지 선택 라인, 및 제2 접지 선택 라인에 각각 인가하여 상기 제1 내지 제4 스트링 선택 트랜지스터들 및 상기 제1 내지 제4 접지 선택 트랜지스터들을 턴-온 하는 단계를 포함하고, 상기 제1 내지 제4 스트링 선택 라인들은 상기 제1 내지 제4 스트링 선택 트랜지스터들에 각각 연결되고, 상기 제1 접지 선택 라인은 상기 제1 및 제2 접지 선택 트랜지스터들에 연결되고, 상기 제2 접지 선택 라인은 상기 제3 및 제4 접지 선택 트랜지스터들에 연결되고; 그리고
    상기 제1 구간에 후속하는 제2 구간 동안, 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작을 수행하는 단계는:
    상기 제1 스트링 선택 라인 및 상기 제1 접지 선택 라인에 복수의 제2 전압을 각각 인가하여 상기 제1 스트링 선택 트랜지스터들 및 상기 제1 접지 선택 트랜지스터를 턴-온 하는 단계;
    상기 제2 내지 제4 스트링 선택 라인들 및 상기 제2 접지 선택 라인에 복수의 제3 전압을 각각 인가하여 상기 제2 내지 제4 스트링 선택 트랜지스터들 및 상기 제3 및 제4 접지 선택 트랜지스터들을 턴-오프 하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 선택된 워드 라인에 선택된 읽기 전압을 인가하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 비선택된 워드 라인들에 상기 선택된 읽기 전압보다 높은 복수의 비선택된 읽기 전압을 각각 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 제1 비트 라인에 인가하는 단계를 포함하고,
    상기 복수의 제2 전압을 인가하는 단계 및 상기 복수의 제3 전압을 인가하는 단계는 상기 제2 구간 동안 동시에 수행되는 동작 방법.
  5. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판에 수직한 방향으로 적층되고 상기 기판 위에 직렬 연결되는 메모리 셀들을 포함하고, 상기 제1 셀 스트링은 제1 접지 선택 트랜지스터 및 제1 스트링 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 제2 접지 선택 트랜지스터 및 제2 스트링 선택 트랜지스터를 포함하고, 상기 제3 셀 스트링은 제3 접지 선택 트랜지스터 및 제3 스트링 선택 트랜지스터를 포함하고, 상기 제4 셀 스트링은 제4 접지 선택 트랜지스터 및 제4 스트링 선택 트랜지스터를 포함하고, 상기 제1 내지 제4 셀 스트링들은 제1 비트 라인에 연결되고,
    상기 동작 방법은:
    제1 구간 동안 프리셋 동작을 수행하는 단계;
    상기 프리셋 동작은:
    제1 전압을 제1 스트링 선택 라인 및 제1 접지 선택 라인에 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제1 접지 선택 트랜지스터를 턴-온 하는 단계;
    제2 전압을 제2 스트링 선택 라인에 인가하여 상기 제2 스트링 선택 트랜지스터를 턴-온 하는 단계; 그리고
    제3 전압을 제3 스트링 선택 라인, 제4 스트링 선택 라인, 그리고 제2 접지 선택 라인에 인가하여 상기 제3 스트링 선택 트랜지스터, 제3 접지 선택 트랜지스터, 제4 스트링 선택 트랜지스터 및 제4 접지 선택 트랜지스터를 턴-온 하는 단계를 포함하고,
    상기 제1 구간에 후속하는 제2 구간 동안, 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작을 수행하는 단계는:
    상기 제1 스트링 선택 라인 및 상기 제1 접지 선택 라인에 상기 제1 전압을 인가하는 것을 지속하며 상기 제2 내지 제4 스트링 선택 라인들 및 상기 제2 접지 선택 라인에 접지 전압을 인가하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 선택된 워드 라인에 선택된 읽기 전압을 인가하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 비선택된 워드 라인들에 상기 선택된 읽기 전압보다 높은 복수의 비선택된 읽기 전압을 각각 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 제1 비트 라인에 인가하는 단계를 포함하고,
    상기 제1 내지 제4 스트링 선택 라인들은 상기 제1 내지 제4 스트링 선택 트랜지스터들에 각각 연결되고,
    상기 제1 접지 선택 라인은 상기 제1 접지 선택 트랜지스터 및 상기 제2 접지 선택 트랜지스터에 연결되고,
    상기 제2 접지 선택 라인은 상기 제3 접지 선택 트랜지스터 및 상기 제4 접지 선택 트랜지스터에 연결되고,
    상기 제1 전압을 인가하는 단계, 상기 제2 전압을 인가하는 단계 및 상기 제3 전압을 인가하는 단계는 상기 제1 구간 동안 동시에 수행되는 동작 방법.
  6. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 비트 라인에 연결된 제1 및 제2 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 기판 위에서 상기 기판과 수직한 방향으로 적층되고 직렬 연결되는 메모리 셀들을 포함하고, 상기 제1 셀 스트링은 제1 접지 선택 트랜지스터 및 제1 스트링 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 제2 접지 선택 트랜지스터 및 제2 스트링 선택 트랜지스터를 포함하고,
    상기 동작 방법은:
    상기 동작 방법은:
    제1 구간 동안 프리셋 동작을 수행하는 단계;
    상기 프리셋 동작은:
    제1 전압을 상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에 인가하여 상기 제1 스트링 선택 트랜지스터를 턴-온 하는 단계;
    제2 전압을 상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에 인가하여 상기 제1 접지 선택 트랜지스터를 턴-온 하는 단계;
    제3 전압을 상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에 인가하여 상기 제2 스트링 선택 트랜지스터를 턴-온 하는 단계; 그리고
    제4 전압을 상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에 인가하여 상기 제2 접지 선택 트랜지스터를 턴-온 하는 단계를 포함하고,
    상기 제1 구간에 후속하는 제2 구간 동안, 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작은:
    제5 전압을 상기 제1 스트링 선택 라인에 인가하여 상기 제1 스트링 선택 트랜지스터를 턴-온 하는 단계;
    제6 전압을 상기 제1 접지 선택 라인에 인가하여 상기 제1 접지 선택 트랜지스터를 턴-온 하는 단계;
    제7 전압을 상기 제2 스트링 선택 라인 및 상기 제2 접지 선택 라인에 인가하여 상기 제2 스트링 선택 트랜지스터 및 상기 제2 접지 선택 트랜지스터를 턴-오프 하는 단계;
    상기 제1 및 제2 셀 스트링들에 연결된 선택된 워드 라인에 선택된 읽기 전압을 인가하는 단계;
    상기 제1 및 제2 셀 스트링들에 연결된 비선택된 워드 라인들에 상기 선택된 읽기 전압보다 높은 복수의 비선택된 읽기 전압을 각각 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 제1 비트 라인에 인가하는 단계를 포함하고,
    상기 제3 전압은 상기 제1 전압보다 낮고,
    상기 제1 전압을 인가하는 단계, 상기 제2 전압을 인가하는 단계, 상기 제3 전압을 인가하는 단계, 그리고 상기 제4 전압을 인가하는 단계는 상기 제1 구간 동안 동시에 수행되고,
    상기 제5 전압을 인가하는 단계, 상기 제6 전압을 인가하는 단계, 그리고 상기 제7 전압을 인가하는 단계는 상기 제2 구간 동안 동시에 수행되고, 그리고
    상기 제2 스트링 선택 라인의 전압은 상기 제1 구간에 포함되는 제1 시간 구간 동안 상기 제3 전압으로 유지되는 동작 방법.
  7. 불휘발성 메모리 시스템의 동작 방법에 있어서:
    상기 불휘발성 메모리 시스템은 불휘발성 메모리 장치 및 제어기를 포함하고, 상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판에 수직한 방향으로 적층되고 상기 기판 위에 직렬 연결되는 메모리 셀들을 포함하고, 상기 제1 셀 스트링은 제1 접지 선택 트랜지스터 및 제1 스트링 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 제2 접지 선택 트랜지스터 및 제2 스트링 선택 트랜지스터를 포함하고, 상기 제3 셀 스트링은 제3 접지 선택 트랜지스터 및 제3 스트링 선택 트랜지스터를 포함하고, 상기 제4 셀 스트링은 제4 접지 선택 트랜지스터 및 제4 스트링 선택 트랜지스터를 포함하고, 상기 제1 내지 제4 셀 스트링들은 제1 비트 라인에 연결되고,
    상기 동작 방법은:
    상기 제어기가 상기 불휘발성 메모리 장치에 커맨드를 제공하는 단계;
    상기 불휘발성 메모리 장치가 상기 커맨드에 응답하여 프리셋 동작을 수행하는 단계; 그리고
    상기 프리셋 동작을 수행한 후에, 상기 불휘발성 메모리 장치가 상기 커맨드에 응답하여 읽기 동작을 수행하는 단계를 포함하고,
    상기 프리셋 동작은 복수의 제1 전압을 제1 스트링 선택 라인, 제2 스트링 선택 라인, 제3 스트링 선택 라인, 제4 스트링 선택 라인, 제1 접지 선택 라인, 및 제2 접지 선택 라인에 각각 인가하여 상기 제1 내지 제4 스트링 선택 트랜지스터들 및 상기 제1 내지 제4 접지 선택 트랜지스터들을 턴-온 하는 단계를 포함하고, 상기 제1 내지 제4 스트링 선택 라인들은 상기 제1 내지 제4 스트링 선택 트랜지스터들에 각각 연결되고, 상기 제1 접지 선택 라인은 상기 제1 및 제2 접지 선택 트랜지스터들에 연결되고, 상기 제2 접지 선택 라인은 상기 제3 및 제4 접지 선택 트랜지스터들에 연결되고,
    상기 읽기 동작을 수행하는 단계는:
    상기 제1 스트링 선택 라인 및 상기 제1 접지 선택 라인에 복수의 제2 전압을 각각 인가하여 상기 제1 스트링 선택 트랜지스터 및 상기 제1 접지 선택 트랜지스터를 턴-온 하는 단계;
    상기 제2 내지 제4 스트링 선택 라인들 및 상기 제2 접지 선택 라인에 각각 복수의 제3 전압을 인가하여 상기 제2 내지 제4 스트링 선택 트랜지스터들 및 상기 제3 및 제4 접지 선택 트랜지스터들을 턴-오프 하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 선택된 워드 라인에 선택된 읽기 전압을 인가하는 단계;
    상기 제1 내지 제4 셀 스트링들에 연결된 비선택된 워드 라인들에 상기 선택된 읽기 전압보다 높은 복수의 비선택된 읽기 전압을 각각 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 제1 비트 라인에 인가하는 단계를 포함하고,
    상기 복수의 제2 전압을 인가하는 단계 및 상기 복수의 제3 전압을 인가하는 단계는 동시에 수행되는 동작 방법.
  8. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판과 수직한 방향으로 적층되고 직렬 연결되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하고,
    상기 동작 방법은:
    제1 전압, 제2 전압, 제3 전압 및 제4 전압을 상기 제1 내지 제4 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 제1 내지 제4 스트링 선택 라인들에 각각 인가하는 단계;
    제5 전압을 상기 제1 셀 스트링의 선택된 메모리 셀에 연결된 선택된 워드 라인에 인가하는 단계; 그리고
    제6 전압을 상기 제1 내지 제4 셀 스트링들의 비선택된 메모리 셀들에 연결된 비선택된 워드 라인들 중 적어도 하나에 인가하는 단계를 포함하고,
    상기 제1 스트링 선택 라인은 선택된 스트링 선택 라인이고, 그리고 상기 제2 전압은 상기 제3 전압 및 상기 제4 전압과 다른 동작 방법.
  9. 제8항에 있어서:
    상기 제1 및 제2 셀 스트링들의 접지 선택 트랜지스터들에 연결된 제1 접지 선택 라인에 제7 전압을 인가하는 단계; 그리고
    상기 제3 및 제4 셀 스트링들의 접지 선택 트랜지스터들에 제2 접지 선택 라인에 제8 전압을 인가하는 단계를 더 포함하는 동작 방법.
  10. 제9항에 있어서,
    상기 제7 전압 및 상기 제8 전압은 상기 제1 내지 제4 셀 스트링들의 상기 접지 선택 트랜지스터들을 턴-온 하는 동작 방법.
  11. 제9항에 있어서,
    상기 제2 접지 선택 라인에 제9 전압을 인가하는 단계를 더 포함하고,
    상기 제9 전압은 상기 제3 및 제4 셀 스트링들의 상기 접지 선택 트랜지스터들을 턴-오프 하는 동작 방법.
  12. 제8항에 있어서,
    상기 제5 전압은 상기 제2 전압, 상기 제3 전압 및 상기 제4 전압들 중 적어도 하나와 동일한 동작 방법.
  13. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판과 수직한 방향으로 적층되고 직렬 연결되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하고,
    상기 동작 방법은:
    상기 제1 내지 제4 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 제1 내지 제4 스트링 선택 라인들에 각각 제1 내지 제4 전압들을 인가하는 단계;
    제5 전압을 상기 제1 셀 스트링의 선택된 메모리 셀에 연결된 선택된 워드 라인에 인가하는 단계;
    제6 전압을 상기 제1 내지 제4 셀 스트링들의 비선택된 메모리 셀들에 연결된 비선택된 워드 라인들 중 적어도 하나에 인가하는 단계;
    제7 전압을 상기 제3 및 제4 스트링 선택 라인들에 인가하는 단계; 그리고
    제8 전압을 상기 제2 스트링 선택 라인에 인가하는 단계를 포함하고,
    상기 제7 전압을 인가하는 단계 및 상기 제8 전압을 인가하는 단계는 다른 타이밍들에 수행되는 동작 방법.
  14. 셀 스트링들을 포함하고, 상기 셀 스트링들은 제1 셀 스트링, 제2 셀 스트링, 제3 셀 스트링, 그리고 제4 셀 스트링을 포함하고, 상기 제1 내지 제4 셀 스트링들 각각은 기판과 수직한 방향으로 적층되고 직렬 연결되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 그리고
    상기 제1 내지 제4 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 제1 내지 제4 스트링 선택 라인들에 각각 제1 내지 제4 전압들을 인가하도록 구성되는 디코더 회로를 포함하고,
    상기 디코더 회로는 제5 전압을 상기 제1 셀 스트링의 선택된 메모리 셀에 연결된 선택된 워드 라인에 인가하고, 제6 전압을 상기 제1 내지 제4 셀 스트링들의 비선택된 메모리 셀들에 연결된 비선택된 워드 라인들 중 적어도 하나에 인가하고, 제7 전압을 상기 제3 및 제4 스트링 선택 라인들 중 적어도 하나에 인가하고, 그리고 제8 전압을 상기 제2 스트링 선택 라인에 인가하도록 구성되고,
    상기 디코더 회로는 상기 제7 전압 및 상기 제8 전압을 다른 타이밍들에 인가하도록 구성되는 불휘발성 메모리 장치.
  15. 삭제
  16. 삭제
  17. 불휘발성 메모리 장치로부터 데이터를 읽는 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 메모리 셀들, 상기 메모리 셀들과 비트 라인 사이에 배치되는 적어도 두 개의 스트링 선택 트랜지스터들, 그리고 상기 메모리 셀들과 공통 소스 라인의 사이에 배치되는 적어도 두 개의 접지 선택 트랜지스터들을 포함하고, 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들은 기판에 수직한 방향으로 적층되어 직렬 연결되고,
    상기 방법은:
    프리셋 동작을 수행하는 단계;
    상기 프리셋 동작은:
    제1 읽기 전압을 선택된 워드 라인에 인가하는 단계;
    제3 읽기 전압을 비선택된 워드 라인에 인가하는 단계;
    턴-온 전압을 선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 선택된 셀 스트링의 접지 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 비선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하는 단계; 그리고
    상기 턴-온 전압을 상기 비선택된 셀 스트링의 접지 선택 트랜지스터들 중 적어도 하나에 인가하는 단계를 포함하고,
    상기 프리셋 동작을 수행한 후에 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작은:
    제2 읽기 전압을 상기 선택된 워드 라인에 인가하는 단계;
    상기 제3 읽기 전압을 상기 비선택된 워드 라인에 인가하는 단계;
    상기 턴-온 전압을 상기 선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 선택된 셀 스트링의 상기 접지 선택 트랜지스터들에 인가하는 단계;
    턴-오프 전압을 상기 비선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-오프 전압을 상기 비선택된 셀 스트링의 상기 접지 선택 트랜지스터들 중 적어도 하나에 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 비트 라인에 인가하는 단계를 포함하고,
    상기 제1 읽기 전압의 레벨은 상기 제2 읽기 전압의 레벨보다 높고 그리고 상기 제3 읽기 전압의 레벨보다 낮은 방법.
  18. 불휘발성 메모리 장치로부터 데이터를 읽는 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 메모리 셀들, 상기 메모리 셀들과 비트 라인 사이에 배치되는 적어도 두 개의 스트링 선택 트랜지스터들, 그리고 상기 메모리 셀들과 공통 소스 라인의 사이에 배치되는 적어도 두 개의 접지 선택 트랜지스터들을 포함하고, 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들은 기판에 수직한 방향으로 적층되어 직렬 연결되고,
    상기 방법은:
    프리셋 동작을 수행하는 단계;
    상기 프리셋 동작은:
    제1 읽기 전압을 선택된 워드 라인에 인가하는 단계;
    제3 읽기 전압을 비선택된 워드 라인에 인가하는 단계;
    턴-온 전압을 선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 선택된 셀 스트링의 접지 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 비선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하는 단계; 그리고
    상기 턴-온 전압을 상기 비선택된 셀 스트링의 접지 선택 트랜지스터들 중 적어도 하나에 인가하는 단계를 포함하고,
    상기 프리셋 동작을 수행한 후에 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작은:
    제2 읽기 전압을 상기 선택된 워드 라인에 인가하는 단계;
    상기 제3 읽기 전압을 상기 비선택된 워드 라인에 인가하는 단계;
    상기 턴-온 전압을 상기 선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-온 전압을 선택된 셀 스트링의 상기 접지 선택 트랜지스터들에 인가하는 단계;
    턴-오프 전압을 상기 비선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 턴-오프 전압을 상기 비선택된 셀 스트링의 상기 접지 선택 트랜지스터들 중 적어도 하나에 인가하는 단계; 그리고
    접지 전압보다 높은 프리차지 전압을 상기 비트 라인에 인가하는 단계를 포함하고,
    상기 제3 읽기 전압은 상기 턴-온 전압의 레벨과 같은 방법.
  19. 프리셋 동작 및 읽기 동작을 순차적으로 수행하여 불휘발성 메모리 장치로부터 데이터를 읽는 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 메모리 셀들, 상기 메모리 셀들과 비트 라인 사이에 배치되는 적어도 두 개의 스트링 선택 트랜지스터들, 그리고 상기 메모리 셀들과 공통 소스 라인의 사이에 배치되는 적어도 두 개의 접지 선택 트랜지스터들을 포함하고, 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들은 기판에 수직한 방향으로 적층되어 직렬 연결되고,
    상기 방법은:
    상기 프리셋 동작 및 상기 읽기 동작 동안, 제1 턴-온 전압을 선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하는 단계;
    상기 프리셋 동작 및 상기 읽기 동작 동안, 제2 턴-온 전압을 선택된 셀 스트링의 접지 선택 트랜지스터들 중 하나에 인가하는 단계;
    상기 프리셋 동작 동안 상기 제1 턴-온 전압을 비선택된 셀 스트링의 스트링 선택 트랜지스터들에 인가하고, 이후에 상기 읽기 동작 동안 턴-오프 전압을 상기 비선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 인가하는 단계; 그리고
    성가 프리셋 동작 동안 상기 제2 턴-온 전압을 상기 비선택된 셀 스트링의 접지 선택 트랜지스터들 중 하나에 인가하고, 이후에 상기 읽기 동작 동안 상기 턴-오프 전압을 상기 비선택된 셀 스트링의 상기 접지 선택 트랜지스터들 중 하나에 인가하는 단계를 포함하고,
    상기 제1 턴-온 전압 및 상기 제2 턴-온 전압은 서로 다른 방법.
  20. 프리셋 동작 및 읽기 동작을 순차적으로 수행하여 불휘발성 메모리 장치로부터 데이터를 읽는 방법에 있어서:
    상기 불휘발성 메모리 장치는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 메모리 셀들, 상기 메모리 셀들과 비트 라인 사이에 배치되는 적어도 두 개의 스트링 선택 트랜지스터들, 그리고 상기 메모리 셀들과 공통 소스 라인의 사이에 배치되는 적어도 두 개의 접지 선택 트랜지스터들을 포함하고, 상기 스트링 선택 트랜지스터들 및 상기 접지 선택 트랜지스터들은 기판에 수직한 방향으로 적층되어 직렬 연결되고,
    상기 방법은:
    상기 프리셋 동작 동안 선택된 셀 스트링의 스트링 선택 트랜지스터들에 제1 턴-온 전압을 인가하고, 그리고 상기 읽기 동작 동안 상기 선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 제2 턴-온 전압을 인가하는 단계;
    상기 프리셋 동작 동안 상기 선택된 셀 스트링의 접지 선택 트랜지스터들 중 하나에 상기 제1 턴-온 전압을 인가하고, 그리고 상기 읽기 동작 동안 상기 선택된 셀 스트링의 상기 접지 선택 트랜지스터들 중 하나에 상기 제2 턴-온 전압을 인가하는 단계;
    상기 프리셋 동작 동안 비선택된 셀 스트링의 스트링 선택 트랜지스터들에 상기 제1 턴-온 전압을 인가하고, 이후에 상기 읽기 동작 동안 상기 비선택된 셀 스트링의 상기 스트링 선택 트랜지스터들에 턴-오프 전압을 인가하는 단계; 그리고
    상기 프리셋 동작 동안 상기 비선택된 셀 스트링의 상기 접지 선택 트랜지스터들에 상기 제1 턴-온 전압을 인가하고, 이후에 상기 읽기 동작 동안 상기 비선택된 셀 스트링들의 상기 접지 선택 트랜지스터들에 상기 턴-오프 전압을 인가하는 단계를 포함하고,
    상기 제1 턴-온 전압은 상기 제2 턴-온 전압보다 낮은 방법.
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