KR20230000055A - 저항 메모리 장치 및 이의 동작 방법 - Google Patents
저항 메모리 장치 및 이의 동작 방법 Download PDFInfo
- Publication number
- KR20230000055A KR20230000055A KR1020210081963A KR20210081963A KR20230000055A KR 20230000055 A KR20230000055 A KR 20230000055A KR 1020210081963 A KR1020210081963 A KR 1020210081963A KR 20210081963 A KR20210081963 A KR 20210081963A KR 20230000055 A KR20230000055 A KR 20230000055A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- memory cells
- turn
- resistive memory
- program
- Prior art date
Links
- 238000011017 operating method Methods 0.000 title abstract description 4
- 230000015654 memory Effects 0.000 claims abstract description 354
- 238000000034 method Methods 0.000 claims description 30
- 239000010410 layer Substances 0.000 description 36
- 238000010586 diagram Methods 0.000 description 34
- 238000012546 transfer Methods 0.000 description 19
- 238000013500 data storage Methods 0.000 description 16
- 239000000872 buffer Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- 239000008186 active pharmaceutical agent Substances 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 10
- 230000004044 response Effects 0.000 description 9
- 238000009826 distribution Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 101000741396 Chlamydia muridarum (strain MoPn / Nigg) Probable oxidoreductase TC_0900 Proteins 0.000 description 2
- 101000741399 Chlamydia pneumoniae Probable oxidoreductase CPn_0761/CP_1111/CPj0761/CpB0789 Proteins 0.000 description 2
- 101000741400 Chlamydia trachomatis (strain D/UW-3/Cx) Probable oxidoreductase CT_610 Proteins 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical compound [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/10—Resistive cells; Technology aspects
- G11C2213/15—Current-voltage curve
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
Abstract
본 기술은 소스 라인과 비트 라인들 사이에 연결되며 저항 메모리 셀들을 포함하는 스트링들; 상기 저항 메모리 셀들에 연결된 워드 라인들; 및 상기 저항 메모리 셀들 중 선택된 저항 메모리 셀들의 프로그램 목표 상태에 따라, 상기 워드 라인들 중 비선택된 워드 라인들에 인가되는 턴온 전압의 레벨을 조절하도록 구성된 전압 생성부를 포함하는 저항 메모리 장치 및 이의 동작 방법을 포함한다.
Description
본 발명은 저항 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 저항 메모리 장치의 프로그램 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive memory 또는 resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 저항 메모리(ReRAM)는 데이터를 저장할 수 있는 데이터 저장막과, 데이터 저장막의 양 단에 접하는 전극들을 포함할 수 있다. 데이터 저장막은 전극들에 인가되는 전압에 따라 가변되는 저항에 의해 프로그램 또는 소거될 수 있다. 예를 들면, 데이터 저장막으로 단극성(unipolar) 또는 양극성(bipolar) 저항 메모리 물질이 사용될 수 있다.
본 발명의 실시 예에 따른 저항 메모리 장치는, 하나의 메모리 셀에 복수의 비트들이 저장될 수 있는 저항 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저항 메모리 장치는, 소스 라인과 비트 라인들 사이에 연결되며 저항 메모리 셀들을 포함하는 스트링들; 상기 저항 메모리 셀들에 연결된 워드 라인들; 및 상기 저항 메모리 셀들 중 선택된 저항 메모리 셀들의 프로그램 목표 상태에 따라, 상기 워드 라인들 중 비선택된 워드 라인들에 인가되는 턴온 전압의 레벨을 조절하도록 구성된 전압 생성부를 포함한다.
본 발명의 실시 예에 따른 저항 메모리 장치의 동작 방법은, 소스 라인과 비트 라인들 사이에 연결된 저항 메모리 셀들의 프로그램 동작에 있어서, 상기 소스 라인에 접지 전압을 인가하고, 상기 비트 라인들 중 선택된 비트 라인들에 상기 접지 전압보다 높은 셋 전압(set voltage)을 인가하는 단계; 상기 저항 메모리 셀들 중 선택된 저항 메모리 셀들에 연결된 선택된 워드 라인에 턴오프 전압을 인가하는 단계; 및 상기 저항 메모리 셀들 중 비선택된 저항 메모리 셀들에 연결된 비선택된 워드 라인들에, 상기 선택된 저항 메모리 셀들의 프로그램 목표 상태에 따라 레벨이 조절된 턴온 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 저항 메모리 장치의 동작 방법은, 선택된 비트 라인들에 접지 전압을 인가하고, 선택된 소스 라인들에 리셋 전압들을 인가하는 단계; 선택된 워드 라인에 턴오프 전압을 인가하는 단계; 및 비선택된 워드 라인들에 턴온 전압을 인가하는 단계를 포함하고, 상기 리셋 전압들은, 상기 선택된 워드 라인에 연결된 선택된 메모리 셀들의 프로그램 목표 상태에 따라 조절되는 것을 특징으로 한다.
본 기술은 저항 메모리 장치를 구성하는 메모리 셀들 각각에 2 비트 이상의 데이터를 저장함으로써, 저항 메모리 장치의 저장 용량을 증가시킬 수 있다.
도 1은 저항 메모리 장치에서 데이터가 저장되는 원리를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 저항 메모리 장치를 설명하기 위한 사시도이다.
도 3은 본 발명에 따른 저항 메모리 장치를 설명하기 위한 회로도이다.
도 4는 선택된 메모리 셀을 소거하는 방법을 설명하기 위한 도면이다.
도 5는 선택된 메모리 셀을 제1 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 6은 선택된 메모리 셀을 제2 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 7은 전류에 따른 메모리 셀들의 상태를 설명하기 위한 도면이다.
도 8은 프로그램 방식에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 9는 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 10은 도 9에서 설명된 프로그램 동작들에 따른 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 12a 내지 도 12d는 제1 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 13은 본 발명의 제2 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 14a 및 도 14b는 제2 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 15는 본 발명의 제3 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 16a 내지 도 16d는 제3 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 17은 본 발명에 따른 메모리 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 19는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 2는 본 발명에 따른 저항 메모리 장치를 설명하기 위한 사시도이다.
도 3은 본 발명에 따른 저항 메모리 장치를 설명하기 위한 회로도이다.
도 4는 선택된 메모리 셀을 소거하는 방법을 설명하기 위한 도면이다.
도 5는 선택된 메모리 셀을 제1 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 6은 선택된 메모리 셀을 제2 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 7은 전류에 따른 메모리 셀들의 상태를 설명하기 위한 도면이다.
도 8은 프로그램 방식에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 9는 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 10은 도 9에서 설명된 프로그램 동작들에 따른 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 12a 내지 도 12d는 제1 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 13은 본 발명의 제2 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 14a 및 도 14b는 제2 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 15는 본 발명의 제3 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 16a 내지 도 16d는 제3 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 17은 본 발명에 따른 메모리 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 19는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저항 메모리 장치에서 데이터가 저장되는 원리를 설명하기 위한 도면이다.
도 1을 참조하면, 저항 메모리 장치에 포함되는 메모리 셀(MC)은 하부 전극(BE), 상부 전극(TE) 및 데이터 저장막(DS)을 포함할 수 있다. 하부 전극(BE) 및 상부 전극(TE)은 도전 물질로 형성될 수 있고, 데이터 저장막(DS)은 가변 저항 물질로 형성될 수 있다.
하부 전극(BE) 및 상부 전극(TE)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(polysilicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd), 주석(Sn), 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2) 및 산화 스트론튬 지르코네이트(StZrO3)들 중에서 어느 하나 또는 두 가지 이상의 물질들로 형성될 수 있다.
데이터 저장막(DS)은 양극성(bipolar) 저항 메모리 물질 또는 단극성(unipolar) 저항 메모리 물질로 형성될 수 있다. 양극성 저항 메모리 물질은 하부 전극(BE) 및 상부 전극(TE)에 인가되는 서로 다른 전압에 따라 셋(set) 또는 리셋(reset) 상태가 될 수 있다. 양극성 저항 메모리 물질에는 페로브스카이트(perovskite) 계열의 물질들이 사용될 수 있다. 단극성 저항 메모리 물질은 동일한 극성의 전압 펄스에 의해서도 셋(set) 또는 리셋(reset) 상태로 프로그램될 수 있다. 단극성 저항 메모리 물질로는 니켈 산화물(NiOx) 또는 티타늄 산화물(TiOx)과 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
데이터 저장막(DS)에는 원자들의 빈 공간이 있으며, 이는 베이컨시(vacancy; VC)라 불린다. 베이컨시(VC)는 극성을 가지기 때문에, 상부 전극(TE) 및 하부 전극(BE)에 인가되는 전압에 따라 이동할 수 있다. 예를 들면, 상부 전극(TE)에 리셋 전압(reset voltage; Vreset)이 인가되고 하부 전극(BE)에 접지 전압(GND)이 인가되면, 베이컨시(VC)가 하부 전극(BE) 방향으로 이동할 수 있다. 이 경우, 상부 전극(TE)과 하부 전극(BE) 사이에 전자가 이동할 수 있는 전류 패스(current path; PT)가 차단되므로 저항이 증가할 수 있다. 이를 고저항 상태(HRS)라 부른다. 전류 패스(PT)는 필라멘트(filament)로 불릴 수도 있다.
상부 전극(TE)에 셋 전압(set voltage; Vset)이 인가되고 하부 전극(BE)에 접지 전압(GND)이 인가되면, 하부 전극(BE)에 몰려있던 베이컨시(VC)의 일부가 상부 전극(TE) 방향으로 이동할 수 있고, 이로 인해 하부 전극(BE)과 상부 전극(TE) 사이에 전자가 이동할 수 있는 전류 패스(PT)가 형성될 수 있다. 이를 저저항 상태(LRS)라 부른다.
즉, 고저항 상태(HRS)에서는 데이터 저장막(DS)의 저항이 증가하여 전류가 낮아질 수 있고, 저저항 상태(LRS)에서는 데이터 저장막(DS)의 저항이 감소하여 전류가 증가할 수 있다. 메모리 셀(MC)은 이러한 저항 상태에 따라 셋(set) 또는 리셋(reset) 상태로 프로그램 또는 소거 될 수 있다.
상부 전극(TE)과 하부 전극(BE)에 인가될 수 있는 전압은 도 1에 도시된 실시 예로 제한되지 아니하므로, 다양한 레벨을 가지는 전압들이 사용될 수 있다.
도 2는 본 발명에 따른 저항 메모리 장치를 설명하기 위한 사시도이다.
도 2를 참조하면, 저항 메모리 장치는 복수의 메모리 셀들이 포함된 메모리 블록들을 포함할 수 있으며, 도 2에는 메모리 블록의 일부가 도시된다.
메모리 블록은 기판(SUB) 상부에 수직 방향(Z 방향)으로 적층된 제1 내지 제n 메모리 셀들(MC1~MCn)을 포함할 수 있다. 기판(SUB)이 X-Y 방향의 평면을 따라 형성되면, 메모리 블록은 X-Y 방향의 평면에 수직한 Z 방향으로 형성될 수 있다. 예를 들면, 기판(SUB) 상부에 소스 라인(SL)과 비트 라인(BL)이 적층될 수 있고, 소스 라인(SL)과 비트 라인(BL) 사이에 층간 절연막들(IS) 및 도전막들(CL)이 교호적으로 적층될 수 있다. 예를 들면, 층간 절연막들(IS)은 산화물로 형성될 수 있고, 도전막들(CL)은 텅스텐으로 형성될 수 있다. 도전막들(CL)의 일부는 워드 라인(word line)으로 사용될 수 있고, 일부는 선택 라인(selection line)으로 사용될 수 있다.
메모리 셀들은 층간 절연막들(IS) 및 도전막들(CL)을 수직 방향(Z 방향)으로 관통하는 제1 블로킹막(1BX), 데이터 저장막(DS) 및 제2 블로킹막(2BX)을 포함할 수 있다. 예를 들면, 제1 블로킹막(1BX)은 층간 절연막들(IS) 및 도전막들(CL)을 수직 방향(Z 방향)으로 관통하는 원통 형태로 형성될 수 있고, 데이터 저장막(DS)은 제1 블로킹막(1BX)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 제2 블록킹막(2BX)은 데이터 저장막(DS)의 내측벽을 따라 원통 형태로 형성될 수 있다. 제2 블로킹막(2BX)의 내부 빈 공간에는 원기둥 형태의 플러그(PL)가 형성될 수 있다. 제1 블로킹막(1BX), 제2 블로킹막(2BX) 및 플러그(PL)는 산화물로 형성될 수 있고, 데이터 저장막(DS)은 양극성(bipolar) 저항 메모리 물질 또는 단극성(unipolar) 저항 메모리 물질로 형성될 수 있다.
수직 방향(Z 방향)으로 형성된 제1 블로킹막(1BX), 데이터 저장막(DS) 및 제2 블로킹막(2BX) 중에서 도전막들(CL)이 형성된 층(layer)에 형성된 막들이 메모리 셀들 또는 선택 트랜지스터들로 사용될 수 있다. 예를 들면, 소스 라인(SL)의 상부에 제1 내지 제n 메모리 셀들(MC1~MCn)이 순차적으로 형성될 수 있고, 제n 메모리 셀(MCn)의 상부에는 드레인 선택 트랜지스터(DST)가 형성될 수 있다.
도 3은 본 발명에 따른 저항 메모리 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 제1 내지 제n 메모리 셀들 및 드레인 선택 트랜지스터(DST)는 하나의 스트링(string)을 형성할 수 있으며, 비트 라인(BL)과 소스 라인(SL) 사이에는 복수의 스트링들이 연결될 수 있다. 따라서, 하나의 메모리 블록에는 복수의 비트 라인들(BL)이 연결되므로, 하나의 메모리 블록에 복수의 스트링들이 포함될 수 있다. 프로그램 또는 리드 동작 시 선택된 스트링(Sel_ST)은 드레인 선택 라인들(DSL) 중 선택된 드레인 선택 라인(Sel_DSL)에 인가되는 전압에 의해 결정될 수 있다. 예를 들면, 비선택된 드레인 선택 라인들(Unsel_DSL)에는 접지 전압이 인가되고 선택된 드레인 선택 라인(Sel_DSL)에 턴온 전압이 인가되면, 선택된 드레인 선택 라인(Sel_DSL)에 연결된 스트링들(ST)이 선택될 수 있다. 다시 말하면, 프로그램 또는 리드 동작 시, 복수의 비트 라인들(BL)에 연결된 복수의 스트링들 중에서 선택된 드레인 선택 라인(Sel_DSL)에 연결된 스트링들(ST)이 프로그램 또는 리드 동작의 대상이 될 수 있다.
선택된 스트링(Sel_ST)에 포함된 제1 내지 제n 메모리 셀들(MC1~MCn) 및 드레인 선택 트랜지스터(DST)가 저항 메모리 소자로 구성된 경우, 메모리 셀들 또는 선택 트랜지스터들 각각의 상부 노드는 상부 전극(TE)이 되고 하부 노드는 하부 전극(BE)이 될 수 있다. 제1 메모리 셀(MC1)을 예를 들어 설명하면, 제1 및 제2 메모리 셀들(MC1, MC2) 사이의 노드가 상부 전극(TE)이 될 수 있고, 소스 라인(SL)이 하부 전극(BE)이 될 수 있다. 따라서, 제1 메모리 셀(MC1)은 제1 및 제2 메모리 셀들(MC1, MC2) 사이의 채널에 인가된 전압과 소스 라인(SL)에 인가된 전압에 따라 셋(set) 또는 리셋(reset)될 수 있다.
도 4는 선택된 메모리 셀을 소거하는 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 하나의 스트링에 여덟 개의 메모리 셀들과 하나의 드레인 선택 트랜지스터로 연결된 구조가 예를 들어 도시된다. 메모리 셀들에는 제1 내지 제8 워드 라인들(WL1~WL8)이 연결될 수 있고, 드레인 선택 트랜지스터에는 드레인 선택 라인(DSL)이 연결될 수 있다. 제5 워드 라인(WL5)이 선택된 워드 라인(Sel_WL)이라고 가정하면, 제5 워드 라인(WL5)에 연결된 제5 메모리 셀(MC5)이 소거 동작을 위해 선택된 메모리 셀이 된다.
소스 라인(SL)에 리셋 전압(Vreset)이 인가되고, 비트 라인(BL)에는 접지 전압(GND)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 선택된 워드 라인(Sel_WL)을 제외한 나머지 비선택된 워드 라인들(Unsel_WL)과 드레인 선택 라인(DSL)에는 소거 턴온 전압(eVon)이 인가될 수 있다.
리셋 전압(Vreset)은 접지 전압(GDN)보다 낮은 음전압으로 설정될 수 있다. 턴오프 전압(Voff)은 접지 전압(GND)으로 설정될 수 있고, 소거 턴온 전압(eVon)은 턴오프 전압(Voff)보다 높은 양전압으로 설정될 수 있다. 소거 턴온 전압(eVon)은 소스 라인(SL)에 인가된 리셋 전압(Vreset)을 제5 메모리 셀(MC5)까지 전달하고, 비트 리인(BL)에 인가된 접지 전압(GND)을 제5 메모리 셀(MC5)까지 전달하도록 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 연결된 제5 메모리 셀(MC5)의 상태가 소거 상태(ERS)가 되는 원리를 설명하면 다음과 같다.
비선택된 메모리 셀들인 제4 및 제6 메모리 셀들(MC4, MC6)의 게이트에 소거 턴온 전압(eVon)이 인가되면, 제4 및 제6 메모리 셀들(MC4, MC6)의 베이컨시(vacancy)가 워드 라인 방향으로 이동하여 전류 패스가 형성될 수 있다. 즉, 제5 메모리 셀(MC5)을 기준으로 하면, 제4 메모리 셀(MC4)은 하부 전극이 되고 제6 메모리 셀(MC6)은 상부 전극이 될 수 있다.
제4 메모리 셀(MC4)에는 리셋 전압(Vreset)이 인가되고, 제6 메모리 셀(MC6)에는 접지 전압(GND)이 인가되므로, 제5 메모리 셀(MC5)의 하부 전극에는 리셋 전압(Vreset)이 인가되고 상부 전극에는 접지 전압(GND)이 인가된다. 따라서, 제5 메모리 셀(MC5)의 베이컨시는 제4 메모리 셀(MC4)로부터 먼 제6 메모리 셀(MC6) 방향으로 이동하여, 제5 메모리 셀(MC5)은 고저항 상태(HRS)가 될 수 있다. 본 실시 예에서는 고저항 상태(HRS)를 소거 상태(ERS)로 정의한다.
도 5는 선택된 메모리 셀을 제1 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 제5 워드 라인(WL5)이 선택된 워드 라인(Sel_WL)이라고 가정하면, 제5 워드 라인(WL5)에 연결된 제5 메모리 셀(MC5)이 제1 프로그램 상태(PV1)로 프로그램될 선택된 메모리 셀이 된다.
소스 라인(SL)에 접지 전압(GND)이 인가되고, 비트 라인(BL)에는 셋 전압(Vset)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 선택된 워드 라인(Sel_WL)을 제외한 나머지 비선택된 워드 라인들(Unsel_WL)에는 제1 턴온 전압(1Von)이 인가될 수 있고, 드레인 선택 라인(DSL)에는 제1 턴온 전압(1Von) 또는 제1 턴온 전압(1Von)보다 높은 턴온 전압이 인가될 수 있다.
셋 전압(Vset)은 접지 전압(GND)보다 높은 양전압으로 설정될 수 있고, 턴오프 전압(Voff)은 접지 전압(GND)으로 설정될 수 있다. 제1 턴온 전압(1Von)은 턴오프 전압(Voff)보다 높은 양전압으로 설정될 수 있다. 제1 턴온 전압(1Von)은 소스 라인(SL)에 인가된 접지 전압(GND)을 제5 메모리 셀(MC5)까지 전달하고, 비트 리인(BL)에 인가된 셋 전압(Vet)을 제5 메모리 셀(MC5)까지 전달하도록 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 연결된 제5 메모리 셀(MC5)의 상태가 제1 프로그램 상태(PV1)로 프로그램되는 원리를 설명하면 다음과 같다.
비선택된 메모리 셀들인 제4 및 제6 메모리 셀들(MC4, MC6)의 게이트에 제1 턴온 전압(1Von)이 인가되면, 제4 및 제6 메모리 셀들(MC4, MC6)의 베이컨시가 워드 라인 방향으로 이동하면서 전류 패스가 형성될 수 있다. 즉, 제5 메모리 셀(MC5)을 기준으로, 제4 메모리 셀(MC4)은 하부 전극이 되고 제6 메모리 셀(MC6)은 상부 전극이 될 수 있다.
제4 메모리 셀(MC4)에는 접지 전압(GND)이 인가되고, 제6 메모리 셀(MC6)에는 제1 셋 전압(1Vset)이 인가되므로, 제5 메모리 셀(MC5)의 하부 전극에는 접지 전압(GND)이 인가되고 상부 전극에는 셋 전압(Vset)이 인가된다. 따라서, 제5 메모리 셀(MC5)의 베이컨시가 제4 메모리 셀(MC4)과 제6 메모리 셀(MC6) 사이에 연결되어, 제5 메모리 셀(MC5)은 제1 저전압 상태(1LRS)가 될 수 있다. 즉, 제1 턴온 전압(1Von)에 의해 형성된 전류 패스가 형성되고, 전류 패스에 따라 전류량이 결정될 수 있으므로, 제6 메모리 셀(MC6)에 전달된 셋 전압(Vset)은 비트 라인(BL)이 인가된 셋 전압(Vset)보다 낮은 레벨을 가질 수 있다. 따라서, 제5 메모리 셀(MC5)의 저항은 제6 메모리 셀(MC6)을 통해 전달된 셋 전압(Vset)의 레벨에 따라 제1 저전압 상태(1LRS)로 프로그램될 수 있다. 본 실시 예에서는 제1 저전압 상태(1LRS)를 제1 프로그램 상태(PV1)로 정의한다.
도 6은 선택된 메모리 셀을 제2 목표 상태로 프로그램하는 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제5 워드 라인(WL5)이 선택된 워드 라인(Sel_WL)이라고 가정하면, 제5 워드 라인(WL5)에 연결된 제5 메모리 셀(MC5)이 제1 프로그램 상태(PV1)로 프로그램될 선택된 메모리 셀이 된다.
소스 라인(SL)에 접지 전압(GND)이 인가되고, 비트 라인(BL)에는 셋 전압(Vset)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 선택된 워드 라인(Sel_WL)을 제외한 나머지 비선택된 워드 라인들(Unsel_WL)에는 제2 턴온 전압(2Von)이 인가될 수 있고, 드레인 선택 라인(DSL)에는 제2 턴온 전압(2Von) 또는 제2 턴온 전압(2Von)보다 높은 턴온 전압이 인가될 수 있다.
셋 전압(Vset)은 접지 전압(GND)보다 높은 양전압으로 설정될 수 있고, 턴오프 전압(Voff)은 접지 전압(GND)으로 설정될 수 있다. 제2 턴온 전압(2Von)은 제1 턴온 전압(도 5의 1Von)보다 높은 양전압으로 설정될 수 있다. 제2 턴온 전압(2Von)은 소스 라인(SL)에 인가된 접지 전압(GND)을 제5 메모리 셀(MC5)까지 전달하고, 비트 리인(BL)에 인가된 셋 전압(Vet)을 제5 메모리 셀(MC5)까지 전달하도록 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 연결된 제5 메모리 셀(MC5)의 상태가 제1 프로그램 상태(PV1)보다 높은 제2 프로그램 상태(PV2)로 프로그램되는 원리를 설명하면 다음과 같다.
비선택된 메모리 셀들인 제4 및 제6 메모리 셀들(MC4, MC6)의 게이트에 제2 턴온 전압(2Von)이 인가되면, 제4 및 제6 메모리 셀들(MC4, MC6)의 베이컨시가 워드 라인 방향으로 이동하면서 전류 패스가 형성될 수 있다. 즉, 제5 메모리 셀(MC5)을 기준으로, 제4 메모리 셀(MC4)은 하부 전극이 되고 제6 메모리 셀(MC6)은 상부 전극이 될 수 있다.
제4 메모리 셀(MC4)에는 접지 전압(GND)이 인가되고, 제6 메모리 셀(MC6)에는 셋 전압(Vset)이 인가되므로, 제5 메모리 셀(MC5)의 하부 전극에는 접지 전압(GND)이 인가되고 상부 전극에는 셋 전압(Vset)이 인가된다. 제5 메모리 셀(MC5)의 베이컨시가 제4 메모리 셀(MC4)과 제6 메모리 셀(MC6) 사이에 연결되어, 제5 메모리 셀(MC5)은 제2 저전압 상태(2LRS)가 될 수 있다. 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)에 의해 전류 패스가 형성되므로, 제6 메모리 셀(MC6)에 전달된 셋 전압(Vset)은 제1 턴온 전압(1Von)에 의해 전달되는 셋 전압(Vset)보다 높은 레벨을 가질 수 있다. 따라서, 제5 메모리 셀(MC5)의 저항은 제6 메모리 셀(MC6)을 통해 전달된 셋 전압(Vset)의 레벨에 따라, 제1 저전압 상태(1LRS) 보다 낮은 제2 저전압 상태(2LRS)로 프로그램될 수 있다. 본 실시 예에서는 제2 저전압 상태(2LRS)를 제2 프로그램 상태(PV2)로 정의한다.
상술한 바와 같이, 비선택된 워드 라인들(Unsel_WL)에 인가되는 턴온 전압의 레벨을 조절하여 선택된 메모리 셀의 저항을 조절할 수 있다. 선택된 메모리 셀의 저항에 따라 선택된 메모리 셀에 흐르는 전류가 결정되므로, 메모리 셀들은 다양한 상태들로 프로그램될 수 있다.
도 7은 전류에 따른 메모리 셀들의 상태를 설명하기 위한 도면이다.
도 7을 참조하면, 선택된 메모리 셀들은 다양한 저항 값들을 가지도록 프로그램 또는 소거될 수 있다. 예를 들면, 메모리 셀들의 상부 전극에 셋 전압(Vset)이 인가되면, 메모리 셀들의 전류가 높아지면서 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나의 상태로 프로그램될 수 있다. 이어서, 상부 전극에 리셋 전압(Vreset)이 인가되면, 메모리 셀들은 전류가 낮아지면서 소거 상태((ERS)로 소거될 수 있고, 상부 전극에 이전 보다 낮은 리셋 전압(Vreset)이 인가되면 메모리 셀들의 전류가 다시 높아지면서 메모리 셀들은 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나의 상태로 프로그램될 수 있다.
상술한 설명에서는 상부 전극의 전압에 따라 메모리 셀들의 상태가 변경되는 것으로 설명되었으나, 하부 전극의 전압에 따라서도 메모리 셀들의 상태가 변경될 수 있다.
도 8은 프로그램 방식에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 상술한 실시 예와 같이 선택된 메모리 셀들이 소거 상태(ERS)와 제1 내지 제3 프로그램 상태들(PV1~PV3)로 프로그램되는 방식은 멀티 레벨 셀(multi level cell; MLC) 방식이라 할 수 있다. 멀티 레벨 셀(MLC) 방식에서, 하나의 메모리 셀은 2 비트의 데이터를 저장할 수 있다. 선택된 메모리 셀은 하나의 고저항 상태로 소거되거나, 세 개의 저저항 상태들 중 어느 하나로 프로그램될 수 있다. 문턱전압 분포가 높아질수록 저항이 낮아지므로, 선택된 메모리 셀들의 전류량은 증가할 수 있다.
본 실시 예는 멀티 레벨 셀(MLC) 방식뿐만 아니라, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell; TLC) 방식에도 적용될 수 있으며, 트리플 레벨 셀(TLC) 이상의 방식들에도 적용될 수 있다.
도 9는 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 9를 참조하면, 선택된 메모리 셀들의 프로그램 동작은 선택된 메모리 셀들의 소거 동작이 수행된 후, 선택된 메모리 셀들을 문턱전압 분포가 낮은 순서대로 프로그램할 수 있다. 다시 말하면, 프로그램 동작은 선택된 메모리 셀들의 저항(resistance)이 높은 레벨에서 낮은 레벨의 순서대로 수행되거나, 선택된 메모리 셀들의 전류가 낮은 레벨에서 높은 레벨의 순서대로 수행될 수 있다.
예를 들면, 선택된 메모리 셀들의 프로그램 동작이 수행되기 이전에, 선택된 메모리 셀들의 소거 동작이 수행될 수 있다(S91). 소거 동작이 종료되면, 프로그램 상태들 중에서 레벨이 가장 낮은 제1 프로그램 상태(PV1) 이상으로 프로그램될 메모리 셀들에 대한 제1 프로그램 동작이 수행될 수 있다(S92). 제1 프로그램 동작은 선택된 워드 라인에 턴오프 전압을 인가하고, 비선택된 워드 라인들에는 제1 턴온 전압(1Von)을 인가하여 수행될 수 있다. 제1 프로그램 동작에서 수행되는 검증 동작에서는 선택된 메모리 셀들에 의한 전류가 제1 전류량인지 판단될 수 있다. 선택된 메모리 셀들에 의한 전류량이 제1 전류량을 가지면, 제2 프로그램 상태(PV2) 이상으로 프로그램될 메모리 셀들에 대한 제2 프로그램 동작이 수행될 수 있다(S93). 제2 프로그램 동작에서는 비선택된 워드 라인들에 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)이 인가될 수 있다. 상술한 방식으로 문턱전압이 가장 높은 제k 프로그램 상태(PVk)까지 선택된 메모리 셀들의 프로그램 동작이 종료되면(S94), 선택된 메모리 셀들의 프로그램 동작은 종료될 수 있다.
도 10은 도 9에서 설명된 프로그램 동작들에 따른 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 9 및 도 10을 참조하여 선택된 메모리 셀들을 멀티 레벨 셀(MLC) 방식으로 프로그램하는 방법을 설명하면 다음과 같다.
선택된 메모리 셀들의 소거 동작(S91)이 수행된 후, 선택된 메모리 셀들을 제1 프로그램 상태(PV1)로 프로그램하기 위한 제1 프로그램 동작(S92)이 수행될 수 있다. 제1 프로그램 동작(S92)에서 선택된 메모리 셀들은 목표 상태가 제1 프로그램 상태(PV1)인 메모리 셀들과, 제1 프로그램 상태(PV1)보다 높은 제2 및 제3 프로그램 상태들(PV2, PV3)로 프로그램될 메모리 셀들이 포함될 수 있다. 즉, 목표 상태가 제1 내지 제3 프로그램 상태들(PV1~PV3)인 메모리 셀들이 제1 프로그램 동작(S92) 시 동시에 프로그램될 수 있다.
제1 프로그램 동작(S92)이 종료되면, 제1 내지 제3 프로그램 상태들(PV1~PV3)로 프로그램된 메모리 셀들 중에서 제2 또는 제3 프로그램 상태(PV2 또는 PV3)로 프로그램될 메모리 셀들에 제2 프로그램 동작(S93)이 수행될 수 있다. 즉, 목표 상태가 제2 또는 제3 프로그램 상태(PV2 또는 PV3)인 메모리 셀들이 제2 프로그램 동작(S93) 시 동시에 프로그램되어, 제2 프로그램 상태(PV2)를 가질 수 있다.
제2 프로그램 동작(S93)이 종료되면, 제2 또는 제3 프로그램 상태(PV2 또는 PV3)로 프로그램된 메모리 셀들 중에서 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들에 제3 프로그램 동작(S94)이 수행될 수 있다. 즉, 도 9의 제k 프로그램 동작에서 k가 3인 경우, 제3 프로그램 동작(S94)이 마지막으로 수행되는 프로그램 동작이 된다.
상술한 바와 같이, 전류가 낮은 순서대로 메모리 셀들을 순차적으로 프로그램하는 방법을 더욱 구체적으로 설명하면 다음과 같다.
도 11은 본 발명의 제1 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 제1 실시 예에 따른 프로그램 동작에서는 메모리 셀들을 다양한 프로그램 상태들로 프로그램하기 위하여 비선택된 워드 라인들에 인가되는 턴온 전압이 조절될 수 있다.
선택된 메모리 셀들의 프로그램 동작이 수행되기 이전에, 선택된 메모리 셀들의 소거 동작이 수행될 수 있다. 선택된 메모리 셀들의 소거 동작 시, 선택된 비트 라인들(Sel_BL)에는 접지 전압(GND)이 인가될 수 있고, 소스 라인(SL)에는 리셋 전압(Vreset)이 인가될 수 있다. 소거 동작은 선택된 페이지에 포함된 모든 메모리 셀들에 수행되므로, 소거 동작 시 모든 비트 라인들이 선택된 비트 라인들(Sel_BL)로 설정될 수 있다. 소거 동작 시, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 소거 턴온 전압(eVon)이 인가될 수 있다. 선택된 메모리 셀들과 동일한 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하기 위하여, 선택된 드레인 선택 라인(Sel_DSL)에는 소거 턴온 전압(eVon)이 인가될 수 있다. 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
소거 상태(ERS)인 메모리 셀들 중에서 목표 상태가 제1 프로그램 상태(PV1)인 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작 시, 선택된 비트 라인들(Sel_BL)에는 셋 전압(Vset)이 인가될 수 있고, 비선택된 비트 라인들(Unsel_BL)에는 접지 전압(GND)이 인가될 수 있다. 이때, 소스 라인(SL)에는 접지 전압(GND)이 인가될 수 있다. 제1 프로그램 동작 시, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 제1 턴온 전압(1Von)이 인가될 수 있다. 선택된 메모리 셀들과 동일한 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하기 위하여, 선택된 드레인 선택 라인(Sel_DSL)에는 제1 턴온 전압(1Von) 또는 제1 턴온 전압(1Von)보다 높은 전압이 인가될 수 있다. 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들 중에서 목표 상태가 제2 프로그램 상태(PV2)인 메모리 셀들을 프로그램하기 위한 제2 프로그램 동작은 제1 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제2 프로그램 동작에서는, 비선택된 워드 라인들(Unsel_WL)에 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)이 인가될 수 있고, 선택된 드레인 선택 라인(Sel_DSL)에는 제2 턴온 전압(2Von) 또는 제2 턴온 전압(2Von)보다 높은 전압이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
제2 프로그램 상태(PV2)로 프로그램된 메모리 셀들 중에서 목표 상태가 제3 프로그램 상태(PV3)인 메모리 셀들을 프로그램하기 위한 제3 프로그램 동작은 제2 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제3 프로그램 동작에서는, 비선택된 워드 라인들(Unsel_WL)에 제2 턴온 전압(2Von)보다 높은 제3 턴온 전압(3Von)이 인가될 수 있고, 선택된 드레인 선택 라인(Sel_DSL)에는 제3 턴온 전압(3Von) 또는 제3 턴온 전압(3Von)보다 높은 전압이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
제k-1 프로그램 상태(PVk-1)로 프로그램된 메모리 셀들 중에서 목표 상태가 가장 높은 제k 프로그램 상태(PVk)인 메모리 셀들을 프로그램하기 위한 제k 프로그램 동작은 제k-1 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제k 프로그램 동작에서는, 비선택된 워드 라인들(Unsel_WL)에 턴온 전압들 중에서 가장 높은 제k 턴온 전압(kVon)이 인가될 수 있고, 선택된 드레인 선택 라인(Sel_DSL)에도 제k 턴온 전압(kVon)이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
도 12a 내지 도 12d는 제1 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들로써, 선택된 워드 라인(Sel_WL)에 연결된 네 개의 메모리 셀들을 서로 다른 상태들로 프로그램하는 방법이 예를 들어 설명된다.
도 12a를 참조하면, 제1 비트 라인(BL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 소거 상태(ERS)이고, 제2 비트 라인(BL2)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제1 프로그램 상태(PV1)이고, 제3 비트 라인(BL3)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제2 프로그램 상태(PV2)이고, 제4 비트 라인(BL4)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제4 프로그램 상태(PV4)라고 가정한다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 프로그램하기 이전에, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 소거하기 위한 소거 동작이 수행될 수 있다.
소거 동작 시, 제1 내지 제4 비트 라인들(BL1~BL4)에 접지 전압(GND)이 인가되고, 제1 내지 제4 소스 라인들(SL1~SL4)에 리셋 전압(Vreset)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(VofF)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 소거 턴온 전압(eVon)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 소거 턴온 전압(eVon) 또는 소거 턴온 전압(eVon)보다 높은 전압이 인가될 수 있다.
선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)에 소거 턴온 전압(eVon)이 인가되면, 선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 리셋 전압(Vreset)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다. 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)과 드레인 선택 라인(DSL)에 소거 턴온 전압(eVon)이 인가되면, 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 접지 전압(GND)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 하부에 리셋 전압(Vreset)이 인가되고 상부에 접지 전압(GND)이 인가되면, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 저항이 높아지므로, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들은 소거 상태(ERS)가 될 수 있다.
도 12b를 참조하면, 소거 상태(ERS)인 메모리 셀들 중 제1 프로그램 상태(PV1) 이상으로 프로그램될 메모리 셀들의 제1 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 비트 라인(BL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태가 소거 상태(ERS)이므로, 제1 프로그램 동작 시 제1 비트 라인(BL1)은 비선택된 비트 라인이 되고, 나머지 제2 내지 제4 비트 라인들(BL2~BL4)이 선택된 비트 라인들이 된다. 제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 비트 라인(BL1)에는 접지 전압(GND)이 인가되고, 제2 내지 제4 비트 라인들(BL2~BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제2 내지 제4 비트 라인들(BL2~BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 드레인 선택 라인(DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 제1 턴온 전압(1Von)이 인가될 수 있고, 드레인 선택 라인(DSL)에는 제1 턴온 전압(1Von) 또는 제1 턴온 전압(1Von)보다 높은 전압이 인가될 수 있다. 드레인 선택 라인(DSL)에 제1 턴온 전압(1Von)보다 높은 전압이 인가되면, 비트 라인들에 인가되는 셋 전압(Vset)의 손실 없이 스트링들에 셋 전압(Vset)이 전달될 수 있다. 제1 턴온 전압(1Von)은 소거 턴온 전압(eVon)보다 높은 양전압으로 설정될 수 있다.
제2 내지 제4 소스 라인들(SL2~SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제2 내지 제4 소스 라인들(SL2~SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제1 턴온 전압(1Von)이 인가될 수 있다.
제1 턴온 전압(1Von)은 소거 턴온 전압(eVon)보다 높고 셋 전압(Vset)보다 낮게 설정될 수 있다. 선택된 워드 라인(Sel_WL)과 제2 내지 제4 비트 라인들(BL2~BL4) 사이의 전류는 제1 턴온 전압(1Von)에 의해 결정될 수 있으므로, 선택된 메모리 셀들의 상부 전극에 인가되는 전압은 제2 내지 제4 비트 라인들(BL2~BL4)에 인가되는 셋 전압(Vset)보다 낮을 수 있다. 따라서, 선택된 메모리 셀들은 제1 저항을 가지도록 프로그램될 수 있다. 여기서, 제1 저항은 소거 상태(ERS)인 메모리 셀들의 저항보다 낮고 프로그램되는 메모리 셀들이 가질 수 있는 저항 중에서는 가장 높을 수 있다.
도 12c를 참조하면, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들 중 제2 프로그램 상태(PV2) 이상으로 프로그램될 메모리 셀들의 제2 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 및 제2 비트 라인들(BL1, BL2)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들은 목표 상태로 프로그램된 상태이므로, 제2 프로그램 동작 시 제1 및 제2 비트 라인들(BL1, BL2)은 비선택된 비트 라인들이 되고, 나머지 제3 및 제4 비트 라인들(BL3, BL4)은 선택된 비트 라인들이 된다. 제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 및 제2 비트 라인들(BL1, BL2)에는 접지 전압(GND)이 인가되고, 제3 및 제4 비트 라인들(BL3, BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제3 및 제4 비트 라인들(BL3, BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 드레인 선택 라인(DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)이 인가될 수 있고, 드레인 선택 라인(DSL)에는 제2 턴온 전압(2Von) 또는 제2 턴온 전압(2Von)보다 높은 전압이 인가될 수 있다.
제3 및 제4 소스 라인들(SL3, SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제3 및 제4 소스 라인들(SL3, SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제2 턴온 전압(2Von)이 인가될 수 있다.
제2 턴온 전압(2Von)은 제1 턴온 전압(1Von)보다 높고 셋 전압(Vset)보다 낮게 설정될 수 있으므로, 선택된 워드 라인(Sel_WL)과 제3 및 제4 비트 라인들(BL3, BL4) 사이의 전류는 제2 턴온 전압(2Von)에 의해 결정될 수 있다. 따라서, 선택된 메모리 셀들의 상부 전극에 인가되는 전압은 제3 및 제4 비트 라인들(BL3, BL4)에 인가되는 셋 전압(Vset)보다 낮을 수 있다. 이로 인해, 선택된 메모리 셀들은 제1 저항보다 낮은 제2 저항을 가지도록 프로그램될 수 있다.
도 12d를 참조하면, 제2 프로그램 상태(PV2)로 프로그램된 메모리 셀들 중 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들의 제3 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 내지 제3 비트 라인들(BL1~BL3)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들은 목표 상태로 프로그램된 상태이므로, 제3 프로그램 동작 시 제1 내지 제3 비트 라인들(BL1~BL3)은 비선택된 비트 라인들이 되고, 제4 비트 라인(BL4)은 선택된 비트 라인이 된다. 제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 내지 제3 비트 라인들(BL1~BL3)에는 접지 전압(GND)이 인가되고, 선택된 비트 라인인 제4 비트 라인(BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제4 비트 라인(BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 드레인 선택 라인(DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 제2 턴온 전압(2Von)보다 높은 제3 턴온 전압(3Von)이 인가될 수 있고, 드레인 선택 라인(DSL)에는 제3 턴온 전압(3Von)이 인가될 수 있다.
제4 소스 라인(SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제4 소스 라인(SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
제3 턴온 전압(3Von)은 제2 턴온 전압(2Von)보다 높고 셋 전압(Vset)보다 낮거나 같게 설정될 수 있다. 선택된 워드 라인(Sel_WL)과 제4 비트 라인(BL4) 사이의 전류는 제3 턴온 전압(3Von)에 의해 결정될 수 있으므로, 선택된 메모리 셀들의 상부 전극에 인가되는 전압은 제4 비트 라인(BL4)에 인가되는 셋 전압(Vset)보다 낮거나 같을 수 있다. 이로 인해, 선택된 메모리 셀들은 제2 저항보다 낮은 제3 저항을 가지도록 프로그램될 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 제2 실시 예에 따른 프로그램 동작에서는 메모리 셀들을 다양한 프로그램 상태들로 프로그램하기 위하여, 비선택된 워드 라인들에 인가되는 턴온 전압은 일정하게 유지되고, 소스 라인들에 인가되는 리셋 전압이 조절될 수 있다.
선택된 메모리 셀들의 프로그램 동작이 수행되기 이전에, 선택된 메모리 셀들의 소거 동작이 수행될 수 있다. 선택된 메모리 셀들의 소거 동작 시, 선택된 비트 라인들(Sel_BL)에는 셋 전압(Vset)이 인가될 수 있고, 소스 라인들(SL)에는 접지 전압(GND)이 인가될 수 있다. 셋 전압(Vset)은 양전압이므로, 제2 실시 예에 따른 프로그램 동작에서는 메모리 셀들의 고저항 상태를 소거 상태(ERS)로 정의한다. 소거 동작 시, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 제1 실시 예에 따른 프로그램 동작에서 사용되는 제1 내지 제k 턴온 전압들(1Von~kVon) 중에서 가장 높은 전압으로 설정될 수 있다. 예를 들면, 제2 실시 예에 따른 프로그램 동작에서 사용되는 턴온 전압(Von)은 제1 실시 예에 다른 프로그램 동작에서 사용되는 제k 턴온 전압(kVon)일 수 있다. 선택된 메모리 셀들과 동일한 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하기 위하여, 선택된 드레인 선택 라인(Sel_DSL)에는 턴온 전압(Von)이 인가될 수 있고, 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
소거 상태(ERS)인 메모리 셀들 중에서 선택된 메모리 셀들을 제1 내지 제k 프로그램 상태들(PV1~PVk)로 동시에 프로그램하기 위하여, 스트링들에 연결된 소스 라인들(SL)에 제1 내지 제k 리셋 전압들(1Vreset~kVreset)이 선택적으로 인가될 수 있다. 예를 들면, 프로그램 동작 시, 비트 라인들(BL)에는 접지 전압(GND)이 인가될 수 있고, 선택된 워드 라인(Sel_WL) 및 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL) 및 선택된 드레인 선택 라인(Sel_DSL)에는 턴온 전압(Von)이 인가될 수 있다.
소스 라인들(SL)에 인가되는 제1 내지 제k 리셋 전압들(1Vreset~kVreset)을 구체적으로 설명하면 다음과 같다.
제1 프로그램 상태(PV1)로 프로그램될 메모리 셀의 스트링에 연결된 소스 라인(SL)에는 접지 전압(GND)보다 낮은 제1 리셋 전압(1Vreset)이 인가될 수 있다. 제1 프로그램 상태(PV1)는 소거 상태(ERS)보다 낮은 제1 저저항 상태로 정의될 수 있다. 따라서, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀의 전류는 소거 상태(ERS)인 메모리 셀들의 전류보다 크다.
제2 프로그램 상태(PV2)로 프로그램될 메모리 셀의 스트링에 연결된 소스 라인(SL)에는 제1 리셋 전압(1Vreset)보다 낮은 제2 리셋 전압(2Vreset)이 인가될 수 있다. 제2 프로그램 상태(PV2)는 제1 프로그램 상태(PV1)보다 저항이 낮은 제2 저저항 상태로 정의될 수 있다. 따라서, 제2 프로그램 상태(PV2)로 프로그램된 메모리 셀의 전류는 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들의 전류보다 크다.
상술한 방식으로, 선택된 메모리 셀들을 제3 내지 제k 프로그램 상태들(PV3~PVk)로 프로그램하기 위해서는 스트링들 각각에 연결된 소스 라인(SL)에 나머지 제3 내지 제k 리셋 전압들(3Vreset~kVreset)이 인가될 수 있다. 제1 내지 제k 리셋 전압들(1Vreset~kVreset)은 모두 접지 전압(GND)보다 낮게 설정될 수 있으며, 제1 내지 제k 리셋 전압들(1Vreset~kVreset) 중에서 제k 리셋 전압(kVreset)이 가장 낮게 설정될 수 있다.
도 14a 및 도 14b는 제2 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 14a를 참조하면, 제1 비트 라인(BL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 소거 상태(ERS)이고, 제2 비트 라인(BL2)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제1 프로그램 상태(PV1)이고, 제3 비트 라인(BL3)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제2 프로그램 상태(PV2)이고, 제4 비트 라인(BL4)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제4 프로그램 상태(PV4)라고 가정한다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 프로그램하기 이전에, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 소거하기 위한 소거 동작이 수행될 수 있다.
소거 동작 시, 제1 내지 제4 비트 라인들(BL1~BL4)에 셋 전압(Vset)이 인가되고, 제1 내지 제4 소스 라인들(SL1~SL4)에는 접지 전압(GND)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(VofF)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL) 및 선택된 드레인 선택 라인(Sel_DSL)에는 턴온 전압(Von)이 인가될 수 있다.
턴온 전압(Von)은 제1 실시 예에 따른 프로그램 동작에서 사용되는 제1 내지 제k 턴온 전압들(1Von~kVon) 중에서 가장 높은 전압으로 설정될 수 있다. 예를 들면, 제1 실시 예에 따른 프로그램 동작에서 사용되는 제k 턴온 전압(kVon)이 제2 실시 예에 따른 프로그램 동작의 턴온 전압(Von)으로 설정될 수 있다.
선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)에 턴온 전압(Von)이 인가되면, 선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 접지 전압(GND)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다. 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)과 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되면, 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 셋 전압(Vset)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 하부에 접지 전압(GND)이 인가되고 상부에 셋 전압(Vset)이 인가되면, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 저항이 높아지므로, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들은 소거 상태(ERS)가 될 수 있다.
도 14b를 참조하면, 선택된 메모리 셀들을 제1 내지 제3 프로그램 상태들(PV1~PV3)로 프로그램하기 위하여, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가되고, 비선택된 워드 라인들(Unsel_WL) 및 선택된 드레인 선택 라인(Sel_DSL)에는 턴온 전압(Von)이 인가될 수 있다. 제1 내지 제4 비트 라인들(BL1~BL4)에는 접지 전압(GND)이 인가될 수 있고, 제1 내지 제4 소스 라인들(SL1~SL4)에는 선택된 메모리 셀들의 목표 상태들에 따라 서로 다른 전압들이 인가될 수 있다. 예를 들면, 제1 소스 라인(SL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태가 소거 상태(ERS)인 경우, 소거 동작을 통해 이미 소거되었으므로 제1 소스 라인(SL1)에는 접지 전압(GND)이 인가될 수 있다.
제2 소스 라인(SL2)에 연결된 선택된 메모리 셀의 목표 상태가 제1 프로그램 상태(PV1)인 경우, 제2 소스 라인(SL2)에는 접지 전압(GND)보다 낮은 제1 리셋 전압(1Vreset)이 인가될 수 있다. 제3 소스 라인(SL3)에 연결된 선택된 메모리 셀의 목표 상태가 제2 프로그램 상태(PV2)인 경우, 제3 소스 라인(SL3)에는 제1 리셋 전압(1Vreset)보다 낮은 제2 리셋 전압(2Vreset)이 인가될 수 있다. 제4 소스 라인(SL4)에 연결된 선택된 메모리 셀의 목표 상태가 제3 프로그램 상태(PV3)인 경우, 제4 소스 라인(SL4)에는 제2 리셋 전압(2Vreset)보다 낮은 제3 리셋 전압(3Vreset)이 인가될 수 있다.
도 15는 본 발명의 제3 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 제3 실시 예에 따른 프로그램 동작을 수행하기 위해서는 워드 라인들과 소스 라인 사이에 소스 선택 라인이 추가된다. 예를 들면, 메모리 셀들과 소스 라인 사이에 소스 선택 트랜지스터들이 추가되고, 소스 선택 트랜지스터들의 게이트들에 소스 선택 라인이 연결될 수 있다. 소스 선택 라인(SSL)은 드레인 선택 라인(DSL)처럼 서로 다른 비트 라인들에 연결된 스트링들에 공통으로 연결되고, 동일한 비트 라인에 연결된 소스 선택 라인들은 서로 분리될 수 있다. 제3 실시 예에 따른 프로그램 동작에서는 선택된 소스 선택 라인(Sel_SSL)에 인가되는 전압을 조절하여 선택된 메모리 셀들을 프로그램할 수 있다.
선택된 메모리 셀들의 프로그램 동작이 수행되기 이전에, 선택된 메모리 셀들의 소거 동작이 수행될 수 있다. 선택된 메모리 셀들의 소거 동작 시, 제1 내지 제4 비트 라인들(BL1~BL4)에는 접지 전압(GND)이 인가될 수 있고, 소스 라인들(SL)에는 리셋 전압(Vreset)이 인가될 수 있다. 소거 동작은 선택된 페이지에 포함된 모든 메모리 셀들에 수행되므로, 소거 동작 시 모든 비트 라인들이 선택된 비트 라인들(Sel_BL)로 설정될 수 있다. 소거 동작 시, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 소거 턴온 전압(eVon)이 인가될 수 있다. 선택된 메모리 셀들과 동일한 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하기 위하여, 선택된 드레인 선택 라인(Sel_DSL)에도 소거 턴온 전압(eVon)이 인가될 수 있다. 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
소거 상태(ERS)인 메모리 셀들 중에서 목표 상태가 제1 프로그램 상태(PV1)인 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작 시, 선택된 비트 라인들(Sel_BL)에는 셋 전압(Vset)이 인가될 수 있고, 비선택된 비트 라인들(Unsel_BL)에는 접지 전압(GND)이 인가될 수 있다. 소스 라인(SL)에는 접지 전압(GND)이 인가될 수 있다. 제1 프로그램 동작 시, 선택된 워드 라인(Sel_WL)에는 턴오프 전압(Voff)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 제k 턴온 전압(kVon)이 인가될 수 있다. 제k 턴온 전압(kVon)은 제1 실시 예에 따른 프로그램 동작에서 사용되는 제1 내지 제k 턴온 전압들(1Von~kVon) 중에서 가장 높은 전압과 동일할 수 있다. 선택된 메모리 셀들과 동일한 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하기 위하여, 선택된 드레인 선택 라인(Sel_DSL)에도 제k 턴온 전압(kVon)이 인가될 수 있고, 비선택된 드레인 선택 라인들(Unsel_DSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 목표 상태가 제1 프로그램 상태(PV1)인 메모리 셀들을 제1 프로그램 상태(PV1)로 프로그램하기 위하여, 선택된 소스 선택 라인(Sel_SSL)에는 제1 턴온 전압(1Von)이 인가될 수 있다. 즉, 제1 내지 제k 턴온 전압들(1Von~kVon) 중에서 가장 낮은 제1 턴온 전압(1Von)이 선택된 소스 선택 라인(Sel_SSL)에 인가되면, 소스 선택 트랜지스터들의 턴온 레벨이 낮아지므로, 접지 전압(GND)이 인가되는 소스 라인(SL)와 선택된 메모리 셀들 사이의 전류 패스의 레벨이 낮아질 수 있다. 이로 인해, 선택된 메모리 셀들은 소거 상태(ERS)의 저항보다 낮은 제1 저저항 상태가 되므로, 제1 프로그램 상태(PV1)로 프로그램될 수 있다.
제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들 중에서 목표 상태가 제2 프로그램 상태(PV2)인 메모리 셀들을 프로그램하기 위한 제2 프로그램 동작은 제1 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제2 프로그램 동작에서는, 선택된 소스 선택 라인(Sel_SSL)에 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
제2 프로그램 상태(PV2)로 프로그램된 메모리 셀들 중에서 목표 상태가 제3 프로그램 상태(PV3)인 메모리 셀들을 프로그램하기 위한 제3 프로그램 동작은 제1 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제3 프로그램 동작에서는, 선택된 소스 선택 라인(Sel_SSL)에 제2 턴온 전압(2Von)보다 높은 제3 턴온 전압(3Von)이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
제k-1 프로그램 상태(PVk-1)로 프로그램된 메모리 셀들 중에서 목표 상태가 제k 프로그램 상태(PVk)인 메모리 셀들을 프로그램하기 위한 제k 프로그램 동작은 제1 프로그램 동작과 유사하게 수행될 수 있다. 예를 들면, 제k 프로그램 동작에서는, 선택된 소스 선택 라인(Sel_SSL)에 제1 내지 제k 턴온 전압들(1Von~kVon) 중에서 가장 높은 제k 턴온 전압(kVon)이 인가될 수 있다. 나머지 라인들에 인가되는 전압들은 제1 프로그램 동작과 동일할 수 있다.
도 16a 내지 도 16d는 제3 실시 예에 따른 프로그램 동작의 단계들을 설명하기 위한 도면들이다.
도 16a를 참조하면, 제1 비트 라인(BL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 소거 상태(ERS)이고, 제2 비트 라인(BL2)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제1 프로그램 상태(PV1)이고, 제3 비트 라인(BL3)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제2 프로그램 상태(PV2)이고, 제4 비트 라인(BL4)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태는 제4 프로그램 상태(PV4)라고 가정한다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 프로그램하기 이전에, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들을 소거하기 위한 소거 동작이 수행될 수 있다.
소거 동작 시, 제1 내지 제4 비트 라인들(BL1~BL4)에 접지 전압(GND)이 인가되고, 제1 내지 제4 소스 라인들(SL1~SL4)에 리셋 전압(Vreset)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 턴오프 전압(VofF)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 소거 턴온 전압(eVon)이 인가될 수 있다. 선택된 드레인 선택 라인(Sel_DSL)에는 소거 턴온 전압(eVon) 또는 소거 턴온 전압(eVon)보다 높은 전압이 인가될 수 있다.
선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)에 소거 턴온 전압(eVon)이 인가되면, 선택된 워드 라인(Sel_WL)과 소스 라인들(SL1~SL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 리셋 전압(Vreset)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다. 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 배치된 비선택된 워드 라인들(Unsel_WL)과 선택된 드레인 선택 라인(Sel_DSL)에 소거 턴온 전압(eVon)이 인가되면, 선택된 워드 라인(Sel_WL)과 비트 라인들(BL1~BL4) 사이에 전류 패스가 형성될 수 있다. 따라서, 접지 전압(GND)이 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들까지 전달될 수 있다.
선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 하부에 리셋 전압(Vreset)이 인가되고 상부에 접지 전압(GND)이 인가되면, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들의 저항이 높아지므로, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들은 소거 상태(ERS)가 될 수 있다.
도 16b를 참조하면, 소거 상태(ERS)인 메모리 셀들 중 제1 프로그램 상태(PV1) 이상으로 프로그램될 메모리 셀들의 제1 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 소스 라인(SL1)과 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀의 목표 상태가 소거 상태(ERS)이므로, 제1 프로그램 동작 시 제1 비트 라인(BL1)은 비선택된 비트 라인이 되고, 나머지 제2 내지 제4 비트 라인들(BL2~BL4)은 선택된 비트 라인들이 된다.
제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 비트 라인(BL1)에는 접지 전압(GND)이 인가되고, 선택된 비트 라인인 제2 내지 제4 비트 라인들(BL2~BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제2 내지 제4 비트 라인들(BL2~BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 선택된 드레인 선택 라인(Sel_DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 턴온 전압들 중에서 가장 높은 전압이 인가될 수 있다. 예를 들면, 메모리 셀들의 목표 상태 중에서 가장 높은 상태가 제3 프로그램 상태(PV3)인 경우, 제3 프로그램 상태(PV3)에 대응되는 제3 턴온 전압(3Von)이 비선택된 워드 라인들(Unsel_WL)에 인가될 수 있다. 선택된 드레인 선택 라인(Sel_DSL)에도 제3 턴온 전압(3Von)이 인가될 수 있다. 제3 턴온 전압(3Von)은 셋 전압(Vset)보다 낮은 양전압으로 설정될 수 있다.
제1 내지 제4 소스 라인들(SL1~SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제1 내지 제4 소스 라인들(SL1~SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
선택된 소스 선택 라인(Sel_SSL)에는 제3 턴온 전압(3Von)보다 낮은 제1 턴온 전압(1Von)이 인가될 수 있다. 즉, 선택된 메모리 셀들을 제1 프로그램 상태(PV1)로 프로그램하기 위하여, 선택된 소스 선택 라인(Sel_SSL)에는 제1 프로그램 상태(PV1)에 대응되는 제1 턴온 전압(1Von)이 인가될 수 있다.
선택된 워드 라인(Sel_WL)과 제2 내지 제4 소스 라인들(SL2~SL4) 사이의 전류는 비선택된 소스 라인(Unsel_WL)에 인가되는 제1 턴온 전압(1Von)에 의해 결정될 수 있으므로, 선택된 메모리 셀들의 하부 전극에 인가되는 전압은 제2 내지 제4 소스 라인들(SL2~SL4)에 인가되는 접지 전압(GND)보다 높을 수 있다. 따라서, 선택된 메모리 셀들은 제1 저항을 가지도록 프로그램될 수 있다.
도 16c를 참조하면, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들 중 제2 프로그램 상태(PV2) 이상으로 프로그램될 메모리 셀들의 제2 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 및 제2 소스 라인들(SL1, SL2)과 선택된 워드 라인(Sel_WL) 사이에 연결된 메모리 셀들의 목표 상태가 소거 상태(ERS) 또는 제1 프로그램 상태(PV1)이므로, 제2 프로그램 동작 시 제1 및 제2 비트 라인들(BL1, BL2)은 비선택된 비트 라인들이 되고, 제3 및 제4 비트 라인들(BL3, BL4)은 선택된 비트 라인들이 된다.
제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 및 제2 비트 라인들(BL1, BL2)에는 접지 전압(GND)이 인가되고, 선택된 비트 라인인 제3 및 제4 비트 라인들(BL3, BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제3 및 제4 비트 라인들(BL3, BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 선택된 드레인 선택 라인(Sel_DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 제3 턴온 전압(3Von)이 인가될 수 있다. 선택된 드레인 선택 라인(Sel_DSL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
제1 내지 제4 소스 라인들(SL1~SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제1 내지 제4 소스 라인들(SL1~SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
선택된 소스 선택 라인(Sel_SSL)에는 제3 턴온 전압(3Von)보다 낮고 제1 턴온 전압(1Von)보다 높은 제2 턴온 전압(2Von)이 인가될 수 있다. 즉, 선택된 메모리 셀들을 제2 프로그램 상태(PV2)로 프로그램하기 위하여, 선택된 소스 선택 라인(Sel_SSL)에는 제2 프로그램 상태(PV2)에 대응되는 제2 턴온 전압(2Von)이 인가될 수 있다.
선택된 워드 라인(Sel_WL)과 제3 및 제4 소스 라인들(SL3, SL4) 사이의 전류는 선택된 소스 선택 라인(Sel_SSL)에 인가되는 제2 턴온 전압(2Von)에 의해 결정될 수 있으므로, 선택된 메모리 셀들의 하부 전극에 인가되는 전압은 제3 및 제4 소스 라인들(SL3, SL4)에 인가되는 접지 전압(GND)보다 높을 수 있다. 따라서, 선택된 메모리 셀들은 제1 저항보다 낮은 제2 저항을 가지도록 프로그램될 수 있다.
도 16d를 참조하면, 제2 프로그램 상태(PV2)로 프로그램된 메모리 셀들 중 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들의 제3 프로그램 동작이 수행될 수 있다. 예를 들면, 제1 내지 제3 소스 라인들(SL1~SL3)과 선택된 워드 라인(Sel_WL) 사이에 연결된 메모리 셀들의 목표 상태가 소거 상태(ERS) 또는 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나 이므로, 제3 프로그램 동작 시 제1 내지 제3 비트 라인들(BL1~BL3)은 비선택된 비트 라인들이 되고, 제4 비트 라인(BL4)은 선택된 비트 라인이 된다.
제1 내지 제4 소스 라인들(SL1~SL4)에 접지 전압(GND)이 공통으로 인가되면, 비선택된 비트 라인인 제1 내지 제3 비트 라인들(BL1~BL3)에는 접지 전압(GND)이 인가되고, 선택된 비트 라인인 제4 비트 라인(BL4)에는 셋 전압(Vset)이 인가될 수 있다.
제4 비트 라인(BL4)에 인가된 셋 전압(Vset)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 선택된 드레인 선택 라인(Sel_DSL) 사이의 비선택된 워드 라인들(Unsel_WL)에는 제3 턴온 전압(3Von)이 인가될 수 있다. 선택된 드레인 선택 라인(Sel_DSL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
제1 내지 제4 소스 라인들(SL1~SL4)에 인가된 접지 전압(GND)을 선택된 메모리 셀들까지 전달하기 위하여, 선택된 워드 라인(Sel_WL)과 제1 내지 제4 소스 라인들(SL1~SL4) 사이의 비선택된 워드 라인들(Unsel_WL)에도 제3 턴온 전압(3Von)이 인가될 수 있다.
선택된 소스 선택 라인(Sel_SSL)에는 제3 턴온 전압(3Von)이 인가될 수 있다. 즉, 선택된 메모리 셀을 제3 프로그램 상태(PV3)로 프로그램하기 위하여, 선택된 소스 선택 라인(Sel_SSL)에는 제3 프로그램 상태(PV3)에 대응되는 제3 턴온 전압(3Von)이 인가될 수 있다.
선택된 워드 라인(Sel_WL)과 제4 소스 라인(SL4) 사이의 전류는 선택된 소스 선택 라인(Sel_SSL)에 인가되는 제3 턴온 전압(3Von)에 의해 결정될 수 있으므로, 선택된 메모리 셀들의 하부 전극에 제4 소스 라인(SL4)에 인가되는 접지 전압(GND)이 전달될 수 있다. 따라서, 선택된 메모리 셀은 제2 저항보다 낮은 제3 저항을 가지도록 프로그램될 수 있다.
상술한 제1 내지 제3 실시 예들에 따른 프로그램 동작들은 서로 조합하여 수행될 수도 있다. 예를 들면, 비선택된 워드 라인들(Unsel_WL)에 인가되는 턴온 전압이 선택된 메모리 셀들의 목표 상태에 따라 조절될 때, 선택된 소스 라인들에 인가되는 리셋 전압들 또는 선택된 소스 선택 라인들에 인가되는 턴온 전압들도 동시에 조절될 수도 있다.
도 17은 본 발명에 따른 메모리 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로(peripheral circuit; 120~170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 상술한 실시 예에 따른 저항 메모리 셀들로 구성될 수 있다.
주변 회로(120~170)는 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 연결된 워드 라인들, 드레인 선택 라인들 및 소스 선택 라인들에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 동작 코드(OPCD)에 응답하여 접지 전압, 셋 전압, 리셋 전압들, 턴온 전압들, 소거 턴온 전압, 턴오프 전압, 리드 전압들, 소거 전압들 및 검증 전압들 등을 포함하는 동작 전압들(Vop)을 생성하고, 생성된 전압들을 선택적으로 출력할 수 있다. 전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 비선택된 워드 라인들에 인가되는 턴온 전압들의 레벨을 선택된 메모리 셀들의 목표 상태에 따라 조절하도록 구성될 수 있다. 전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 선택된 소스 라인들에 인가되는 리셋 전압들의 레벨을 선택된 메모리 셀들의 목표 상태에 따라 조절하도록 구성될 수 있다. 전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 선택된 소스 선택 라인들에 인가되는 턴온 전압들의 레벨을 선택된 메모리 셀들의 목표 상태에 따라 조절하도록 구성될 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 컨트롤러로 출력할 수 있다.
제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 제어 로직 회로(170)는 상술한 제1 내지 제3 실시 예들 중에서 설정된 방식에 따라 프로그램 동작을 수행하도록 구성될 수 있다.
도 18은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 18을 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 메모리 장치(3200)는 도 17에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 19를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호들을 주고 받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받는다. SSD(4200)는 컨트롤러(4210), 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 메모리 장치들(4221~422n) 각각은 도 17에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시로 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
TE: 상부 전극
BE: 하부 전극
DS: 데이터 저장막 HRS: 고저항 상태
LRS: 저저항 상태 SUB: 기판
IS: 절연막들 CL: 도전막들
SL: 소스 라인 SSL: 소스 선택 라인
WL: 워드 라인 DSL: 드레인 선택 라인
BL: 비트 라인 eVon: 소거 턴온 전압
Von: 턴온 전압 Voff: 턴오프 전압
GND: 접지 전압 Vset: 셋 전압
Vreset: 리셋 전압
DS: 데이터 저장막 HRS: 고저항 상태
LRS: 저저항 상태 SUB: 기판
IS: 절연막들 CL: 도전막들
SL: 소스 라인 SSL: 소스 선택 라인
WL: 워드 라인 DSL: 드레인 선택 라인
BL: 비트 라인 eVon: 소거 턴온 전압
Von: 턴온 전압 Voff: 턴오프 전압
GND: 접지 전압 Vset: 셋 전압
Vreset: 리셋 전압
Claims (20)
- 소스 라인과 비트 라인들 사이에 연결되며 저항 메모리 셀들을 포함하는 스트링들;
상기 저항 메모리 셀들에 연결된 워드 라인들; 및
상기 저항 메모리 셀들 중 선택된 저항 메모리 셀들의 프로그램 목표 상태에 따라, 상기 워드 라인들 중 비선택된 워드 라인들에 인가되는 턴온 전압의 레벨을 조절하도록 구성된 전압 생성부를 포함하는 저항 메모리 장치.
- 제1항에 있어서, 상기 전압 생성부는,
상기 프로그램 목표 상태가 높아지면 상기 턴온 전압의 레벨을 높이도록 구성된 저항 메모리 장치.
- 제2항에 있어서,
상기 턴온 전압은 접지 전압보다 높은 양전압으로 설정되는 저항 메모리 장치.
- 제1항에 있어서, 상기 전압 생성부는,
상기 소스 라인에 인가되는 접지 전압을 생성하고, 상기 비트 라인들에 인가되는 셋 전압을 생성하도록 구성된 저항 메모리 장치.
- 제4항에 있어서,
상기 셋 전압은 상기 접지 전압보다 높은 양전압으로 설정되는 저항 메모리 장치.
- 제1항에 있어서, 상기 전압 생성부는,
상기 선택된 저항 메모리 셀들에 연결된 선택된 워드 라인에 인가되는 턴오프 전압을 생성하도록 구성된 저항 메모리 장치.
- 제6항에 있어서,
상기 턴오프 전압은 접지 전압으로 설정되는 저항 메모리 장치.
- 제1항에 있어서,
상기 소스 라인이 상기 스트링들 각각에 연결되면,
상기 전압 생성부는 상기 비트 라인들에 인가되는 접지 전압을 생성하고, 상기 스트링들에 연결된 소스 라인들에 인가되는 리셋 전압들을 상기 프로그램 목표 상태에 따라 조절하도록 구성되는 저항 메모리 장치.
- 제8항에 있어서,
상기 리셋 전압들은 접지 전압보다 낮은 음전압으로 설정되는 저항 메모리 장치.
- 제8항에 있어서, 상기 전압 생성부는,
상기 프로그램 목표 상태가 높아지면 상기 리셋 전압들의 레벨을 낮추도록 구성된 저항 메모리 장치.
- 소스 라인과 비트 라인들 사이에 연결된 저항 메모리 셀들의 프로그램 동작에 있어서,
상기 소스 라인에 접지 전압을 인가하고, 상기 비트 라인들 중 선택된 비트 라인들에 상기 접지 전압보다 높은 셋 전압(set voltage)을 인가하는 단계;
상기 저항 메모리 셀들 중 선택된 저항 메모리 셀들에 연결된 선택된 워드 라인에 턴오프 전압을 인가하는 단계; 및
상기 저항 메모리 셀들 중 비선택된 저항 메모리 셀들에 연결된 비선택된 워드 라인들에, 상기 선택된 저항 메모리 셀들의 프로그램 목표 상태에 따라 레벨이 조절된 턴온 전압을 인가하는 단계를 포함하는 저항 메모리 장치의 동작 방법.
- 제11항에 있어서,
상기 턴오프 전압은 상기 접지 전압으로 설정되는 저항 메모리 장치의 동작 방법.
- 제11항에 있어서,
상기 턴온 전압은 상기 턴오프 전압보다 높은 양전압으로 설정되는 저항 메모리 장치의 동작 방법.
- 제11항에 있어서,
상기 턴온 전압의 상기 레벨은 상기 프로그램 목표 상태가 높아질수록 높게 조절되는 저항 메모리 장치의 동작 방법.
- 제11항에 있어서,
상기 선택된 저항 메모리 셀들의 상기 프로그램 동작이 수행될 때,
상기 프로그램 목표 상태가 소거 상태이거나 상기 프로그램 목표 상태로 프로그램된 저항 메모리 셀들에 연결된 비트 라인들에는 상기 턴오프 전압이 인가되는 저항 메모리 장치의 동작 방법.
- 제11항에 있어서,
상기 선택된 저항 메모리 셀들 중, 상기 프로그램 목표 상태가 제1 프로그램 상태인 저항 메모리 셀들이 상기 제1 프로그램 상태로 프로그램되면,
상기 제1 프로그램 상태로 프로그램된 상기 저항 메모리 셀들 중에서, 상기 프로그램 목표 상태가 제2 프로그램 상태인 저항 메모리 셀들을 프로그램하는 단계를 포함하는 저항 메모리 장치의 동작 방법.
- 제16항에 있어서, 상기 프로그램 목표 상태가 제2 프로그램 상태인 저항 메모리 셀들을 프로그램하는 단계는,
상기 비트 라인들 중 비선택된 비트 라인들과 상기 소스 라인에 상기 접지 전압을 인가하고, 상기 비선택된 비트 라인들을 제외한 나머지 비트 라인들에 상기 셋 전압을 인가하는 단계;
상기 선택된 워드 라인에 턴오프 전압을 인가하는 단계; 및
상기 비선택된 워드 라인들에 상기 턴온 전압보다 높은 전압을 인가하는 단계를 포함하는 저항 메모리 장치의 동작 방법.
- 선택된 비트 라인들에 접지 전압을 인가하고, 선택된 소스 라인들에 리셋 전압들을 인가하는 단계;
선택된 워드 라인에 턴오프 전압을 인가하는 단계; 및
비선택된 워드 라인들에 턴온 전압을 인가하는 단계를 포함하고,
상기 리셋 전압들은,
상기 선택된 워드 라인에 연결된 선택된 메모리 셀들의 프로그램 목표 상태에 따라 조절되는 저항 메모리 장치의 동작 방법.
- 제18항에 있어서,
상기 리셋 전압들의 레벨은 상기 프로그램 목표 상태가 높을수록 높게 설정되는 저항 메모리 장치의 동작 방법.
- 제18항에 있어서,
상기 리셋 전압들은 상기 접지 전압보다 낮은 음전압으로 설정되는 저항 메모리 장치의 동작 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210081963A KR20230000055A (ko) | 2021-06-24 | 2021-06-24 | 저항 메모리 장치 및 이의 동작 방법 |
| US17/530,998 US11804265B2 (en) | 2021-06-24 | 2021-11-19 | Resistive memory device and method of operating the resistive memory device |
| CN202111676089.XA CN115527581A (zh) | 2021-06-24 | 2021-12-31 | 电阻式存储器装置及操作电阻式存储器装置的方法 |
| US18/468,500 US20240005989A1 (en) | 2021-06-24 | 2023-09-15 | Resistive memory device and method of operating the resistive memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210081963A KR20230000055A (ko) | 2021-06-24 | 2021-06-24 | 저항 메모리 장치 및 이의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230000055A true KR20230000055A (ko) | 2023-01-02 |
Family
ID=84541180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210081963A KR20230000055A (ko) | 2021-06-24 | 2021-06-24 | 저항 메모리 장치 및 이의 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11804265B2 (ko) |
| KR (1) | KR20230000055A (ko) |
| CN (1) | CN115527581A (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130127180A (ko) * | 2012-05-14 | 2013-11-22 | 삼성전자주식회사 | 저항성 랜덤 액세스 메모리의 소거 방법 |
| KR102010928B1 (ko) | 2012-06-07 | 2019-10-21 | 삼성전자주식회사 | 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법 |
| KR102160290B1 (ko) * | 2013-02-28 | 2020-09-25 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법 |
| KR102040103B1 (ko) | 2017-05-25 | 2019-11-05 | 한국화학연구원 | 가변 저항 메모리 장치 및 그것의 동작 방법 |
| KR102538701B1 (ko) | 2018-02-22 | 2023-06-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 구동 방법 |
-
2021
- 2021-06-24 KR KR1020210081963A patent/KR20230000055A/ko unknown
- 2021-11-19 US US17/530,998 patent/US11804265B2/en active Active
- 2021-12-31 CN CN202111676089.XA patent/CN115527581A/zh active Pending
-
2023
- 2023-09-15 US US18/468,500 patent/US20240005989A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240005989A1 (en) | 2024-01-04 |
| US11804265B2 (en) | 2023-10-31 |
| CN115527581A (zh) | 2022-12-27 |
| US20220415393A1 (en) | 2022-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102204389B1 (ko) | 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 | |
| KR102264162B1 (ko) | 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 | |
| KR102140786B1 (ko) | 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법 | |
| KR102140785B1 (ko) | 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법 | |
| KR102159258B1 (ko) | 메모리 장치 및 상기 메모리 장치의 동작 방법 | |
| KR102178832B1 (ko) | 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 | |
| KR102669148B1 (ko) | 독출 마진을 증대시키기 위한 저항성 메모리 장치의 동작 방법 | |
| US9183932B1 (en) | Resistive memory device and method of operating the same | |
| KR102347180B1 (ko) | 저항성 메모리 장치 | |
| US9530494B2 (en) | Memory device and method of operating the same | |
| US20180342297A1 (en) | Variable resistance memory device and operating method thereof | |
| KR102497214B1 (ko) | 저항성 메모리 장치의 열화 보상 방법 및 시스템 | |
| US10026478B1 (en) | Biasing scheme for multi-layer cross-point ReRAM | |
| KR102697453B1 (ko) | 메모리 장치 및 메모리 장치의 동작방법 | |
| US9361974B2 (en) | Resistive memory device and method of operating the same to reduce leakage current | |
| KR102151182B1 (ko) | 메모리 장치 및 상기 메모리 장치의 동작 방법 | |
| KR102651128B1 (ko) | 데이터 비교 기록을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| KR20230000055A (ko) | 저항 메모리 장치 및 이의 동작 방법 | |
| US11948633B2 (en) | Resistive memory device and operating method of the resistive memory device | |
| US11651824B2 (en) | Memory device and method of operating the memory device | |
| US20230240157A1 (en) | Resistive memory device and manufacturing method of the resistive memory device | |
| CN117153222A (zh) | 存储器设备和该存储器设备的操作方法 |