KR102151182B1 - 메모리 장치 및 상기 메모리 장치의 동작 방법 - Google Patents

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Abstract

본 개시는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들에 초기 전압을 인가하는 단계, 상기 초기 전압이 인가된 상기 복수의 제1 신호 라인들을 플로팅시키는 단계, 이어서, 상기 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하는 단계, 및 플로팅된 상기 복수의 제1 신호 라인들과 상기 제2 인히빗 전압이 인가된 상기 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해, 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계를 포함한다.

Description

메모리 장치 및 상기 메모리 장치의 동작 방법{Memory Devices and Methods of Operating the Memory Device}
본 발명의 기술적 사상은 메모리 장치 및 상기 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치에 인가되는 외부 전원 전압보다 높은 인히빗 전압을 효율적으로 생성할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 제1 신호 라인들에 초기 전압을 인가하는 단계; 상기 초기 전압이 인가된 상기 복수의 제1 신호 라인들을 플로팅시키는 단계; 이어서, 상기 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하는 단계; 및 플로팅된 상기 복수의 제1 신호 라인들과 상기 제2 인히빗 전압이 인가된 상기 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해, 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계를 포함한다.
일부 실시예들에 있어서, 상기 방법은 선택 메모리 셀에 연결된 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 기입 동작을 수행하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 기입 동작을 수행하는 단계는, 상기 선택 제1 신호 라인의 전압을 감소시키는 단계; 및 상기 선택 제2 신호 라인에 상기 기입 전압을 인가하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 방법은 플로팅된 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인들에 상기 제1 인히빗 전압 레벨에 대응하는 제1 인히빗 전압을 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 인히빗 전압을 인가하는 단계는, 상기 기입 동작을 수행하는 단계 전에 수행될 수 있다.
일부 실시예들에 있어서, 상기 선택 제1 신호 라인의 전압을 감소시키는 단계는, 상기 선택 제1 신호 라인의 전압을 상기 제1 인히빗 전압 레벨에서 접지 전압 레벨로 감소시키고, 상기 선택 제2 신호 라인에 상기 기입 전압을 인가하는 단계는, 상기 선택 제2 신호 라인에 상기 제2 인히빗 전압보다 높은 상기 기입 전압을 인가할 수 있다.
일부 실시예들에 있어서, 상기 기입 동작을 수행하는 단계는, 상기 선택 제1 신호 라인에 상기 기입 전압을 인가하는 단계; 및 상기 선택 제2 신호 라인의 전압을 감소시키는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 방법은 상기 선택 메모리 셀에 대한 기입 동작을 수행하는 기입 구간 동안, 상기 복수의 제1 신호 라인들 중 비 선택 메모리 셀에 연결된 비 선택 제1 신호 라인을 플로팅 상태로 유지하는 단계; 및 상기 기입 구간 동안, 상기 복수의 제2 신호 라인들 중 상기 비 선택 메모리 셀에 연결된 비 선택 제2 신호 라인에 상기 제2 인히빗 전압이 계속해서 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 방법은 상기 선택 메모리 셀에 대한 기입 동작을 수행하는 기입 구간 동안, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인에 상기 제1 인히빗 전압 레벨에 대응하는 제1 인히빗 전압을 인가하는 단계; 상기 기입 구간 동안, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치되지 않은 노멀 비선택 제1 신호 라인을 플로팅 상태로 유지하는 단계; 및 상기 기입 구간 동안, 상기 복수의 제2 신호 라인들 중 상기 비 선택 메모리 셀에 연결된 비 선택 제2 신호 라인에 상기 제2 인히빗 전압을 계속해서 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 초기 전압은 상기 메모리 장치에 인가되는 외부 전원 전압 이하이고, 상기 제1 인히빗 전압 레벨은 상기 외부 전원 전압보다 높을 수 있다. 일부 실시예들에 있어서, 상기 제2 인히빗 전압은 상기 초기 전압보다 낮을 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 메모리 장치의 동작 방법은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 인히빗 구간 동안, 상기 복수의 제1 신호 라인들을 플로팅시키고, 상기 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하여, 플로팅된 상기 복수의 제1 신호 라인들과 상기 제2 인히빗 전압이 인가된 상기 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계; 및 기입 구간 동안, 선택 메모리 셀에 연결된 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 방법은 상기 기입 구간 전에, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인에 상기 제1 인히빗 전압 레벨에 대응하는 제1 인히빗 전압을 인가하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계는, 상기 복수의 제1 신호 라인들을 외부 전원 전압 이하의 초기 전압 레벨로 플로팅시키는 단계; 이어서, 상기 복수의 제2 신호 라인들에 상기 제2 인히빗 전압을 인가하는 단계; 및 커패시티브 커플링을 통해 상기 복수의 제1 신호 라인들의 전압 레벨을 상기 외부 전원 전압보다 높은 상기 제1 인히빗 전압 레벨로 상승시키는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 선택 제1 신호 라인 및 상기 선택 제2 신호 라인 중 하나에 기입 전압을 인가하는 단계는, 상기 선택 제1 신호 라인의 전압을 상기 제1 인히빗 전압 레벨에서 접지 전압 레벨로 감소시키는 단계; 및 상기 선택 제2 신호 라인에 상기 제2 인히빗 전압보다 높은 상기 기입 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 상승시킴으로써, 복수의 제1 신호 라인들의 전압 레벨을 메모리 장치에 인가되는 외부 전원 전압보다 높은 제1 인히빗 전압 레벨로 유지시킬 수 있다. 따라서, 외부 전원 전압보다 높은 제1 인히빗 전압을 제공하기 위한 차지 펌프 등의 주변 회로를 사용하지 않고 복수의 제1 신호 라인들에 제1 인히빗 전압 레벨을 유지시킬 수 있다. 이에 따라, 주변 회로에 소요되는 면적을 감소시킬 수 있고, 나아가, 주변 회로의 구동에 소요되는 전력의 소모를 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인에 대해, 기입 구간 전에 제1 인히빗 전압을 인가할 수 있다. 이에 따라, 기입 구간에서 선택 제1 신호 라인의 전압 변동에도 불구하고 인접 비선택 제1 신호 라인의 전압 레벨은 안정적으로 제1 인히빗 전압 레벨을 유지할 수 있다. 또한, 전체 비선택 제1 신호 라인들 중 인접 비선택 제1 신호 라인에만 제1 인히빗 전압을 인가함으로써, 전체 비선택 제1 신호 라인에 제1 인히빗 전압을 인가하는 경우에 비하여 차지 펌프의 용량을 크게 감소시킬 수 있다. 이에 따라, 주변 회로에 소요되는 면적을 감소시킬 수 있고, 나아가, 주변 회로의 구동에 소요되는 전력의 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5d는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 7은 도 6의 분포를 갖는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8은 도 2의 메모리 셀 어레이의 일부를 개략적으로 나타내는 사시도이다.
도 9는 본 발명의 일 실시예에 따른 인히빗 구간에서 도 8에 도시된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 10은 도 2의 메모리 셀 어레이의 일부를 개략적으로 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 기입 동작이 수행되는 메모리 셀 어레이를 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 기입 동작 시 도 11의 메모리 셀 어레이에 포함된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 13은 본 발명의 다른 실시예에 따른 기입 동작이 수행되는 메모리 셀 어레이를 나타내는 회로도이다.
도 14는 본 발명의 다른 실시예에 따른 기입 동작 시 도 13의 메모리 셀 어레이에 포함된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 기입 동작을 나타내는 흐름도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(130)을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.
일 실시예에서, 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC)일 수 있고, 이때, 메모리 셀들은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수의 메모리 셀들은 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
본 실시예에서, 메모리 셀 어레이(110)에 대한 기입 동작 또는 독출 동작 시 선택 메모리 셀에 연결된 선택 신호 라인과 비선택 메모리 셀에 연결된 비 선택 신호 라인에는 서로 다른 전압이 인가될 수 있다. 구체적으로, 선택 신호 라인에는 선택 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위한 동작 전압(예를 들어, 셋 기입 전압, 리셋 기입 전압, 독출 전압 등)이 인가될 수 있다. 한편, 비선택 신호 라인에는 비선택 메모리 셀에 흐르는 누설 전류를 차단하기 위한 인히빗(inhibit) 전압(또는 차단 전압, 금지 전압)이 인가될 수 있다.
일 실시예에서, 비선택 신호 라인들 중 선택 신호 라인에 인접하게 배치된 신호 라인(이하, '인접 비선택 신호 라인'이라고 지칭함)의 전압과 선택 신호 라인에 인접하지 않게 배치된 신호 라인(이하, '노멀 비선택 신호 라인'이라고 지칭함)의 전압을 상이하게 제어할 수 있다. 인접 비선택 신호 라인은 선택 신호 라인과 커플링될 수 있으며, 인접 비선택 신호 라인은 선택 신호 라인에 인가되는 동작 전압의 영향으로 전압 레벨이 바뀔 수도 있다. 이로 인해, 인접 비선택 신호 라인에 연결된 비선택 메모리 셀의 누설 전류가 증가할 수 있으므로, 이를 방지하기 위하여 인접 비선택 신호 라인의 전압과 노멀 비선택 신호 라인의 전압을 상이하게 제어할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 본 실시예에서, 제어 로직(130)은 메모리 셀 어레이(110)에 연결된 제1 및 제2 신호 라인들에 인가되는 전압들의 전압 레벨 또는 상기 전압들이 인가되는 타이밍을 제어할 수 있다. 여기서, 상기 전압들은 선택 제1 및 제2 신호 라인들에 인가되는 동작 전압들 및 비선택 제1 및 제2 신호 라인들에 인가되는 인히빗 전압들을 포함할 수 있다.
더욱 상세하게는, 제어 로직(130)은 선택 메모리 셀에 대한 기입 동작을 수행하기 전에 제1 및 제2 신호 라인들이 초기화되도록, 제1 신호 라인들에 대한 제1 인히빗 전압 레벨과 제2 신호 라인들에 대한 제2 인히빗 전압 레벨을 설정할 수 있다. 또한, 제어 로직(130)은 제1 및 제2 신호 라인들이 각각 제1 및 제2 인히빗 전압 레벨들을 갖도록, 제1 및 제2 신호 라인들에 소정의 전압들이 인가되는 타이밍들을 제어할 수 있다. 본 실시예에서, 제어 로직(130)은 제1 신호 라인들과 제2 신호 라인들 사이의 커패시티브 커플링(capacitive coupling)을 통해 제1 신호 라인들 또는 제2 신호 라인들의 전압 레벨이 증가하도록, 제1 인히빗 전압 레벨, 제2 인히빗 전압 레벨들 및 제1 및 제2 신호 라인들에 소정의 전압들이 인가되는 타이밍들을 제어할 수 있다.
제1 인히빗 전압 레벨 또는 제2 인히빗 전압 레벨이 메모리 장치(100)에 인가되는 외부 전원 전압의 전압 레벨보다 높은 경우, 메모리 장치(100)는 외부 전원 전압보다 높은 레벨의 전압을 생성하기 위한 주변 회로, 예를 들어, 차지 펌프(charge pump)를 구비해야 한다. 또한, 외부 전원 전압의 전압 레벨보다 높은 제1 인히빗 전압 또는 제2 인히빗 전압이 요구되는 비선택 신호 라인들의 개수가 증가할수록 차지 펌프의 용량이 증가하게 되고, 이에 따라, 메모리 장치(100)에서 차지 펌프가 차지하는 면적이 증가하게 되며, 차지 펌프의 구동에 소요되는 전력 소모가 증가하게 된다.
본 실시예에 따르면, 제1 신호 라인들과 제2 신호 라인들 사이의 커패시티브 커플링을 통해 제1 신호 라인들 또는 제2 신호 라인들의 전압 레벨을 목표하는 제1 인히빗 전압 레벨 또는 제2 인히빗 전압 레벨로 증가시킬 수 있다. 따라서, 제1 인히빗 전압 레벨 또는 제2 인히빗 전압 레벨이 외부 전원 전압의 전압 레벨보다 높은 경우, 차지 펌프를 구비하지 않더라도 제1 신호 라인들 또는 제2 신호 라인들을 목표하는 제1 인히빗 전압 레벨 또는 제2 인히빗 전압 레벨로 설정할 수 있다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 시스템(10)에 포함된 메모리 장치(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(control logic)(130), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 포함할 수 있고, 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있고, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
도 3은 도 2의 메모리 셀 어레이(110)를 상세하게 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5d는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL)에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터의 저장이 수행될 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 단방향 다이오드(Da)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 단방향 다이오드(Da)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 단방향 다이오드(Da)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 단방향 다이오드(Da) 사이에 연결될 수 있다. 단방향 다이오드(Da)와 가변 저항 소자(R)의 위치는 서로 바뀔 수도 있다.
예를 들어, 단방향 다이오드(Da)는 PN 접합 또는 PIN 접합 다이오드일 수 있다. 일 실시예에서, 단방향 다이오드(Da)의 애노드(anode)가 가변 저항 소자(Rb)에 연결되고, 단방향 다이오드(Da)의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나에 연결될 수 있다. 다른 실시예에서, 단방향 다이오드(Da)의 캐소드가 가변 저항 소자(Rb)에 연결되고, 단방향 다이오드(Da)의 애노드가 복수의 워드 라인들(WL1 내지 WLn) 중 하나에 연결될 수 있다. 이때, 단방향 다이오드(Da)의 애노드와 캐소드 사이의 전압 차가 단방향 다이오드(Da)의 문턱 전압보다 커지면, 단방향 다이오드(Da)가 턴 온되어 가변 저항 소자(Ra)에 전류가 공급될 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rc)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(R)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rc)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5d를 참조하면, 메모리 셀(MCd)은 가변 저항 소자(Rd)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rd)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rd)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rd)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCd)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
다시 도 2를 참조하면, 기입 회로(121)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 기입 펄스를 제공함으로써 기입 동작을 수행할 수 있고, 이로써, 메모리 셀 어레이(11)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 기입 펄스는 프로그램 펄스라고 지칭할 수도 있다. 일 실시예에서, 기입 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 기입 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀의 저항이 감소하는 방향으로, 즉, 셋 방향으로 메모리 셀을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀의 저항이 증가하는 방향으로, 즉, 리셋 방향으로 메모리 셀을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
일 실시예에서, 기입 회로(121)는 메모리 셀에 제1 내지 제N 전류 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 제1 내지 제N 전류 펄스들은 증가하는 전류 레벨을 가질 수 있다. 예를 들어, 기입 회로(121)는 제1 내지 제N 전류 펄스들을 메모리 셀에 순차적으로 제공함으로써, 메모리 셀에 대한 셋 기입 동작을 수행할 수 있다.
다른 실시예에서, 기입 회로(121)는 메모리 셀에 제1 내지 제N 전압 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 제1 내지 제N 전압 펄스들은 증가하는 전압 레벨을 가질 수 있다. 예를 들어, 기입 회로(121)는 제1 내지 제N 전압 펄스들을 메모리 셀에 순차적으로 제공함으로써, 메모리 셀에 대한 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 선택된 비트 라인에 연결되어 선택된 메모리 셀에 저장된 데이터(DATA)를 독출할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀에 대한 기입 동작을 수행하기 전에, 메모리 셀에 대한 독출 동작을 수행하여 메모리 셀의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀에 대한 기입 동작을 수행한 후에, 메모리 셀에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다. 구체적으로, 독출 회로(122)는 제1 내지 제N 전류 펄스들이 각각 인가된 메모리 셀들의 저항을 각각 독출하고, 독출 결과를 기입 회로(121) 또는 제어 로직(130)에 제공할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
본 실시예에서, 기입/독출 회로(120)는 칼럼 디코더(160)에 연결될 수 있으며, 이에 따라, 비트 라인에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 기입/독출 회로(120)는 로우 디코더(150)에 연결될 수 있으며, 이에 따라, 워드 라인에 연결될 수도 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 기입/독출 회로(120)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 기입 인에이블(enable) 신호, 독출 인에이블 신호, 센스 인에이블 신호, 방전(discharge) 신호, 프리차지(precharge) 인에이블 신호 및 기입 제어 신호 등을 포함할 수 있다. 또한, 제어 로직(130)은 전압 생성부(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 나아가, 제어 로직(130)은 로우 디코더(105)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
본 실시예에서, 제어 로직(130)은 선택 메모리 셀에 대한 기입 동작을 수행하기 전인 인히빗 구간에 제1 및 제2 신호 라인들이 각각 제1 및 제2 인히빗 전압 레벨들을 갖도록, 제1 및 제2 인히빗 전압 레벨들을 설정할 수 있다. 또한, 제어 로직(130)은 인히빗 구간에서 제1 및 제2 신호 라인들에 소정의 전압들이 인가되는 타이밍을 제어할 수 있다. 제어 로직(130)은 설정된 제1 및 제2 인히빗 전압 레벨들 및 소정의 전압들이 인가되는 타이밍에 대한 정보를 전압 제어 신호(CTRL_vol)로 생성하여 전압 생성부(140)에 제공할 수 있다.
일 실시예에서, 제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 제어 신호(CTRL)를 기초로, 제1 및 제2 인히빗 전압 레벨들을 설정할 수 있다. 다른 실시예에서, 제어 로직(130)은 기입/독출 회로(120)의 출력을 기초로, 제1 및 제2 인히빗 전압 레벨들을 설정 또는 조절할 수 있다. 제어 로직(130)의 구체적인 동작에 대해서는 이하에서 도 8 내지 도 14를 참조하여 상술하기로 한다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(140)는 복수의 워드 라인들을 구동하기 위한 제1 구동 전압(VWL) 및 복수의 비트 라인들을 구동하기 위한 제2 구동 전압(VBL)을 생성할 수 있다.
이때, 제1 구동 전압(VWL)은 리셋 기입 전압(VRESET), 셋 기입 전압(VSET), 제1 인히빗 전압(VINHIBIT _X), 독출 전압(VREAD) 또는 프로그램 검증(verify) 전압(VVERIFY) 등을 포함할 수 있다. 또한, 제2 구동 전압(VBL)은 리셋 기입 전압(VRESET), 셋 기입 전압(VSET), 제2 인히빗 전압(VINHIBIT _Y) 등을 포함할 수 있다. 메모리 셀 어레이(110)에 포함된 메모리 셀에서 선택 소자(D)의 연결 방향에 따라 리셋 기입 전압(VRESET) 및 셋 기입 전압(VSET)은 워드 라인 또는 비트 라인에 연결될 수 있다.
로우 디코더(150)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다.
칼럼 디코더(160)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(130)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인에 인가되는 전압을 제어하거나 선택된 비트 라인의 연결 관계를 제어할 수 있다.
도 6은 도 3의 메모리 셀(MC)이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 6을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
도 7은 도 6의 산포를 갖는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 고 저항 상태(HRS) 또는 저 저항 상태(LRS)를 가질 수 있다. 구체적으로, 고 저항 상태(HRS)의 메모리 셀(MC)에 셋 전압(VSET)이 인가되면 메모리 셀(MC)은 저 저항 상태(LRS)로 스위칭될 수 있다. 한편, 저 저항 상태(LRS)의 메모리 셀(MC)에 리셋 전압(VRESET)이 인가되면 메모리 셀(MC)은 고 저항 상태(HRS)로 스위칭될 수 있다.
도 8은 도 2의 메모리 셀 어레이의 일부(110)를 개략적으로 나타내는 사시도이다.
도 8을 참조하면, 상부 평면 상에 복수의 제1 신호 라인들(SL1)이 제1 방향을 따라 서로 평행하게 배치될 수 있고, 하부 평면 상에 복수의 제2 신호 라인들(SL2)이 제2 방향을 따라 서로 평행하게 배치될 수 있다. 이때, 제1 방향과 제2 방향은 서로 직교할 수 있다. 또한, 복수의 제1 신호 라인들(SL1)과 복수의 제2 신호 라인들(SL2)이 교차하는 영역들에는 복수의 메모리 셀들(미도시)이 각각 배치될 수 있다.
상부 평면 상의 복수의 제1 신호 라인들(SL1)에 동일한 상부 전압(VUPPER)이 인가되고, 하부 평면 상의 복수의 제2 신호 라인들(SL2)에 동일한 하부 전압(VLOWER)이 인가되는 경우, 제1 평면 상의 복수의 제1 신호 라인들(SL1)과 제2 평면 상의 복수의 제2 신호 라인들(SL2)은 커패시티브 커플링으로 연결될 수 있고, 이때, 커패시턴스는 Carray일 수 있다. 일 실시예에서, 복수의 제1 신호 라인들(SL1)은 워드 라인들이고, 복수의 제2 신호 라인들(SL1)은 비트 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들(SL1)은 비트 라인들이고, 복수의 제2 신호 라인들(SL1)은 워드 라인들일 수 있다.
도 9는 본 발명의 일 실시예에 따른 인히빗 구간(DUR1)에서 도 8에 도시된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 9를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압 레벨을 나타낸다. 본 실시예에 따르면, 제어 로직(도 2의 130)은 선택 메모리 셀에 대한 기입 동작을 수행하기 전에 제1 신호 라인들의 전압 레벨이 제1 인히빗 전압 레벨에 대응되고, 제2 신호 라인들의 전압 레벨이 제2 인히빗 전압 레벨에 대응되도록 제어할 수 있다. 여기서, 제1 및 제2 신호 라인들을 초기화하는 구간, 즉, 제1 및 제2 신호 라인들의 전압 레벨들이 각각 제1 및 제2 인히빗 전압 레벨들로 설정되는 구간은 인히빗 구간(DUR1)이고, 선택 메모리 셀에 대한 기입 동작이 수행되는 구간은 기입 구간(DUR2)이라고 한다.
인히빗 구간(DUR1) 이전에, 제1 신호 라인들(SL1)의 전압 레벨(VUPPER) 및 제2 신호 라인들의 전압 레벨(VLOWER)은 0 V일 수 있다. 인히빗 구간(DUR1)에서, 제1 신호 라인들(SL1)에 제1 전압 레벨(V1)에 대응하는 제1 전압이 인가된 후 제1 신호 라인들(SL1)이 플로팅되면, 제1 신호 라인들(SL1)의 전압 레벨(VUPPER)은 제1 전압 레벨(V1)로 유지될 수 있다. 여기서, 제1 전압 레벨(V1)은 외부 전원 전압 이하일 수 있다. 따라서, 제1 신호 라인들(SL1)에 제1 전압을 인가하기 위하여, 별도의 차지 펌프를 구비하지 않아도 된다.
이어서, 제2 신호 라인들(SL2)에 제2 전압 레벨(V2)에 대응하는 제2 전압을 인가할 수 있다. 이때, 제2 전압 레벨(V2)은 제2 인히빗 전압 레벨에 대응될 수 있고, 제2 전압 레벨(V2)은 제1 전압 레벨(V1)보다 낮을 수 있다. 이와 같이, 기입 구간(DUR2) 전에 제2 신호 라인들(SL2)에 제2 전압을 인가함으로써, 기입/독출 회로(120)에 포함된 소자들이 정상적으로 동작할 수 있다.
이어서, 플로팅된 제1 신호 라인들(SL1)과 제2 전압이 인가된 제2 신호 라인들(SL2)은 커패시티브 커플링으로 연결될 수 있고, 플로팅된 제1 신호 라인들(SL1)의 전압 레벨은 커패시티브 커플링을 통해 제3 전압 레벨(V3)로 상승할 수 있다. 이때, 제3 전압 레벨(V3)은 제1 인히빗 전압 레벨에 대응될 수 있고, 제3 전압 레벨(V3)은 외부 전원 전압보다 높을 수 있다.
본 실시예에 따르면, 제1 인히빗 전압 레벨이 외부 전원 전압보다 높은 경우에도 플로팅된 제1 신호 라인들(SL1)과 제2 전압이 인가된 제2 신호 라인들(SL2) 사이의 커패시티브 커플링을 통해 제1 신호 라인들(SL1)의 전압 레벨을 제1 인히빗 전압 레벨만큼 상승시킬 수 있다. 따라서, 외부 전압으로부터 제1 인히빗 전압을 생성하기 위한 차지 펌프를 구비하지 않아도 된다.
도 10은 도 2의 메모리 셀 어레이의 일부를 개략적으로 나타내는 단면도이다.
도 10을 참조하면, 플로팅된 제1 신호 라인(SL1)은 제2 신호 라인(SL2)과 커패시티브 커플링으로 연결되고, 플로팅된 제1 신호 라인(SL1)의 전압 레벨은 커패시티브 커플링을 통해 원하는 전압 레벨만큼 상승될 수 있다. 이때, 플로팅된 제1 신호 라인(SL1)과 제2 신호 라인(SL2) 사이의 커패시턴스(Ccell)는 수학식 1과 같이 획득될 수 있다.
[수학식 1]
Ccell = εcell*A/dcell
여기서, εcell은 제1 신호 라인(SL1)과 제2 신호 라인(SL2) 사이의 유전체의 유전율이고, A는 제1 신호 라인(SL1)의 표면적이며, dcell은 제1 신호 라인(SL1)과 제2 신호 라인(SL2) 사이의 거리이다.
또한, 플로팅된 제1 신호 라인(SL1)은 기판(SUB)과 커패시티브 커플링으로 연결될 수 있는데, 여기서, 기판(SUB)은 기입/독출 회로(120), 로우 디코더(150) 또는 칼럼 디코더(160)가 배치된 회로 영역일 수 있다. 플로팅된 제1 신호 라인(SL1)과 기판(SUB) 사이의 커패시턴스(Cs)는 수학식 2와 같이 획득될 수 있다.
[수학식 2]
Cs = εs*A/ds
여기서, εs은 제1 신호 라인(SL1)과 기판(SUB) 사이의 유전체의 유전율이고, A는 제1 신호 라인(SL1)의 표면적이며, ds은 제1 신호 라인(SL1)과 기판(SUB) 사이의 거리이다. 이때, εs = α*εcell 이고, ds = β* dcell이면, 수학식 2는 아래의 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Cs = α*(1/β)*Ccell
이때, 커플링 비율(coupling ratio), K는 수학식 4와 같이 나타낼 수 있고, 본 실시예에서, K는 80 % 이상일 수 있다.
[수학식 4]
K = Ccell / (Cs+Ccell) = β / (α+β)
도 11은 본 발명의 일 실시예에 따른 기입 동작이 수행되는 메모리 셀 어레이(110a)를 나타내는 회로도이다.
도 11을 참조하면, 복수의 비트 라인들은 선택 메모리 셀(SMC)에 연결된 선택 비트 라인(SBL) 및 비선택 메모리 셀들에 연결된 비선택 비트 라인들(UBL)을 포함할 수 있고, 복수의 워드 라인들은 선택 메모리 셀(SMC)에 연결된 선택 워드 라인(SWL) 및 비선택 메모리 셀들에 연결된 비선택 워드 라인들(UWL)을 포함할 수 있다.
선택 메모리 셀(SMC)의 저항 레벨을 감소시키는 셋 기입 동작에서, 선택 워드 라인(SWL)으로는 상대적으로 낮은 전압, 예를 들어, 0 V에 근접한 전압이 인가될 수 있으며, 선택 비트 라인(SBL)으로는 상대적으로 높은 전압, 예를 들어, 셋 전압(VSET)이 인가될 수 있다. 한편, 선택 메모리 셀(SMC)의 저항 레벨을 증가시키는 리셋 기입 동작에서, 선택 워드 라인(SWL)으로는 상대적으로 높은 전압, 예를 들어, 리셋 전압(VRESET)이 인가될 수 있고, 선택 비트 라인(SBL)으로는 상대적으로 낮은 전압, 예를 들어, 0 V에 근접한 전압이 인가될 수 있다.
선택 워드 라인(SWL) 및 선택 비트 라인(SBL)에 인가되는 전압 레벨에 따라, 비선택 메모리 셀들의 양단에 전압 차이가 발생할 수 있다. 이에 따라, 일부 비선택 메모리 셀에는 순방향의 리키지 전류(ILF)가 발생되며, 다른 일부 비선택 메모리 셀에는 역방향의 리키지 전류(ILR)가 발생될 수 있다. 이러한 리키지 전류들(ILF, ILR)을 최소화하기 위해서, 선택 메모리 셀(SMC)에 대한 기입 동작을 수행하기 전에, 비선택 워드 라인들(UWL)의 전압 레벨을 제1 인히빗 전압(VINHIBIT _X)으로 설정하고, 비선택 비트 라인들(UBL)의 전압 레벨을 제2 인히빗 전압(VINHIBIT _Y)으로 설정할 수 있다.
도 12는 본 발명의 일 실시예에 따른 기입 동작 시 도 11의 메모리 셀 어레이(110a)에 포함된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 12를 참조하면, 인히빗 구간(DUR1)에서, 먼저 선택 워드 라인(SWL) 및 비선택 워드 라인(UWL)에 초기 전압(VINITIAL)을 인가해서 선택 워드 라인(SWL)과 비선택 워드 라인(UWL)의 전압 레벨을 높혀준다. 이어서, 선택 워드 라인(SWL) 및 비선택 워드 라인(UWL)을 플로팅시킴으로써, 선택 워드 라인(SWL) 및 비선택 워드 라인(UWL)의 전압 레벨을 초기 전압(VINITIAL)으로 유지한다. 이때, 초기 전압(VINITIAL)은 외부 전원 전압 이하일 수 있다.
이어서, 선택 비트 라인(SBL) 및 비선택 비트 라인(UBL)에 제2 인히빗 전압(VINHIBIT_Y)이 인가된다. 이때, 제2 인히빗 전압(VINHIBIT _Y)은 초기 전압(VINITIAL) 이하일 수 있다. 이에 따라, 플로팅된 선택 워드 라인(SWL) 및 플로팅된 비선택 워드 라인(UWL)과, 선택 비트 라인(SBL) 및 비선택 비트 라인(UBL) 사이에 커패시티브 커플링에 의해 선택 워드 라인(SWL) 및 비선택 워드 라인(UWL)의 전압 레벨이 외부 전원 전압보다 높은 제1 인히빗 전압 레벨(VINHIBIT _X)로 상승하게 된다.
기입 구간(DUR2)에서, 셋 기입 동작 또는 리셋 기입 동작을 수행하기 위하여, 선택 워드 라인(SWL) 및 선택 비트 라인(SBL)의 전압 레벨을 변경한다. 일 실시예에서, 셋 기입 동작의 경우, 선택 워드 라인(SWL)의 전압을 낮춰주고, 선택 비트 라인(SBL)에 셋 전압(VSET)을 인가할 수 있다. 일 실시예에서, 리셋 기입 동작의 경우, 선택 워드 라인(SWL)에 리셋 전압(VRESET)을 인가하고, 선택 비트 라인(SBL)의 전압을 낮춰줄 수 있다.
기입 구간(DUR2)에서 전압 레벨이 변경되는 선택 워드 라인(SWL) 및 선택 비트 라인(SBL)의 개수는 비선택 워드 라인들(UWL) 및 비선택 비트 라인들(UBL)의 개수에 비해 매우 작다. 따라서, 비선택 워드 라인들(UWL) 및 비선택 비트 라인들(UBL)의 전압 레벨은 인히빗 구간(DUR1)에서의 전압 레벨을 유지할 수 있다. 그러므로, 기입 구간(DUR2)에서 비선택 워드 라인들(UWL)은 제1 인히빗 전압 레벨(VINHIBIT _X)을 유지하고, 비선택 비트 라인들(UBL)은 제2 인히빗 전압 레벨(VINHIBIT _Y)을 유지할 수 있으며, 이로써, 비선택 메모리 셀들에 흐르는 누설 전류를 감소시킬 수 있다.
도 13은 본 발명의 다른 실시예에 따른 기입 동작이 수행되는 메모리 셀 어레이(110b)를 나타내는 회로도이다.
도 13을 참조하면, 복수의 비트 라인들은 선택 선택 메모리 셀(SMC)에 연결된 선택 비트 라인(SBL) 및 비선택 메모리 셀들에 연결된 비선택 비트 라인들(UBL)을 포함할 수 있고, 복수의 워드 라인들은 선택 메모리 셀(SMC)에 연결된 선택 워드 라인(SWL), 선택 워드 라인(SWL)에 인접하게 배치된 인접 워드 라인(UWL1) 및 선택 워드 라인(SWL)에 인접하게 배치되지 않은 노멀 비선택 워드 라인들(UWL2)을 포함할 수 있다.
선택 메모리 셀(SMC)에 포함된 가변 저항의 저항 값을 감소시키는 셋 기입 동작에서, 선택 워드 라인(SWL)으로는 상대적으로 낮은 전압, 예를 들어, 0 V에 근접한 전압이 인가될 수 있으며, 선택 비트 라인(SBL)으로는 상대적으로 높은 전압, 예를 들어, 셋 전압(VSET)이 인가될 수 있다. 한편, 선택 메모리 셀(SMC)에 포함된 가변 저항의 저항 값을 증가시키는 리셋 기입 동작에서, 선택 워드 라인(SWL)으로는 상대적으로 높은 전압, 예를 들어, 리셋 전압(VRESET)이 인가될 수 있고, 선택 비트 라인(SBL)으로는 상대적으로 낮은 전압, 예를 들어, 0 V에 근접한 전압이 인가될 수 있다.
선택 워드 라인(SWL) 및 선택 비트 라인(SBL)에 인가되는 전압 레벨에 따라, 비선택 메모리 셀들의 양단에 전압 차이가 발생할 수 있다. 이에 따라, 일부 비선택 메모리 셀에는 순방향의 리키지 전류(ILF)가 발생되며, 다른 일부 비선택 메모리 셀에는 역방향의 리키지 전류(ILR)가 발생될 수 있다. 이러한 리키지 전류들(ILF, ILR)을 최소화하기 위해서, 선택 메모리 셀(SMC)에 대한 기입 동작을 수행하기 전에, 인접 비선택 워드 라인들(UWL1) 및 노멀 비선택 워드 라인(UWL2)의 전압 레벨을 제1 인히빗 전압(VINHIBIT _X)으로 설정하고, 비선택 비트 라인들(UBL)의 전압 레벨을 제2 인히빗 전압(VINHIBIT _Y)으로 설정할 수 있다.
본 실시예에서는, 인접 비선택 워드 라인들(UWL1)과 노멀 비선택 워드 라인(UWL2)을 상이하게 제어할 수 있다. 구체적으로, 선택 메모리 셀(SMC)에 대한 기입 동작을 수행하기 전에, 인접 비선택 워드 라인들(UWL1)에 제1 인히빗 전압(VINHIBIT _X)을 인가하고, 노멀 비선택 워드 라인(UWL2)은 계속해서 플로팅 상태를 유지시킬 수 있다. 이와 같이, 인접 비선택 워드 라인들(UWL1)에 제1 인히빗 전압(VINHIBIT _X)을 인가함으로써, 선택 워드 라인(SWL)의 전압 레벨의 변동에도 불구하고 인접 비선택 워드 라인들(UWL1)의 전압 레벨이 변동되지 않을 수 있다.
도시되지는 않았으나, 다른 실시예에서, 선택 비트 라인(SBL)에 인접하게 배치된 인접 비선택 비트 라인들과 선택 비트 라인(SBL)에 인접하게 배치되지 않은 노멀 비선택 비트 라인을 상이하게 제어할 수 있다. 구체적으로, 선택 메모리 셀(SMC)에 대한 기입 동작을 수행하기 전에, 인접 비선택 비트 라인들에 제2 인히빗 전압(VINHIBIT _Y)을 인가하고, 노멀 비선택 비트 라인은 계속해서 플로팅 상태를 유지시킬 수 있다. 이와 같이, 인접 비선택 비트 라인들에 제2 인히빗 전압(VINHIBIT _Y)을 인가함으로써, 선택 비트 라인(SBL)의 전압 레벨의 변동에도 불구하고 인접 비선택 비트 라인들(UBL1)의 전압 레벨이 변동되지 않을 수 있다.
도 14는 본 발명의 다른 실시예에 따른 기입 동작 시 도 13의 메모리 셀 어레이(110a)에 포함된 신호 라인들의 전압 레벨을 나타내는 타이밍도이다.
도 14를 참조하면, 인히빗 구간(DUR1)에서, 먼저 선택 워드 라인(SWL), 인접 비선택 워드 라인(UWL1) 및 노멀 비선택 워드 라인(UWL2)에 초기 전압(VINITIAL)을 인가해서 선택 워드 라인(SWL), 인접 비선택 워드 라인(UWL1) 및 노멀 비선택 워드 라인(UWL2)의 전압 레벨을 높혀준다. 이어서, 선택 워드 라인(SWL), 인접 비선택 워드 라인(UWL1) 및 노멀 비선택 워드 라인(UWL2)을 플로팅시킴으로써, 선택 워드 라인(SWL), 인접 비선택 워드 라인(UWL1) 및 노멀 비선택 워드 라인(UWL2)의 전압 레벨을 초기 전압(VINITIAL)으로 유지한다. 이때, 초기 전압(VINITIAL)은 외부 전원 전압 이하일 수 있다.
이어서, 선택 비트 라인(SBL) 및 비선택 비트 라인(UBL)에 제2 인히빗 전압(VINHIBIT_Y)이 인가된다. 이때, 제2 인히빗 전압(VINHIBIT _Y)은 초기 전압(VINITIAL) 이하일 수 있다. 이에 따라, 플로팅된 선택 워드 라인(SWL), 플로팅된 인접 비선택 워드 라인(UWL1) 및 플로팅된 노멀 비선택 워드 라인(UWL2)과, 선택 비트 라인(SBL) 및 비선택 비트 라인(UBL) 사이에 커패시티브 커플링에 의해 선택 워드 라인(SWL), 인접 비선택 워드 라인(UWL1) 및 노멀 비선택 워드 라인(UWL2)의 전압 레벨이 외부 전원 전압보다 높은 제1 인히빗 전압 레벨(VINHIBIT _X)로 상승하게 된다.
이어서, 인접 비선택 워드 라인(UWL1)에 제1 인히빗 전압(VINHIBIT _X)을 인가하여, 인접 비선택 워드 라인(UWL1)의 전압 레벨을 안정적으로 제1 인히빗 전압(VINHIBIT _X)으로 유지시킬 수 있다. 이때, 제1 인히빗 전압(VINHIBIT _X)을 공급하기 위한 차지 펌프가 요구된다. 예를 들어, 전압 발생기(도 2의 140)는 차지 펌프를 포함하여, 제1 인히빗 전압(VINHIBIT_X)을 공급할 수 있다.
기입 구간(DUR2)에서, 셋 기입 동작 또는 리셋 기입 동작을 수행하기 위하여, 선택 워드 라인(SWL) 및 선택 비트 라인(SBL)의 전압 레벨을 변경한다. 일 실시예에서, 셋 기입 동작의 경우, 선택 워드 라인(SWL)의 전압을 낮춰주고, 선택 비트 라인(SBL)에 셋 전압(VSET)을 인가할 수 있다. 일 실시예에서, 리셋 기입 동작의 경우, 선택 워드 라인(SWL)에 리셋 전압(VRESET)을 인가하고, 선택 비트 라인(SBL)의 전압을 낮춰줄 수 있다.
기입 구간(DUR2)에서 전압 레벨이 변경되는 선택 워드 라인(SWL) 및 선택 비트 라인(SBL)의 개수는 노멀 비선택 워드 라인(UWL2) 및 비선택 비트 라인들(UBL)의 개수에 비해 매우 작다. 따라서, 노멀 비선택 워드 라인(UWL2) 및 비선택 비트 라인들(UBL)의 전압 레벨은 인히빗 구간(DUR1)에서의 전압 레벨을 유지할 수 있다. 그러므로, 기입 구간(DUR2)에서 노멀 비선택 워드 라인들(UWL2)은 제1 인히빗 전압 레벨(VINHIBIT _X)을 유지하고, 비선택 비트 라인들(UBL)은 제2 인히빗 전압 레벨(VINHIBIT _Y)을 유지할 수 있으며, 이로써, 비선택 메모리 셀들에 흐르는 누설 전류를 감소시킬 수 있다.
본 실시예에 따르면, 전체 비선택 워드 라인에 제1 인히빗 전압(VINHIBIT _X)을 공급하는 대신, 인접 비선택 워드 라인(UWL1)에만 제1 인히빗 전압(VINHIBIT _X)을 공급할 수 있다. 노멀 비선택 워드 라인(UWL2)은 제1 인히빗 전압(VINHIBIT _X)을 인가하지 않아도 커패시티브 커플링에 의해 제1 인히빗 전압 레벨까지 상승된 전압 레벨을 유지할 수 있다. 이에 따라, 차지 펌프의 용량을 크게 줄일 수 있고, 결과적으로, 차지 펌프에 소요되는 면적이 감소하게 되고, 나아가, 전력 소모도 감소하게 된다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀들에 대한 기입 동작을 수행하기 전인 인히빗 구간에서 메모리 셀 어레이에 연결된 제1 및 제2 신호 라인들을 초기화시키고, 이어서, 기입 구간에서 메모리 셀들에 대한 기입 동작을 수행하는 방법으로서, 도 1 내지 도 14에서 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 구체적으로, 단계 S100 내지 단계 S160은 인히빗 구간에서 수행되고, 단계 S180은 기입 구간에서 수행될 수 있다. 이하에서는, 도 1 내지 도 15를 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
단계 S100에서, 복수의 제1 신호 라인들에 초기 전압을 인가한다. 여기서, 초기 전압은 메모리 장치에 인가되는 외부 전원 전압 이하일 수 있고, 이에 따라, 초기 전압을 인가하기 위해서는 전압 부스팅을 위한 차지 펌프를 구비하지 않아도 된다. 일 실시예에서, 복수의 제1 신호 라인들은 워드 라인일 수 있고, 다른 실시예에서, 복수의 제1 신호 라인들은 비트 라인일 수 있다. 일 실시예예서, 복수의 제1 신호 라인들은 메모리 셀에 포함된 선택 소자의 애노드에 연결될 수 있다.
단계 S120에서, 복수의 제1 신호 라인들을 플로팅시킨다. 이에 따라, 복수의 제1 신호 라인들은 플로팅 상태로 초기 전압 레벨을 유지할 수 있다.
단계 S140에서, 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가한다. 여기서, 제2 인히빗 전압은 복수의 제2 신호 라인들의 초기화에 요구되는 목표 저항 레벨로서, 초기 전압 이하일 수 있다. 복수의 제2 신호 라인에 제2 인히빗 전압이 인가됨으로써, 메모리 장치 내의 주변 회로(예를 들어, 기입/독출 회로, 로우 디코더, 칼럼 디코더 등)에 포함된 트랜지스터 등과 같은 소자들이 정상적으로 구동될 수 있다. 일 실시예에서, 복수의 제2 신호 라인들은 비트 라인일 수 있고, 다른 실시예에서, 복수의 제2 신호 라인들은 워드 라인일 수 있다. 일 실시예에서, 복수의 제2 신호 라인들은 메모리 셀에 포함된 선택 소자의 캐소드에 연결될 수 있다.
단계 S160에서, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시킨다. 구체적으로, 플로팅 상태의 복수의 제1 신호 라인들과 제2 인히빗 전압이 인가된 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해, 플로팅된 상태의 복수의 제1 신호 라인들의 전압 레벨은 초기 전압 레벨에서 제1 인히빗 전압 레벨로 상승할 수 있다. 여기서, 제1 인히빗 전압 레벨은 복수의 제1 신호 라인들의 초기화에 요구되는 목표 저항 레벨로서, 외부 전원 전압보다 높을 수 있다. 본 실시예에서, 제1 인히빗 전압 레벨에 대응하는 제1 인히빗 전압을 공급하기 위한 차지 펌프를 구비하지 않더라도, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시킬 수 있다.
단계 S180에서, 선택 메모리 셀에 대한 기입 동작을 수행한다. 일 실시예에서, 선택 메모리 셀에 대한 셋 기입 동작을 수행할 수 있고, 예를 들어, 선택 제1 신호 라인의 전압을 감소시키고, 선택 제2 신호 라인에 셋 전압을 인가하여, 선택 메모리 셀의 저항 레벨을 감소시킬 수 있다. 다른 실시예에서, 선택 메모리 셀에 대한 리셋 기입 동작을 수행할 수 있고, 예를 들어, 선택 제1 신호 라인에 리셋 전압을 인가하고, 선택 제2 신호 라인의 전압을 감소시켜서, 선택 메모리 셀의 저항 레벨을 증가시킬 수 있다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 15의 메모리 장치의 동작 방법에 대한 변형 실시예이다. 구체적으로, 본 실시예에 따른 메모리 장치의 동작 방법은 도 15의 메모리 장치의 동작 방법에 비해 단계 S170을 더 포함할 수 있다. 따라서, 도 15를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S100에서, 복수의 제1 신호 라인들에 초기 전압을 인가한다. 단계 S120에서, 복수의 제1 신호 라인들을 플로팅시킨다. 단계 S140에서, 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가한다. 단계 S160에서, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시킨다.
단계 S170에서, 인접 비선택 제1 신호 라인에 제1 인히빗 전압을 인가한다. 여기서, 인접 비선택 제1 신호 라인은 복수의 제1 신호 라인들 중 선택 제1 신호 라인에 인접하게 배치될 수 있고, 제1 인히빗 전압은 제1 인히빗 전압 레벨에 대응하는 전압이다. 만약 인접 비선택 제1 신호 라인이 플로팅된 상태인 경우, 기입 구간에서 선택 제1 신호 라인의 전압 변동에 의해 인접 비선택 제1 신호 라인의 전압 레벨이 변동될 수 있다. 이를 방지하기 위해, 인접 비선택 제1 신호 라인을 제1 인히빗 전압을 공급하는 단자에 연결함으로써, 인접 비선택 제1 신호 라인의 전압 레벨을 제1 인히빗 전압 레벨로 안정적으로 유지시킬 수 있다.
본 실시예에 따르면, 복수의 비선택 제1 신호 라인들 중 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인에만 제1 인히빗 전압을 인가하고, 노멀 비선택 제1 신호 라인들은 플로팅 상태에서 제1 인히빗 전압 레벨을 유지한다. 따라서, 외부 전원 전압보다 높은 제1 인히빗 전압을 제공하기 위한 차지 펌프의 용량을 크게 감소시킬 수 있으므로, 차지 펌프에 소요되는 면적을 줄일 수 있고, 나아가, 전력 소모도 줄일 수 있다.
단계 S180에서, 선택 메모리 셀에 대한 기입 동작을 수행한다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 기입 동작을 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 메모리 장치의 기입 동작은 도 15 및 도 16의 단계 S180의 일 예로서, 메모리 장치에 포함된 메모리 셀에 대한 셋 기입 동작의 일 예를 나타낸다.
단계 S1800에서, 선택 제1 신호 라인의 전압을 제1 인히빗 전압 레벨에서 접지 레벨로 감소시킨다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 선택 제1 신호 라인의 전압을 제1 인히빗 전압 레벨에서 기입 전압보다 낮은 전압 레벨로 감소시킬 수 있다. 예를 들어, 선택 제1 신호 라인의 전압을 제1 인히빗 전압 레벨에서 접지 레벨에 근접한 레벨로 감소시킬 수 있다.
단계 S1850에서, 선택 제2 신호 라인에 기입 전압을 인가한다. 여기서, 기입 전압은, 선택 제2 신호 라인과 선택 제1 신호 라인 사이의 전압 차이가 선택 메모리 셀에 포함된 선택 소자를 턴온시킬 수 있는 전압 레벨로 결정될 수 있다. 이로써, 선택 메모리 셀의 저항 레벨이 감소하는 셋 기입 동작이 수행될 수 있다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 셀들에 대한 기입 동작을 수행하기 전인 인히빗 구간에서 메모리 셀 어레이에 연결된 제1 및 제2 신호 라인들을 초기화시키고, 이어서, 기입 구간에서 메모리 셀들에 대한 기입 동작을 수행하는 방법으로서, 도 1 내지 도 14에서 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 14 및 도 18을 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
단계 S200에서, 인히빗 구간 동안, 복수의 제1 신호 라인들을 플로팅시키고, 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하여, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시킨다. 구체적으로, 단계 S200은 복수의 제1 신호 라인들을 외부 전원 전압보다 낮은 초기 전압 레벨로 플로팅시키고, 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하며, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 외부 전원 전압보다 높은 제1 인히빗 전압 레벨로 상승시킬 수 있다.
단계 S220에서, 기입 구간 동안, 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가한다. 이때, 선택 제1 신호 라인 및 선택 제2 신호 라인 중 기입 전압이 인가되지 않은 신호 라인에는 기입 전압보다 낮은 전압이 인가될 수 있다. 일 실시예에서, 선택 제1 신호 라인에 리셋 전압이 인가될 경우, 선택 메모리 셀의 저항 레벨이 증가하는 리셋 기입 동작이 수행될 수 있다. 다른 실시예에서, 선택 제2 신호 라인에 셋 전압이 인가될 경우, 선택 메모리 셀의 저항 레벨이 감소하는 셋 기입 동작이 수행될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 본 실시예에 따른 메모리 장치의 동작 방법은 도 18의 메모리 장치의 동작 방법에 대한 변형 실시예이다. 구체적으로, 본 실시예에 따른 메모리 장치의 동작 방법은 도 18의 메모리 장치의 동작 방법에 비해 단계 S210을 더 포함할 수 있다. 따라서, 도 18을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S200에서, 인히빗 구간 동안, 복수의 제1 신호 라인들을 플로팅시키고, 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하여, 커패시티브 커플링을 통해 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시킨다.
단계 S210에서, 인접 비선택 제1 신호 라인에 제1 인히빗 전압을 인가한다. 여기서, 인접 비선택 제1 신호 라인은 복수의 제1 신호 라인들 중 선택 제1 신호 라인에 인접하게 배치될 수 있고, 제1 인히빗 전압은 제1 인히빗 전압 레벨에 대응하는 전압이다. 만약 인접 비선택 제1 신호 라인이 플로팅된 상태인 경우, 기입 구간에서 선택 제1 신호 라인의 전압 변동에 의해 인접 비선택 제1 신호 라인의 전압 레벨이 변동될 수 있다. 이를 방지하기 위해, 인접 비선택 제1 신호 라인을 제1 인히빗 전압을 공급하는 단자에 연결함으로써, 인접 비선택 제1 신호 라인의 전압 레벨을 제1 인히빗 전압 레벨로 안정적으로 유지시킬 수 있다.
본 실시예에 따르면, 복수의 비선택 제1 신호 라인들 중 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인에만 제1 인히빗 전압을 인가하고, 노멀 비선택 제1 신호 라인들은 플로팅 상태에서 제1 인히빗 전압 레벨을 유지한다. 따라서, 외부 전원 전압보다 높은 제1 인히빗 전압을 제공하기 위한 차지 펌프의 용량을 크게 감소시킬 수 있으므로, 차지 펌프에 소요되는 면적을 줄일 수 있고, 나아가, 전력 소모도 줄일 수 있다.
단계 S220에서, 기입 구간 동안, 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가한다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러

Claims (10)

  1. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 복수의 제1 신호 라인들에 초기 전압을 인가하는 단계;
    상기 초기 전압이 인가된 상기 복수의 제1 신호 라인들을 플로팅시키는 단계;
    이어서, 상기 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하는 단계; 및
    플로팅된 상기 복수의 제1 신호 라인들과 상기 제2 인히빗 전압이 인가된 상기 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해, 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    선택 메모리 셀에 연결된 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 기입 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 기입 동작을 수행하는 단계는,
    상기 선택 제1 신호 라인의 전압을 감소시키는 단계; 및
    상기 선택 제2 신호 라인에 상기 기입 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 복수의 제1 신호 라인들의 전압 레벨을 상기 제1 인히빗 전압 레벨로 상승시키는 단계 이후에, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하지 않게 배치된 노멀 비선택 제1 신호 라인을 플로팅 상태로 유지하는 단계; 및
    상기 선택 제1 신호 라인의 전압 레벨이 변동하더라도, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인의 전압 레벨이 변동하지 않도록, 상기 인접 비선택 제1 신호 라인에 제1 인히빗 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 제1 인히빗 전압을 인가하는 단계는, 상기 기입 동작을 수행하는 단계 전에 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제2항에 있어서,
    상기 선택 메모리 셀에 대한 기입 동작을 수행하는 기입 구간 동안, 상기 복수의 제1 신호 라인들 중 비 선택 메모리 셀에 연결된 비 선택 제1 신호 라인을 플로팅 상태로 유지하는 단계; 및
    상기 기입 구간 동안, 상기 복수의 제2 신호 라인들 중 상기 비 선택 메모리 셀에 연결된 비 선택 제2 신호 라인에 상기 제2 인히빗 전압이 계속해서 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제2항에 있어서,
    상기 선택 메모리 셀에 대한 기입 동작을 수행하는 기입 구간 동안, 상기 선택 제1 신호 라인의 전압 레벨이 변동하더라도, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인의 전압 레벨이 변동하지 않도록, 상기 인접 비선택 제1 신호 라인에 제1 인히빗 전압을 인가하는 단계;
    상기 기입 구간 동안, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치되지 않은 노멀 비선택 제1 신호 라인을 플로팅 상태로 유지하는 단계; 및
    상기 기입 구간 동안, 상기 복수의 제2 신호 라인들 중 비 선택 메모리 셀에 연결된 비 선택 제2 신호 라인에 상기 제2 인히빗 전압을 계속해서 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 초기 전압은 상기 메모리 장치에 인가되는 외부 전원 전압 이하이고, 상기 제1 인히빗 전압 레벨은 상기 외부 전원 전압보다 높은 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    인히빗 구간 동안, 상기 복수의 제1 신호 라인들을 플로팅시키고, 상기 복수의 제2 신호 라인들에 제2 인히빗 전압을 인가하여, 플로팅된 상기 복수의 제1 신호 라인들과 상기 제2 인히빗 전압이 인가된 상기 복수의 제2 신호 라인들 사이의 커패시티브 커플링을 통해 상기 복수의 제1 신호 라인들의 전압 레벨을 제1 인히빗 전압 레벨로 상승시키는 단계; 및
    기입 구간 동안, 선택 메모리 셀에 연결된 선택 제1 신호 라인 및 선택 제2 신호 라인 중 하나에 기입 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 기입 구간 전에, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하지 않게 배치된 노멀 비선택 제1 신호 라인들을 플로팅 상태로 유지하고, 상기 선택 제1 신호 라인의 전압 레벨이 변동하더라도, 상기 복수의 제1 신호 라인들 중 상기 선택 제1 신호 라인에 인접하게 배치된 인접 비선택 제1 신호 라인의 전압 레벨이 변동하지 않도록, 상기 인접 비선택 제1 신호 라인에 제1 인히빗 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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