JP5197427B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

メモリセルアレイの集積度を高め、低コストなメモリチップを実現するためには、メモリセルアレイの分割数を少なくし、できるだけ大きなセルアレイを縦方向にできるだけ多く積層する必要がある。しかし、その場合、周辺回路とメモリセルアレイとの間の距離が大きくなり、ビット線と周辺回路との間の配線に大きな寄生容量がついてしまうケースが出てくる。このような大きな寄生容量は、メモリセルにおける誤書き込みや誤消去動作の原因となり得る。

特表２００２−５４１６１３号公報

周辺回路の配線の寄生容量の影響による誤書き込み、誤消去動作等の発生を効果的に抑制することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線への充電を制御する制御回路とを備え、前記制御回路は、選択された前記メモリセルに接続された前記第１配線を第１の電位まで充電した後フローティング状態とし、その後、選択された前記メモリセルに接続された前記第１配線に隣接する別の前記第１配線を第２の電位まで充電し、これにより前記メモリセルに接続された前記第１配線の電位をカップリングにより第３の電位まで上昇させ、前記第３の電位によって前記メモリセルのデータの書き換えが実行されることを特徴とする。

本発明の別の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線に接続されゲートに選択信号を供給される選択トランジスタと、前記選択トランジスタを制御して前記第１配線への充電を制御する制御回路とを備え、前記制御回路は、選択された前記メモリセルに接続された前記第１配線に接続された前記選択トランジスタに供給される前記選択信号を制御して前記第１配線を第１の電位まで充電した後、前記選択信号の大きさを低下させて前記第１配線をフローティング状態とすることを特徴とする。

本発明によれば、周辺回路の配線の寄生容量の影響による誤書き込み、誤消去動作等の発生を効果的に抑制することができる半導体記憶装置を提供することができる。

本発明の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。 本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。 、抵抗変化メモリ装置のリセット動作を説明する概念図である。 本発明の第１の実施の形態に係る抵抗変化メモリ装置の周辺回路の構成を示す回路図である。 データ制御回路２０の詳細を説明する回路図である。 本発明の第１の実施の形態のメモリ装置におけるセット動作を説明するタイミングチャートである。 第１の本実施の形態のメモリ装置におけるセット動作を説明する簡易回路図である。 第１の実施の形態のメモリ装置におけるセット動作を説明する簡易回路図である。 第２の本実施の形態のメモリ装置におけるセット動作を説明する簡易回路図である。 本発明の第２の実施の形態のメモリ装置におけるセット動作を説明するタイミングチャートである。 本発明の第３の実施の形態のメモリ装置におけるセット動作を説明するタイミングチャートである。 本発明の第４の実施の形態のメモリ装置の概略構成と、その動作方法を示す概略図である。 本発明の第４の実施の形態のメモリ装置でのセット動作を説明するタイミングチャートである。 本発明の第４の実施の形態のメモリ装置でのセット動作を説明する簡易回路図である。 本発明の第５の実施の形態のメモリ装置の概略構成と、その動作方法を示す概略図である。 本発明の第６の実施の形態のメモリ装置の概略構成と、その動作方法を示す概略図である。 第６の実施の形態でのセット動作のタイミング波形を示すタイミングチャートである。 第６の実施の形態でのセット動作を説明する簡易回路図である。 第６の実施の形態の変形例を示す。 第６の実施の形態の変形例を示す。 第７の実施の形態でのセット動作のタイミング波形を示すタイミングチャートである。 第７の実施の形態でのセット動作を説明する簡易回路図である。 本発明の第８の実施の形態のメモリ装置の概略構成と、その動作方法を示す概略図である。 本発明の第８の実施の形態のメモリ装置でのセット動作を説明するタイミングチャートである。 本発明の第９の実施の形態のメモリ装置の概略構成と、その動作方法を示す概略図である。 本発明の第９の実施の形態のメモリ装置でのセット動作を説明するタイミングチャートである。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する。 誤リセット動作を防止するための回路の例を示す。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２に示すｙ方向）、及びワード線ＷＬの長手方向（図２に示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。

図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。

本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２を参照して説明する。図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

次に、抵抗変化メモリ装置のリセット動作について図３を参照して説明する。
リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。ここで、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。そして、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴは、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。

選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、それぞれリセット動作を実行することができるリセット電流ＩＲＥＳＥＴが流れる。ビット線ＢＬ００〜ＢＬ０３に印加されたリセット電圧ＶＲＥＳＥＴ及びリセット電流ＩＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

ここで、セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について、図２７、図２８、図２９、図３０を用いて説明する。
図２７は、一本のビット線ＢＬと一本のワード線ＷＬの交差部に配置された一つのメモリセルＭＣの電流経路の簡略図である。ビット線ＢＬの一端にはビット線選択トランジスタ４が接続され、ワード線WLの一端にはワード線選択トランジスタ５が接続されている。なお、図２７中、ＲＢＬ、ＲＷＬはビット線ＢＬ、ワード線ＷＬの寄生抵抗である。ビット線選択トランジスタ４の他端は寄生抵抗Ｒ１を介してデータ制御回路（図示せず）に接続される制御線ＤＳＡに接続されている。また、ワード線選択トランジスタ５の他端は寄生抵抗Ｒ２、図示しない接地用トランジスタのオン抵抗を介して接地端子ＶＳＳへと接続される。

ここで、メモリセルＭＣの一端のノードＯ１の電位Ｖｗの基準として（Ｖｗ＝０Ｖ）、可変抵抗素子ＶＲとダイオードＤｉの間のノードＯ２の電位をＶｃｅｌｌ、ダイオードＤｉのアノード側のノードＯ３の電位をＶｂｌとして、図２８にセット、リセット、および読み出し動作の動作点解析図を示す。図２８の横軸はＶｃｅｌｌ、縦軸は電流Ｉｃｅｌｌである。
まず、セット動作において、ノード０３の電位Ｖｂｌ=Ｖ＿ｓｅｔとしてメモリセルＭＣに流れる電流をプロットすると、動作点はＰ＿ｓｅｔとなる。この動作点は、高抵抗状態Ｒ＿ｏｆｆ（”１”データ）のメモリセルを低抵抗状態Ｒ＿ｏｎ（”０”データ）に変えるための動作点であり、セット動作が完了する前の動作点である。動作点Ｐ＿ｓｅｔは、すべてのメモリセルＭＣをセットできる電圧（Ｖ＿ｓｅｔ＿ｍａｘ）を超えるところに設定できる必要がある。

次に、リセット動作においては、ノードＯ３の電位Ｖｂｌ=Ｖ＿ｒｅｓｅｔとすると、動作点は、図２８に示す点Ｐ＿ｒｓｔとなる。この動作点Ｐ＿ｒｓｔは、低抵抗状態Ｒ＿ｏｎ（”０”データ）のメモリセルを高抵抗状態Ｒ＿ｏｆｆ（”１”データ）に変えるための動作点であり、すべてのメモリセルＭＣをリセットできる電流（Ｉ＿ｒｅｓｅｔ＿ｍａｘ）を超えるところに設定できる必要がある。
なお、読み出し動作においては、Ｖｂｌ=Ｖ＿ｒｅａｄとすると、動作点はＰ＿ｒ０、または、ｐ＿ｒ１となる。したがって、このときに流れるセル電流Ｉ＿ｏｎ(“0”セル)とＩ＿ｏｆｆ(“1”セル)を区別する判定電流Ｉｔｈでデータが”０”か”１”かを判定することができる。

次に、リセット動作、セット動作それぞれにおける問題を図２８と図２８を用いて説明する。
図２９には、リセット動作におけるリセット動作完了前後の動作点を示す。リセット動作においては、動作点は、低抵抗状態（リセット完了前）でのＰ＿ｒｓｔから、高抵抗状態に変化した後（リセット完了後）には，ｐ＿ｒｓｔ’に移動する。ここで、リセット動作を行うためには、リセットに必要な電流Ｉ＿ｒｅｓｅｔ＿ｍａｘを超える動作点設定のために、ビット線ＢＬにＶ＿ｒｅｓｅｔを印加する必要がある。

このとき、リセット電流が流れる電流経路全体の寄生抵抗が大きいと、ダイオードＤｉに流れる電流の特性は、曲線Ｌ１１から曲線Ｌ１１’のようになり、実際にはＶ＿ｒｅｓｅｔより高い電圧Ｖ＿ｒｅｓｅｔ’を電流経路の最大電位差として与える必要がある。そうすると、リセット完了後の動作点は、Ｐ＿ｅｒｒ＿ｒｓｔとなってしまう。

この動作点Ｐ＿ｅｒｒ＿ｒｓｔは、メモリセルのセット動作のための電圧Ｖ＿ｓｅｔ＿ｍａｘを超えているので、リセット動作完了直後に再びメモリセルＭＣが誤まってセットされてしまう（誤セット）されてしまう可能性がある。このような事態を防止するためには、寄生抵抗をできる限り小さくしてリセット完了後の動作点の上昇を抑えること、ビット毎ベリファイ機能を備えたリセット動作を行いマージンを広げること、リセット完了直後にビット線に印加しているＶ＿ｒｅｓｅｔを低下させて誤セットに至らないようにするなどの方法が有効である。

次に、図３０には、セット動作におけるセット完了前後の動作点を示す。メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態にある場合には動作点はＰ＿ｓｅｔの位置にある。その後セット動作が完了して低抵抗状態に変化した後には、動作点は点Ｐ＿ｅｒｒ＿ｒｓｔではなく点Ｐ＿ｓｅｔ’へと変化させるよう、メモリセルＭＣに流れる電流を制御する。なぜなら、動作点Ｐ＿ｅｒｒ＿ｒｓｔは、電流Ｉ＿ｒｅｓｅｔ＿ｍａｘを越えるところにあるため、この動作点での動作が継続される場合、セット完了直後に再びリセットされてしまう（誤リセットされる）可能性があるからである。

そこで、図３１に示すように、そのような誤リセットが生じないように、電圧Ｖ＿ｓｅｔを供給するデータ制御回路２０の電流経路に電流クランプ回路を挿入して、電流Ｉ＿ｃｌａｍｐ以上に電流がメモリセルＭＣを流れないようにする。
図３１において、ビット線ＢＬは、ビット線選択トランジスタ４を介してノードＤＳＡに接続され、ノードＤＳＡにはデータ制御回路２０より所定の電圧が与えられる。ここで、ノードＤＳＡは、データ制御回路２０と前記のビット線選択トランジスタ４との間に寄生容量Ｃ＿ＢＵＳを有している。この寄生容量Ｃ＿ＢＵＳの値は、メモリセルアレイが大規模化するに従い無視できない大きさとなり、ビット線ＢＬの寄生容量Ｃ＿Ｂｌ（＝２＊Ｃ＿ＢＬ１＋Ｃ＿ＢＬ２）よりも大きくなり得る。
図３１のデータ制御回路２０は、一端にセット電圧ＶＳＥＬが供給され適宜所望の電流値を設定可能な定電流源回路２１と、スイッチングトランジスタ２２を備えている。このようなデータ制御回路２０を用いて、メモリセルＭＣに対しセット動作を行い、メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態ＲＨから低抵抗状態ＲＬに変化したときの状態を考える。

可変抵抗素子ＶＲが低抵抗状態ＲＬに変化したときは、選択ビット線ＢＬ２及びノードＤＳＡに流れる電流が、定電流源回路２１によりＩｃｌａｍｐに制限される状態になることが期待されるが、実際には定電流源回路２１による電流制限がかかる前に、ビット線容量Ｃ＿ＢＬとノードＤＳＡの寄生容量Ｃ＿ＢＵＳに蓄積された電荷が選択メモリセルＭＣに流れ込んでしまう。そこで、本実施の形態では、以下に詳細に説明するように、定電流源回路による電流制限が機能するまでにメモリセルに流入してしまう電流を削減し、セット動作時の誤リセットのリスクを軽減している。

本実施の形態に係る抵抗変化メモリ装置の周辺回路の構成を図４に示す。ここでは、２つのメモリセルアレイ（以下、メモリマットという）ＭＡＴａ、ＭＡＴｂを代表的に示している。周辺回路は、データ線制御回路２０、カラムデコーダ６０、非選択ビット線駆動回路７０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、非選択ワード線駆動回路１１０、マットデコーダ１２０、ラッチデータチェック回路１３０、アドレスレジスタ１４０、データ入出力バッファ１５０、制御回路１６０、電圧生成回路１７０、及びステータス回路１８０を含んでいる。
なお、カラムデコーダ６０やローカルデコーダ９０のように各メモリマットＭＡＴ毎に必要な構成は、図４において、添字ａ、ｂで区別されている。

ビット線ＢＬは、ビット線選択トランジスタ４−１〜４−３を介してデータ制御回路２０に接続されている。データ制御回路２０は、後述するように、読み出されたデータを検出するセンスアンプ回路ＳＡ、読み出されたデータ及び書き込みデータを一時保持するラッチ回路ＬＴ、及びパルス制御回路ＲＳＴＣＴＬを備えている。ビット線ＢＬはまた、非選択電圧供給トランジスタ６−１〜６−３にも接続されている。
ビット線ＢＬが非選択の場合には、ビット線ＢＬは、非選択電圧供給トランジスタ６−１〜６−３を介して非選択ビット線駆動回路７０に接続され、動作に応じて所定の非選択ビット線電圧が供給される。
なお、ビット線選択トランジスタ４は、そのゲートに所定のゲート信号を与えられ、そのゲート信号の大きさに対応する電圧（ゲート信号の電圧からビット線選択トランジスタ４の閾値電圧を差し引いた電圧）までビット線ＢＬが充電される。ビット線ＢＬがそれ以上の電圧になろうとすると、ビット線選択トランジスタ４はカットオフし、ビット線ＢＬはフローティング状態となる。例えばビット線ＢＬを充電した後でビット線選択トランジスタ４のゲート信号の電圧が低下した場合や、ビット線ＢＬがビット線選択トランジスタ４を介して充電された後にビット線ＢＬの電圧が更に上昇した場合などにおいて、ビット線選択トランジスタ４がカットオフされる。

また、ワード線ＷＬは、ワード線選択トランジスタ５−１〜５−３を介してローカルロウデコーダ９０に接続されている。ワード線ＷＬはまた、非選択電圧供給トランジスタ７−１〜７−３にも接続されている。ワード線ＷＬが非選択の場合には、ワード線ＷＬは、非選択電圧供給トランジスタ７−１〜７−３を介して非選択ワード線駆動回路１１０に接続され、動作に応じて所定の非選択ワード線電圧が供給される。

ロウデコーダは、この図４ではグローバルロウデコーダ８０と、各メモリマットＭＡＴに付随するローカルロウデコーダ９０との階層構造とされており、この階層構造によりワード線選択が行われる。なお、この図４のロウデコーダにおいては、ワード線選択トランジスタ５−１〜５−３と非選択電圧供給トランジスタ７−１〜７−３が両者ＮＭＯＳトランジスタで構成されており、この場合、グローバルロウデコーダ８０の出力信号は、図示は省略するが、それぞれのトランジスタのゲート駆動用のために相補信号とされている。
同様に、ビット線選択トランジスタ４−１〜４−３と非選択電圧供給トランジスタ６−１〜６−３も、この図４においては、いずれもＮＭＯＳトランジスタであり、カラムデコーダ６０からそれぞれのゲートを制御する２本の相補信号が出力されている。なお、非選択電圧供給トランジスタ７−１〜７−３は、ＰＭＯＳトランジスタとすることも可能である。その場合には、グローバルロウデコーダ８０から出力されるデコード信号は相補信号でなく単一の信号でもよい。

マットデコーダ１２０は、メモリマットＭＡＴを選択するためのデコーダである。非選択のメモリマットＭＡＴでは、隣接するメモリマットＭＡＴとビット線ワード線が共有されるのでなければ、ビット線ＢＬ、ワード線ＷＬ共に０Ｖとすることができる。メモリマットＭＡＴａが選択され、メモリマットＭＡＴｂが非選択とされる場合、マットデコーダ１２０ａは選択状態のデコード信号ＭＡＴＳＥＬ＝Ｈを出力し、マットデコーダ１２０ｂは非選択状態のデコード信号ＭＡＴＳＥＬ＝Ｌを出力する。それによって、選択メモリマットＭＡＴａ側のビット線ＢＬやワード線ＷＬには、読み出し、セット動作及びリセット動作によるデータ書き換えに必要な上述の電圧制御が行われる。

一方で、非選択メモリマットＭＡＴｂ側では、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬを共有するのでなければ、マットデコーダ１２０ｂの出力信号を受けて、ローカルロウデコーダ９０ｂの出力は全て０Ｖ、非選択ワード線駆動回路１１０ｂの出力も全て０Ｖとなる。また、データ制御回路２０ｂの出力信号（配線ＤＳＡの電位）も０Ｖ、非選択ビット線駆動回路７０ｂの出力も全て０Ｖとなるように制御される。もちろん、メモリマットＭＡＴａとＭＡＴｂを同時に選択状態とすることも可能である。

カラムデコーダ６０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、及びマットデコーダ１２０は、アドレスレジスタ１４０から供給されるアドレスデータに基づいて動作する。ここでは、詳細は示さないが、アドレスレジスタ１４０と各種デコーダの間には、他の一般的なメモリ装置と同様に、プリデコード回路や、アドレスを一時的にラッチするバッファなど、適宜、実施様態にあわせた回路を組み込むことができる。

データ入出力バッファ１５０は、チップ外部とデータ制御回路２０のラッチ回路ＬＴに至るチップ内部の回路（図示せず）との間のデータのやり取りを中継し、必要に応じて一時的にデータを保持する。ＮＡＮＤ型フラッシュメモリのように、コマンドやアドレスなどもこのデータ入出力バッファ１５０を介してチップ内部に取り込まれるような回路構成としてもよい。また、データの書き換え、読み出し等の動作は、制御回路１６０から出力される種々の制御信号や、電圧発生回路１７０により出力される電圧によって制御される。
それらの動作制御において補助的な役割を果たす回路として、ラッチデータチェック回路１３０、及びステータス回路１８０が設けられている。これらは、データ制御回路内のデータラッチに保持されたデータが所定の状態になっているか否かを検出して、制御回路１６０にフィードバックする機能や、チップ外部にデータ書き換え動作のＰａｓｓ／Ｆａｉｌ結果を出力できるようにする機能を有する。

次にデータ制御回路２０の詳細を図５を参照して説明する。前述のように、データ制御回路２０は、センスアンプ回路ＳＡと、ラッチ回路ＬＴと、パルス制御回路ＲＳＴＣＨＬとから大略構成されている。
センスアンプ回路ＳＡは、クランプトランジスタ２１と、差動増幅器２２とを備えている。クランプトランジスタ２１は、ノードＤＳＡに一端が接続され、他端は差動増幅器２２の反転入力端子（センスノードＮＳＥＮ）に接続されている。ノードＤＳＡは、図５では図示を省略しているが、前述のビット線選択トランジスタ４を介してビット線ＢＬに接続される。差動増幅器２２の非反転入力端子には、参照電位ＶＲＥＦ＿Ｒが供給されている。

なお、ノードＤＳＡと接地端子（又はＶＵＢ端子（０Ｖ〜ダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度）が印加される端子））との間には、キャパシタ３５、ＮＭＯＳトランジスタ３６、３７が接続されている。ＮＭＯＳトランジスタ３６は、後述する短絡信号Ｇ＿ＧＮＤをゲートに入力されることにより、ノードＤＳＡを接地電位（またはＶＵＢ端子の電位）に放電する機能を有する。
また、ＮＭＯＳトランジスタ３７は、ゲートにＮＯＲゲート３８の出力端子を接続されている。ＮＯＲゲート３８の入力端子には、読み出し動作やベリファイ動作においてビット線に読み出し電圧を印加する場合に”Ｈ”になる信号ＲＶＦＹ＿Ｐ、セット動作においてビット線にセット電圧を印加する場合に”Ｈ”に立ち上がる信号ＳＥＴ＿Ｐ、及びリセット動作においてビット線にリセット電圧を印加する場合に”Ｈ”に立ち上がる信号ＲＥＳＥＴ＿Ｐが入力される。

また、センスノードＮＳＥＮには、ＮＭＯＳトランジスタ３２ａ，３２ｂ、ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂからなるカレントミラー回路ＣＭが接続されている。ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂにより、スイッチ制御機能を有するカレントミラー回路が構成されていると共に、ＮＭＯＳトランジスタ３２ａ、３２ｂがＰＭＯＳトランジスタ３３ａと接地端子との間に並列に接続されており、これによりカレントミラー回路に電流が供給されている。
ＮＭＯＳトランジスタ３２ａはノードＤＳＡにレファレンス電流を入力する場合に信号Ｇ＿ＩＲＥＦ＿Ｒに基づき導通し、ＮＭＯＳトランジスタ３２ｂは、後述するように選択ビット線ＢＬへのプリチャージを行う場合に信号ＰＲＥＣＨＧに基づき導通する。

センスアンプ回路ＳＡの基本的な動作は、次の通りである。すなわち、ビット線ＢＬの電位をクランプトランジスタ２１でクランプしながら、選択メモリセルＭＣにセル電流を流す。センスノードＮＳＥＮにはカレントミラー回路ＣＭからレファレンス電流が流し込まれている。このセル電流とレファレンス電流の差分によるセンスノードＮＳＥＮの電位の変化を差動増幅器２２により判定する。
差動増幅器２２の出力はセンスアンプ回路ＳＡの出力として、ラッチ回路ＬＴに取り込まれる。ラッチ回路ＬＴは、クロックトインバータ２７ａと２７ｂをクロスカップル接続して構成される。なお、クロックトインバータ２７ａの入力端子をノードＤＣ、出力端子をノードＤＣｎと定義する。

ＮＭＯＳトランジスタ２６ａは、ゲート信号ＲＳＴ＿ＵによりノードＤＣを”Ｈ”にセットする。逆に、トランジスタ２６ｂは、ゲート信号ＳＥＬ＿ＡＬＬによりノードＤＣを”Ｌ”にセットする。
ノードＤＣには、さらに、差動増幅器２２の出力をラッチ回路ＬＴに取り込むため、直列に接続された二つのＰＭＯＳトランジスタ２４、２５が接続されている。ＰＭＯＳトランジスタ２４のゲートＧＰには、差動増幅器２２の出力信号がデータ転送回路２３を介して入力される。ＰＭＯＳトランジスタ２５はＰＭＯＳトランジスタ２４のソースと電源端子（ラッチ回路ＬＴの電源端子と共通）の間に接続され、ゲート信号ＳＴＲＢｎが”Ｌ”になったときに、ノードＤＣを“Ｈ”に変えることができるようになっている。すなわち、ノードＧＰが”Ｌ”ならば、ノードＤＣを”Ｈ”に変更でき、ノードＧＰが”Ｈ”ならばノードＤＣは前の状態を保持する。

次に、ラッチ回路ＬＴの状態をビット線ＢＴの制御に反映させるための電圧制御回路ＣＴＲＬの構成の説明をする。電圧制御回路ＣＴＲＬは、ＮＯＲゲート２９ａ、インバータ２９ｂ、ＮＡＮＤゲート２９ｃ、レベルシフタ３０、インバータ３１ａ、３１ｂを備えている。

ＮＯＲゲート２９ａ、インバータ２９ｂは、信号ＲＶＦＹが”Ｈ”の時（即ちリード動作実行時、ベリファイ動作実行時。以下、「リード系動作」という））にラッチ回路ＬＴの出力をビット線ＢＬに制御に影響させない論理ゲート部として機能する。すなわち、ＮＯＲゲート２９ａの入力端子の１つにはノードＤＣｎが接続されているが、信号ＲＶＦＹが”Ｈ”とされることにより、このノードＤＣｎの状態が無視される構成となっている。すなわち、リード系動作においては、ラッチ回路ＬＴに保持されたデータに依存せず、信号ＲＶＦＹによって決まる所定のデータ制御回路２０で読み出し動作を行うことができる。
図４に示した通り、この半導体記憶装置は複数のデータ制御回路２０により構成されており、それぞれのデータ制御回路２０の信号ＲＶＦＹは、例えば、アドレスやデータ入出力端子Ｉ／Ｏなどによってグループ分けされた信号、（例えばＲＶＦＹ＿ａ、ＲＶＦＹ＿ｂ）とすることができる。これらの信号を全てのデータ制御回路２０において同様とすれば、全てのデータ制御回路２０が活性化されてリード系動作が行われる。例えば、信号ＲＶＦＹ＿ａと信号ＲＶＦＹ＿ｂを別々に制御すれば、信号ＲＶＦＹ＿ａが入力されたデータ制御回路２０だけが活性化され、信号ＲＶＦＹ＿ｂは動作されないなど、所定の信号が入力されたデータ制御回路２０だけを活性化させることができる。このようにする理由は、ベリファイ動作とリード動作はできる限り同じ条件下で動作させることが望ましいためである。また、信号ＲＶＦＹのグルーピングに関しては、活性化するデータ制御回路２０の数を制限して、同時にビット線からワード線に流れ込む電流量を調整できるようにするためである。
しかし一方で、この信号ＲＶＦＹによる制御は、信号ＲＶＦＹを”Ｈ”にしなければ、ラッチ回路ＬＴのデータに基づいた動作とすることもできる。
インバータ２９ｂの出力信号ＤＣＯＵＴｎは、信号ＭＡＴＳＥＬおよび信号ＲＥＳＥＴ＿Ｐｎと共にＮＡＮＤゲート２９ｃに入力されている。

信号ＭＡＴＳＥＬは、スタンバイ状態やメモリマットＭＡＴが非選択時には”Ｌ”となる信号である。
信号ＭＡＴＳＥＬが”Ｌ”であると、レベルシフタ３０を介して信号Ｇ＿ＰＣＭ１が”Ｈ”とされ、これによりＰＭＯＳトランジスタ３３ａ、３３ｂがオフとなり、カレントミラー回路ＣＭの動作が停止される。
また、ＮＡＮＤゲート３１ａ及び３１ｂを介して信号Ｇ＿ＧＮＤが”Ｈ”とされ、ＮＭＯＳトランジスタ３６はオン状態とされ、ノードＤＳＡを接地電位又はＶＵＢ端子の電位まで放電された状態とする。

また、ＮＡＮＤゲート２９ｃの出力信号ＣＴＬ＿Ｐは、インバータ３１ａの入力信号となる。インバータ３１ａの出力信号は更にインバータ３１ｂに入力され、インバータ３１ｂは前述した信号Ｇ＿ＧＮＤを出力する。なお、レベルシフタ３０は、例えばＮＭＯＳトランジスタ３０ａ，３０ｃ、ＰＭＯＳトランジスタ３０ｄ、３０ｅ、及びインバータ３０ｂを図５に示すように接続して構成される回路である。トランジスタ３０ａと３０ｄ、トランジスタ３０ｃと３０ｅをそれぞれ電源端子と接地端子との間に接続し、トランジスタ３０ｄと３０ｅのゲート及ドレインが交差接続されて構成される。トランジスタ３０ａのゲートがレベルシフタ３０の入力端子とされている。トランジスタ３０ｃのゲートはインバータ３０ｂを介して入力端子に接続されている。

また、このレベルシフタ３０の出力端子ＯＵＴから出力される出力信号Ｇ＿ＰＣＭ１が、レベルシフト後の電圧Ｖ＿ＢＳＴである。レベルシフト前の電源はここでは図示していないが、インバータ３０ｂの電源と同じ（例えばＶｄｄ）である。レベルシフタ３０の入力端子ＩＮには、前述の信号ＣＴＬ＿Ｐが入力され、信号Ｖ＿ＳＥＬは前述の電圧Ｖ＿ＢＳＴに対応する。

次に、本実施の形態のメモリ装置におけるセット動作を、図６のタイミングチャート、及び図７〜図９に示す簡略回路図を参照して説明する。複数のメモリマットＭＡＴが用意されるメモリ装置の場合、周辺回路の配線長が長くなる傾向にあり、周辺回路の配線に発生する寄生容量が大きくなる。本実施の形態では、以下のような動作を行うことにより、このような寄生容量が大きい場合でも誤動作を防止することができる。
図６に示すように、まず、時刻ｓ０で、選択されたメモリマットＭＡＴにおける全てのワード線ＷＬの電位をＶ＿ｓｅｔに充電すると共に、ビット線選択トランジスタ４のゲートに入力されるゲート信号ＢＬＳＷを、選択ビット線ＢＬ２（ｆｏｒ ｓｅｌｅｃｔｅｄ ＢＬ）ではＶ＿ＣＬＭＰ１に、非選択ビット線ＢＬ（ｆｏｒ ｎｏｎ−ｓｅｌｅｃｔｅｄ ＢＬ）はＶ＿ＳｅｌＨに切り換える。

その後、時刻ｓ１において、信号ＳＥＴ＿Ｐが”Ｈ”に立ち上がり、更に信号ＰＲＥＣＨＧが短期間”Ｈ”に立ち上がり、これにより、ノードＤＳＡが電圧Ｖ＿ｓｅｔ＿ｄまで充電される。この選択電圧Ｖ＿ｓｅｔ＿ｄは、それ単独では選択ビット線ＢＬ２をセット動作に必要な電圧にするには不十分な大きさの電圧である。なお、選択メモリセルＭＣが既にセット状態になっていて、パルス印加する必要がない場合には、０ＶまたはＶＵＢ（非選択ビット線電圧）がノードＤＳＡに印加される。
このとき、図７に示すように、選択ビット線ＢＬ２に接続されたビット線選択トランジスタ４のゲート信号ＢＬＳＷの電圧はＶ＿ＣＬＭＰ１（＜Ｖ＿ｓｅｔ＿ｄ+Ｖｔｎ、但しＶｔｎはビット線選択トランジスタ４の閾値電圧）にされており、このため、選択ビット線ＢＬ２（Ｓｅｌｅｃｔｅｄ ＢＬ）は、電圧Ｖ＿ＣＬＭＰ１−Ｖｔｎまで充電され、その後ビット線選択トランジスタ４がオフとなることにより、ビット線ＢＬ２はフローティング状態となる。この電圧Ｖ＿ＣＬＭＰ１−Ｖｔｎは、選択メモリセルＭＣのセット動作のためには不十分な大きさを有する電圧である。

次に時刻ｓ２で、図８に示すように、選択ビット線ＢＬ２（Ｓｅｌｅｃｔｅｄ ＢＬ）に隣接し且つ現在選択している選択メモリセルＭＣより後にセット動作が行われる（換言すれば、セット動作が未了の）メモリセルＭＣに接続されたビット線ＢＬ３（Ｎｏｎ−ｓｅｌｅｃｔｅｄ ＢＬ （Ａｄｊａｃｅｎｔ ｔｏ Ｓｅｌｅｃｔｅｄ ＢＬ））に電圧Ｖ＿ａｓｓｉｓｔを印加する。この電圧Ｖ＿ａｓｓｉｓｔは、ビット線ＢＬ間のカップリングを利用して、現在選択されておりフローティング状態のビット線ＢＬ２（Ｓｅｌｅｃｔｅｄ ＢＬ）の電位を上昇させるための電圧である。
なお、セット動作が未了のメモリセルＭＣに接続されるビット線ＢＬに電圧Ｖ＿ａｓｓｉｓｔを印加することとしているのは、次のような理由からである。すなわち、セット動作済みのメモリセルＭＣに接続されるビット線にこのような電圧Ｖ＿ａｓｓｉｓｔを印加すると、そのセット動作済みのメモリセルＭＣにおいて誤リセットが生じる可能性があるためである。ただし、セット動作済みのメモリセルに接続された非選択ビット線であっても、印加される電圧を十分に小さくすれば問題がない場合も考えられ、その場合には、その非選択ビット線に、選択ビット線の充電をアシストする何らかの電圧を印加するよう設計変更することが可能である。すなわち、本発明は、セット動作済みのメモリセルに接続される非選択ビット線に、選択ビット線への充電をアシストするような電圧を印加することを除外するものではない。

図８に示すように、隣接するビット線ＢＬ３に接続されたメモリセルは、セット動作の順番の規定によって、まだセットされていない高抵抗状態ＲＨとなっている。電圧Ｖ＿ａｓｓｉｓｔは、セット動作未了のメモリセルＭＣ（高抵抗状態ＲＨ）をセットさせる電圧より低い電圧とされているため、この非選択のメモリセルを通して大きな電流が流れることはなく、安定的に電圧Ｖ＿ａｓｓｉｓｔをビット線ＢＬ３に印加することができる。

この電圧Ｖ＿ａｓｓｉｓｔのビット線ＢＬ３への印加によって、選択ビット線ＢＬ２は、ビット線間のカップリングによって、電圧Ｖ＿ＣＬＭＰ１−Ｖｔｎから電圧Ｖ＿ＣＬＭＰ１−Ｖｔｎ＋Ｖｂｓｔに昇圧される。ここで、２つのビット線間の寄生容量をＣＢＬ＿１、全てのビット線の合計の寄生容量をＣＢＬ＿ａｌｌとした場合、上記の電圧Ｖｂｓｔは、略（ＣＢＬ＿１／ＣＢＬ＿ａｌｌ）＊Ｖ＿ａｓｓｉｓｔに等しい。

次に、時刻ｓ３で、選択ワード線ＷＬ１の電圧をＶ＿ｓｅｔから０Ｖに立ち下げる。これによって、選択メモリセルＭＣに接続された選択ビット線ＢＬ２とワード線ＷＬ１の間に、Ｖ＿ＣＬＭＰ１−Ｖｔｎ＋Ｖｂｓｔが印加される。この電圧が、メモリセルＭＣをセットさせる電圧Ｖ＿ｓｅｔ以上ならばメモリセルをセットさせる（高抵抗状態から低抵抗状態に移行させる）ことができる。
図９に選択メモリセルＭＣがセットされた直後の状態を示す。選択メモリセルＭＣが高抵抗状態から低抵抗状態に変化することによって、選択ビット線ＢＬ２の電荷はメモリセルＭＣを通過してワード線ＷＬ１に放電される。

今、選択ビット線ＢＬ２に接続されるビット線選択トランジスタ４のゲートの信号ＢＬＳＷの電圧はＶ＿ＣＬＭＰ１である。このため、ビット線ＢＬ２の電位が、選択メモリセルＭＣのセット動作の完了により、ビット線Ｖ＿ＣＬＭＰ１−Ｖｔｎ以下に変化しようとすると、このビット線選択トランジスタ４がオフからオンに切り替わる。
ビット線ＢＬ２の電位が昇圧前（時刻ｓ２）のレベルまで低下すると、ビット線ＢＬ２には、ビット線ＢＬ２の容量ＣＢＬ＿１とノードＤＳＡの容量Ｃ＿ＢＵＳに蓄積された電荷がすべて流れ込むことになるが、そのレベルに低下するまでの間は、選択メモリセルＭＣを通過する電荷は、ビット線ＢＬの容量ＣＢＬ＿１からの電荷のみに制限されていて、具体的には（２＊ＣＢＬ＿１＋ＣＢＬ＿２）×Ｖｂｓｔ＝ＣＢＬ＿１＊Ｖ＿ａｓｓｉｓｔに近い値である（ＣＢＬ＿２は、選択ビット線ＢＬの寄生容量を示す）。容量Ｃ＿ＢＵＳの影響を受けないようにされている結果、セット完了したメモリセルが再びリセットされてしまう誤リセットのリスクを軽減することができる。

例えば、ビット線容量をＣＢＬ＿１を０．３ｐＦ、ノードＤＳＡの容量をＣ＿ＢＵＳ＝１．５ｐＦ、ＶＣＬＭＰ１−Ｖｔｎを２Ｖ、Ｖ＿ａｓｓｉｓｔ＝２Ｖとすると、隣接ビット線ＢＬ３によるブースト後の選択ビット線ＢＬ２の電位は、２．８６Ｖとなる。
この後、選択メモリセルＭＣのセット状態への変化後に、ビット線ＢＬ２が２Ｖに低下したと仮定する。このとき、この方法で選択メモリセルＭＣを通過する電荷量は、６．０ｅ−１３［Ｃ］となる。もし、このようなビット線ブーストを用いなかった場合には、同様の仮定でビット線電圧が２Ｖまで低下するものとすると、Ｑ＝（ＣＢＬ＿ａｌｌ＋ｃ＿ＢＵＳ）＊ΔＶ＝（０．７ｐＦ＋１．５ｐＦ）＊（２．８６Ｖ−２Ｖ）＝１．８９ｅ−１２［Ｃ］となる。すなわち、従来比で３２％の通過電荷量に減少させることができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１０を参照して説明する。全体の回路構成等は第１の実施の形態と略同様であるので、説明は省略する。
この第２の実施の形態では、図１０に示すように、選択ビット線ＢＬ２に接続されるビット線選択トランジスタ４のゲートに印加される信号ＢＬＳＷの電圧を、時刻ｓ３でＶ＿ＣＬＭＰ１より低いＶ＿ＣＬＭＰ２に低下させる点において、第１の実施の形態と異なっている。これによって、選択メモリセルＭＣがセット状態となって低抵抗状態に変化した後、選択メモリセルＭＣが選択ビット線ＢＬ２の電位を放電していく際に、より低いビット線電圧になるまで、ノードＤＳＡ寄生容量Ｃ＿ＢＵＳがビット線ＢＬ２に接続されないようにすることができる。これにより、よりいっそうノードＤＳＡの寄生容量Ｃ＿ＢＵＳによる影響を低減することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１１を参照して説明する。全体の回路構成等は第１の実施の形態と略同様であるので、説明は省略する。
この第３の実施の形態では、図１１に示すように、電圧Ｖ＿ａｓｓｉｓｔを印加する隣接の非選択ビット線ＢＬ３に接続されるビット線選択スイッチ４のゲート信号ＢＬＳＷを時刻ｓ３にてＶ＿ｓｅｌＨからＶ_ＣＬＭＰ２に低下させる点で第２の実施の形態と異なるものである。

この動作の場合、隣接の非選択ビット線ＢＬ３は、電圧Ｖ＿ａｓｓｉｓｔの印加によって選択ビット線ＢＬ２を昇圧させた後、時刻ｓ３以降でビット線ＢＬ２の電位がＶＣＬＭＰ２−Ｖｔｎ以下になるまでフローティング状態となる。これによって、選択ビット線ＢＬ２の寄生容量が減少するので、選択メモリセルＭＣに流れ込む電荷量をさらに減少させることができる。

［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１２を参照して説明する。
この第４の実施の形態では、図１２に示すように、ビット線ＢＬが延びる方向と同じ方向にメモリマットＭＡＴが複数個（図１２ではＭＡＴ０〜５の６個）並べて配置されている。そして、隣接する二つのメモリマットＭＡＴ間でビット線ＢＬが共有され、また、１つのメモリマットＭＡＴにおいて互いに隣り合うビット線は反対方向に引き出されるものとする（例えば、メモリマットＭＡＴ１において隣接する２つのビット線の一方はメモリマットＭＡＴ０側に引き出され、他方はメモリマットＭＡＴ２側に引き出されている）。

ここで、メモリマットＭＡＴ１内のメモリセルＭＣが選択されているものとする。すなわち、選択ワード線ＷＬ（ｓｅｌｅｃｔｅｄ ＷＬ）は図のようにメモリマットＭＡＴ１を横切っており、選択ワード線ＷＬには所定のタイミングで電圧０Ｖが印加される。メモリマットＭＡＴ１内のその他の非選択ワード線ＷＬには、電圧ＶＵＸ（Ｖ＿ｓｅｔ相当）が印加されており、また、他の非選択のメモリマットＭＡＴ０、ＭＡＴ２及びＭＡＴ３のワード線には、すべて電圧ＶＵＸが印加されている。

前述のように、ビット線ＢＬが二つのメモリマットＭＡＴ間で共有されるように配設されており、選択ビット線ＢＬ（Ｓｅｌｅｃｔｅｄ ＢＬ）は図１２ではメモリマットＭＡＴ１とＭＡＴ２に含まれている。また、この選択ビット線ＢＬに隣接する非選択ビット線ＢＬａは、メモリマットＭＡＴ０とＭＡＴ１に含まれ、選択ビット線ＢＬに隣接するもう一つの非選択ビット線ＢＬｂはメモリマットＭＡＴ２とＭＡＴ３に含まれている。

隣接する非選択ビット線ＢＬａには、前述した他の実施の形態と同様に、選択ビット線ＢＬへの充電が完了した後で、ビット線間カップリングにより選択ビット線ＢＬを昇圧する際に、電圧Ｖａｓｓｉｓｔ１を印加し、非選択ビット線ＢＬｂには電圧Ｖ＿ａｓｓｉｓｔ２を印加する。

前述の実施の形態においては、セット動作を行う順序の制約があるため、図１２の上部の白抜き矢印が記すように、例えば左側のセルから右のセルに向かって順々にセット動作を行っていく制約がある。すなわち、選択ビット線ＢＬに隣接し電圧Ｖａｓｓｉｓｔ１を印加される隣接ビット線ＢＬａは、セット動作の完了前のメモリセルＭＣに接続されたものである必要がある。したがって、最後にセット動作が行われるメモリセルに対しても同様なビット線昇圧動作を行うため、図１２には、電圧Ｖ＿ａｓｓｉｓｔを印加するためにビット線Ｂｏｕｎｄａｒｙ ＢＬが設けられている。

ここで、隣接する非選択ビット線ＢＬｂに着目すると、メモリマットＭＡＴ２とＭＡＴ３には０Ｖが印加される選択ワード線ＷＬ（ｓｅｌｅｃｔｅｄ ＷＬ）がなく、全てが電圧ＶＵＸ（＝Ｖ＿ｓｅｔ相当）が印加された非選択ワード線である。したがって、この非選択ビット線ＢＬｂに印加される電圧Ｖａｓｓｉｓｔ２は、電圧ＶＵＸを超えない電圧であればよい。
一方で、隣接する非選択ビット線ＢＬａは、０Ｖが供給された選択ワード線ＷＬと交差しているため、その交点にあるメモリセルＭＣがセットされない（高抵抗状態から低抵抗状態に変化しない）範囲で電圧Ｖａｓｓｉｓｔ１を設定する必要がある。

図１３は、このように隣接非選択ビット線ＢＬａとＢＬｂに異なる電圧Ｖ＿ａｓｓｉｓｔ１、Ｖ＿ａｓｓｉｓｔ２を印加してセット動作を行う場合のタイミング波形である。これ以外の部分に関しては前述の実施の形態と同様であるので、重複する説明は省略する。また、図１４には、メモリマットＭＡＴ１を選択し、選択ビット線ＢＬ２とワード線ＷＬ１＿ａの交点のメモリセルＭＣにセット動作を行う場合の状態が示されている。図１４において、ビット線ＢＬ３＿ａが前述の非選択ビット線ＢＬａに相当し、ビット線ＢＬ３＿ｂが前述の非選択ビット線ＢＬｂに相当する。この実施の形態では、前述の実施の形態に比べて、 Ｖ＿ａｓｓｉｓｔ２を高く設定することができるため、選択ビット線ＢＬの昇圧後の到達電圧を高めやすい利点がある。

［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１５を参照して説明する。
この第５の実施の形態では、第４の実施の形態と同様に、ビット線ＢＬが延びる方向と同じ方向にメモリマットＭＡＴが複数個並べて配置され、隣接する二つのメモリマットＭＡＴ間でビット線ＢＬが共有され、また、１つのメモリマットＭＡＴにおいて互いに隣り合うビット線ＢＬは反対方向に引き出されている。

ただし、この実施の形態では、複数のメモリマットＭＡＴのうち、単一のメモリマットＭＡＴではなく、２以上のメモリマットＭＡＴを同時に選択する点で、第４の実施の形態と異なっている。すなわち、この実施の形態では、例えば図１５に示すように、メモリマットＭＡＴ１とＭＡＴ４が同時に選択され、各メモリマットＭＡＴ１、ＭＡＴ４内で１つずつワード線ＷＬが選択される（所定のタイミングで０Ｖが印加される）。また、各メモリマットＭＡＴ１、ＭＡＴ４内で１つずつビット線ＢＬが選択される。
ここでは、メモリマットＭＡＴ１とＭＡＴ２に跨って走る１本のビット線ＢＬが選択ビット線とされ、更にメモリマットＭＡＴ３とＭＡＴ４とに跨って走る１本のビット線ＢＬが選択ビット線とされている。

そして、メモリマットＭＡＴ１、ＭＡＴ２に跨って走る選択ビット線ＢＬに隣接する非選択ビット線ＢＬａ、ＢＬｂに、前述の電圧Ｖ＿ａｓｓｉｓｔ１、Ｖ＿ａｓｓｉｓｔ２が印加される。Ｖ＿ａｓｓｉｓｔ１とＶａｓｓｉｓｔ２とのどちらが印加されるかは、第４の実施の形態と同様に、その非選択ビット線が選択メモリマットＭＡＴを通過するか否かにより決定される。
この実施の形態のように、ビット線方向に並ぶメモリマットＭＡＴ１とＭＡＴ４とを同時に動作させることにすると、ディスターブ対策のために非選択ワード線にバイアス印加するメモリマットＭＡＴ数を実質的に減らすことができる。従って、消費電流を低減することができる。

［第６の実施の形態］
次に、本発明の第６の実施の形態を、図１６を参照して説明する。
この第６の実施の形態では、第４の実施の形態と同様に、ビット線ＢＬが延びる方向と同じ方向にメモリマットＭＡＴが複数個並べて配置され、隣接する二つのメモリマットＭＡＴ間でビット線ＢＬが共有され、また、１つのメモリマットＭＡＴにおいて互いに隣り合うビット線ＢＬは反対方向に引き出されている。

ただし、この実施の形態では、選択されたメモリマットＭＡＴ１における選択ビット線ＢＬの電圧の昇圧のため、非選択の隣接メモリマットＭＡＴ２内において、選択ビット線ＢＬの両側の非選択ビット線ＢＬｂに電圧Ｖ＿ａｓｓｉｓｔを印加し、選択ビット線ＢＬの充電を補助する。非選択のビット線ＢＬｂは、選択されたメモリマットＭＡＴ１には延びていない。このため、１つのメモリマット中におけるセット動作を行う順番の制約をなくすことができる。
なお、図１６に示すように、１つのメモリマットＭＡＴ内において、複数のビット線に同時にセット電圧を印加することも可能になる。図１７は、この実施の形態でのセット動作のタイミング波形であり、図１８は電圧の印加方法を示す簡略回路図である。上述の電圧Ｖ＿ａｓｓｉｓｔの印加の方法以外は、上述の他の実施の形態と同様である。

なお、第５の実施の形態のように、複数のメモリマットＭＡＴ０〜５のうち２以上のメモリマット（例えばＭＡＴ１、ＭＡＴ４）を同時に選択状態とする場合においては、図１９に示すように、この選択メモリマットＭＡＴ１、ＭＡＴ４には延びないビット線ＢＬｂへの電圧Ｖ＿ａｓｓｉｓｔの印加により、選択ビット線ＢＬへの充電を補助することもできる。図２０は、メモリマットＭＡＴ１、ＭＡＴ５を選択した場合の例を示している。

［第７の実施の形態］
次に、本発明の第７の実施の形態を、図２１、図２２を参照して説明する。全体の回路構成等は第１の実施の形態と略同様であるので、説明は省略する。
前述の実施の形態では、選択ビット線ＢＬを所定の電位まで充電した後フローティング状態とし、その後この選択ビット線ＢＬに隣接する非選択ビット線に所定の電圧を印加することにより、選択ビット線ＢＬを充電していた。これに対し本実施の形態では、このような隣接する非選択ビット線を、選択ビット線の充電に用いることはしない。

その代わりに、本実施の形態では、以下の動作を行う。図２１に示すように、時刻ｓ０で選択ビット線ＢＬに接続されるビット線選択トランジスタ４のゲートに供給される信号ＢＬＳＷの電圧をＶ＿ｓｅｔＨに制御し、続いて時刻ｓ１ではノードＤＳＡをＶ＿ｓｅｔまで充電して、選択ビット線ＢＬをＶ＿ｓｅｔまで充電する。その後、時刻ｓ２で信号ＢＬＳＷの電圧をＶ＿ｓｅｔＨからＶ＿ＣＬＭＰ３まで低下させて、これによりビット線選択トランジスタ４をカットオフして選択ビット線ＢＬをフローティング状態とする。

その後、時刻ｓ３では、選択ワード線ＷＬ（ｓｅｌｅｃｔｅｄ ＷＬ）を０Ｖに低下させてメモリセルＭＣにセット電圧を印加すると共に、選択ビット線ＢＬが接続されるノードＤＳＡの電位を調整してＶ＿ｓｅｔからＶ＿ｓｅｔ＿Ｌに低下させる。時刻ｓ２から既に選択ビット線ＢＬはフローティング状態にあるため、メモリセルＭＣが高抵抗から低抵抗状態に変化すると、ビット線ＢＬに閉じ込められた電圧Ｖ＿ｓｅｔを選択メモリセルＭＣが放電し、選択ビット線ＢＬの電位は、Ｖ＿ＣＬＭＰ３−Ｖｔｈまで低下する（図２２参照）。この場合においても、選択メモリセルＭＣを通過する電荷量は、従来との比較において３２％程度まで削減することができる。

［第８の実施の形態］
次に、本発明の第８の実施の形態を、図２３、及び図２４を参照して説明する。
この実施の形態は、図２３に示すように、ビット線ＢＬが延びる方向と同じ方向にメモリマットＭＡＴが複数個並べて配置されている点で、第４〜第６の実施の形態と同様である。そして、隣接する二つのメモリマットＭＡＴ間でビット線ＢＬが共有され、また、１つのメモリマットＭＡＴにおいて互いに隣り合うビット線は反対方向に引き出されている点も、上記の実施の形態と同様である。その他、全体の回路構成等は前述の実施の形態と略同様であるので、説明は省略する。

ただし、本実施の形態では、選択ビット線ＢＬの充電の補助の形態が、前述の実施の形態とは異なっている。すなわち、第４〜第６の実施の形態では、（１）選択ビット線ＢＬを所定の電位まで充電した後フローティング状態とし、その後（２）この選択ビット線ＢＬに隣接する非選択ビット線（ＢＬａ、ＢＬｂ等）に充電補助のための電圧Ｖ＿ａｓｓｉｓｔを印加することにより、選択ビット線ＢＬの充電を補助していた。

本実施の形態では、この動作に加え、（１）と（２）の動作の間において、選択メモリマットＭＡＴｉと隣接する非選択のメモリマットＭＡＴｉ＋１中において選択ビット線ＢＬと交差する非選択ワード線ＷＬに印加される電圧を用いて、選択ビット線ＢＬの充電を補助する。すなわち、本実施の形態では、選択ビット線ＢＬに隣接する非選択ビット線ＢＬａ、ＢＬｂに加え、選択メモリマットＭＡＴｉと隣接する隣接メモリマットＭＡＴｉ＋１中の非選択ワード線ＷＬが選択ビット線ＢＬの充電補助に関与する。

この図２３においては、メモリマットＭＡＴ１内のメモリセルＭＣが選択されているものとする。すなわち、選択ワード線ＷＬ（ｓｅｌｅｃｔｅｄ ＷＬ）は図２３のように選択メモリマットＭＡＴ１を横切っており、選択ワード線ＷＬには所定のタイミングで電圧０Ｖが印加される。メモリマットＭＡＴ１内のその他の非選択ワード線ＷＬには、電圧ＶＵＸ（Ｖ＿ｓｅｔ相当）が印加されており、また、他の非選択のメモリマットＭＡＴ０、ＭＡＴ２及びＭＡＴ３のワード線ＷＬにも、最終的にはすべて電圧ＶＵＸが印加される。これらは、第４の実施の形態と同様である。

ただし、この第８の実施の形態では、選択メモリマットＭＡＴ１に隣接する隣接メモリマットＭＡＴ２において選択ビット線ＢＬと交差する非選択ワード線ＷＬの電圧ＶＵＸへの立ち上がりタイミングが、第４の実施の形態とは異なっている。
すなわち、非選択メモリセルへの誤書き込みを回避するため、以下に説明する動作（１）〜（４）が、その順で行われる。その他の非選択メモリマットＭＡＴ０、及びＭＡＴ３の非選択ワード線ＷＬは、選択ビット線ＢＬの充電開始前から電圧ＶＵＸとする。

（１）隣接メモリマットＭＡＴ２において選択ビット線ＢＬと交差する非選択ワード線ＷＬの電圧を０Ｖから電圧ＶＵＸ１に切り替える。ここで電圧ＶＵＸ１は、電圧Ｖ＿Ｃ＿ＬＭＰ１−Ｖｔｈとよりも小さく、その電位差によりメモリセルにセット動作が生じない程度の大きさの電圧である。
（２）選択ビット線ＢＬを電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈまで充電した後フローティング状態にする。このとき、電圧ＶＵＸは上記のような大きさの電圧であるため、隣接メモリマットＭＡＴ２内の非選択ワード線ＷＬ（電圧ＶＵＸ１）と選択ビット線ＢＬの交点に設けられるメモリセルには、セット動作が行われる程の大きな順方向電圧は印加されない。従ってこれらのメモリセルに対し誤書き込み等がなされる虞はない。
（３）隣接メモリマットＭＡＴ２中において選択ビット線ＢＬと交差する非選択ワード線ＷＬに、選択ビット線ＢＬの充電を補助するための電圧ＶＵＸ（＞ＶＵＸ１）を印加する。
（４）選択ビット線ＢＬに隣接する非選択ビット線（ＢＬａ、ＢＬｂ等）に充電補助のための電圧Ｖ＿ａｓｓｉｓｔを印加する。
この実施の形態の特徴は、動作（２）と動作（４）との間のタイミングにおいて、動作（３）が実行される点にある。このようなタイミングで、（３）の動作、すなわち、非選択の隣接メモリマットＭＡＴ２において選択ビット線ＢＬと交差する非選択ワード線ＷＬの電圧を電圧ＶＵＸ１から電圧ＶＵＸに上昇させることにより、選択ビット線ＢＬの電位がカップリングにより上昇する。すなわち、選択ビット線ＢＬの充電を補助することができる。

このようにして隣接メモリマットＭＡＴ２中のワード線ＷＬを用いて選択ビット線ＢＬへの充電補助を行った後、第４の実施の形態と同様に、選択ビット線ＢＬに隣接する非選択ビット線ＢＬａに電圧Ｖａｓｓｉｓｔ１を印加し、非選択ビット線ＢＬｂには電圧Ｖ＿ａｓｓｉｓｔ２を印加する。これにより、更に選択ビット線ＢＬの電位を上昇させることができる。

なお、動作（３）は、動作（２）と動作（４）との間に行われるのが好適である。動作（３）を動作（４）よりも後に行う場合には、印加される電圧の大きさ等にもよるが、隣接メモリマットＭＡＴ２内において当該ワード線ＷＬと非選択ビット線ＢＬｂの交点に位置する非選択メモリセルに順方向電圧が印加され、誤書き込み等が生じる虞があるためである。

前述の実施の形態においては、第４の実施の形態と同様に、セット動作を行う順序の制約があるため、図２３の上部の白抜き矢印が記すように、例えば左側のセルから右のセルに向かって順々にセット動作を行っていく制約がある。したがって、最後にセット動作が行われるメモリセルに対しても同様なビット線昇圧動作を行うため、図２３には、電圧Ｖ＿ａｓｓｉｓｔを印加するためにビット線ＢｏｕｎｄａｒｙＢＬが設けられている。電圧Ｖ＿ａｓｓｉｓｔ１、Ｖ＿ａｓｓｉｓｔ２の大きさも、第４の実施の形態で説明したのと同様でよい。

図２４は、このように隣接メモリマットＭＡＴ２の非選択ワード線ＷＬに電圧ＶＵＸを、隣接非選択ビット線ＢＬａ、ＢＬｂに異なる電圧Ｖ＿ａｓｓｉｓｔ１、Ｖ＿ａｓｓｉｓｔ２を印加してセット動作を行う場合のタイミング波形である。隣接メモリマットＭＡＴ２の非選択ワード線ＷＬ（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ、ａｄｊａｃｅｎｔ ＭＡＴ）のタイミング以外は第４の実施の形態と同様であるので、重複する説明は省略する。

まず、時刻ｓ０において、隣接メモリマットＭＡＴ２の非選択ワード線ＷＬ（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ、ａｄｊａｃｅｎｔ ＭＡＴ）の電圧を０Ｖから、上述の電圧ＶＵＸ１に切り替える。
その後、この隣接メモリマットＭＡＴ２の非選択ワード線ＷＬは、選択ビット線ＢＬの電圧が時刻ｓ１で上昇を始めて電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈまで昇圧されてフローティング状態となった後、時刻ｓ１とｓ２の間の時刻ｓ６において、電圧ＶＵＸ１から電圧ＶＵＸまで上昇させられる。

この点、第４の実施の形態では、隣接メモリマットＭＡＴ２も含めすべての非選択ワード線ＷＬが時刻ｓ０のタイミングで電圧ＶＵＸまで上昇させているのと異なっている（図１３参照）。この時刻ｓ６で隣接メモリマットＭＡＴ２の非選択ワード線ＷＬの電圧ＶＵＸへの上昇がなされることにより、選択ビット線ＢＬの充電を補助することができる。

すなわち、時刻ｓ６では、隣接メモリマットＭＡＴ２のワード線ＷＬの電圧ＶＵＸへの上昇により、選択ビット線ＢＬの電圧が、電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈから電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈ＋Ｖｂｓｔ１まで上昇する。その後、時刻ｓ２において、第４の実施の形態と同様に、選択ビット線ＢＬに隣接する隣接ビット線ＢＬａ、ＢＬｂに対し電圧Ｖ＿ａｓｓｉｓｔ１、Ｖ＿ａｓｓｉｓｔ２が印加される。これにより、選択ビット線ＢＬの電圧は、更にＶ＿ＣＬＭＰ１−Ｖｔｈ＋Ｖｂｓｔ２まで上昇する。その後、前述の実施の形態と同様にして書き込み動作が実行される。

なお、この第８の実施の形態では、選択ビット線ＢＬの充電を補助するワード線を、選択メモリマットに隣接するメモリマット中の、選択ビット線ＢＬと交差する非選択ワード線としたが、本発明はこれに限定されるものではなく、データの誤書き込みや誤消去のおそれがないのであれば、同一のメモリマット中において選択ビット線と交差する非選択ワード線を、同様に制御することも可能である。また、この実施の形態のように、メモリセルアレイが複数のメモリマットに分割されているものに限定されるものでもない。

［第９の実施の形態］
次に、本発明の第９の実施の形態を、図２５、図２６を参照して説明する。この実施の形態は、図２５に示すように、ビット線ＢＬが延びる方向と同じ方向にメモリマットＭＡＴが複数個並べて配置されている点で、第４〜第６、及び第８の実施の形態と同様である。全体の回路構成等は第４〜第６、第８の実施の形態と略同様であるので、説明は省略する。

この実施の形態では、選択ビット線ＢＬに隣接する非選択ビット線による充電の補助だけでなく、隣接マットＭＡＴの非選択ワード線ＷＬによる充電の補助を行っている。この点、第８の実施の形態と同様である。

ただし、この実施の形態では、第６の実施の形態と同様に、選択されたメモリマットＭＡＴ１における選択ビット線ＢＬの電圧の昇圧のため、非選択の隣接メモリマットＭＡＴ２内において、選択ビット線ＢＬの両側の非選択ビット線ＢＬｂに電圧Ｖ＿ａｓｓｉｓｔを印加し、選択ビット線ＢＬの充電を補助する。非選択のビット線ＢＬｂは、選択されたメモリマットＭＡＴ１には延びていないので、１つのメモリマット中におけるセット動作を行う順番の制約をなくすことができる。

図２６は、第８の実施の形態のセット動作を行う場合のタイミング波形である。第８の実施の形態と同様に、時刻ｓ６で、隣接メモリマットＭＡＴ２のワード線ＷＬが電圧ＶＵＸへ上昇し、これにより、選択ビット線ＢＬの電圧が、電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈから電圧Ｖ＿ＣＬＭＰ１−Ｖｔｈ＋Ｖｂｓｔ１まで上昇する。その他、上述の実施の形態と同様であるので、重複する説明は省略する。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、追加、置換及び削除等が可能である。例えば、上記の実施の形態では、ビット線選択トランジスタの動作、ビット線の電圧を制御する例として説明したが、ワード線において同様の制御を実行することが可能であることは言うまでもない。

１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 ２０・・・データ線制御回路、 ６０・・・カラムデコーダ、 ７０・・・非選択ビット線駆動回路、 ８０・・・グローバルロウデコーダ、 ９０・・・ローカルロウデコーダ、 １１０・・・非選択ワード線駆動回路、 １２０・・・マットデコーダ、 １３０・・・ラッチデータチェック回路、 １４０・・・アドレスレジスタ、 １５０・・・データ入出力バッファ、 １６０・・・制御回路、 １７０・・・電圧生成回路、１８０・・・ステータス回路、 ＣＭ・・・カレントミラー回路、 ＣＴＲＬ・・・電圧制御回路。

Claims (5)

1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   前記第１配線への充電を制御する制御回路と
   を備え、
   前記制御回路は、
   選択された前記メモリセルに接続された前記第１配線を第１の電位まで充電した後フローティング状態とする第１ステップと、
   選択された前記メモリセルに接続された前記第１配線に隣接する別の前記第１配線を第２の電位まで充電し、これにより前記メモリセルに接続された前記第１配線の電位をカップリングにより第３の電位まで上昇させる第２ステップとを順に実行し、
   前記第３の電位によって前記メモリセルのデータの書き換えが実行される
   ことを特徴とする半導体記憶装置。
2. 前記第１配線に接続されゲートにゲート電位を供給される選択トランジスタを更に備え、
   前記選択トランジスタは、前記選択信号の大きさにより決まる電位にまで前記第１配線が充電された場合にターンオフして前記第１配線をフローティング状態に維持するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、別の前記第１配線の前記第２の電位への充電の後、選択された前記メモリセルに接続された前記第１配線に接続された前記選択トランジスタのゲート電位を低下させる動作を実行することを特徴とする請求項２記載の半導体記憶装置。
4. 選択された前記メモリセルに接続された前記第１配線に隣接する別の前記第１配線は、高抵抗状態から低抵抗状態へ変化させるセット動作の完了前のメモリセルに接続されたものであることを特徴とする請求項１記載の半導体記憶装置。
5. 前記制御回路は、
   前記第１ステップと前記第２ステップとの間において、前記第１配線と交差する前記第２配線を第４の電位まで充電し、これにより前記メモリセルに接続された前記第１配線の電位をカップリングにより前記第３の電位よりも小さい第５の電位まで上昇させる第３のステップを実行するように構成された
   ことを特徴とする請求項１記載の半導体記憶装置。
   

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