JP5127661B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5127661B2
JP5127661B2 JP2008264319A JP2008264319A JP5127661B2 JP 5127661 B2 JP5127661 B2 JP 5127661B2 JP 2008264319 A JP2008264319 A JP 2008264319A JP 2008264319 A JP2008264319 A JP 2008264319A JP 5127661 B2 JP5127661 B2 JP 5127661B2
Authority
JP
Japan
Prior art keywords
current
voltage
memory cell
reset
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008264319A
Other languages
English (en)
Other versions
JP2010092568A (ja
Inventor
浩司 細野
覚 高瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008264319A priority Critical patent/JP5127661B2/ja
Priority to US12/556,272 priority patent/US7978499B2/en
Priority to TW098131278A priority patent/TWI420523B/zh
Priority to KR1020090096120A priority patent/KR101046491B1/ko
Priority to CN2009101792257A priority patent/CN101727979B/zh
Publication of JP2010092568A publication Critical patent/JP2010092568A/ja
Application granted granted Critical
Publication of JP5127661B2 publication Critical patent/JP5127661B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体記憶装置に関する。
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。
抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
リセット動作時において、リセット電流が流れる経路全体の寄生抵抗による電圧降下を考慮に入れると、可変抵抗素子を含むメモリセルに対して所定の電圧よりも大きな電圧を印加する必要がある。その場合、リセット動作時に印加する電圧がメモリセルのセット動作に必要な電圧を超えてしまい、リセット動作完了後にメモリセルが誤ってセット動作されてしまう可能性がある。
特表２００２−５４１６１３号公報
本発明は、メモリセルのリセット動作後の意図せぬセット（以降、誤セットと記載することにする）の発生を効果的に抑制することができる半導体記憶装置を提供することを目的とする。
本発明の一の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに第１の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、前記制御回路は、選択された前記第１配線及び選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、所定の期間に前記第１配線又は前記第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路とを備え、前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、前記制御回路は、前記第１の信号に基づいて前記第１配線への前記第１の電圧の印加を停止することを特徴とする。
本発明の別の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された複数の前記第１配線及び選択された前記第２配線の交差部に配置された複数の選択メモリセルに第１の電位差がかかるよう、選択された複数の前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路とを備え、前記制御回路は、一つの選択された前記第１配線及び一つの選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、所定の期間に前記第１配線又は第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路とを備え、前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、前記制御回路は、前記第１の信号に基づいて一つの選択メモリセルに対する電圧の印加を停止する一方、前記第１の信号に基づいて他の選択メモリセルに対する電圧の印加を継続することを特徴とする。
本発明によれば、メモリセルのリセット動作後の誤セットの発生を効果的に抑制することができる半導体記憶装置を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１００のレイアウトの一部の例を示す図である。ユニポーラ型の抵抗変化メモリ装置は、図１に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置する。ここでは前提として、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。図１に示すメモリセルアレイ１００は、ビット線ＢＬの長手方向（図１に示すｙ方向）、及びワード線ＷＬの長手方向（図１に示すｘ方向）にそれぞれ例えば１×１０３個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。
図１（ｂ）の表１に示すように、抵抗変化メモリ装置の動作時において、メモリセルアレイ１００のビット線ＢＬ及びワード線ＷＬには、４通りの電圧印加状態がある。これにより、メモリセルＭＣにも４通りの電圧印加状態が存在することになる。以下、メモリセルＭＣの電圧印加状態についてセット動作時を例にして説明する。図１において、選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ１０及びワード線ＷＬ１０であり、それぞれ電圧Ｖｓｅｔ及び電圧０Ｖが印加されている。非選択ビット線ＢＬ及び非選択ワード線ＷＬは、ビット線ＢＬ００、ＢＬ２０及びワード線ＷＬ００、ＷＬ２０であり、それぞれ電圧０Ｖ及び電圧Ｖｓｅｔが印加されている。
図１に示す選択ビット線ＢＬ１０及び選択ワード線ＷＬ１０の交差部に接続されたメモリセルＭＣのことを以下、選択状態にあるとして、状態Ｃ０で表す。選択状態Ｃ０にあるメモリセルＭＣに対して、ビット線ＢＬ１０（電圧Ｖｓｅｔ）からワード線ＷＬ１０（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧Ｖｓｅｔが印加される。これにより、選択メモリセルＭＣに電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
図１に示す選択ビット線ＢＬ１０及び非選択ワード線ＷＬ００、ＷＬ２０の交差部に接続されたメモリセルＭＣのことを以下、非選択状態にあるとして、状態Ｃ１で表す。同様に、選択ワード線ＷＬ１０及び非選択ビット線ＢＬ００、ＢＬ２０の交差部に接続されたメモリセルＭＣのことを以下、非選択状態にあるとして、状態Ｃ２で表す。非選択ワード線ＷＬ００、ＷＬ２０には、選択ビット線ＢＬ１０と同じ電圧（電圧Ｖｓｅｔ）が印加されている。同様に非選択ビット線ＢＬ００、ＢＬ２０には、選択ワード線ＷＬ１０と同じ電圧（電圧０Ｖ）が印加されている。そのため、非選択状態Ｃ１、Ｃ２のメモリセルＭＣには電位差が無く、電流が流れることがない。
図１に示す非選択ワード線ＷＬ００、ＷＬ２０及び非選択ビット線ＢＬ００、ＢＬ２０の交差部に接続されたメモリセルＭＣのことも以下、非選択状態にあるとして、状態Ｃ３で表す。非選択状態Ｃ３にあるメモリセルＭＣに対して、非選択ワード線ＷＬ（電圧ＶＳＥＴ）から非選択ビット線ＢＬ（電圧０Ｖ）へとダイオードＤｉの逆バイアス方向に電圧が印加され、非選択メモリセルＭＣに逆方向リーク電流Ｉｒｅｖ（０．１ｎＡ程度）が流れ得る状態となるものとする。メモリセルアレイ１００のビット線方向（ｙ方向）及びワード線方向（ｘ方向）にはそれぞれ、１０３個のメモリセルＭＣが配置されているため、逆方向リーク電流Ｉｒｅｖが流れる非選択状態Ｃ３にあるメモリセルＭＣの総数は、約１０３×１０３＝１０６個である。よって逆方向リーク電流Ｉｒｅｖの総計は、１００μＡ程度となる。
このように、非選択状態Ｃ３のメモリセルＭＣに逆方向リーク電流Ｉｒｅｖが流れる場合、メモリセルＭＣの動作に必要な所定量以上の電流をビット線ＢＬ、ダイオードＤｉ、可変抵抗素子ＶＲ、ワード線ＷＬの経路に流す必要がある。そのため、ビット線ＢＬ及びワード線ＷＬの寄生抵抗に起因する電圧降下が大きくなり、メモリセルアレイ１００のサイズが制限される。換言すると、ビット線ＢＬやワード線ＷＬによる電圧降下は、動作マージンを決める要素になっている。また、同じワード線ＷＬに接続された複数のメモリセルＭＣを同時に動作させた場合、ワード線ＷＬに流入する電流がさらに増加し、ワード線ＷＬによる電圧降下が大きくなる。そのため、同時に動作させることのできるメモリセル数は信号線の有する寄生抵抗により制限される。
また、抵抗変化メモリ装置においては、選択ビット線ＢＬと交差する非選択ワード線ＷＬのすべてに非選択電圧を印加する必要がある。したがって、複数の非選択ワード線ＷＬに接続された全ての非選択状態のメモリセルＭＣのダイオードＤｉに逆方向バイアス電圧が印加される。特に、リセット動作等に比べて高い電圧が必要となるセット動作においては、セット電圧が外部の電源電圧より高くなると、昇圧回路を用いて非選択ワード線ＷＬに電圧を印加することになり、昇圧回路の消費電流が著しく大きくなる。すなわち、許容される消費電流を考慮してメモリセルアレイ１００のサイズや同時動作セル数を決めなければならない。
つまり、ダイオードＤｉの逆方向リーク電流特性が悪いと、メモリセルアレイ１００のサイズも同時に動作させることのできるメモリセル数も悪化する。同時に動作するメモリセルの数は動作速度（例えばリセット動作速度等）にも影響するため、ダイオードの逆方向リーク特性を改善することが必要となる。
図２は、本発明の第１の実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１００における別の電圧印加状態を示す図である。図２において、図１と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図２に示すメモリセルアレイ１００は、非選択ビット線ＢＬ及び非選択ワード線ＷＬに印加する電圧が、図１に示す先の例のメモリセルアレイ１００と異なる。
図２（ｂ）の表２に示すように、セット動作時やリセット動作時において、非選択ワード線ＷＬに印加する電圧を、電圧Ｖｓｅｔや電圧Ｖｒｅｓｅｔから、電圧Ｖｓｅｔ−Ｖα、Ｖｒｅｓｅｔ−Ｖαと変更させている。ここで、電圧Ｖαは、例えば０〜０．５Ｖ程度の電圧である。また、非選択ビット線ＢＬには、セット動作時やリセット動作時に、０〜０．５Ｖ程度の電圧Ｖβを印加する。
非選択ワード線ＷＬ及び非選択ビット線ＢＬにこのような電圧を印加した場合、非選択状態Ｃ１にあるメモリセルＭＣに対してビット線ＢＬ１０（電圧ＶＳＥＴ）からワード線ＷＬ００、ＷＬ２０（電圧ＶＳＥＴ−Ｖα）へとダイオードＤｉの順方向に電圧Ｖαが印加される。そして、非選択状態Ｃ１のメモリセルＭＣには順方向電流Ｉｆｗｄ１（例えば０．１ｎＡ程度）が流れる。同様に、非選択状態Ｃ２にあるメモリセルＭＣに対してビット線ＢＬ００、ＢＬ２０（電圧Ｖβ）からワード線ＷＬ１０（電圧０Ｖ）へとダイオードＤｉの順方向に電圧Ｖβが印加され、非選択状態Ｃ２のメモリセルＭＣに順方向電流Ｉｆｗｄ２（例えば０．１ｎＡ程度）が流れる。また、非選択状態Ｃ３にあるメモリセルＭＣに対して、非選択ワード線ＷＬ（電圧ＶＳＥＴ−Ｖα）からビット線ＢＬ（電圧Ｖβ）へとダイオードＤｉの逆バイアス方向に電圧が印加される。この逆バイアス方向の電圧は、図１に示す状態よりも電圧Ｖα＋Ｖβ（例えば１Ｖ程度）だけ緩和されている。そのため、非選択状態Ｃ３のメモリセルＭＣに流れる逆方向リーク電流Ｉｒｅｖは、例えば０．１ｐＡ程度となる。
メモリセルアレイ１００のビット線方向（ｙ方向）及びワード線方向（ｘ方向）にはそれぞれ、１０３個のメモリセルが配置されているため、順方向電流Ｉｆｗｄ１、Ｉｆｗｄ２が流れる非選択状態Ｃ１、Ｃ２にあるメモリセルの総数は、約２×１０３個となる。よって、順方向電流Ｉｆｗｄ１、Ｉｆｗｄ２の総計は、０．２μＡ程度である。また、逆方向リーク電流Ｉｒｅｖが流れる非選択状態Ｃ３にあるメモリセルＭＣの総数は、約１０３×１０３＝１０６個であるため、逆方向リーク電流Ｉｒｅｖの総計は、０．１μＡ程度である。よって、メモリセルアレイ１００の全体に流れる順方向電流Ｉｆｗｄ１、Ｉｆｗｄ２及び逆方向リーク電流Ｉｒｅｖの総計は、０．３μＡ程度となる。図２に示す電圧の印加方法によれば、図１に示す例よりもメモリセルアレイ１００の全体に流れる電流量を低減することができる。
このような電圧印加方法は、ダイオードの逆方向リーク電流が低減されることがなければ、無駄な消費電流を増やすだけであるため、総合的なリーク電流の低減の効果を見て電圧Ｖα、Ｖβの値を決定する必要がある。ダイオードの逆方向リーク電流が上述の例と異なる場合には、電圧Ｖα、Ｖβの値をそれぞれ０として、図１に示す電圧印加方法とすることができる。本実施の形態に係る抵抗変化メモリにおいて、図１（ｂ）に示す電圧印加方法及び図２（ｂ）に示す電圧印加方法のいずれをも採用することができる。
ここで、抵抗変化メモリ装置のメモリセルアレイ１００を３次元的に積層した構造に関して説明する。図３は、３次元方向（図３に示すｚ方向）に積層されたメモリセルアレイ１００の構成の例を示す図である。図３のメモリセルアレイ１００は、図１や図２に示したメモリセルアレイ１００を２層分積層したものである。
１層目のメモリセルアレイ１００は、最下層の第１の配線層に設けられたワード線ＷＬ００〜ＷＬ２０、第２の配線層に設けられたビット線ＢＬ００〜ＢＬ２０、及びワード線ＷＬ００〜ＷＬ２０とビット線ＢＬ００〜ＢＬ２０との交差部に配置されたメモリセルＭＣにより構成されている。２層目のメモリセルアレイ１００は、ビット線ＢＬ００〜ＢＬ２０、第３の配線層に設けられたワード線ＷＬ０１〜ＷＬ２１、及びビット線ＢＬ００〜ＢＬ２０とワード線ＷＬ０１〜ＷＬ２１との交差部に配置されたメモリセルＭＣにより構成されている。図３に示すメモリセルアレイ１００においては、上下の２層の間でビット線ＢＬ００〜ＢＬ２０を共有した形となっている。図１及び図２に示すメモリセルアレイ１００と同様に、セル電流Ｉｃｅｌｌを選択ビット線ＢＬから選択ワード線ＷＬに流して、種々の動作を実行する場合、ダイオードＤｉの向きは、１層目のメモリセルアレイ１００と２層目のメモリセルアレイ１００とでは反対になる。この例においても、選択ビット線ＢＬ及び選択ワード線ＷＬは、ビット線ＢＬ１０及びワード線ＷＬ１０であり、セット動作時にはそれぞれ電圧Ｖｓｅｔ及び電圧０Ｖが印加されている。また、非選択ワード線ＷＬに印加する電圧を、電圧Ｖｓｅｔ−Ｖαとし、非選択ビット線ＢＬには、電圧Ｖβを印加している。
図３には、縦方向（ｚ方向）にメモリセルアレイ１００が２層分形成された例が示されている。さらに積層数を増やす場合には、第３の配線層に設けられたワード線ＷＬを上層のメモリセルアレイ１００のワード線ＷＬとして共有してもよいし、層間絶縁膜を挟んで図３と同様のメモリセルアレイ１００をさらに積み上げるように構成してもよい。あるいは、図２に示す１層のメモリセルアレイ１００を、層間絶縁膜を介して上方に積み上げてもよい。
ここで、上下に積層するメモリセルアレイ１００間でのビット線ＢＬやワード線ＷＬの共有の仕方に応じて、それに付随するメモリセルＭＣの数が増加し、前述のダイオードＤｉの逆方向リーク電流Ｉｒｅｖが増加する。図３は２層のメモリセルアレイ１００が積層された例を示しているが、ビット線ＢＬを共有しているために、逆方向リーク電流Ｉｒｅｖを流す非選択状態Ｃ３にあるメモリセルＭＣの数は、図２の例に比して約２倍になっている。しかし、図２に示す電圧印加方法によれば、この非選択状態Ｃ３にあるメモリセルＭＣの逆方向リーク電流Ｉｒｅｖを低減することができる。また、メモリセルアレイが積層された例においても、ダイオードの逆方向リーク電流の特性によっては、図１（ｂ）に示すような電圧印加方法を採用することが可能である。
次に、抵抗変化装置のセット動作、リセット動作、リード（読み出し）動作時における選択状態のメモリセルＭＣに発生する電圧及び電流について、図４〜図７を用いて説明する。
図４は、一本のビット線ＢＬと一本のワード線ＷＬの交差部に配置された一つのメモリセルＭＣの電流経路の簡略図である。ビット線ＢＬの一端にはビット線選択トランジスタ４が接続され、ワード線ＷＬの一端にはワード線選択トランジスタ５が接続されている。なお、図４中に示した抵抗ＲＢＬ、ＲＷＬはビット線ＢＬ、ワード線ＷＬの寄生抵抗である。ビット線選択トランジスタ４の他端は寄生抵抗Ｒ１を介してデータ制御回路（図示せず）に接続される配線ノードＤＳＡに接続されている。また、ワード線選択トランジスタ５の他端は寄生抵抗Ｒ２、図示しない接地用トランジスタのオン抵抗を介して接地端子ＶＳＳへと接続される。
ここで、メモリセルＭＣの一端のノードＯ１の電位Ｖｗを基準として（Ｖｗ＝０Ｖ）、可変抵抗素子ＶＲとダイオードＤｉの間のノードＯ２の電位をＶｃｅｌｌ、ダイオードＤｉのアノード側のノードＯ３の電位をＶｂｌとして、図５にセット、リセット、及びリード動作の動作点解析図を示す。図５には、可変抵抗素子ＶＲのリセット状態（高抵抗状態Ｒｏｆｆ）とセット状態（低抵抗状態Ｒｏｎ）での電圧−電流特性（Ｖ＝ＩＲ）に、ダイオードＤｉの負荷曲線Ｌ１０、１１、１２を重ねて示している。また、図５の横軸は電圧Ｖｃｅｌｌ、縦軸はセル電流Ｉｃｅｌｌである。
まず、セット動作において、ノードＯ３の電位Ｖｂｌ＝ＶｓｅｔとしてメモリセルＭＣに流れる電流をプロットすると、動作点はＰ＿ｓｅｔとなる。この動作点は、高抵抗状態Ｒｏｆｆ（“１”データ）のメモリセルを低抵抗状態Ｒｏｎ（“０”データ）に変えるための動作点であり、セット動作が完了する前の動作点である。動作点Ｐ＿ｓｅｔは、すべてのメモリセルＭＣをセットできる電圧（Ｖ＿ｓｅｔ＿ｍａｘ）を超えるところに設定できるようにする必要がある。
次に、リセット動作においては、ノードＯ３の電位Ｖｂｌ＝Ｖｒｅｓｅｔとすると、動作点は、図５に示す点Ｐ＿ｒｓｔとなる。この動作点Ｐ＿ｒｓｔは、低抵抗状態Ｒｏｎ（“０”データ）のメモリセルを高抵抗状態Ｒｏｆｆ（“１”データ）に変えるための動作点であり、すべてのメモリセルＭＣをリセットできる電流（Ｉ＿ｒｅｓｅｔ＿ｍａｘ）を超えるところに設定できるようにする必要がある。
なお、リード動作においては、ノードＯ３の電位Ｖｂｌ＝Ｖｒｅａｄとすると、動作点はＰｒ０、または、ｐｒ１となる。したがって、このときに流れるセル電流Ｉｏｎ（“０”セル）とＩｏｆｆ（“１”セル）を区別する判定電流Ｉｔｈを用いて、データが“０”か“１”かを判定することができる。
次に、リセット動作、セット動作それぞれにおける問題を図６と図７を用いて説明する。
図６には、セット動作時におけるセット動作完了前後の動作点を示す。メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態Ｒｏｆｆにある場合には、動作点はＰｓｅｔの位置にある。その後、セット動作が完了して低抵抗状態Ｒｏｎに変化した後に、動作点は点Ｐ＿ｅｒｒ＿ｒｓｔではなく点Ｐｓｅｔ’へと変化させるよう、メモリセルＭＣに流れる電流を制御する。なぜなら、動作点Ｐ＿ｅｒｒ＿ｒｓｔは、電流Ｉ＿ｒｅｓｅｔ＿ｍａｘを超える所にあるため、この動作点での動作が継続される場合、セット完了直後に再び誤ってリセットされてしまう（誤リセットされる）可能性があるからである。そこで、セット動作後の動作点が動作点Ｐ＿ｅｒｒ＿ｒｓｔとならないように、セット電圧Ｖｓｅｔを供給する回路に電流クランプ回路を挿入して、メモリセルにクランプ電流Ｉｃｌａｍｐ以上の電流が流れないようにする。このクランプ電流Ｉｃｌａｍｐが、メモリセルＭＣのリセット動作に必要な電流Ｉ＿ｒｅｓｅｔ＿ｍａｘよりも小さく設定されていれば誤リセットされる可能性は非常に小さくなる。
次に、図７には、リセット動作におけるリセット動作完了前後の動作点を示す。リセット動作においては、動作点は、低抵抗状態Ｒｏｎ（リセット完了前）でのＰｒｓｔから、高抵抗状態Ｒｏｆｆ（リセット完了後）に変化した後には、Ｐｒｓｔ’に移動する。ここで、リセット動作を行うためには、リセットに必要な電流Ｉ＿ｒｅｓｅｔ＿ｍａｘを超える動作点設定のために、ビット線ＢＬにＶｒｅｓｅｔを印加する必要がある。このとき、リセット電流が流れる電流経路全体の寄生抵抗が大きいと、ダイオードＤｉに流れる電流の特性は、負荷曲線Ｌ１１から負荷曲線Ｌ１１’のようになり、実際にはＶｒｅｓｅｔより高い電圧Ｖｒｅｓｅｔ’を電流経路の最大電位差として与える必要がある。そうすると、リセット完了後の動作点は、Ｐ＿ｅｒｒ＿ｒｓｔとなってしまう。この動作点Ｐ＿ｅｒｒ＿ｒｓｔは、メモリセルのセット動作のための電圧Ｖ＿ｓｅｔ＿ｍａｘを超えているので、リセット動作完了直後に再びメモリセルＭＣが誤ってセットされてしまう（誤セットされる）可能性がある。
以下、このようなメモリセルのリセット動作後の誤セットの発生を効果的に抑制する抵抗変化メモリ装置の実施の形態について説明する。
本実施の形態に係る抵抗変化メモリ装置の周辺回路の構成を図８に示す。ここで、上述のメモリセルＭＣが配列された２つのメモリセルアレイ（以下、メモリマットＭＡＴという）ＭＡＴａ、ＭＡＴｂを代表的に示している。本実施の形態において、一つのメモリマットＭＡＴａのみに対して動作を実行してもよいし、複数のメモリマットＭＡＴａ、ＭＡＴｂを同時に動作させてもよい。あるいは、一回のアドレス指定や動作起動の後で、所定の順番で複数のメモリマットＭＡＴａ、ＭＡＴｂを順次動作させてもよい。
周辺回路は、データ制御回路２０、カラムデコーダ６０、非選択ビット線駆動回路７０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、非選択ワード線駆動回路１１０、マットデコーダ１２０、ラッチデータチェック回路１３０、アドレスレジスタ１４０、データ入出力バッファ１５０、制御回路１６０、電圧生成回路１７０、及びステータス回路１８０を含んでいる。なお、カラムデコーダ６０やローカルデコーダ９０のようにメモリマットＭＡＴ毎に必要な構成は、図８において、添字ａ、ｂで区別されている。
ビット線ＢＬは、ビット線選択トランジスタ４−１〜４−３を介してデータ制御回路２０に接続されている。データ制御回路２０は、後述するように、読み出されたデータを検出するセンスアンプ回路ＳＡ、読み出されたデータ及び書き込みデータを一時保持するラッチ回路ＬＴ、及びリセットパルス制御回路ＲＳＴＣＴＬを備えている。ビット線ＢＬはまた、非選択電圧供給トランジスタ６−１〜６−３にも接続されている。ビット線ＢＬが非選択の場合には、ビット線ＢＬは、非選択電圧供給トランジスタ６−１〜６−３を介して非選択ビット線駆動回路７０に接続され、動作に応じて所定の非選択ビット線電圧が供給される。
また、ワード線ＷＬは、ワード線選択トランジスタ５−１〜５−３を介してローカルロウデコーダ９０に接続されている。ワード線ＷＬはまた、非選択電圧供給トランジスタ７−１〜７−３にも接続されている。ワード線ＷＬが非選択の場合には、ワード線ＷＬは、非選択電圧供給トランジスタ７−１〜７−３を介して非選択ワード線駆動回路１１０に接続され、動作に応じて所定の非選択ワード線電圧が供給される。
この図８では、ロウデコーダはグローバルロウデコーダ８０と、各メモリマットＭＡＴａ、ＭＡＴｂに付随するローカルロウデコーダ９０との階層構造とされており、この階層構造のロウデコーダによりワード線選択が行われる。なお、この図８のロウデコーダにおいては、ワード線選択トランジスタ５−１〜５−３と非選択電圧供給トランジスタ７−１〜７−３が両者ともＮＭＯＳトランジスタで構成されている。この場合、グローバルロウデコーダ８０の出力信号は、図示は省略するが、それぞれのトランジスタのゲート駆動用のために相補信号とされている。同様に、ビット線選択トランジスタ４−１〜４−３と非選択電圧供給トランジスタ６−１〜６−３も、いずれもＮＭＯＳトランジスタであり、カラムデコーダ６０からそれぞれのゲートを制御する２本の相補信号が出力されている。
なお、ビット線選択トランジスタ４−１〜４−３及び非選択電圧供給トランジスタ７−１〜７−３は、ＰＭＯＳトランジスタとすることも可能である。その場合には、カラムデコーダ６０及びグローバルロウデコーダ８０から出力されるデコード信号は相補信号でなく単一の信号でもよい。ビット線選択部及びワード線選択部にＰＭＯＳトランジスタが使用できるかどうかは、転送する必要のある電圧が、ＰＭＯＳトランジスタのしきい値電圧より十分高いか否かにより決定される。
ビット線選択部において、ビット線選択トランジスタ４−１〜４−３をＰＭＯＳトランジスタとする場合、ビット線に出力する電圧は、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｈにマージンを加えた値以上でなければならない。読み出し時の選択ビット線電圧がもっとも低くなるのは、読み出し動作時のＶｒｅａｄである。例えば、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｈ（−０．７〜−１Ｖ程度）にマージンとして例えば０．４Ｖを加えると、１．４Ｖ以上となり、これが読み出し時の動作設定において問題なければ、ＰＭＯＳトランジスタ化が可能である。
また、ワード線選択部においては、非選択電圧供給トランジスタ７−１〜７−３をＰＭＯＳトランジスタとすることができる。非選択ワード線ＷＬに出力する電圧の最小値は、読み出し動作時のＶｒｅａｄである。非選択ワード線ＷＬに印加する電圧は、選択ビット線ＢＬに印加する読み出し電圧Ｖｒｅａｄより高くてもよいため、非選択電圧供給トランジスタ７−１〜７−３のＰＭＯＳトランジスタ化はビット線選択部よりも容易である。以下、本実施の形態では、ビット線選択トランジスタ４−１〜４−３、非選択電圧供給トランジスタ７−１〜７−３をＮＭＯＳトランジスタとして説明するが、これに限定されるものではない。
マットデコーダ１２０は、メモリマットＭＡＴを選択するためのデコーダである。非選択のメモリマットＭＡＴでは、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬが共有されるのでなければ、ビット線ＢＬ、ワード線ＷＬ共に０Ｖとすることができる。メモリマットＭＡＴａが選択され、メモリマットＭＡＴｂが非選択とされる場合、マットデコーダ１２０ａは選択状態のデコード信号ＭＡＴＳＥＬ＝Ｈを出力し、マットデコーダ１２０ｂは非選択状態のデコード信号ＭＡＴＳＥＬ＝Ｌを出力する。それによって、選択メモリマットＭＡＴａ側のビット線ＢＬやワード線ＷＬには、読み出し及びセット動作やリセット動作によるデータ書き換えに必要な上述の電圧制御が行われる。
一方で、非選択メモリマットＭＡＴｂ側では、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬを共有するのでなければ、マットデコーダ１２０ｂの出力信号を受けて、ローカルロウデコーダ９０ｂの出力は全て０Ｖ、非選択ワード線駆動回路１１０ｂの出力も全て０Ｖとなる。また、データ制御回路２０ｂの出力信号（ノードＤＳＡの電位）も０Ｖ、非選択ビット線駆動回路７０ｂの出力も全て０Ｖとなるように制御される。もちろん、メモリマットＭＡＴａ、ＭＡＴｂを同時に選択状態とすることも可能である。
カラムデコーダ６０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、及びマットデコーダ１２０は、アドレスレジスタ１４０から供給されるアドレスデータに基づいて動作する。ここでは、詳細は示さないが、アドレスレジスタ１４０と各種デコーダの間には、他の一般的なメモリ装置と同様に、プリデコード回路や、アドレスを一時的にラッチするバッファなど、適宜、実施様態にあわせた回路を組み込むことができる。
データ入出力バッファ１５０は、チップ外部とデータ制御回路２０のラッチ回路ＬＴに至るチップ内部の回路との間のデータのやり取りを中継し、必要に応じて一時的にデータを保持する。ＮＡＮＤ型フラッシュメモリのようにコマンドやアドレスなどもこのデータ入出力バッファ１５０を介してチップ内部に取り込まれるような回路構成であってもよい。また、データの書き換え、読み出し等の動作は、制御回路１６０から出力される種々の制御信号や、電圧発生回路１７０により出力される電圧によって制御される。それらの動作制御において補助的な役割を果たす回路として、ラッチデータチェック回路１３０、および、ステータス回路１８０が設けられている。これらは、データ制御回路内のデータラッチに保持されたデータが所定の状態になっているか否かを検出して、制御回路１６０にフィードバックする機能や、チップ外部にデータ書き換え動作のＰａｓｓ／Ｆａｉｌ結果を出力できるようにする機能を有する。
次に、データ制御回路２０の詳細を図９を参照して説明する。前述のように、データ制御回路２０は、センスアンプ回路ＳＡと、ラッチ回路ＬＴと、リセットパルス制御回路ＲＳＴＣＴＬとから大略構成されている。
センスアンプ回路ＳＡは、クランプトランジスタ２１と、差動増幅器２２とを備えている。クランプトランジスタ２１は、ノードＤＳＡに一端が接続され、他端は差動増幅器２２の反転入力端子（センスノードＮＳＥＮ）に接続されている。ノードＤＳＡは、図９では図示を省略しているが、前述のビット線選択トランジスタ４を介してビット線ＢＬに接続される。差動増幅器２２の非反転入力端子には、参照電位ＶＲＥＦ＿Ｒが供給されている。
なお、ノードＤＳＡと接地端子（又はＶＵＢ端子（０Ｖ〜ダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度）が印加される端子））との間には、キャパシタ３５、ＮＭＯＳトランジスタ３６が接続されている。ＮＭＯＳトランジスタ３６は、後述する短絡信号Ｇ＿ＧＮＤをゲートに入力されることにより、ノードＤＳＡを接地電位（またはＶＵＢ端子の電位）に放電する機能を有する。
また、センスノードＮＳＥＮには、ＮＭＯＳトランジスタ３２ａ、３２ｂ、ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂからなるカレントミラー回路ＣＭが接続されている。ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂにより、スイッチ制御機能を有するカレントミラー回路が構成されていると共に、ＮＭＯＳトランジスタ３２ａ、３２ｂがＰＭＯＳトランジスタ３４ａと接地端子との間に並列に接続されており、これによりカレントミラー回路に電流が供給されている。ＮＭＯＳトランジスタ３２ａは、ノードＤＳＡにレファレンス電流を入力する場合に信号Ｇ＿ＩＲＥＦ＿Ｒに基づき導通し、ＮＭＯＳトランジスタ３２ｂは、後述するように選択ビット線ＢＬへのプリチャージを行う場合に信号ＰＲＥＣＨＧに基づき導通する。
センスアンプ回路ＳＡの基本的な動作は、次の通りである。ビット線ＢＬの電位をクランプトランジスタ２１でクランプしながら、選択メモリセルＭＣにセル電流Ｉｃｅｌｌを流す。センスノードＮＳＥＮにはカレントミラー回路ＣＭからレファレンス電流が流し込まれている。このセル電流Ｉｃｅｌｌとレファレンス電流の差分によるセンスノードＮＳＥＮの電位の変化を差動増幅器２２により判定する。
差動増幅器２２の出力はセンスアンプ回路ＳＡの出力として、ラッチ回路ＬＴに取り込まれる。ラッチ回路ＬＴは、クロックトインバータ２７ａと２７ｂをクロスカップル接続して構成される。なお、クロックトインバータ２７ａの入力端子をノードＤＣ、出力端子をノードＤＣｎと定義する。ラッチ回路ＬＴのノードＤＣ、ＤＣｎにはＮＭＯＳトランジスタ２８ａ、２８ｂが接続されており、ラッチ回路ＬＴのデータはトランジスタ２８ａ、２８ｂのゲートに入力される信号ＤＴＳによりデータ線ＤＱ、ＤＱｎに出力される。
ＮＭＯＳトランジスタ２６ａは、ゲート信号ＲＳＴ＿ＵによりノードＤＣを“Ｈ”レベルにセットする。逆に、トランジスタ２６ｂは、ゲート信号ＳＥＬ＿ＡＬＬによりノードＤＣを“Ｌ”レベルにセットする。
ノードＤＣには、さらに、差動増幅器２２の出力をラッチ回路ＬＴに取り込むため、直列に接続された二つのＰＭＯＳトランジスタ２４、２５が接続されている。ＰＭＯＳトランジスタ２４のゲートＧＰには、差動増幅器２２の出力信号が、データ転送回路２３を介して入力される。ＰＭＯＳトランジスタ２５は、ＰＭＯＳトランジスタ２４のソースと電源端子（ラッチ回路ＬＴの電源端子と共通）の間に接続され、ゲート信号ＳＴＲＢｎが“Ｌ”レベルになったときに、ノードＤＣを“Ｈ”レベルに変えることができるようになっている。すなわち、ノードＧＰが“Ｌ”レベルならば、ノードＤＣを“Ｈ”レベルに変更でき、ノードＧＰが“Ｈ”レベルならばノードＤＣは前の状態を保持する。
次に、ラッチ回路ＬＴの状態をビット線ＢＬの制御に反映させるための電圧制御回路ＣＴＲＬの構成の説明をする。電圧制御回路ＣＴＲＬは、ＮＯＲゲート２９ａ、インバータ２９ｂ、ＮＡＮＤゲート２９ｃ、ＮＯＲゲート２９ｄ、インバータ２９ｅ、レベルシフタ３０、ＮＡＮＤゲート３１ａ、インバータ３１ｂ、インバータ５３ａ、ＮＡＮＤゲート５３ｂ、及びレベルシフタ５４を備えている。
ＮＯＲゲート２９ａ、インバータ２９ｂは、信号ＲＶＦＹが“Ｈ”レベルの時（即ちリード動作実行時、ベリファイ動作実行時（以下、「リード系動作」という））に、ラッチ回路ＬＴの出力をビット線ＢＬの制御に影響させない論理ゲート部として機能する。すなわち、ＮＯＲゲート２９ａの入力端子の１つにはノードＤＣｎが接続されているが、信号ＲＶＦＹが“Ｈ”レベルとされることにより、このノードＤＣｎの状態が無視される構成となっている。すなわち、リード系動作においては、ラッチ回路ＬＴに保持されたデータに依存せず、信号ＲＶＦＹによって決まる所定のデータ制御回路２０で読み出し動作を行うことができる。
図８に示した通り、この半導体記憶装置は複数のデータ制御回路２０により構成されており、それぞれのデータ制御回路２０の信号ＲＶＦＹは、例えば、アドレスやデータ入出力端子Ｉ／Ｏなどによってグループ分けされた信号、（例えばＲＶＦＹ＿ａ、ＲＶＦＹ＿ｂ）とすることができる。これらの信号を全てのデータ制御回路２０において同様とすれば、全てのデータ制御回路２０が活性化されてリード系動作が行われる。例えば、信号ＲＶＦＹ＿ａと信号ＲＶＦＹ＿ｂを別々に制御すれば、信号ＲＶＦＹ＿ａが入力されたデータ制御回路２０だけが活性化され、信号ＲＶＦＹ＿ｂは動作されないなど、所定の信号が入力されたデータ制御回路２０だけを活性化させることができる。このようにする理由は、ベリファイ動作とリード動作はできる限り同じ条件下で動作させることが望ましいためである。また、信号ＲＶＦＹのグルーピングに関しては、活性化するデータ制御回路２０の数を制限して、同時にビット線からワード線に流れ込む電流量を調整できるようにするためである。しかし一方で、この信号ＲＶＦＹによる制御は、信号ＲＶＦＹを“Ｈ”にしなければ、ラッチ回路ＬＴのデータに基づいた動作とすることもできる。
インバータ２９ｂの出力信号ＤＣＯＵＴｎは、信号ＭＡＴＳＥＬと共にＮＡＮＤゲート２９ｃに入力されている。信号ＭＡＴＳＥＬは、スタンバイ状態やメモリマットＭＡＴが非選択時には“Ｌ”レベルとなる信号である。信号ＭＡＴＳＥＬが“Ｌ”レベルであると、レベルシフタ３０を介して信号Ｇ＿ＰＣＭ１及びＧ＿ＰＣＭ２が“Ｈ”レベルとされ、これによりＰＭＯＳトランジスタ３３ａ、３３ｂおよび４３ａ、４３ｂがオフとなり、ノードＤＳＡを充電する経路が遮断される。また、ＮＡＮＤゲート３１ａ及びインバータ３１ｂを介して信号Ｇ＿ＧＮＤが“Ｈ”とされ、ＮＭＯＳトランジスタ３６はオン状態とされ、ノードＤＳＡを接地電位又はＶＵＢ端子の電位まで放電された状態となる。
また、ＮＡＮＤゲート２９ｃの出力信号ＣＴＬ＿Ｐ及びＮＡＮＤゲート５３ｂの出力信号ＣＴＬ＿Ｐ２は、ＮＡＮＤゲート３１ａの入力信号となる。ＮＡＮＤゲート３１ａの出力信号は更にインバータ３１ｂに入力され、インバータ３１ｂは前述した信号Ｇ＿ＧＮＤを出力する。信号ＣＴＬ＿Ｐと信号ＣＴＬ＿Ｐ２の両者が“Ｈ”レベルとされている場合、ＮＡＮＤゲート２９ｅの出力信号により、ノードＤＳＡの放電動作を制御する信号Ｇ＿ＧＮＤが制御される。
なお、レベルシフタ３０は、例えばＮＭＯＳトランジスタ３０ａ、３０ｃ、ＰＭＯＳトランジスタ３０ｄ、３０ｅ、及びインバータ３０ｂを図９に示すように接続して構成される回路である。トランジスタ３０ａと３０ｄ、トランジスタ３０ｃと３０ｅをそれぞれ電源端子と接地端子との間で接続し、トランジスタ３０ｄと３０ｅのゲート及びドレインが交差接続されて構成される。トランジスタ３０ａのゲートがレベルシフタ３０の入力端子とされている。トランジスタ３０ｃのゲートはインバータ３０ｂを介して入力端子に接続されている。
このレベルシフタ３０の出力端子ＯＵＴから出力される出力信号Ｇ＿ＰＣＭ１の振幅は、レベルシフト後の電圧Ｖ＿ＢＳＴである。レベルシフト前の電源はここでは図示していないが、インバータ３０ｂの電源と同じ（例えばＶｄｄ）である。レベルシフタ３０の入力端子ＩＮには、前述の信号ＣＴＬ＿Ｐが入力され、信号Ｖ＿ＳＥＬは前述の電圧Ｖ＿ＢＳＴに対応する。レベルシフタ５４もレベルシフタ３０と同じ回路構成となる。レベルシフタ５４の出力Ｇ＿ＰＣＭ２は、後述のリセットパルス制御回路ＲＳＴＣＴＬの充電パスのスイッチとなるＰチャネルトランジスタを制御する。
次に、データ制御回路２０のリセットパルス制御回路ＲＳＴＣＴＬの回路構成の詳細について、図１０を参照して説明する。リセットパルス制御回路ＲＳＴＣＴＬはリセット電圧設定回路ＶＲＳＴＣ、電流保持回路ＩＭＥＭ及び信号出力回路ＳＯＵＴから構成される。リセットパルス制御回路ＲＳＴＣＴＬは、全体としてリセット動作が実行される選択メモリセルＭＣが接続されたノードＤＳＡに対してリセット動作に必要な所定電流及び所定電圧を有するリセットパルスを印加する機能を有している。
（リセット電圧設定回路ＶＲＳＴＣの構成）
リセット電圧設定回路ＶＲＳＴＣは、ノードＤＳＡに接続されたビット線ＢＬの電圧をリセット電圧Ｖｒｅｓｅｔに設定する回路である。リセット電圧設定回路ＶＲＳＴＣは、反転入力端子にリセット電圧Ｖｒｅｓｅｔが供給された差動増幅器４１を備える。差動増幅器４１の非反転入力端子にはノードＤＳＡが接続され、ビット線ＢＬの電位が供給されている。差動増幅器４１の出力ノードＯＵＴａｍｐには、ＰＭＯＳトランジスタ４４ａ、４４ｂ、４３ａ、４３ｂからなるカレントミラー回路が接続されている。図１０に示すように、カレントミラー接続されたＰＭＯＳトランジスタ４４ａ、４４ｂのゲートに出力ノードＯＵＴａｍｐが接続されている。ＰＭＯＳトランジスタ４３ａ、４３ｂは、リセットパルスの出力スイッチであり、図９において説明したラッチ回路ＬＴのデータにしたがって、最初にオン／オフ制御される。オン状態でメモリセルＭＣにリセットパルスが印加され高抵抗状態Ｒｏｆｆに変化した場合、後述の電流検知結果に基づくゲート信号Ｇ＿ＰＣＭ２が“Ｈ”レベルとなりＰＭＯＳトランジスタ４３ａ、４３ｂはオフ状態にされる。信号Ｇ＿ＰＣＭ２が“Ｌ”レベルの場合には、ＰＭＯＳトランジスタ４３ａ、４３ｂは導通してリセット電圧を印加しつづける。リセット電圧設定回路ＶＲＳＴＣは、リセット電圧Ｖｒｅｓｅｔを参照電圧として、電源ＶＳＥＬＨによりノードＤＳＡの電位を電圧Ｖｒｅｓｅｔに保持する。
ここで、リセット動作時にビット線ＢＬに流れる電流Ｉｒｅｓｅｔ＋Ｉｆｗｄは、選択メモリセルＭＣをリセット動作させるリセット電流Ｉｒｅｓｅｔと、図２及び図３に示す非選択メモリセルＭＣに流れる順方向電流Ｉｆｗｄとを足したものとなる。
リセット電圧設定回路ＶＲＳＴＣにおいて、出力ノードＯＵＴａｍｐに接続されたＰＭＯＳトランジスタ４２は、リセット電圧設定回路ＶＲＳＴＣが停止している間、出力ノードＯＵＴａｍｐを所定の電圧に保持するプルアップトランジスタである。また、カレントミラー回路のＰＭＯＳトランジスタ４４ａと接地端子との間には、ＮＭＯＳトランジスタ４５ａ、４５ｂが直列接続されている。ＮＭＯＳトランジスタ４５ａ、４５ｂは、信号ＲＥＳＥＴ＿Ｐ及び所定の定電流制御のために用意された信号ＩＲＥＦ＿ＢＬＤがゲートに入力されることにより導通して電流Ｉｂｌｄを接地端子に流し、ノードＤＳＡに出力するリセット電圧Ｖｒｅｓｅｔを安定させる。信号ＲＥＳＥＴ＿Ｐは前述のように、リセット動作が行われる場合に“Ｈ”レベルに立ち上がる信号である。
ここで、ノードＤＳＡに対するリセット電圧Ｖｒｅｓｅｔの印加時に、ＮＭＯＳトランジスタ４４ａに流れる電流は、ノードＤＳＡを介してビット線ＢＬに流れる電流Ｉｒｅｓｅｔ＋Ｉｆｗｄと、ＮＭＯＳトランジスタ４５ａ、４５ｂを介して接地端子に流れるＩｂｌｄを足したものとなる。ＰＭＯＳトランジスタ４４ａ、４４ｂからなるカレントミラー回路により、このリセット動作時の電流がノードＣＭ１側にミラーされる。すなわち、ＰＭＯＳトランジスタ４４ｂのドレイン端子に接続されたノードＣＭ１には、ノードＤＳＡがリセット電圧Ｖｒｅｓｅｔに設定される時に流れる電流Ｉｂｌｄ＋（Ｉｒｅｓｅｔ＋Ｉｆｗｄ）が流れる。
（電流保持回路ＩＭＥＭの構成）
電流保持回路ＩＭＥＭは、ノードＣＭ１に接続されている。ＮＭＯＳトランジスタ４６ａ、４６ｂがノードＣＭ１に並列に接続され、トランジスタ４６ｂのソースがトランジスタ４６ａのゲート端子ＧＢＫに接続されている。また、トランジスタ４６ｂのソースはＮＭＯＳトランジスタ４６ｃのドレインに接続され、トランジスタ４６ｃのソースは接地されている。キャパシタとして機能するＮＭＯＳトランジスタ４６ｄのゲートはゲート端子ＧＢＫに接続され、ソース及びドレインはともに接地されている。
トランジスタ４６ｃが信号ＧＲＳＴによりオフ状態となっている時、トランジスタ４６ａは、トランジスタ４６ｂによってゲート端子ＧＢＫに転送される電圧でノードＣＭ１からの電流を流す電流パスとなる。
トランジスタ４６ｂのゲートには、信号ＧＴＲＮが入力される。信号ＧＴＲＮの電圧が、電圧ＶＣＭ１（ノードＣＭ１の電位）＋Ｖｔｎ（電圧ＶＣＭ１の基板バイアス効果を考慮に入れたトランジスタ４６ｂのしきい値電圧）より十分に高い場合、ゲート端子ＧＢＫの電位はノードＣＭ１と同電位となる。このとき、トランジスタ４６ａは、電気的にダイオード接続の状態となる。また、ゲート端子ＧＢＫに所定タイミングにおけるノードＣＭ１の電位を転送した後も、トランジスタ４６ｃをオフ状態のままに保持することにより、その所定タイミングにおいてトランジスタ４６ａを介してノードＣＭ１から接地端子に向けて流した電流を継続して流すことができる。すなわちトランジスタ４６ａ〜４６ｄは、所定のタイミングにおいてノードＣＭ１に流れていた電流を一時的に記憶し、その後も流し続ける回路となっている。この電流保持回路ＩＭＥＭを用いることにより、選択メモリセルＭＣにリセット電圧ＶＲＥＳＥＴを印加する前にノードＣＭ１に流れていた電流を、その後のリセット動作時においても流し続けることができる。
（信号出力回路ＳＯＵＴの構成）
また、信号出力回路ＳＯＵＴもノードＣＭ１に接続されている。ＮＭＯＳトランジスタ４７ａ、４７ｂは、共通に信号ＤＥＴ１により制御されるスイッチである。また、トランジスタ４８ａ、４８ｂはトランジスタ４８ａ側に流れる電流をトランジスタ４７ｂに接続されたノードＣＭ２側にミラーするカレントミラー回路である。
ノードＣＭ２には、ＰＭＯＳトランジスタ４９ａ、４９ｂからなるカレントミラー回路が接続されている。ここで、トランジスタ４９ｂ側のゲートとドレインが共通でダイオード接続され、トランジスタ４９ｂのドレインにＮＭＯＳトランジスタ５０ａ、５０ｂが直列に接続されている。トランジスタ５０ａは信号ＤＥＴ１で制御されるスイッチであり、トランジスタ５０ｂはビット線ＢＬに流れるリセット電流Ｉｒｅｓｅｔの変化を判定する参照電流Ｉｒｅｆｒｓｔを設定するトランジスタである。トランジスタ５０ｂは、信号ＧＩｒｅｆｒｓｔに基づいて導通する。信号ＧＩｒｅｆｒｓｔは、トランジスタ５０ｂのトランジスタサイズで参照電流Ｉｒｅｆｒｓｔを流すことができる所定の電圧である。
信号出力回路ＳＯＵＴにおいて、信号ＤＥＴ１によりトランジスタ４７ａ、４７ｂ、５０ａがオン状態となると、トランジスタ４７ａ、４８ａからなる電流パスには、ノードＣＭ１を流れる電流が流れ、この電流がノードＣＭ２にミラーされる。またトランジスタ５０ａ、５０ｂには、参照電流Ｉｒｅｆｒｓｔが流れる。ノードＣＭ２は、このリセット動作判定のための参照電流ＩｒｅｆｒｓｔとノードＤＳＡに流れる電流とを比較するためのノードである。ノードＣＭ２に流れる電流をＮＡＮＤゲート５１ａで判定し、インバータ５１ｂから信号ＦＬＧＲＳＴを出力する。
ＮＡＮＤゲート５１ａにはイネーブル信号として信号ＤＥＴ２が入力されている。信号ＦＬＧＲＳＴは、“Ｈ”レベルのときにリセットが完了した状態であることを示す。信号ＦＬＧＲＳＴは、インバータ５３ａを介して、ノードＤＳＡの電圧を制御するＮＡＮＤゲート５３ｂに入力される。これとともに、ＮＡＮＤゲート５３ａには、信号ＤＣＯＵＴｎ、信号ＭＡＴＳＥＬ及び信号ＲＥＳＥＴ＿Ｐが入力される。ＮＡＮＤゲート５３ｂの出力信号ＣＴＬ＿Ｐ２は“Ｌ”レベルのときに、レベルシフタ５４を介して信号Ｇ＿ＰＣＭ２を“Ｌ”レベルとして、ノードＤＳＡへのリセット電圧印加を可能としている。逆に信号ＣＴＬ＿Ｐ２が“Ｈ”レベルの時には、信号Ｇ＿ＰＣＭ２を“Ｈ”レベルとしてＰＭＯＳトランジスタ４３ａ及び４３ｂをカットオフするとともに、ＮＡＮＤゲート３１ａ、インバータ３１ｂを介してＧ＿ＧＮＤを“Ｈ”レベルとして、トランジスタ３６によりノードＤＳＡを放電する。
（リセットパルス制御回路ＲＳＴＣＴＬの動作）
このリセットパルス制御回路ＲＳＴＣＴＬは、リセット動作時において、ビット線にリセット電圧Ｖｒｅｓｅｔを印加する回路であり、メモリセルのリセットが完了したことを選択ビット線ＢＬに流れる電流の変化で検出して、リセット電圧印加を自動的に停止する機能を有する。
メモリセルＭＣは、リセット動作前には数μＡ以上の電流が流れる状態にあるが、リセット動作が完了して高抵抗状態に変化すると可変抵抗素子ＶＲの抵抗値が１００ＭΩ程度に変化してほとんど電流が流れなくなる。しかし、電流が流れなくなるのは選択メモリセルＭＣのみであり、図２に示すダイオードの逆方向リーク電流Ｉｒｅｖを緩和するような電圧印加方式を採用した場合には、メモリマットＭＡＴには定常的な順方向電流Ｉｆｗｄが流れている。また、本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬは、リセット電圧Ｖｒｅｓｅｔを安定させるため、意図的にノードＤＳＡから接地端子に電流Ｉｂｌｄを流している。本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬは、このように選択ビット線ＢＬに選択メモリセルＭＣに流す電流以外のバックグラウンド電流が含まれていても選択メモリセルの電流変化を検出することができる。
図２に示す電圧印加方法によるメモリセルＭＣのリセット動作においては、まず全てのワード線ＷＬに電圧Ｖｒｅｓｅｔ−Ｖαを印加する。その後、選択ビット線にリセット電圧Ｖｒｅｓｅｔを印加する。この状態において、非選択状態のメモリセルに順方向電流Ｉｆｗｄが流れる。ここで、電流保持回路ＩＭＥＭのＮＭＯＳトランジスタ４６ａの電流パスは、トランジスタ４７ａの電流パスが活性化する前の電流を流し続ける電流パスである。非選択状態のメモリセルに順方向電流Ｉｆｗｄが流れている間、信号ＤＥＴ１を“Ｌ”レベルとして、信号出力回路ＳＯＵＴをオフ状態にする。このときにＮＭＯＳトランジスタ４６ａの電流パスには、ビット線ＢＬを介して選択メモリセルＭＣ以外の非選択メモリセルに流れる順方向電流Ｉｆｗｄと、トランジスタ４５ａ、４５ｂからリークする電流Ｉｂｌｄとが流れる。ただし、図１に示す電圧印加方法を採用して順方向電流Ｉｆｗｄを流さない動作としてもよい。
この後、選択ワード線ＷＬの電位を０Ｖまで下げて、選択メモリセルＭＣに対してリセット動作を実行する。ここで、信号ＤＥＴ１を“Ｈ”レベルにして、トランジスタ４７ａ、４８ａの電流パスにノードＣＭ１に流れる電流が流れるようにする。
このとき、信号ＧＴＲＮを“Ｌ”レベルにする。ここで、トランジスタ４６ａは、一般的にカレントミラー回路に用いられるトランジスタサイズと同様に、チャネル長変調効果を十分に抑えたサイズとすることが望ましい。すなわち、ゲート電圧が決定されると、広範囲なドレイン電圧領域にわたって、トランジスタ４６ａに流れる電流量の変化を小さくすることができる。したがって、信号ＧＴＲＮを“Ｌ”レベルにしても、ノードＧＢＫの電位はキャパシタとしてのトランジスタ４６ｄにより保持され、ＮＭＯＳトランジスタ４６ａは、電流Ｉｆｗｄ＋Ｉｂｌｄを流し続けることができる。そのため、トランジスタ４７ａ、４８ａの電流パスは、リセット動作時にノードＤＳＡを介してビット線ＢＬに流れる電流Ｉｂｌｄ＋（Ｉｒｅｓｅｔ＋Ｉｆｗｄ）のうち、選択メモリセルＭＣに流れるリセット電流Ｉｒｅｓｅｔを流す電流パスとして機能する。
つまり、選択メモリセルＭＣにリセット電流を流さない状態の電流を電流保持回路ＩＭＥＭのトランジスタ４６ａ側の電流パスに記憶する。その後、選択メモリセルＭＣにリセット電流Ｉｒｅｓｅｔを流し始めることにより、選択メモリセルＭＣに流れるリセット電流Ｉｒｅｓｅｔのみを信号出力回路ＳＯＵＴのトランジスタ４７ａ側の電流パスに流すことができる。
本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬによれば、リセット動作時にリセット電圧設定回路ＶＲＳＴＣからノードＣＭ１にミラーされた電流のうち、選択メモリセルＭＣのリセット動作に用いられているリセット電流Ｉｒｅｓｅｔのみが信号出力回路ＳＯＵＴ側に流れる。このリセット電流Ｉｒｅｓｅｔに基づいて信号出力回路ＳＯＵＴはメモリセルＭＣの抵抗状態を検出し、リセットパルス制御回路ＲＳＴＣＴＬの動作を制御することができる。すなわちリセット電流Ｉｒｅｓｅｔが流れている場合は、信号ＣＴＬ＿Ｐ２及び信号Ｇ＿ＰＣＭ２が“Ｌ”レベルとなり、選択メモリセルＭＣに継続してリセット電圧Ｖｒｅｓｅｔを印加する。一方、リセット電流Ｉｒｅｓｅｔが流れなくなった場合、選択メモリセルＭＣに対するリセット動作が完了したとして、信号ＣＴＬ＿Ｐ２及び信号Ｇ＿ＰＣＭ２が“Ｈ”レベルとなり、リセット電圧Ｖｒｅｓｅｔの印加が停止する。
（第１の実施の形態に係る半導体記憶装置の各動作）
次に、本実施の形態に係る抵抗変化メモリ装置のリード動作、セット動作及びリセット動作について、図１１Ａ〜図１４Ｂを参照して説明する。
（抵抗変化メモリ装置のリード動作）
図１１Ａは抵抗変化メモリ装置のリード動作時のタイミングチャートであり、図１１Ｂに示す表３は、リード動作時の特定のタイミングでのいくつかのノードの状態を示している。読み出し動作においては、図２（ｂ）の表２に示すように、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄを印加する。そうすると、メモリセルＭＣの抵抗状態に応じて、図５中に示す二つの動作点Ｐｒ０、Ｐｒ１に基づいたセル電流Ｉｏｎ、Ｉｏｆｆが流れる。したがって、この中間の電流を読み出しの判定電流Ｉｔｈとしてセンス動作を行う。本実施の形態においては、センス動作によって読み出したデータをラッチ回路ＬＴに保持するところまでを読み出し動作とする。
まず、読み出し動作を行う前にラッチ回路ＬＴを読み出し動作のための初期状態にする。すなわち、信号ＳＥＬ＿ＡＬＬを“Ｈ”レベルとして、ラッチ回路ＬＴのノードＤＣを“Ｌ”レベルとする（図１１Ｂの表３参照）。また、読み出し動作の実行を示す信号ＲＶＦＹ＿Ｐを“Ｈ”レベルとしてリード動作を行う。
図１１Ａに示すように、まず、時刻ｒ０で、選択メモリセルＭＣを含むメモリマットＭＡＴにおいて、選択ワード線ＷＬと非選択ワード線ＷＬにともに読み出し電圧Ｖｒｅａｄを印加する。
次に、時刻ｒ１において選択ビット線ＢＬを読み出し電圧Ｖｒｅａｄにプリチャージする。また、選択ビット線に接続されたセンスノードＮＳＥＮも選択ビット線ＢＬと同時にプリチャージされる。ここで、非選択メモリセルＭＣは選択ビット線ＢＬに接続されていないためにプリチャージされない（図１１Ｂの表３参照）。図９に示すノードＤＳＡに接続されたビット線ＢＬの電圧は、ＮＭＯＳトランジスタ２１のゲートに印加されるクランプ電圧ＢＬＣＬＡＭＰで制御される。そこで、時刻ｒ１において信号ＲＶＦＹ＿Ｐを“Ｈ”レベルにして、トランジスタ３６を非導通状態とすると同時に、クランプ電圧ＢＬＣＬＡＭＰをＶｒｅａｄ＋Ｖｔｎとする。ここで、電圧Ｖｔｎは、読み出し電圧Ｖｒｅａｄの基板バイアス効果を考慮にいれたトランジスタ２１のしきい値電圧に相当する電圧である。
次に、時刻ｒ１〜ｒ２の間において、信号ＰＲＥＣＨＧを“Ｈ”レベルにする。これにより、ＮＭＯＳトランジスタ３２ｂをオンさせ、クランプトランジスタ２１を介してセンスノードＮＳＥＮをプリチャージする供給電流を増加させ、選択ビット線ＢＬへのプリチャージを早く行うことができる。このとき、ＮＭＯＳトランジスタ３２ａ側は、読み出し判定に必要な参照電流ＩＲＥＦ＿Ｒが流されている。
次に、時刻ｒ２において、プリチャージ信号ＰＲＥＣＨＧを立ち下げるとともに、選択ワード線ＷＬを０Ｖに放電する。これによって、ワード線ＷＬ及びビット線ＢＬの状態は、図２（ｂ）の表２に示す読み出し動作時の電位関係と同じになり、選択ビット線ＢＬから選択ワード線ＷＬに向けて、セルの抵抗状態に応じた電流が流れる。ここで、選択メモリセルＭＣが高抵抗状態（Ｒｏｆｆ）の場合、選択ビット線ＢＬの電位はＶｒｅａｄに保たれる。一方、選択メモリセルＭＣが低抵抗状態（Ｒｏｎ）の場合、選択メモリセルＭＣにセル電流Ｉｃｅｌｌが流れるとともに、選択ビット線ＢＬの電位が若干下がる。
時刻ｒ２〜ｒ３までの時間が実質的なデータ読み出し時間となる。センスノードＮＳＥＮは参照電流ＩＲＥＦ＿Ｒとセルに流れるセル電流Ｉｃｅｌｌとの差により徐々に放電され、電位が低下する。データの読み出しは、時刻ｒ２においてセンスノードＮＳＥＮの容量（キャパシタ３５および寄生容量）に充電されていた電荷が、時刻ｒ３までに所定の電位（参照電位ＶＲＥＦ＿Ｒ）になるまで放電されるか否かを判定することにより行われる。例えば、センスノードＮＳＥＮの寄生容量が１００ｆＦ、参照電流ＩＲＥＦ＿Ｒが０．２μＡ、タイミングｒ２〜ｒ３の時間が５００ｎｓ、センスノードＮＳＥＮのプリチャージ電位Ｖｒｅａｄが２．５Ｖ、参照電位ＶＲＥＦ＿Ｒが１．５Ｖである場合、判定電流Ｉｔｈを０．４μＡとする判定動作となる。
図９に示すように、センスノードＮＳＥＮの電位は差動増幅器２２によって増幅された後、データ転送回路２３を介してＰＭＯＳトランジスタ２４のノードＧＰに入力される。リード動作時においては、データ転送回路２３は、インバータ２３ａ、２３ｂを活性化してノードＧＰを駆動するものとする。したがって、例えば、センスノードＮＳＥＮの電位がＶＲＥＦ＿Ｒより高い場合、換言すると、メモリセルＭＣが高抵抗状態にありセル電流Ｉｃｅｌｌが０．４μＡより小さい場合には、ノードＧＰは“Ｌ”レベルとなる。一方、センスノードＮＳＥＮの電位がＶＲＥＦ＿Ｒより低い場合、換言すると、メモリセルＭＣが低抵抗状態にありセル電流Ｉｃｅｌｌが０．４μＡより大きい場合には、ノードＧＰは“Ｈ”レベルとなる。
次に、時刻ｒ３において、信号ＳＴＲＢｎを“Ｌ”レベルとしてＰＭＯＳトランジスタ２５をオンさせ、センスアンプＳＡの出力をラッチ回路ＬＴに取り込む。ラッチ回路ＬＴのノードは、最初のデータリセットによって、ノードＤＣ＝“Ｌ”レベルに設定されている。したがって、ノードＧＰが“Ｈ”レベルの場合には、ラッチ回路ＬＴのデータが変更されず、ノードＤＣは“Ｌ”レベルであり、ノードＧＰが“Ｌ”レベルの場合には、ノードＤＣが“Ｈ”レベルに変更される（図１２Ｂの表３参照）。ラッチ回路ＬＴのノードＤＣの状態が変化するために必要十分な時間が経過した後、時刻ｒ４で信号ＳＴＲＢｎを“Ｈ”レベルとする。
次に、時刻ｒ５で信号ＲＶＦＹ＿Ｐを“Ｌ”レベルにして、ＮＭＯＳトランジスタ３６を介して選択ビット線ＢＬを放電する。そして、時刻ｒ６で非選択ワード線ＷＬを放電して、メモリセルＭＣからラッチ回路ＬＴにデータを読み出すリード動作が終了する。
チップ外部にデータを読み出す場合には、所定のタイミングで信号ＤＴＳを“Ｈ”レベルとして、データ入出力信号線ＤＱ、ＤＱｎとラッチ回路ＬＴが接続される。ノードＤＣが外部出力ピンと同相の信号である場合、低抵抗状態はデータ“０”レベル、高抵抗状態はデータ“１”レベルとして出力される。
（抵抗変化メモリ装置のセット動作）
図１２Ａ、図１２Ｂは抵抗変化メモリ装置のセット動作時のタイミングチャートであり、図１２Ｃに示す表４は、セット動作時の特定のタイミングでのいくつかのノードの状態を示している。
まず、セット動作を開始する前に、信号ＲＳＴ＿Ｕを“Ｈ”レベルにして、セット動作の対象となるメモリセルアレイに設けられた全てのラッチ回路ＬＴのノードＤＣを“Ｈ”レベルとする。その後、所定のタイミングでラッチ回路ＬＴの信号ＤＴＳが“Ｈ”レベルとされ、ラッチ回路ＬＴにチップ外部からデータが入力される。セットパルス印加を行うデータ制御回路には、ノードＤＣに“Ｌ”レベルのデータがセットされ、セットパルス印加を行わないデータ制御回路にはノードＤＣに“Ｈ”レベルのデータがセットされる。
メモリセルの抵抗状態によるデータの変化は、図１２Ｃの表４に示すように“１”→“０”、“０”→“０”、“１”→“１”、“０”→“１”の４通りが存在する。“０”データを書き込むラッチ回路ＬＴのノードＤＣは“Ｈ”レベルから“Ｌ”レベルに書き換えられ、“１”データを書き込むラッチ回路ＬＴのノードＤＣは“Ｈ”レベルのままとなる。以下、図１２Ａに示すタイミングチャートに従ってセット動作について説明する。
まず、時刻ｓ０において、信号ＳＥＴ＿Ｐを“Ｈ”レベルにしてセットパルス印加動作を開始する。非選択ワード線ＷＬ及び選択ワード線ＷＬに非選択ワード線電圧Ｖｓｅｔ−Ｖαを印加する。
次に、時刻ｓ１で信号ＳＥＴ＿Ｐを“Ｈ”レベルにして選択ビット線ＢＬにセット電圧Ｖｓｅｔを印加する。ここで、選択ビット線ＢＬの電圧を時刻ｓ０より後の時刻ｓ１で立ち上げるのは、非選択メモリセルＭＣに誤ってセット電圧Ｖｓｅｔが印加されないようにするためである。図１２Ａのタイミングチャートにおいて、ノードＤＳＡに印加される電圧と、図４の寄生抵抗Ｒ１を介して選択ビット線ＢＬのノードＯ３に印加される電圧との両方を重ねて示している。以降のタイミングチャートにおいても同様である。また、選択ビット線ＢＬ及び非選択ビット線ＢＬに電圧Ｖβを印加する動作としてもよい。
時刻ｓ１において、選択ビット線に電圧Ｖｓｅｔを供給する経路は、図９に示すＰＭＯＳトランジスタ３４ｂ、３３ｂ、クランプトランジスタ２１を結ぶ経路である。ここで、クランプトランジスタ２１のゲートには、電圧Ｖｓｅｔ＋Ｖｔｎが印加される。ここで、Ｖｔｎは、Ｖｓｅｔの基板バイアス効果を考慮に入れたＮＭＯＳトランジスタのしきい値相当の電圧である。これにより、クランプトランジスタ２１を介してノードＤＳＡに印加されるセットパルスの電圧は、電圧Ｖｓｅｔとなる。
また、セット動作時においては、前述のように、電流をクランプしておかなければセット動作が完了した後で誤リセットしてしまう。そのため、メモリセルＭＣが誤リセットしないようにＰＭＯＳトランジスタ３４ｂに流れる電流をクランプ電流Ｉｃｌａｍｐに抑えて、パルス印加を行う。そのために、ＮＭＯＳトランジスタ３２ｂをオフ状態として、ＮＭＯＳトランジスタ３２ａのゲート信号Ｇ＿ＩＲＥＦ＿Ｒの電圧を電流Ｉｃｌｍａｐが流れる程度の電圧に設定する。ＰＭＯＳトランジスタ３４ａと３４ｂはカレントミラー回路接続であるため、ＰＭＯＳトランジスタ３４ｂに流れる電流は、ＰＭＯＳトランジスタ３４ａに流れる電流Ｉｃｌａｍｐとなる。この電流Ｉｃｌｍａｐがクランプトランジスタ２１を介してノードＤＳＡに流れる。ここで、セット電圧Ｖｓｅｔは通常の動作ではもっとも高い電圧となるため、図２に示すような電圧印加方法が効果的であるが、順方向電流Ｉｆｗｄは誤リセット防止のためのクランプ電流Ｉｃｌａｍｐよりも十分低く設定されていなければならない。
また、ＰＭＯＳトランジスタ３３ｂは、セットパルスを出力するか否かのスイッチとして機能する。トランジスタ３３ｂに印加されるゲート信号Ｇ＿ＰＣＭ１は、ラッチ回路ＬＴのデータで制御されている。図１２Ｃの表４に示すように、書き込みデータが“０”の場合、ラッチ回路ＬＴのノードＤＣが“Ｌ”レベルとなる。この場合には、信号Ｇ＿ＰＣＭ１＝“Ｌ”レベルとなって、ＰＭＯＳトランジスタ３３ｂはオンし、ＰＭＯＳトランジスタ３４ｂのソースに印加された電源電圧Ｖ＿ＳＥＬをセンスノードＮＳＥＮに印加する。一方、書き込みデータが“１”の場合、ラッチ回路ＬＴのノードＤＣが“Ｈ”レベルとなる。この場合には、信号Ｇ＿ＰＣＭ１は“Ｈ”レベルとなってＰＭＯＳトランジスタ３３ａ、３３ｂがオフするとともに、信号Ｇ＿ＧＮＤが“Ｈ”レベルとなりノードＤＳＡが接地される。つまり、ノードＤＣ＝“Ｈ”レベルに設定されたデータ制御回路はビット線ＢＬにセットパルスを印加しない。
図１２Ａの時刻ｓ１〜ｓ２の期間がセット動作時間Ｔｓｅｔとなる。セット動作時間Ｔｓｅｔ内で、メモリセルＭＣの状態が高抵抗状態から低抵抗状態に変化すると、その遷移が早いものはＦａｓｔ、遅いものはＳｌｏｗで示すように選択ビット線ＢＬの電圧が変化する。すなわち、メモリセルＭＣが高抵抗状態から低抵抗状態に変化すると、メモリセルＭＣには電流が流れるようになる。このとき、クランプ電流Ｉｃｌａｍｐが固定されているため、メモリセルＭＣとダイオードＤｉによる電圧降下の合計が低下する。したがって、抵抗状態の変化が完了すると選択ビット線の電位は、図１２ＡのようにＶｓｅｔからＶｓｅｔ’に変化する。時刻ｓ２までの間に状態が遷移しないメモリセルＭＣに接続されたビット線ＢＬの電位については、図１２Ａにおいて破線で示している。
セット動作時間Ｔｓｅｔが経過した後、時刻ｓ２で信号ＳＥＴ＿Ｐを“Ｌ”レベルにして、ＮＭＯＳトランジスタ３７を介してビット線ＢＬを放電する。そして、時刻ｓ３で非選択ワード線ＷＬを放電して、セットパルス印加動作を終了する。
ここで、図１２Ａに示すセットパルス印加動作においては、クランプ電流Ｉｃｌａｍｐを流したまま選択ビット線ＢＬの充電を行うので、図１２Ａに示すように非常に立ち上がり時間が遅くなる可能性がある。
そこで、図１２Ｂに示すタイミングチャートは、時刻ｓ１’〜ｓ２’の期間に、選択ビット線ＢＬをセット電圧Ｖｓｅｔに充電しておき、時刻ｓ２’における選択ワード線ＷＬの放電から時刻ｓ３’までの期間をセット動作時間Ｔｓｅｔとする例を示している。この場合には、時刻ｓ２’までは選択メモリセルＭＣにセット電圧Ｖｓｅｔが印加されないので、電流クランプをせずに、選択ビット線ＢＬの電位を立ち上げることができる。これは、時刻ｓ１’〜ｓ２’において信号ＰＲＥＣＨＧを“Ｈ”レベルとするとともに、ＰＭＯＳトランジスタ３４ｂが流す電流を誤リセット防止のため電流Ｉｃｌａｍｐより大きくすることによって実行することができる。
（抵抗変化メモリ装置のリセット動作）
図１３、図１４Ａは抵抗変化メモリ装置のリセット動作時のタイミングチャートであり、図１４Ｂに示す表５は、リセット動作時の特定のタイミングでのいくつかのノードの状態を示している。ここで、図１３は比較例のリセットパルス印加動作のタイミングチャートである。まず、図１３を用いて比較例のリセットパルス印加動作を説明する。
まず、時刻ｒｓ０’で非選択ワード線ＷＬに電圧Ｖｒｅｓｅｔ−Ｖαを印加し、同時に非選択ビット線ＢＬに０Ｖ又はＶβを印加する。
次に、時刻ｒｓ１’で、信号ＳＥＴ＿Ｐを“Ｈ”レベルにして、選択ビット線ＢＬにリセット電圧Ｖｒｅｓｅｔを印加する。
ここで、図１３の時刻ｒｓ１’〜ｒｓ２’の期間がリセット動作時間Ｔｒｅｓｅｔとなる。リセット動作時間Ｔｒｅｓｅｔ内で、メモリセルＭＣの状態が低抵抗状態から高抵抗状態に変化すると、その遷移が早いものはＦａｓｔ、遅いものはＳｌｏｗで示すように選択ビット線ＢＬの電圧が変化する。時刻ｒｓ２’までの間に状態が遷移しないメモリセルＭＣに接続されたビット線ＢＬの電位については、図１３において破線で示している。メモリセルＭＣが低抵抗状態から高抵抗状態に変化すると、図７のリセット動作時の動作点に示すようにメモリセルＭＣに与えられる電圧が大きくなる。したがって、抵抗状態の変化が完了すると選択ビット線ＢＬのノードＯ３の電位は、図１３に示すように上昇する。
リセット動作時において、メモリセルＭＣが低抵抗状態の場合には、ダイオードＤｉや配線部の寄生抵抗による電圧降下が大きいが、高抵抗状態になると、ほとんどの電圧はメモリセルＭＣに集中する。リセット動作時間Ｔｒｅｓｅｔを全てのメモリセルに対して同一となるような、あらかじめ決められた所定時間であるようにすると、図１３に示す波形のように早く抵抗状態が変更してしまったものほど、リセット完了後に上昇する印加電圧が長時間印加されるため、誤セットの危険が高くなる。
図１４Ａは本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬによるリセットパルス印加動作のタイミングチャートである。この図１４Ａを用いて本実施の形態のリセットパルス印加動作を説明する。
まず、リセット動作を開始する前に、信号ＲＳＴ＿Ｕを“Ｈ”レベルにして、リセット動作の対象となるメモリマットＭＡＴに設けられた全てのラッチ回路ＬＴのノードＤＣを“Ｈ”レベルとする。その後、所定のタイミングでラッチ回路ＬＴの信号ＤＴＳが“Ｈ”レベルとされ、ラッチ回路ＬＴにチップ外部からデータが入力される。リセットパルス印加を行うデータ制御回路には、ノードＤＣに“Ｌ”レベルのデータがセットされ、リセットパルス印加を行わないデータ制御回路にはノードＤＣに“Ｈ”レベルのデータがセットされる。
メモリセルＭＣの抵抗状態によるデータの変化は、図１４Ｂの表５に示すように“１”→“０”、“０”→“０”、“１”→“１”、“０”→“１”の４通りが存在する。リセット動作時においては、“１”データを書き込むラッチ回路ＬＴのノードＤＣが“Ｈ”レベルから“Ｌ”レベルに書き換えられ、“０”データを書き込むラッチ回路ＬＴのノードＤＣは“Ｈ”レベルのままとなる（図１４Ｂの表５参照）。
上述のセット動作では、この状態でセットパルス印加動作を開始したが、リセット動作においては、リセットパルス印加動作を行う前に、プレリード動作を行う。
まず、メモリセルＭＣの状態変化が“１”→“０”、“０”→“０”の２状態に相当する場合、メモリセルＭＣにリセットパルスを印加する必要がない。そのため、プレリード動作においてセンスノードＮＳＥＮはプリチャージされない。データ制御回路では、すでにノードＤＣが“Ｈ”レベルとなっているために、信号ＳＴＲＢｎを“Ｌ”レベルにしてセンスデータを取り込んでも、ラッチ回路ＬＴのデータに変化はない。
次に、メモリセルＭＣの状態変化が“１”→“１”の場合、リード動作においては、センスノードＮＳＥＮがプリチャージされる。データ転送回路２３は、インバータ２３ａ、２３ｂが活性化されており、すでに高抵抗状態であるメモリセルＭＣでは、まずセンスノードＮＳＥＮが“Ｈ”レベルとなり、差動増幅器の出力は“Ｌ”レベルとなるため、ノードＧＰは“Ｌ”レベルとなる。信号ＳＴＲＢｎを“Ｌ”レベルにしてセンスデータを取り込むと、ノードＤＣが“Ｌ”レベルから“Ｈ”レベルに変更される。
そして、メモリセルＭＣの状態変化が“０”→“１”の場合も、リード動作においてセンスノードＮＳＥＮがプリチャージされる。低抵抗状態であるメモリセルＭＣでは、まずセンスノードＮＳＥＮが“Ｌ”レベルとなり、差動増幅器の出力は“Ｈ”レベルとなるため、ノードＧＰは“Ｈ”レベルとなる。信号ＳＴＲＢｎを“Ｌ”レベルにしてセンスデータを取り込んでもＤＣは“Ｌ”レベルのままである。したがって、選択メモリセルＭＣの状態を“０”→“１”に変更する（選択メモリセルＭＣを低抵抗状態から高抵抗状態にする）データ制御回路のノードＤＣのみが“Ｌ”レベルとなる。この選択メモリセルＭＣに対してリセット電圧Ｖｒｅｓｅｔがビット線ＢＬに出力されることになる。
以下、リセット電圧Ｖｒｅｓｅｔを出力する動作に関して、図１４Ａにしたがって説明する。
まず、時刻ｒｓ０では選択ワード線ＷＬ、及び非選択ワード線ＷＬに電圧Ｖｒｅｓｅｔ−Ｖαを印加する。また信号ＧＲＳＴを“Ｈ”レベルにしてゲート端子ＧＢＫを“Ｌ”レベルにする。
次に、時刻ｒｓ１で選択ビット線ＢＬに対するリセット電圧Ｖｒｅｓｅｔの印加を開始する。電圧Ｖｒｅｓｅｔは図１０に示すリセットパルス制御回路ＲＳＴＣＴＬから出力される。また、このときまで“Ｈ”レベルであった信号ＧＲＳＴを“Ｌ”レベルにする。これによって、ＮＭＯＳトランジスタ４６ａのゲート端子ＧＢＫが接地状態ではなくなる。
次に、時刻ｒｓ２でゲート端子ＧＴＲＮに所定の“Ｈ”レベルの電圧を印加して、ゲート端子ＧＢＫにノードＣＭ１の電位を転送し、ＮＭＯＳトランジスタ４６ａを電気的にダイオード接続にする。また、時刻ｒｓ２までに選択ビット線ＢＬに対するリセット電圧Ｖｒｅｓｅｔの充電が終了し、非選択メモリセルＭＣに順方向電流Ｉｆｗｄが流れ始める。
時刻ｒｓ２〜ｒｓ３の期間で、信号ＤＥＴ１は“Ｌ”レベルであるため、ＮＭＯＳトランジスタ４６ａに流れる電流は、選択ビット線ＢＬに意図的に流される順方向電流Ｉｆｗｄと、リセットパルス制御回路ＲＳＴＣＴＬの電圧レベル安定のために流される電流Ｉｂｌｄの和となる。前述のように、電流保持回路ＩＭＥＭは信号ＧＲＳＴが“Ｌ”レベルの間、この電流Ｉｆｗｄ＋Ｉｂｌｄを流し続ける。ただし、図１（ｂ）に示すような電圧印加方法でリセット動作を行うならば、選択ビット線ＢＬに流れる順方向電流Ｉｆｗｄはない。
次に、時刻ｒｓ３で、信号ＧＴＲＮを“Ｌ”レベルにする。前述のように、トランジスタ４６ａは信号ＧＴＲＮを“Ｌ”レベルにしても、ノードＧＢＫの電位Ｖｇｂｋがキャパシタとしてのトランジスタ４６ｄにより保持される。そのため、ＮＭＯＳトランジスタ４６ａは、時刻ｒｓ２〜ｒｓ３の間に流れた電流Ｉｆｗｄ＋Ｉｂｌｄを流し続けることができる。
次に、時刻ｒｓ４で選択ワード線ＷＬを０Ｖに放電して、選択メモリセルＭＣに対するリセットパルスの印加を開始する。これにより、選択ビット線ＢＬには上述の電流Ｉｆｗｄ＋Ｉｂｌｄに加えて、リセット電流Ｉｒｅｓｅｔが流れ始める。また、時刻ｒｓ４において信号ＤＥＴ１を“Ｈ”レベルとして、ノードＣＭ２での電流比較を開始する。そして、時刻ｒｓ５において信号ＤＥＴ２を“Ｈ”レベルとすることにより、信号出力回路ＳＯＵＴからノードＣＭ２の判定に応じた出力信号ＦＬＧＲＳＴが出力されるようにする。
図１４Ａには、時刻ｒｓ４〜ｒｓ６までのリセット電流を流せる時間内で、メモリセルＭＣの抵抗状態の遷移が完了するタイミングの早いセルの選択ビット線電圧波形に（ｆａｓｔ）を付し、遷移が完了しないメモリセルＭＣの選択ビット線電圧波形に（ｓｌｏｗ）を付して示している。選択メモリセルＭＣに流れるリセット電流波形は、抵抗状態の変化の早いメモリセルＭＣについてのみ、Ｉｒｅｓｅｔ（ｆａｓｔ）で示している。また、順方向電流波形は、抵抗状態の変化の早いセルが接続されたビット線ＢＬに流れる順方向電流のみ、Ｉｆｗｄ（ｆａｓｔ）で示している。
図１０に示したように、選択メモリセルＭＣに流れるリセット電流Ｉｒｅｓｅｔは、ノードＣＭ２側にミラーされ、ノードＣＭ２で参照電流Ｉｒｅｆｒｓｔと比較される。図１４ＡのタイミングＴｒｓｔｆａｓｔで選択メモリセルＭＣの状態が変化してＩｒｅｓｅｔ（ｆａｓｔ）が減少していくと、やがて参照電流Ｉｒｅｆｒｓｔより小さくなり、ノードＣＭ２の動作点が変化することにより信号ＦＬＧＲＳＴが“Ｈ”レベルになる。信号ＦＬＧＲＳＴが“Ｈ”レベルになると、信号ＣＴＬ＿Ｐ２が“Ｈ”レベルになるとともに、信号Ｇ＿ＰＣＭ２もレベルシフトされた“Ｈ”レベルとなってリセット電圧設定回路ＶＲＳＴＣのＰＭＯＳトランジスタ４３ａ、４３ｂはオフ状態となる。また、信号Ｇ＿ＧＮＤも“Ｈ”レベルとなるので、ＮＭＯＳトランジスタ３６がオンして、ノードＤＳＡ及び選択ビット線ＢＬが接地されてリセットパルス印加動作が終了する。
また、メモリセルＭＣのリセット状態への遷移が完了しなかった場合でも、所定の時刻ｒｓ６において信号ＲＥＳＥＴ＿Ｐを“Ｌ”レベルにして、ＮＭＯＳトランジスタ３７を介してビット線ＢＬを放電し、リセットパルス印加動作を終了する。
最後に、時刻ｒｓ７で非選択ワード線ＷＬや非選択ビット線ＢＬを放電し、さらに信号ＧＲＳＴを“Ｈ”レベルにしてゲート端子ＧＢＫを放電してリセット動作を終了する。
（第１の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬによれば、リセット動作時において、選択メモリセルＭＣの抵抗状態が変化した後、リセット電圧印加を自動的に停止することができる。このリセット電圧の印加の停止は、ビット線ＢＬごとに制御することが可能である。
複数のメモリセルＭＣを同時にリセット動作する場合、メモリセルＭＣの性能にばらつきがあると抵抗状態が変化するタイミングがずれることがある。複数のメモリセルＭＣに対して同じ時間だけリセットパルスを印加する動作とすると、早くリセット動作が完了したメモリセルＭＣが誤ってセット動作される可能性がある。本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬは、ビット線ＢＬ毎にリセット電圧の印加を自動的に停止するため、誤セットが生じる可能性が低くなる。
また、図２に示すようなメモリマットＭＡＴに対する電圧印加方法により、ビット線ＢＬにリセット電流Ｉｒｅｓｅｔ以外の電流（例えば順方向電流Ｉｆｗｄ等）が流れている場合にも、これらの電流を記憶する電流保持回路ＩＭＥＭを備えている。そのため、リセット動作実行時にビット線ＢＬに流れる電流のうち、選択メモリセルＭＣのリセット動作に用いられている電流Ｉｒｅｓｅｔのみを検知して、正確にリセットパルスの制御をすることができる。本実施の形態に係る抵抗変化メモリ装置は、メモリセルＭＣのリセット動作後の誤セットの発生を効果的に抑制することができる。
本実施の形態に係る抵抗変化メモリ装置において、電流保持回路ＩＭＥＭが記憶する電流は、順方向電流Ｉｆｗｄとリセット電圧設定回路ＶＲＳＴＣに流れる電流Ｉｂｌｄとを加えたものである。しかし、電流保持回路ＩＭＥＭが保持する電流は、リセット電圧設定回路ＶＲＳＴＣにおいて電流Ｉｂｌｄを流さない場合には、順方向電流Ｉｆｗｄのみであってもよい。また、図１（ｂ）に示す電圧印加方法により順方向電流Ｉｆｗｄが流れない場合には、電流保持回路ＩＭＥＭが保持する電流は、リセット電圧設定回路ＶＲＳＴＣに流れる電流Ｉｂｌｄのみであってもよい。
［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第２の実施の形態について説明する。本実施の形態の抵抗変化メモリ装置において、メモリマットＭＡＴ、データ制御回路２０等の構成は、上述の第１の実施の形態の抵抗変化メモリ装置と同様である。本実施の形態に係る抵抗変化メモリ装置は、リセットパルス制御回路ＲＳＴＣＴＬの構成が、第１の実施の形態に係る抵抗変化メモリ装置と異なる。以下、本実施の形態に係るデータ制御回路２０のリセットパルス制御回路ＲＳＴＣＴＬについて、図１５を参照して説明する。
リセットパルス制御回路ＲＳＴＣＴＬはリセット電圧設定回路ＶＲＳＴＣ、電流保持回路ＩＭＥＭ及び信号出力回路ＳＯＵＴから構成されている。
（リセット電圧設定回路ＶＲＳＴＣの構成）
本実施の形態に係るリセット電圧設定回路ＶＲＳＴＣは、ノードＤＳＡに接続されたビット線ＢＬの電圧をリセット電圧Ｖｒｅｓｅｔ’に設定する回路である。リセット電圧設定回路ＶＲＳＴＣは、カレントミラー接続されたＰＭＯＳトランジスタ４４ａ、４４ｂと、このカレントミラー回路の出力スイッチであるＰＭＯＳトランジスタ４３ａ、４３ｂから構成されている。トランジスタ４３ａ、４３ｂのスイッチング動作は第１の実施の形態と同様である。
本実施の形態のリセット電圧設定回路ＶＲＳＴＣは、ノードＤＳＡに出力されるリセット電圧Ｖｒｅｓｅｔ’が、ＰＭＯＳトランジスタ４３ａに印加される電源電圧ＶＳＥＬＨからトランジスタ４４ａのしきい値電圧（Ｖｔｐ）だけ引いた電圧である点において第１の実施の形態と異なる。
本実施の形態において、リセット電圧Ｖｒｅｓｅｔ’の印加時に、カレントミラー回路のＰＭＯＳトランジスタ４３ａに流れる電流は、選択メモリセルＭＣをリセット動作させるリセット電流Ｉｒｅｓｅｔと、非選択メモリセルＭＣに流れる順方向電流Ｉｆｗｄとを足したものとなる。ＰＭＯＳトランジスタ４４ａ、４４ｂからなるカレントミラー回路により、ビット線ＢＬにリセット電圧Ｖｒｅｓｅｔ’を印加する際の電流がノードＣＭ１側にミラーされる。すなわち、ＰＭＯＳトランジスタ４４ｂのドレイン端子に接続されたノードＣＭ１には、ノードＤＳＡがリセット電圧Ｖｒｅｓｅｔ’に設定される時に流れる電流Ｉｒｅｓｅｔ＋Ｉｆｗｄが流れる。
（電流保持回路ＩＭＥＭの構成）
電流保持回路ＩＭＥＭは、ノードＣＭ１に接続されている。電流保持回路ＩＭＥＭを構成するＮＭＯＳトランジスタ４６ａ〜４６ｄの構成、及び電流保持回路ＩＭＥＭの機能は第１の実施の形態と同様である。すなわちトランジスタ４６ａ〜４６ｄは、所定のタイミングにおいてノードＣＭ１に流れていた電流を一時的に記憶し、その後も流し続ける回路となっている。この電流保持回路ＩＭＥＭを用いることにより、選択メモリセルＭＣにリセット電圧ＶＲＥＳＥＴを印加する前にノードＣＭ１に流れていた電流を、その後のリセット動作時においても流し続けることができる。ここで、第１の実施の形態における電流Ｉｂｌｄがないため、トランジスタ４６ａの電流パスを流れる電流はＩｆｗｄのみとなる。
（信号出力回路ＳＯＵＴの構成）
信号出力回路ＳＯＵＴは、非反転入力端子にノードＤＳＡが接続され、反転入力端子にノードＣＭ１が接続された差動増幅器４１を備える。ここでノードＣＭ１には、ＮＭＯＳトランジスタ５０ａ、５０ｂが直列に接続されている。第１の実施の形態と同様にトランジスタ５０ｂはリセット電流Ｉｒｅｓｅｔの変化を判定する参照電流Ｉｒｅｆｒｓｔを設定するトランジスタである。
差動増幅器４１は、選択ビット線ＢＬに流れる電流Ｉｒｅｓｅｔ＋Ｉｆｗｄと、ビット線ＢＬに流れる順方向電流Ｉｆｗｄ及び参照電流Ｉｒｅｆｒｓｔの和とを比較する。差動増幅器４１の出力ノードＯＵＴａｍｐがＮＡＮＤゲート５１ａに接続される。ＮＡＮＤゲート５１ａの出力端子はインバータ５１ｂ、５１ｃを介してＮＡＮＤゲート５１ｆ、５１ｄにより構成されるＳＲフリップフロップ回路に入力される。ＮＡＮＤゲート５１ａ及びＳＲフリップフロップ回路には、イネーブル信号として信号ＤＥＴ２が入力されている。このＳＲフリップフロップ回路からインバータ５１ｅを介して信号ＬＴＦＬＧが出力される。
信号ＤＥＴ１によりトランジスタ５０ａがオン状態となると、トランジスタ５０ａ、５０ｂには、参照電流Ｉｒｅｆｒｓｔが流れる。上述のように、差動増幅器４１は、選択ビット線ＢＬに流れる電流Ｉｒｅｓｅｔ＋Ｉｆｗｄと、ビット線ＢＬに流れる順方向電流Ｉｆｗｄ及び参照電流Ｉｒｅｆｒｓｔの和とを比較する。この結果がＮＡＮＤゲート５１ａ及びＳＲフリップフロップ回路を介して出力される。
リセット動作が完了するとメモリセルＭＣを流れる電流Ｉｒｅｓｅｔが減少して、出力信号ＬＴＦＬＧが“Ｈ”レベルとなる。信号ＬＴＦＬＧは、インバータ５３ｂを介して、ノードＤＳＡの電圧を制御するＮＡＮＤゲート５３ａに入力される。ＮＡＮＤゲート５３ａの出力信号ＣＴＬ＿Ｐ２は“Ｌ”レベルのときに、レベルシフタ５４を介して信号Ｇ＿ＰＣＭ２を“Ｌ”レベルとして、ノードＤＳＡへのリセット電圧印加を可能としている。逆に信号ＣＴＬ＿Ｐ２が“Ｈ”レベルの時には、信号Ｇ＿ＰＣＭ２を“Ｈ”レベルとしてＰＭＯＳトランジスタ４３ａ及び４３ｂをカットオフするとともに、ＮＡＮＤゲート３１ａ、インバータ３１ｂを介して信号Ｇ＿ＧＮＤを“Ｈ”レベルとして、トランジスタ３６によりノードＤＳＡを放電する。ここで、電流比較結果の出力信号はＳＲフリップフロップ回路で出力するため、ビット線ＢＬをＮＭＯＳトランジスタ３６で急峻に放電した場合でも、再び信号ＬＴＦＬＧが反転することがない。
（リセットパルス制御回路ＲＳＴＣＴＬの動作）
本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬも、リセット動作時において、メモリセルＭＣのリセットが完了したことを選択ビット線ＢＬに流れる電流の変化で検出して、リセット電圧印加を自動的に停止する機能を有する。
メモリセルＭＣのリセット動作においては、まず全てのワード線ＷＬに電圧Ｖｒｅｓｅｔ−Ｖαを印加する。その後、選択ビット線ＢＬにリセット電圧Ｖｒｅｓｅｔを印加する。この状態において、非選択状態のメモリセルＭＣに順方向電流Ｉｆｗｄが流れる。
ここで、電流保持回路ＩＭＥＭのＮＭＯＳトランジスタ４６ａの電流パスは、トランジスタ４７ａの電流パスが活性化する前の電流を流し続ける電流パスである。非選択状態のメモリセルＭＣに順方向電流Ｉｆｗｄが流れている間、信号ＤＥＴ１、ＤＥＴ２は“Ｌ”レベルとして、信号出力回路ＳＯＵＴをオフ状態にする。このときにＮＭＯＳトランジスタ４６ａの電流パスには、ビット線ＢＬを介して選択メモリセルＭＣ以外に流れる順方向電流Ｉｆｗｄが流れる。この後、選択ワード線ＷＬの電位を０Ｖまで下げて、選択メモリセルＭＣに対してリセット動作を実行する。
本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬによれば、リセット動作時にリセット電圧設定回路ＶＲＳＴＣから、ノードＣＭ１にミラーされた電流Ｉｒｅｓｅｔ＋Ｉｆｗｄと、順方向電流Ｉｆｗｄ及び参照電流Ｉｒｅｆｒｓｔの和とを比較する。この比較結果に基づいて信号出力回路ＳＯＵＴはメモリセルＭＣの抵抗状態を検出し、リセットパルス制御回路ＲＳＴＣＴＬの動作を制御することができる。すなわちリセット電流Ｉｒｅｓｅｔが流れている場合は、信号ＣＴＬ＿Ｐ２及び信号Ｇ＿ＰＣＭ２が“Ｌ”レベルとなり、選択メモリセルＭＣに継続してリセット電圧Ｖｒｅｓｅｔを印加する。一方、リセット電流Ｉｒｅｓｅｔが流れなくなった場合、選択メモリセルＭＣに対するリセット動作が完了したとして、信号ＣＴＬ＿Ｐ２及び信号Ｇ＿ＰＣＭ２が“Ｈ”レベルとなり、リセット電圧Ｖｒｅｓｅｔの印加が停止する。
（第２の実施の形態に係る半導体記憶装置のリセット動作）
次に、本実施の形態に係る抵抗変化メモリ装置のリセット動作について、図１６を参照して説明する。
図１６は本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬによるリセットパルス印加動作のタイミングチャートである。リセットパルス印加動作前のラッチ回路ＬＴへのデータ入力動作、プレリード動作は第１の実施の形態と同様である。
本実施の形態において、時刻ｒｓ１以降に選択ビット線ＢＬに与えられる電圧Ｖｒｅｓｅｔ’の値が図１４Ａに示す第１の実施の形態と異なる。リセット電圧Ｖｒｅｓｅｔ’は、ＰＭＯＳトランジスタ４３ａに印加される電源電圧ＶＳＥＬＨからトランジスタ４４ａのしきい値電圧（Ｖｔｐ）だけ引いた電圧である。また、電圧Ｖｒｅｓｅｔ’は、ビット線ＢＬに流れる電流によって電圧値が変化する。そのため、時刻ｒｓ４で、選択ビット線ＢＬを放電して選択メモリセルＭＣに電流を流し始めると、ノードＤＳＡを介してビット線ＢＬに印加される電圧値が低減する。この点においても第１の実施の形態と異なる。
図１６に示すタイミングチャートにおいて、上述の選択ビット線ＢＬ電圧の変化以外は、ビット線ＢＬ及びワード線ＷＬに印加される電圧のタイミング、信号の印加タイミング、電流波形とも第１の実施の形態と同様である。
（第２の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬによれば、リセット動作の実行時に選択メモリセルＭＣの抵抗状態が変化した後、リセット電圧印加を自動的に停止することができる。このリセット電圧の印加の停止は、ビット線ＢＬごとに制御することが可能であるため、誤セットが生じる可能性を低くすることができる。
また、メモリセルアレイに対する電圧印加状態により、ビット線ＢＬにリセット電流Ｉｒｅｓｅｔ以外の電流（例えば順方向電流Ｉｆｗｄ等）が流れている場合にも、これらの電流を記憶する電流保持回路ＩＭＥＭを備えている。そのため、リセット動作実行時にビット線ＢＬに流れる電流のうち、選択メモリセルＭＣのリセット動作に用いられている電流Ｉｒｅｓｅｔと参照電流Ｉｒｅｆｒｓｔとを正確に比較してリセットパルスの制御をすることができる。また、本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬは、第１の実施の形態のリセットパルス制御回路ＲＳＴＣＴＬよりも消費する電流が小さい。本実施の形態に係る抵抗変化メモリ装置は、メモリセルＭＣのリセット動作後の誤セットの発生を効果的に抑制することができる。
本実施の形態において、ビット線ＢＬに出力される電圧がＰＭＯＳトランジスタ４４ａのしきい値の影響を受けるため、この影響を補償することが必要な場合には、しきい値電圧Ｖｔｐの変動分を考慮させた電源電圧ＶＳＥＬＨを用いることができる。また、製造プロセスによるトランジスタ４４ａのしきい値電圧Ｖｔｐのずれは、トリミングにより最適化することができる。
［第３の実施の形態］
（第３の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第３の実施の形態について説明する。本実施の形態の抵抗変化メモリ装置において、メモリマットＭＡＴ、データ制御回路２０等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。本実施の形態においては、複数のメモリセルＭＣに対するオートセット動作、オートリセット動作を説明する。
（ラッチデータチェック回路の構成）
図１７は、本実施の形態に係る抵抗変化メモリ装置のラッチデータチェック回路１３０である。ここで、図１７に示すノードＤＳＡ、センスアンプＳＡ及びラッチ回路ＬＴの構成は、図９に示すデータ制御回路２０の対応箇所と同様である。
ラッチデータチェック回路１３０は、ラッチ回路ＬＴのノードＤＣｎがゲートに接続されるＮＭＯＳトランジスタ５５ｂと、トランジスタ５５ｂのドレインとノードＣＯＭとの間に接続されるＮＭＯＳトランジスタ５５ａとからなる放電回路を有する。トランジスタ５５ｂのソース端子は接地され、ノードＤＣｎの状態及び信号ＬＴＣＨＫにより放電回路は、ノードＣＯＭを接地する。
本実施の形態において、複数のメモリセルＭＣに対する動作が同時に実行される。メモリマットＭＡＴ上の複数のメモリセルＭＣに電圧を印加するビット線ＢＬは、それぞれノードＤＳＡを介してデータ制御回路２０のセンスアンプＳＡ、ラッチ回路ＬＴに接続される。この複数のラッチ回路ＬＴの状態を判定することで、複数のビット線ＢＬに接続されている選択メモリセルＭＣの状態を把握することができる。
トランジスタ５５ａ、５５ｂからなる放電回路は、一括して状態を判定する複数のラッチ回路ＬＴに対してそれぞれ設けられている。ノードＣＯＭは、これら放電回路のトランジスタ５５ａのドレインに共通に接続されている。図１７では、ノードＤＳＡ０〜ＤＳＡ７に接続されたラッチ回路ＬＴのそれぞれに付随する放電回路にノードＣＯＭが接続されている。
また、ラッチデータチェック回路１３０は、ノードＣＯＭに接続され、ノードＣＯＭの電位を判定する検知回路５５を有する。検知回路５５は、信号ＬＴＣＨＫに基づいてノードＣＯＭをプリチャージするＰＭＯＳトランジスタ５５ｃと、ノードＣＯＭの電位保持を補助するキャパシタ５５ｄと、ノードＣＯＭの電位を判定する論理ゲート５５ｅ、５５ｆ、５５ｇから構成されている。ＮＡＮＤゲート５５ｆにはイネーブル信号としての信号ＢＬＫＳＥＬが入力されており、検知回路５５はノードＣＯＭの電位に基づく信号ＦＬＧＦＡＩＬを出力する。
（ラッチデータチェック回路の動作）
次に、本実施の形態におけるラッチデータチェック回路１３０の動作を説明する。
まず、信号ＬＴＣＨＫを“Ｌ”レベルにしてＰＭＯＳトランジスタ５５ｃをオンさせる。これにより、ノードＣＯＭを電源電圧Ｖｄｄに充電する。次に、信号ＬＴＣＨＫを“Ｈ”レベルにすると、ＰＭＯＳトランジスタ５５ｃはオフとなりノードＣＯＭの充電が停止するとともに、各放電回路のＮＭＯＳトランジスタ５５ａはオンとなる。ノードＣＯＭに共通に接続された放電回路に接続されたラッチ回路ＬＴのうち、一つでもノードＤＣｎが“Ｈ”レベルのものが存在する場合、ノードＣＯＭは放電される。この状態において、信号ＢＬＫＳＥＬが“Ｈ”レベルとなると、信号ＦＬＧＦＡＩＬが“Ｈ”レベルとなる。
一方、全てのノードＤＣｎが“Ｌ”レベルの場合、ノードＣＯＭは放電されず、充電された電位を保持する。この場合、信号ＢＬＫＳＥＬが“Ｈ”レベルとなると、信号ＦＬＧＦＡＩＬが“Ｌ”レベルとなる。
したがって、この検知回路５５は、検知対象の全てのラッチ回路ＬＴの保持データが、ノードＤＣｎが“Ｌ”レベルのデータとなっているかどうかを一括に検知することができる。
（第３の実施の形態に係る半導体記憶装置の動作）
次に、本実施の形態に係る抵抗変化メモリ装置のオートセット動作及びオートリセット動作について、図１８〜図２０を参照して説明する。ここで、オートセット動作及びオートリセット動作とは、一括して処理する複数のメモリセルＭＣのセット（リセット）動作が完了するまで、セット（リセット）パルス印加動作とセット（リセット）ベリファイ動作を自動的に繰り返す動作のことをいうものとする。個別のメモリセルＭＣに対するセット動作、リセット動作については、第１の実施の形態と同様の電圧印加動作であるものとする。
（抵抗変化メモリ装置のオートセット動作）
図１８は抵抗変化メモリ装置のオートセット動作時のタイミングチャートである。図１８において、セット状態への遷移の完了が早いメモリセルＭＣに接続された選択ビット線ＢＬに（ｃａｓｅ１）を付し、セット状態への遷移の完了が遅いメモリセルＭＣに接続された選択ビット線ＢＬに（ｃａｓｅ２）を付して示している。図１８に示すオートセット動作波形は、セット状態への遷移の時間が異なる複数のメモリセルＭＣが同時にオートセット動作される場合であり、２ビットのメモリセルＭＣのセット動作が完了するのに３サイクルのセットパルス印加動作を要する例を示している。また、１サイクルのパルス印加動作において時刻ｓ０’〜ｓ４’までの期間が実質的なセットパルス印加時間であり、時刻ｒ０〜ｒ６までの期間がセットベリファイ動作時間である。また、時刻ｄ０〜ｄ１の期間がラッチデータチェック時間である。オートセット動作において、セットパルス印加後にセットベリファイ動作・ラッチデータチェック動作を実行して、複数のメモリセルＭＣの状態を検知する。抵抗変化メモリ装置は、複数のメモリセルＭＣのうちいずれかの抵抗状態がセット状態に変化していなかった場合、オートセット動作を継続する。
まず、時刻ｓ０’において、オートセット動作が開始される。時刻ｓ０’〜ｓ４’までのパルス印加時間におけるセット動作波形は、上述の第１の実施の形態のセット動作波形と同様であり、時刻ｓ０’〜ｓ４’は図１２Ｂに示す時刻ｓ０’〜ｓ４’と対応する。ここで、選択ビット線ＢＬ（ｃａｓｅ１）に接続されたメモリセルＭＣは１サイクル目のセットパルス印加動作により、高抵抗状態から低抵抗状態へと遷移したものとする。一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたメモリセルＭＣは１サイクル目のセットパルス印加動作によっても抵抗状態は遷移しなかったものとする。
時刻ｒ０においてセットベリファイ動作が開始される。セットベリファイ動作は、上述の第１の実施の形態におけるリード動作と同様の動作を実行することにより行われる。
時刻ｒ０〜ｒ６までのセットベリファイ動作時間における動作波形は、第１の実施の形態のリード動作波形と同様であり、時刻ｒ０〜ｒ６は図１１Ａに示す時刻ｒ０〜ｒ６と対応する。時刻ｒ６においてメモリセルＭＣから読み出されたデータがラッチ回路ＬＴに保持される。ここで、本実施の形態のセットベリファイ動作では、メモリセルＭＣの抵抗状態が低抵抗状態に十分に変化しているかを確認するため、通常の読み出し動作の判定電流（Ｉｔｈ）よりも所定値だけ大きいセットベリファイ電流（Ｉｖｆｙｓ）を流す（図１９参照）。すなわち、判定電流をセットベリファイ電流Ｉｖｆｙｓとしてセンス動作を行い、ラッチ回路ＬＴにデータを取り込む。
選択ビット線ＢＬ（ｃａｓｅ１）に接続された選択メモリセルＭＣは、１サイクル目のセットパルス印加動作後に抵抗状態が低抵抗状態Ｒｏｎに変化している。そのため、セル電流Ｉｃｅｌｌがセットベリファイ電流Ｉｖｆｙｓより大きくなり、センスノードＮＳＥＮをセンスした差動増幅器２２の出力は“Ｈ”レベルとなる。セットベリファイ動作においては、図９のデータ転送回路２３はインバータ２３ｃが活性化されるので、ノードＧＰは“Ｌ”レベルとなる。その後、信号ＳＴＲＢｎが“Ｌ”レベルになると、ラッチ回路ＬＴのノードＤＣの状態は“Ｌ”レベルから“Ｈ”レベルへと反転する。選択ビット線ＢＬ（ｃａｓｅ１）に接続されたラッチ回路ＬＴは、１サイクル目のセットベリファイ動作後に、ノードＤＣが“Ｈ”レベル、ノードＤＣｎが“Ｌ”レベルとなっている。この場合、次のサイクルからはデータ制御回路からセットパルスは出力されなくなる。
一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続された選択メモリセルＭＣは、１サイクル目のセットパルス印加動作後も抵抗状態が変化していない。この場合、セル電流Ｉｃｅｌｌはセットベリファイ電流Ｉｖｆｙｓより小さく、ノードＧＰは“Ｈ”レベルとなり、ラッチ回路ＬＴのデータを反転させることができない。選択ビット線ＢＬ（ｃａｓｅ２）に接続されたラッチ回路のノードＤＣには“Ｌ”レベル、ノードＤＣｎには“Ｈ”レベルが保持される。なお、セットベリファイ動作時の各ノードの状態が、図１２Ｃに示す表４に示されている。
次に、時刻ｄ０において、ラッチデータチェック回路１３０の信号ＬＴＣＨＫを“Ｈ”レベルとして、ラッチデータチェック回路１３０におけるデータチェックを開始する。上述のように、複数のメモリセルＭＣに接続されたラッチ回路ＬＴのノードＤＣｎの状態は、ラッチデータチェック回路１３０で一括に検知される。
選択ビット線ＢＬ（ｃａｓｅ１）に接続されたラッチ回路ＬＴは、ノードＤＣが“Ｈ”レベル、ノードＤＣｎが“Ｌ”レベルとなっている。一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたラッチ回路のノードＤＣには“Ｌ”レベル、ノードＤＣｎには“Ｈ”レベルが保持される。ラッチデータチェック回路は、一つでもノードＤＣｎが“Ｈ”レベルのものが存在する場合、信号ＦＬＧＦＡＩＬ＝“Ｈ”レベルを出力するため、時刻ｄ１においてラッチデータチェック回路１３０の出力信号ＦＬＧＦＡＩＬは“Ｈ”レベルとなる。
以下、ラッチデータチェック回路の出力信号ＦＬＧＦＡＩＬが“Ｌ”レベルとなるまで、オートセット動作のサイクルが繰り返される。３サイクル目のセットパルス印加動作により、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたメモリセルＭＣは、高抵抗状態から低抵抗状態へと遷移したものとする。
この場合、３サイクル目の時刻ｄ４〜ｄ５のデータチェックにおいて、ラッチデータチェック回路１３０の出力信号ＦＬＧＦＡＩＬが“Ｌ”レベルとなり、全てのメモリセルＭＣに対するセット動作が完了したことがチップ外部の回路に出力される。これによりオートセット動作が終了する。
ここで、各オートセット動作のサイクルにおけるセット電圧Ｖｓｅｔは、オートセット動作が繰り返されるにしたがい増加させることができる。例えば図１８に示すように、１サイクル目のセット電圧Ｖｓｅｔ（０）に対して、２サイクル目のセット電圧Ｖｓｅｔ（１）を増加させたように、サイクルを経る毎に所定量ｄＶｓｅｔずつ増加させることができる。
また、オートセット動作を複数サイクル繰り返した後、セット電圧の増加を止めてもよい。例えば図１８に示すように、３サイクル目のセット電圧をＶｓｅｔ（２）＝Ｖｓｅｔ（１）として、所定のサイクル数に達するとＶｓｅｔの増加をやめることができる。このようなセット電圧印加方法を採用する場合、可能な限り低い値のセット電圧Ｖｓｅｔから開始して、且つ増加電圧ｄＶｓｅｔを小さくすることで、セット動作で設定するメモリセルＭＣの状態分布を精細に制御できる。また、所定のサイクル数でセット電圧Ｖｓｅｔの段階的増加（ステップアップ）を停止するのは、主にトランジスタへの印加電圧を耐圧補償範囲にとどめるためである。
また、オートセット動作が繰り返されるサイクル数は、所定回数を指定して制限することが必要である。その上限のサイクル数に至っても、セット動作が完了しないメモリセルＭＣが存在する場合には、ラッチデータチェック回路１３０の信号ＦＬＧＦＡＩＬにしたがって、図８のステータス回路１８０からチップ外部にセット動作がＦａｉｌしたことを示すことができる。
（抵抗変化メモリ装置のオートリセット動作）
図２０は抵抗変化メモリ装置のオートリセット動作時のタイミングチャートである。図２０において、リセット状態への遷移の完了が早いメモリセルＭＣに接続された選択ビット線ＢＬに（ｃａｓｅ１）を付し、セット状態への遷移の完了が遅いメモリセルＭＣに接続された選択ビット線ＢＬに（ｃａｓｅ２）を付して示している。図２０に示すオートリセット動作波形は、リセット状態への遷移の時間が異なる複数のメモリセルＭＣが同時にオートリセット動作される場合であり、２ビットのメモリセルＭＣのリセット動作が完了するのに３サイクルのリセットパルス印加動作を要する例を示している。また、１サイクルのパルス印加動作において時刻ｒｓ０〜ｒｓ７までの期間が実質的なリセットパルス印加時間であり、時刻ｒ０〜ｒ６までの期間がリセットベリファイ動作時間である。また、時刻ｄ０〜ｄ１の期間がラッチデータチェック時間である。オートリセット動作において、リセットパルス印加後にリセットベリファイ動作・ラッチデータチェック動作を実行して、複数のメモリセルＭＣの状態を検知する。抵抗変化メモリ装置は、複数のメモリセルＭＣのうちいずれかの抵抗状態がリセット状態に変化していなかった場合、オートリセット動作を継続する。
オートリセット動作においては、上述のオートセット動作と異なり、最初のオートリセット動作のサイクルを実行する前に、前述のリセット動作と同様のプレリード動作を期間ｐｒｅｒｅａｄで行う。このプレリード動作の結果に基づいて、低抵抗状態のメモリセルＭＣのみにリセットパルス印加動作を行う。
まず、時刻ｒｓ０において、オートリセット動作が開始される。時刻ｒｓ０〜ｒｓ７までのパルス印加時間におけるリセット動作波形は、上述の第１の実施の形態のリセット動作波形と同様であり、時刻ｒｓ０〜ｒｓ７は図１４Ａに示す時刻ｒｓ０〜ｒｓ７と対応する。ここで、選択ビット線ＢＬ（ｃａｓｅ１）に接続されたメモリセルＭＣは１サイクル目のリセットパルス印加動作により、低抵抗状態から高抵抗状態へと遷移したものとする。一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたメモリセルＭＣは１サイクル目のセットパルス印加動作によっても抵抗状態は遷移しなかったものとする。
時刻ｒ０においてリセットベリファイ動作が開始される。リセットベリファイ動作は、上述の第１の実施の形態におけるリード動作と同様の動作を実行することにより行われる。
時刻ｒ０〜ｒ６までのリセットベリファイ動作時間における動作波形は、第１の実施の形態のリード動作波形と同様であり、時刻ｒ０〜ｒ６は図１１Ａに示す時刻ｒ０〜ｒ６と対応する。時刻ｒ６においてメモリセルＭＣから読み出されたデータがラッチ回路ＬＴに保持される。ここで、本実施の形態のリセットベリファイ動作では、メモリセルＭＣの抵抗状態が高抵抗状態に十分に変化しているかを確認するため、通常の読み出し動作の判定電流（Ｉｔｈ）よりも所定値だけ小さいリセットベリファイ電流（Ｉｖｆｙｒｓ）を流す（図１９参照）。すなわち、判定電流をリセットベリファイ電流Ｉｖｆｙｒｓとしてセンス動作を行い、ラッチ回路ＬＴにデータを取り込む。
選択ビット線ＢＬ（ｃａｓｅ１）に接続された選択メモリセルＭＣは、１サイクル目のリセットパルス印加動作後に抵抗状態が高抵抗状態Ｒｏｆｆに変化している。そのため、セル電流Ｉｃｅｌｌがリセットベリファイ電流Ｉｖｆｙｒｓより小さくなり、センスノードＮＳＥＮをセンスした差動増幅器２２の出力は“Ｌ”レベルとなる。リセットベリファイ動作においては、図９のデータ転送回路２３はインバータ２３ａ、２３ｂが活性化されるので、ノードＧＰは“Ｌ”レベルとなる。その後、信号ＳＴＲＢｎが“Ｌ”レベルになると、ラッチ回路ＬＴのノードＤＣの状態は“Ｌ”レベルから“Ｈ”レベルへと反転する。選択ビット線ＢＬ（ｃａｓｅ１）に接続されたラッチ回路ＬＴは、１サイクル目のリセットベリファイ動作後に、ノードＤＣが“Ｈ”レベル、ノードＤＣｎが“Ｌ”レベルとなっている。この場合、次のサイクルからはデータ制御回路からリセットパルスは出力されなくなる。
一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続された選択メモリセルＭＣは、１サイクル目のリセットパルス印加動作後も抵抗状態が変化していない。この場合、セル電流Ｉｃｅｌｌはリセットベリファイ電流Ｉｖｆｙｒｓより大きく、ノードＧＰは“Ｈ”レベルとなり、ラッチ回路ＬＴのデータを反転させることができない。選択ビット線ＢＬ（ｃａｓｅ２）に接続されたラッチ回路のノードＤＣには“Ｌ”レベル、ノードＤＣｎには“Ｈ”レベルが保持される。なお、リセットベリファイ動作時の各ノードの状態が、図１４Ｂに示す表５に示されている。
次に、時刻ｄ２において、ラッチデータチェック回路１３０の信号ＬＴＣＨＫを“Ｈ”レベルとして、ラッチデータチェック回路１３０におけるデータチェックを開始する。上述のように、複数のメモリセルＭＣに接続されたラッチ回路ＬＴのノードＤＣｎの状態は、ラッチデータチェック回路１３０で一括に検知される。
選択ビット線ＢＬ（ｃａｓｅ１）に接続されたラッチ回路ＬＴは、ノードＤＣが“Ｈ”レベル、ノードＤＣｎが“Ｌ”レベルとなっている。一方、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたラッチ回路のノードＤＣには“Ｌ”レベル、ノードＤＣｎには“Ｈ”レベルが保持されている。ラッチデータチェック回路は、一つでもノードＤＣｎが“Ｈ”レベルのものが存在する場合、信号ＦＬＧＦＡＩＬ＝“Ｈ”レベルを出力するため、時刻ｄ１においてラッチデータチェック回路１３０の出力信号ＦＬＧＦＡＩＬは“Ｈ”レベルとなる。
以下、ラッチデータチェック回路の出力信号ＦＬＧＦＡＩＬが“Ｌ”レベルとなるまで、オートリセット動作のサイクルが繰り返される。３サイクル目のリセットパルス印加動作により、選択ビット線ＢＬ（ｃａｓｅ２）に接続されたメモリセルＭＣは、低抵抗状態から高抵抗状態へと遷移したものとする。
この場合、３サイクル目の時刻ｄ６〜ｄ７のデータチェックにおいて、ラッチデータチェック回路１３０の出力信号ＦＬＧＦＡＩＬが“Ｌ”レベルとなり、全てのメモリセルＭＣに対するリセット動作が完了したことがチップ外部の回路に出力される。これによりオートリセット動作が終了する。
ここで、本実施の形態のリセットパルス制御回路ＲＳＴＣＴＬも、第１及び第２の実施の形態と同様に、リセット動作時において、選択メモリセルＭＣの抵抗状態が変化した後、リセット電圧印加を自動的に停止することができる。このリセット電圧の印加の停止は、ビット線ＢＬごとに制御することが可能である。そのため、選択ビット線ＢＬ（ｃａｓｅ１）に対するリセットパルス印加動作は、１サイクル目のリセットパルス印加時間中の、タイミングＴｓｒｔ１において終了している。同様に、選択ビット線ＢＬ（ｃａｓｅ２）に対するリセットパルス印加動作は、３サイクル目のリセットパルス印加時間中の、タイミングＴｓｒｔ２において終了している。
また、オートリセット動作において、リセット電圧Ｖｒｅｓｅｔのステップアップ、リセット電圧Ｖｒｅｓｅｔの上限設定、サイクル数の制限、および、オートリセット動作全体のステータス処理などはオートセット動作と同様である。
（第３の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬによれば、リセット動作時において、選択メモリセルＭＣの抵抗状態が変化した後、リセット電圧印加を自動的に停止することができる。このリセット電圧の印加の停止は、ビット線ＢＬごとに制御することが可能である。
複数のメモリセルＭＣを同時にリセット動作する場合、メモリセルＭＣの特性にばらつきがあると抵抗状態が変化するタイミングがずれる。複数のメモリセルＭＣに対して所定の固定された時間だけリセットパルスを印加する動作とすると、早くリセット動作が完了したメモリセルＭＣが誤セットされる可能性がある。本実施の形態に係るリセットパルス制御回路ＲＳＴＣＴＬは、ビット線ＢＬ毎にリセット電圧の印加を自動的に停止するため、誤セットされる可能性を低くすることができる。
また、リセット電圧の印加の停止は、ビット線ＢＬごとに制御することが可能であるため、一度リセット動作が終了して抵抗状態が変化したメモリセルＭＣに対して、再度リセットパルスを印加することがない。そのため、リセットパルス印加動作を繰り返しても、誤セットされる危険を回避することができる。本実施の形態に係る抵抗変化メモリ装置は、メモリセルＭＣのリセット動作後の誤セットの発生を効果的に抑制することができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、本発明の実施の形態に係る半導体記憶装置には以下のものが含まれる。
（１）整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに第１の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路と
を備え、
前記制御回路は、
選択された前記第１配線及び選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、
所定の期間に前記第１配線又は前記第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路と
を備え、
前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、
前記制御回路は、前記第１の信号に基づいて前記第１配線への前記第１の電圧の印加を停止する
ことを特徴とする半導体記憶装置。
（２）前記信号出力回路は、
前記第１配線及び前記第１配線に電気的に接続された配線に流れる電流から前記第２の電流を引くことにより前記第１の電流を決定し、
前記第１の電流と前記参照電流とを比較することにより前記第１の信号を出力する
ことを特徴とする（１）記載の半導体記憶装置。
（３）前記信号出力回路は、
前記第１配線に流れる電流と前記第２の電流に前記参照電流を加えた電流とを比較することにより前記第１の信号を出力する
ことを特徴とする（１）記載の半導体記憶装置。
（４）前記制御回路は、
選択された前記第１配線及び選択された前記第２配線への前記第１の電圧及び前記第２の電圧の印加を開始する前に前記選択メモリセルの状態を読み出し、読み出した前記選択メモリセルの状態に基づいて前記第１配線及び前記第２配線への前記第１の電圧及び前記第２の電圧の印加を制御する
ことを特徴とする（１）乃至（３）のいずれか記載の半導体記憶装置。
（５）前記可変抵抗素子は、前記第１の電位差により、低抵抗状態から高抵抗状態に変化する
ことを特徴とする（１）乃至（３）のいずれか記載の半導体記憶装置。
（６）前記制御回路は、
非選択の前記第１配線及び非選択の前記第２配線の交差部に配置された非選択メモリセルに前記第１の電位差よりも小さい第２の電位差の逆方向バイアスがかかるよう、非選択の前記第１配線に前記第２の電圧よりも大きく前記第１の電圧よりも小さいバイアス電圧を印加するか、又は非選択の前記第２配線に前記第１の電圧よりも小さく前記バイアス電圧より大きい第３の電圧を印加する
ことを特徴とする（１）乃至（５）のいずれか記載の半導体記憶装置。
（７）整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された複数の前記第１配線及び選択された前記第２配線の交差部に配置された複数の選択メモリセルに第１の電位差がかかるよう、選択された複数の前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路と
を備え、
前記制御回路は、
一つの選択された前記第１配線及び一つの選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、
所定の期間に前記第１配線又は第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路と
を備え、
前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、
前記制御回路は、前記第１の信号に基づいて一つの選択メモリセルに対する電圧の印加を停止する一方、前記第１の信号に基づいて他の選択メモリセルに対する電圧の印加を継続する
ことを特徴とする半導体記憶装置。
（８）前記制御回路は、
選択された複数の前記第１配線及び選択された前記第２配線への前記第１の電圧及び前記第２の電圧の印加を開始する前に複数の前記選択メモリセルの状態を読み出し、読み出した前記選択メモリセルの状態に基づいて前記第１配線及び前記第２配線への前記第１の電圧及び前記第２の電圧の印加を制御する
ことを特徴とする（７）記載の半導体記憶装置。
（９）前記制御回路は、電圧の印加を継続する選択メモリセルに印加する電位差を前記第１の電位差よりも大きくする
ことを特徴とする（７）又は（８）記載の半導体記憶装置。
（１０）前記可変抵抗素子は、前記第１の電位差により、低抵抗状態から高抵抗状態に変化する
ことを特徴とする（７）乃至（９）のいずれか記載の半導体記憶装置。
（１１）前記制御回路は、
非選択の前記第１配線及び非選択の前記第２配線の交差部に配置された非選択メモリセルに前記第１の電位差よりも小さい第２の電位差の逆方向バイアスがかかるよう、非選択の前記第１配線に前記第２の電圧よりも大きく前記第１の電圧よりも小さいバイアス電圧を印加するか、又は非選択の前記第２配線に前記第１の電圧よりも小さく前記バイアス電圧より大きい第３の電圧を印加する
ことを特徴とする（７）乃至（１０）のいずれか記載の半導体記憶装置。
本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイを示す図である。 本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイにおける電圧印加状態を示す図である。 本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイを示す図である。 本発明の実施の形態の抵抗変化メモリ装置のメモリセルの動作を説明する図である。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する図である。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する図である。 セット動作、リセット動作、リード（読み出し）動作においてメモリセルＭＣに発生する電圧及び電流について説明する図である。 本発明の第１の実施の形態に係る抵抗変化メモリ装置の周辺回路の構成を示す回路図である。 第１の実施の形態のデータ制御回路の詳細を説明する回路図である。 第１の実施の形態のデータ制御回路の詳細を説明する回路図である。 第１の実施の形態の抵抗変化メモリ装置におけるリード動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置におけるリード動作を説明する図である。 第１の実施の形態の抵抗変化メモリ装置におけるセット動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置におけるセット動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置におけるセット動作を説明する図である。 比較例の抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置におけるリセット動作を説明する図である。 第２の実施の形態のデータ制御回路２０の詳細を説明する回路図である。 第２の実施の形態の抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。 第３の実施の形態のラッチデータチェック回路の詳細を説明する回路図である。 第３の実施の形態の抵抗変化メモリ装置におけるオートセット動作を説明するタイミングチャートである。 第３の実施の形態の抵抗変化メモリ装置におけるベリファイ電流を説明する図である。 第３の実施の形態の抵抗変化メモリ装置におけるオートリセット動作を説明するタイミングチャートである。
符号の説明
４・・・ビット線選択トランジスタ、 ５・・・ワード線選択トランジスタ、 ６、７・・・非選択電圧供給トランジスタ ２０・・・データ制御回路、 ６０・・・カラムデコーダ、 ７０・・・非選択ビット線駆動回路、 ８０・・・グローバルロウデコーダ、 ９０・・・ローカルロウデコーダ、 １００・・・メモリセルアレイ、 １１０・・・非選択ワード線駆動回路、 １２０・・・マットデコーダ、 １３０・・・ラッチデータチェック回路、 １４０・・・アドレスレジスタ、 １５０・・・データ入出力バッファ、 １６０・・・制御回路、 １７０・・・電圧生成回路、 １８０・・・ステータス回路、 Ｄｉ・・・ダイオード、 ＶＲ・・・抵抗変化素子、 ＭＣ・・・メモリセル、 ＭＡＴ・・・メモリマット、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＳＡ・・・センスアンプ、 ＣＭ・・・カレントミラー回路、 ＬＴ・・・ラッチ回路、 ＣＴＲＬ・・・電圧制御回路、 ＶＲＳＴＣ・・・リセット電圧設定回路、 ＩＭＥＭ・・・電流保持回路、 ＳＯＵＴ・・・信号出力回路。

Claims (5)

  1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
    選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに第１の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路と
    を備え、
    前記制御回路は、
    選択された前記第１配線及び選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、
    所定の期間に前記第１配線又は前記第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路と
    を備え、
    前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、
    前記制御回路は、前記第１の信号に基づいて前記第１配線への前記第１の電圧の印加を停止する
    ことを特徴とする半導体記憶装置。
  2. 前記信号出力回路は、
    前記第１配線及び前記第１配線に電気的に接続された配線に流れる電流から前記第２の電流を引くことにより前記第１の電流を決定し、
    前記第１の電流と前記参照電流とを比較することにより前記第１の信号を出力する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記信号出力回路は、
    前記第１配線に流れる電流と前記第２の電流に前記参照電流を加えた電流とを比較することにより前記第１の信号を出力する
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
    選択された複数の前記第１配線及び選択された前記第２配線の交差部に配置された複数の選択メモリセルに第１の電位差がかかるよう、選択された複数の前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加する制御回路と
    を備え、
    前記制御回路は、
    一つの選択された前記第１配線及び一つの選択された前記第２配線を介して前記選択メモリセルに流れる第１の電流と参照電流とに基づいて第１の信号を出力する信号出力回路と、
    所定の期間に前記第１配線又は第１配線と電気的に接続された配線に流れる第２の電流を保持する電流保持回路と
    を備え、
    前記信号出力回路は、前記電流保持回路により保持された前記第２の電流に基づいて前記第１の電流を決定し、
    前記制御回路は、前記第１の信号に基づいて一つの選択メモリセルに対する電圧の印加を停止する一方、前記第１の信号に基づいて他の選択メモリセルに対する電圧の印加を継続する
    ことを特徴とする半導体記憶装置。
  5. 前記制御回路は、
    選択された複数の前記第１配線及び選択された前記第２配線への前記第１の電圧及び前記第２の電圧の印加を開始する前に複数の前記選択メモリセルの状態を読み出し、読み出した前記選択メモリセルの状態に基づいて前記第１配線及び前記第２配線への前記第１の電圧及び前記第２の電圧の印加を制御する
    ことを特徴とする請求項４記載の半導体記憶装置。
JP2008264319A 2008-10-10 2008-10-10 半導体記憶装置 Expired - Fee Related JP5127661B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008264319A JP5127661B2 (ja) 2008-10-10 2008-10-10 半導体記憶装置
US12/556,272 US7978499B2 (en) 2008-10-10 2009-09-09 Semiconductor storage device
TW098131278A TWI420523B (zh) 2008-10-10 2009-09-16 半導體記憶裝置
KR1020090096120A KR101046491B1 (ko) 2008-10-10 2009-10-09 반도체 기억 장치
CN2009101792257A CN101727979B (zh) 2008-10-10 2009-10-10 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008264319A JP5127661B2 (ja) 2008-10-10 2008-10-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2010092568A JP2010092568A (ja) 2010-04-22
JP5127661B2 true JP5127661B2 (ja) 2013-01-23

Family

ID=42098702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008264319A Expired - Fee Related JP5127661B2 (ja) 2008-10-10 2008-10-10 半導体記憶装置

Country Status (5)

Country Link
US (1) US7978499B2 (ja)
JP (1) JP5127661B2 (ja)
KR (1) KR101046491B1 (ja)
CN (1) CN101727979B (ja)
TW (1) TWI420523B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5282607B2 (ja) * 2009-02-26 2013-09-04 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
WO2011045886A1 (ja) * 2009-10-15 2011-04-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP2011142186A (ja) 2010-01-06 2011-07-21 Toshiba Corp 抵抗変化メモリ
JP5159847B2 (ja) * 2010-09-09 2013-03-13 株式会社東芝 抵抗変化メモリ装置
JP2011253595A (ja) * 2010-06-03 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
US9029825B2 (en) 2010-06-16 2015-05-12 Nec Corporation Semiconductor device and manufacturing method for semiconductor device
JP2012038387A (ja) 2010-08-06 2012-02-23 Toshiba Corp 半導体記憶装置
JP5337115B2 (ja) * 2010-08-11 2013-11-06 株式会社東芝 半導体記憶装置
JP5209013B2 (ja) 2010-09-22 2013-06-12 株式会社東芝 不揮発性半導体記憶装置
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US20120230081A1 (en) * 2011-03-10 2012-09-13 International Business Machines Corporation Cell-state measurement in resistive memory
KR20120103913A (ko) 2011-03-11 2012-09-20 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
JP5306401B2 (ja) * 2011-03-24 2013-10-02 株式会社東芝 抵抗変化メモリ
RU2457504C1 (ru) * 2011-04-15 2012-07-27 Открытое акционерное общество "Научно-исследовательский институт оптико-электронного приборостроения" (ОАО "НИИ ОЭП") Способ обзора пространства оптико-электронной системой
US8773888B2 (en) 2011-08-22 2014-07-08 Samsung Electronics Co., Ltd. Method of operating semiconductor device including variable resistance device
KR20130021199A (ko) 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
JP5630742B2 (ja) 2011-12-05 2014-11-26 株式会社東芝 半導体記憶装置
US8730745B2 (en) 2012-03-23 2014-05-20 Kabushiki Kaisha Toshiba Semiconductor device and method for controlling the same
JP2014027253A (ja) * 2012-06-22 2014-02-06 Toshiba Corp 整流回路
JP5911814B2 (ja) 2012-09-12 2016-04-27 株式会社東芝 抵抗変化メモリ
US9230646B2 (en) * 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9251889B2 (en) * 2014-01-21 2016-02-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Area-efficient, high-speed, dynamic-circuit-based sensing scheme for dual-rail SRAM memories
KR102140787B1 (ko) * 2014-07-07 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9576651B2 (en) * 2015-01-21 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited RRAM and method of read operation for RRAM
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
TWI651733B (zh) * 2016-03-03 2019-02-21 東芝記憶體股份有限公司 電流檢測電路
CN107154272B (zh) * 2016-03-03 2020-07-03 东芝存储器株式会社 电流检测电路
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
TWI665672B (zh) * 2016-09-13 2019-07-11 東芝記憶體股份有限公司 Semiconductor memory device
JP2019160375A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
US10998052B2 (en) 2018-04-12 2021-05-04 Samsung Electronics Co., Ltd. Non-volatile memory device and initialization information reading method thereof
KR102480012B1 (ko) * 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
JP2020047316A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 不揮発性記憶装置
KR102627994B1 (ko) * 2018-10-04 2024-01-22 삼성전자주식회사 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
TWI683313B (zh) * 2018-11-30 2020-01-21 旺宏電子股份有限公司 非揮發性記憶體及其讀取方法
JP2020144959A (ja) * 2019-03-06 2020-09-10 キオクシア株式会社 半導体記憶装置
JP2020149736A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2021047937A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021144772A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
JP2021144771A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置及びメモリシステム
US11729997B2 (en) * 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture
JP6968941B1 (ja) * 2020-07-08 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6011721A (en) * 1998-08-12 2000-01-04 Advanced Micro Devices Method for sensing state of erasure of a flash electrically erasable programmable read-only memory (EEPROM)
JP4491948B2 (ja) * 2000-10-06 2010-06-30 ソニー株式会社 素子実装方法および画像表示装置の製造方法
US6734719B2 (en) * 2001-09-13 2004-05-11 Kabushiki Kaisha Toshiba Constant voltage generation circuit and semiconductor memory device
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6754123B2 (en) * 2002-10-01 2004-06-22 Hewlett-Packard Development Company, Lp. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
KR100618836B1 (ko) * 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US6990017B1 (en) * 2004-06-30 2006-01-24 Intel Corporation Accessing phase change memories
JP2006260742A (ja) * 2005-02-15 2006-09-28 Sanyo Electric Co Ltd メモリ
KR100587694B1 (ko) 2005-02-16 2006-06-08 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP2007164938A (ja) * 2005-12-16 2007-06-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7558149B2 (en) * 2006-01-24 2009-07-07 Macronix International Co., Ltd. Method and apparatus to control sensing time for nonvolatile memory
JP5012802B2 (ja) * 2006-07-25 2012-08-29 富士通株式会社 不揮発性半導体記憶装置
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR100872880B1 (ko) * 2006-09-11 2008-12-10 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치
KR100817061B1 (ko) * 2006-09-26 2008-03-27 삼성전자주식회사 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램
US7589989B2 (en) * 2006-10-24 2009-09-15 Sandisk 3D Llc Method for protecting memory cells during programming
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
KR100868105B1 (ko) * 2006-12-13 2008-11-11 삼성전자주식회사 저항 메모리 장치
US7577030B2 (en) * 2007-01-17 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor storage device

Also Published As

Publication number Publication date
CN101727979A (zh) 2010-06-09
TWI420523B (zh) 2013-12-21
CN101727979B (zh) 2012-12-12
TW201015546A (en) 2010-04-16
US7978499B2 (en) 2011-07-12
KR20100040687A (ko) 2010-04-20
KR101046491B1 (ko) 2011-07-04
US20100091551A1 (en) 2010-04-15
JP2010092568A (ja) 2010-04-22

Similar Documents

Publication Publication Date Title
JP5127661B2 (ja) 半導体記憶装置
JP5197427B2 (ja) 半導体記憶装置
JP5175769B2 (ja) 半導体記憶装置
US7835174B2 (en) Non-volatile memory device and method of reading data therefrom
US7969798B2 (en) Phase change memory devices and read methods using elapsed time-based read voltages
US8391047B2 (en) Method of executing a forming operation to variable resistance element
JP5106297B2 (ja) 半導体記憶装置
US8885428B2 (en) Smart read scheme for memory array sensing
US7986575B2 (en) Semiconductor memory device and redundancy method therefor
US8724371B2 (en) Semiconductor memory device and memory cell voltage application method
JP5337115B2 (ja) 半導体記憶装置
JP5229742B2 (ja) 半導体記憶装置
KR20110094240A (ko) 불휘발성 반도체 메모리 디바이스
KR20110055366A (ko) 불휘발성 반도체 기억 장치
JP2010225221A (ja) 半導体記憶装置
JP2011054259A (ja) 不揮発性半導体記憶装置
JP2011204302A (ja) 半導体記憶装置
US20100208510A1 (en) Semiconductor memory device and method of operating the same
US11482283B2 (en) Variable resistive memory device and method of driving a variable resistive memory device
US20120075912A1 (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121030

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees