CN107154272B

CN107154272B - 电流检测电路

Info

Publication number: CN107154272B
Application number: CN201610800782.6A
Authority: CN
Inventors: 佐佐木贵彦
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2016-03-03
Filing date: 2016-09-02
Publication date: 2020-07-03
Anticipated expiration: 2036-09-02
Also published as: CN107154272A

Abstract

一个实施方式的电流检测电路，具有：感测节点，其流过与流过第1布线的第1电流对应的第2电流；电荷蓄积元件，其使一端与感测节点连接并蓄积电荷；电位检测部，其检测感测节点的电位；放电电路，其根据电位检测部的检测结果，使所述感测节点放电；以及计数器，其对放电电路的放电工作的次数进行计数。

Description

电流检测电路

技术领域

以下所述的实施方式涉及电流检测电路。

背景技术

半导体存储装置等半导体装置具有用于检测流过其内部的电流的电流检测电路。而且，不仅要求将该电流与基准值进行比较而得到大小关系(“H”或“L”)，有时还要求准确地读出该电流来作为电流值。但是，在测定微小电流的电流值的情况下，需要检测微小的电位差，需要抑制进行检测的各个放大器的偏差，因此，需要增大电流检测电路中的放大器的尺寸。另一方面，放大器的尺寸变大，会使得芯片面积变大或功耗增大。

发明内容

本发明的实施方式提供能够高精度地测定电流且专用面积小的电流检测电路。

实施方式的电流检测电路具有：感测节点，其流过与流过第1布线的第1电流对应的第2电流；电荷蓄积元件，其使一端与感测节点连接并蓄积电荷；电位检测部，其检测感测节点的电位；放电电路，其根据电位检测部的检测结果，使所述感测节点放电；以及计数器，其对放电电路的放电工作的次数进行计数。

附图说明

图1是第1实施方式的半导体存储装置(电阻变化存储器)的框图的一例。

图2是存储器单元阵列11的等效电路图。

图3是示出存储器单元阵列11的层叠结构的立体图一例。

图4是图3的剖视图的一例。

图5是图3的顶视图的一例。

图6A是示出感测放大器电路14的概略结构的电路图。

图6B是说明图6A的感测放大器电路的工作的概略图。

图7是示出感测放大器电路14的详细结构例的电路图。

图8～图11是示出计数器145的结构例的框图。

图12是示出图7的感测放大器电路14的工作的时序图。

图13是说明第2实施方式的半导体存储装置的结构的电路图。

图14～图17是说明第3实施方式的半导体存储装置的结构的图。

图18是说明第3实施方式的半导体存储装置的工作的概略图。

具体实施方式

以下，参照附图，对实施方式的半导体存储装置进行说明。

[第1实施方式]

[结构]

首先，对第1实施方式的半导体存储装置的整体结构进行说明。图1是第1实施方式的半导体存储装置(电阻变化存储器)的框图的一例。如图1所示，半导体存储装置具有存储器单元阵列11、行译码器12、列译码器13、感测放大器14、电源16和控制电路15。

存储器单元阵列11具有彼此交叉的多条字线WL、多条位线BL以及配置在这各个交叉部的存储器单元MC。行译码器12在进行存取(数据擦除/写入/读出)时，选择字线WL。列译码器13包含驱动器，在进行存取时，所述驱动器选择位线BL并控制存取工作。

感测放大器电路14是电流检测电路的一例，对流过位线BL的单元电流的值进行AD转换，基于该电流值来判定存储器单元MC的保持数据。

另外，控制电路15负责存储器装置整体的控制，选择存储器单元阵列11中的作为存取对象的存储器单元MC。控制电路15对行译码器12、列译码器13分别提供行地址、列地址。电源16生成与数据擦除/写入/读出的各个工作对应的预定电压的组合，提供给行译码器12和列译码器13。

接下来，参照图2，对第1实施方式的存储器单元阵列11进行详细说明。图2是存储器单元阵列11的等效电路图。此外，在图2中，X方向、Y方向和Z方向彼此正交，X方向为纸面垂直方向。另外，沿X方向反复设置图2所示的结构。

如图2所示，存储器单元阵列11除了具有上述字线WL、位线BL和存储器单元MC以外，还具有选择晶体管STr、总位线GBL和选择栅极线SG。

如图2所示，字线WL1～WL4按预定间距沿Z方向排列，以X方向为长边方向进行延伸。位线BL沿X方向和Y方向排列为矩阵状，以Z方向为长边方向进行延伸。存储器单元MC配置在这些字线WL与位线BL的交叉部。因此，存储器单元MC沿X、Y、Z方向排列为3维矩阵状。

如图2所示，存储器单元MC包含可变电阻元件VR。可变电阻元件VR能以电方式进行改写，并基于电阻值来非易失性地存储数据。可变电阻元件VR通过在其两端施加某一定以上的电压的设置工作而成为低电阻状态(设置状态)，通过在其两端施加某一定以上的电压的复位工作而成为高电阻状态(复位状态)。

另外，可变电阻元件VR在刚制造后不容易改变电阻状态，处于高电阻状态。因此，执行在可变电阻元件VR的两端施加设置工作和复位工作以上的高电压的成型(forming)工作。通过该成型工作，在可变电阻元件VR内局部形成容易流动电流的区域(长丝绕程：filament path)，可变电阻元件VR能够容易地改变电阻状态，成为能够作为存储元件进行工作的状态。

如图2所示，选择晶体管STr设置在位线BL的一端与总位线GBL之间。总位线GBL沿X方向按预定间距排列，以Y方向为长边方向进行延伸。1条总位线GBL与沿Y方向排列成一列的多个选择晶体管STr的一端共同连接，以Y方向为长边方向进行延伸。选择栅极线SG沿Y方向按预定间距排列，以X方向为长边方向进行延伸。1条选择栅极线SG与沿X方向排列成一列的多个选择晶体管STr的栅极共同连接。

接下来，参照图3～图5，对实施方式的存储器单元阵列11的层叠结构进行说明。图3是示出存储器单元阵列11的层叠结构的立体图一例。图4是图3的剖视图的一例，图5是图3的顶视图的一例。此外，在图3和图5中，省略了层间绝缘层。

如图3和图4所示，存储器单元阵列11具有层叠在基板20上的选择晶体管层30和存储器层40。选择晶体管层30作为选择晶体管STr发挥功能，存储器层40作为存储器单元MC发挥功能。

如图3和图4所示，选择晶体管层30具有导电层31、层间绝缘层32、导电层33、层间绝缘层34。导电层31是沿与基板20平行的X方向按预定间距排列并以Y方向为长边方向延伸的条状的布线，作为总位线GBL发挥功能。另一方面，导电层33隔着层间绝缘层32形成在导电层31的上层。导电层33形成为按预定的间距沿Y方向排列、并以X方向为长边方向的条状的布线，作为选择栅极线SG和选择晶体管STr的栅极发挥功能。

此外，在该实施方式的装置中，形成为条状的各个导电层33构成为能够分别独立地进行电压控制。另外，各个导电层33分别在其左右侧面，隔着栅极绝缘层36与各个半导体层35相对。换言之，1条导电层33(选择栅极线)作为位于其左右的两个选择晶体管的栅极电极发挥功能。

层间绝缘层34覆盖导电层33的上表面。导电层31、33例如由多晶硅构成。层间绝缘层32、34由氧化硅(SiO₂)构成。

另外，如图3和图4所示，选择晶体管层30具有半导体层35和栅极绝缘层36。半导体层35作为选择晶体管STr的本体(沟道)发挥功能，栅极绝缘层36作为选择晶体管STr的栅极绝缘膜发挥功能。作为一例，半导体层35沿X和Y方向配置为矩阵状，沿Z方向延伸为柱状。另外，半导体层35与导电层31的上表面相接，经由栅极绝缘层36与导电层33的Y方向端部的侧面相接。进而，半导体层35具有层叠的N+型半导体层35a、P+型半导体层35b和N+型半导体层35c。

如图3和图4所示，N+型半导体层35a在其Y方向端部的侧面与层间绝缘层32相接。P+型半导体层35b在其Y方向端部的侧面与导电层33的侧面相接。N+型半导体层35c在其Y方向端部的侧面与层间绝缘层34相接。N+型半导体层35a、35c由掺杂了N+型杂质的多晶硅构成，P+型半导体层35b由掺杂了P+型杂质的多晶硅构成。栅极绝缘层36例如由氧化硅(SiO₂)构成。

如图3和图4所示，存储器层40具有沿Z方向交替地层叠的层间绝缘层41a～41d和导电层42a～42d。导电层42a～42d作为字线WL1～WL4发挥功能。

如图5所示，导电层42a～42d分别具有沿X方向相对的一对梳齿形状。层间绝缘层41a～41d例如由氧化硅(SiO₂)构成，导电层42a～42d例如由多晶硅构成。

另外，如图3和图4所示，存储器层40具有第2导电层43和可变电阻层44。作为一例，第2导电层43沿X和Y方向配置为矩阵状，与半导体层35的上表面相接，并沿Z方向延伸为柱状，作为位线BL发挥功能。

可变电阻层44例如以数nm左右的膜厚设置在第2导电层43的Y方向端部的侧面。第2导电层43例如由多晶硅构成，可变电阻层44例如由金属氧化物构成。更具体而言，可变电阻层44由HfO_X、Al₂O_X、TiO_X、NiO_X、WO_X、Ta₂O_X等构成。

以上，在本实施方式中，可变电阻层44(可变电阻元件VR)设置在与基板20平行地延伸的导电层42a～42d(字线WL)的侧面和与基板20垂直地延伸的第2导电层43(位线BL)的侧面之间。因此，本实施方式能够使存储器单元阵列11高集成化。

接下来，参照图6A来说明感测放大器电路14的概略结构。该感测放大器电路14具有电流镜电路141、电荷蓄积元件142、放电电路144、电位检测电路143和计数器145。

图1～图5所示那样的电阻变化存储器的存储器单元MC根据其工作环境和/或状况，即使在相同的施加电压下，单元电流的大小有时也会发生变化。因此，在读出存储器单元MC的保持数据的情况下，仅靠判定单元电流与基准电压的大小关系是不够的，有时要求高精度地对单元电流进行AD转换。

但是，在公知的感测放大器中，在进行那样的高精度的AD转换的情况下，采用了如下结构：设置多个放大器，在这多个放大器中对多路的基准电流与单元电流进行比较。在这样的感测放大器中，电路面积的大型化和/或功耗的增大成为问题。

本实施方式的感测放大器电路14仅具有单个电位检测部，而且能够高精度地对单元电流的值进行AD转换并作为数字值输出。

参照图6A进行说明，电流镜电路141是对PMOS晶体管PT1和PT2进行电流镜连接而构成的。PMOS晶体管PT1和PT2的源极被提供电源电压PWR，在图6A中，PMOS晶体管PT1的漏极经由未图示的位线BL与存储器单元MC连接。PMOS晶体管PT1和PT2的栅极共同连接，并且，PMOS晶体管PT1的栅极与漏极短路。因此，在PMOS晶体管PT1的源极-漏极之间流动流过存储器单元MC的单元电流ICELL。

感测节点N1与PMOS晶体管PT2的漏极连接。为了检测感测节点N1的信号SENSE而设置有电位检测电路143。电位检测电路143构成为检测信号SENSE达到预定值的情况并输出复位信号RESET。

此外，在感测节点N1与接地端子之间，连接有电荷蓄积元件142和放电电路144。电荷蓄积元件142具有预定的电容C，通过流过感测节点N1的电流来蓄积电荷。放电电路144例如可由1个NMOS晶体管构成。向该NMOS晶体管的栅极提供复位信号RESET。在复位信号RST从“L”变为“H”时，该NMOS晶体管导通，使感测节点SENSE放电。该感测放大器电路14设定预定的期间，在该期间内反复进行感测节点N1的充电和放电，对进行该充放电的次数、换言之复位信号RESET的上升的数量进行计数，计测电流ICELL的大小。计数器145构成为对预定期间内的感测节点N1的放电次数或复位信号RESET的上升的次数进行计数。

接下来，参照图6B来说明该感测放大器电路14的工作。

在单元电流ICELL流过存储器单元MC时，该单元电流ICELL也流过PMOS晶体管PT2。通过该单元电流ICELL，使电荷蓄积元件142充电，感测节点N1的电位(信号SENSE的值)上升。

在电位检测电路143检测到信号SENSE的值已上升到电压V时，电位检测电路143在预定期间使复位信号RST从“L”上升到“H”。由此，使感测节点N1放电。

当在电位检测期间T内反复进行以上的工作的情况下，感测节点N1的信号SENSE在该期间T内反复(周期tcycle)进行N次充电和放电，复位信号RST也N次从“L”上升到“H”(提供N个脉冲信号)。

计数器145对该复位信号RESET的上升次数N进行计数。这样，在设电荷蓄积元件142的电容为C的情况下，基于计数值N，如以下这样来计算单元电流ICELL。

ICELL＝CVN/T (式1)

这样，根据本实施方式的感测放大器电路14，仅通过单个电位检测电路143就能够高精度地测定电流ICELL。另外，由于仅由单个电位检测电路143构成，因而能够通过熔断器修剪(trim fuse)等来调整偏差的影响，从而能够减小电路面积。

另外，由于感测放大器电路14仅由单个电位检测电路143构成，因而能够容易地进行校准。通常，在要高精度地测定单元电流ICELL的值的情况下，需要多个电位检测电路，在这多个电位检测电路之间不能形成，因而使得放大器的面积必须非常大。与此相对，根据本实施方式，基于预定的基准电压来进行单个电位检测电路143的校准，由此能够高精度地测定单元电流ICELL的值。

另外，成为单元电流ICELL的负载的电路要素，仅为电流镜电路141内的PMOS晶体管，因此还能够缩短测定所需的时间。此外，由于是对如上述那样对感测节点N1的信号SENSE的充电和放电的反复次数进行计数的方式，因此，还具有如下优点：工作范围不会因单元电流ICELL的大小而大幅变化，即使单元电流ICELL的变动较大，也能够应对(余裕(margin)较大)。

接下来，参照图7来说明该感测放大器电路14更具体的电路结构。

电流镜电路141的结构如参照图6A所说明的那样。电压控制电路146与该电流镜电路141的节点N2(PMOS晶体管PT1的漏极和栅极)连接。该电压控制电路146具有将节点N2的电压MPG调整为预定电压的功能。

电压控制电路146具有负责电压控制的差分放大器AMP。该差分放大器AMP对第1端子施加电压VREAD，对第2端子施加节点N3(NMOS晶体管NT2)的电压FBN。差分放大器AMP对电压VREAD与电压FBN进行差分放大，输出差分放大信号NGATE。差分放大信号NGATE被输入到NMOS晶体管NT2的栅极。由于差分放大信号NGATE发生变化，使得节点N3的电压FBN发生变化，由此，流过电流镜电路141的电流发生变化。

差分放大器AMP的正电源端子侧与PMOS晶体管PT3连接，其负电源端子侧与电流镜电路147连接。PMOS晶体管PT3从源极连接电源电压PWR，向栅极提供使能信号XREN。

另外，电流镜电路147具有NMOS晶体管NT3～NT6。NMOS晶体管NT3和NT4串联连接在电源电压端子(IREF)与接地端子之间，并且，NMOS晶体管NT5和NT6串联连接在差分放大电路AMP的负电源端子与接地端子之间。NMOS晶体管NT3和NT5的栅极共同连接，并且，NMOS晶体管NT3的栅极与漏极短路，被施加电压IREF。另外，向NMOS晶体管NT4的栅极施加电源电压PWR，向NMOS晶体管NT6的栅极提供使能信号IREN。电流镜电路147因使能信号IREN变为“H”而成为可工作状态。该使能信号IREN是使上述使能信号XREN反转而得到的信号。电压控制电路146中包含的反相器INV1以使能信号IREN为输入信号，输出使能信号XREN。

在节点N2和存储器单元阵列11(位线BL)之间，串联连接有NMOS晶体管NT2和NT7。与NMOS晶体管NT6同样地，向NMOS晶体管NT7的栅极提供使能信号IREN。

此外，电压控制电路146具有复位电路148来作为用于在该电压控制电路146的工作停止时强制地将所述的差分放大信号NGATE和电压FBN设为0V的电路。复位电路148具有连接在NMOS晶体管NT2的源极与接地端子之间的NMOS晶体管NT8和连接在NMOS晶体管NT2的栅极与接地端子之间的NMOS晶体管NT9。NMOS晶体管NT8和NT9均根据使能信号XREN变为“H”而导通。另外，复位电路148还具有PMOS晶体管PT4。该PMOS晶体管PT4根据使能信号IREN变为“L”来将节点N2的电压MPG复位为电源电压PWR。

在图7中，电荷蓄积元件142由使1个NMOS晶体管的源极和漏极与接地端子连接、且栅极与感测节点N1连接的MOS电容器构成。

在图7中，电位检测电路143由使两个逻辑门、例如NOR门NR1、NR2交叉连接而成的RS触发器(flip flop)构成。NOR门NR1的第1输入端子与感测节点N1连接，向第2输入端子提供NOR门NR2的输出信号OUT。另外，向NOR门NR2的第1输入端子提供NOR门NR1的输出信号OUTB，向第2输入端子提供复位信号RST。此外，如图7所示，作为用于强制地将信号SENSE和输出信号OUT复位为“L”的电路，设置有由NMOS晶体管NT10和NT11构成的复位电路149。NMOS晶体管NT10和NT11分别连接在感测节点N1(信号SENSE)和NOR门NR2的输出端子(信号OUT)与接地端子之间，根据使能信号XREN进行导通。在上述例中，由NOR门构成RS触发器，但也可以由其它逻辑门(例如NAND门)构成RS触发器。

另外，放电电路144具有将电流路径连接在感测节点N1与接地端子之间的NMOS晶体管NT1。向NMOS晶体管NT1的栅极输入所述的复位信号RST。复位信号RST是通过向反相器INVR1、INVR2的反相器链电路(inverter chain circuit)150输入输出信号OUT而生成的。

接下来，参照图8～图11来说明计数器145的具体结构例。作为一例，计数器145具有图8～图11所示的反相器链电路1451、分频电路1452、数据寄存器1453、溢出检测电路1454、复用器1456和反相器链电路1457。

如图8所示，反相器链电路1451是使1个反相器电路INV2、INV3串联连接而构成的，向输入侧输入计数处理使能信号TCOUNT，输出计数处理使能信号TCOUNT_BUF。

如图9所示，分频器1452以计数处理使能信号TCOUNT_BUF为触发，基于复位信号RST，生成作为对该复位信号RST进行了分频的分频信号的时钟信号CLK2、CKL4……、CLK256。具体而言，首先，基于复位信号RST生成周期为复位信号RST的2倍的时钟信号CLK2。接下来，以该时钟信号CLK2为输入信号，生成周期为时钟信号CLK的4倍的时钟信号CLK4。之后，反复进行该操作，生成周期为8倍、16倍、32倍、64倍、128倍、256倍的时钟信号CLK8～256。

如图10所示，数据寄存器1453以计数处理使能信号TCOUNT为触发，基于时钟信号CLK2～CLK256，输出8位的数字输出值X<7：0>。该数字输出值X<7：0>对应于复位信号RST的预定期间内的脉冲的上升次数，因而表示单元电流ICELL的值的大小。

另外，溢出检测器1454基于数字输出值X的第8位值X<7>和计数处理使能信号TCOUNT_BUF的逻辑关系，判定是否在数据寄存器1453中发生了溢出，并输出表示该判定结果的信号OF。

如图11所示，复用器1456基于计数处理使能信号TCOUNT、使能时钟信号ECLK以及所述的信号OF，输出表示单元电流的值的数字信号DOUT’。该数字信号DOUT’经由反相器链电路1457(反相器INV4～INV7)，作为数字信号DOUT输出。

接下来，参照图12来说明本实施方式的感测放大器电路14的工作。

在感测放大器电路14的工作中，如图12所示，出现在感测节点N1的信号SENSE，是单元电流ICELL的值越大则其周期越小、振动越细的波形。如图12所示，输入到计数器145的计数处理使能信号TCOUNT是“H”的期间(时间twait)和“L”的期间(时间tcount)周期性地出现的信号。计数器145基于对应的复位信号RST，对该“L”的期间中的信号SENSE的振动的数量进行计数，并基于此来算出单元电流ICELL的大小作为数字值。计数器145对该“L”的期间(时间tcount)内的复位信号RST的脉冲数N进行计数，基于该计数值N，使用上述的式(1)来算出单元电流ICELL的值。具体而言，确定对该复位信号RST进行分频而生成的时钟信号CLK2～CLK256的逻辑，基于该确定结果，对计数处理使能信号TCOUNT为“L”的期间(时间tcount)中的复位信号RST的脉冲数N进行计数。

另外，在“H”的期间(时间twait)，从外部输入使能时钟信号ECLK，以此为触发，输出数字信号DOUT0。

如以上说明的那样，根据该第1实施方式的半导体存储装置，能够高精度地测定单元电流ICELL。另外，能够减小感测放大器电路124的占用面积。

[第2实施方式]

接下来，参照图13来说明第2实施方式的半导体存储装置。第2实施方式的半导体存储装置的整体结构与第1实施方式(图1～5)相同，但感测放大器电路14的结构与第1实施方式(图7)不同。在图13中，对与图7的构成要素相同的构成要素标注相同的参照符号，以下，省略重复的说明。

如图13所示，该第2实施方式的感测放大器电路14具有与节点N3连接的NMOS晶体管NT12。该NMOS晶体管NT12使其栅极与NMOS晶体管NT3和NT5的栅极共同连接，构成电流镜电路的一部分。在测定单元电流ICELL的情况下，流过电流镜电路141的电流为经由NMOS晶体管NT7流过存储器单元阵列11的电流ICELL和流过NMOS晶体管NT12的电流的合计值。根据该结构，能够进一步增大流过电流镜电路141的电流的大小，加快对感测节点N1的充电速度，作为结果，与第1实施方式相比，能够提高感测放大器电路14的精度。

此外，在该第2实施方式(图13)的电路中，省略了第1实施方式(图7)的电路中包含的NMOS晶体管NT6，但也可以在该图13的电路中设置同样的NMOS晶体管NT6。

[第3实施方式]

接下来，参照图14～图18来说明第3实施方式的半导体存储装置。该第3实施方式的半导体存储装置与第1至第2实施方式不同，不同之处在于是3维型的NAND型闪速存储器。该第3实施方式具有后述那样沿层叠方向层叠的多个导电层，具有测定该多个导电层之间的泄漏电流的大小的泄漏检测电路307。该泄漏检测电路307是如后述那样测定存储器单元阵列中的泄漏电流的电流电路，该电路的详细情况也可以与第1至第2实施方式的电路(图7和图13)相同。

参照图14～图17来说明该第3实施方式的半导体存储装置的概略结构。图14是示出第3实施方式的半导体存储装置的功能模块的图。该半导体存储装置具有存储器单元阵列301、行译码器302和303、感测放大器304、列译码器305和控制部306。

存储器单元阵列301具有多个存储器模块MB。各存储器模块MB具有作为三维地排列的多个存储器单元MC的多个存储器晶体管。存储器模块MB是数据的清除工作的最小单位。

行译码器302和303对取入的模块地址信号等进行译码，控制存储器单元阵列301的数据的写入工作和读出工作。在进行读出工作时，感测放大器304检测流过位线的电信号并进行放大。列译码器305对列地址信号进行译码，控制感测放大器304。控制部306使基准电压升压，生成在写入工作和/或清除工作时使用的高电压，并生成控制信号，控制行译码器302和303、感测放大器304、以及列译码器305。

接下来，参照图15，对本实施方式的存储器单元阵列301的概略性结构进行说明。图15是示出存储器单元阵列的一部分结构的概略性立体图。如图15所示，存储器单元阵列301具有基板401和沿Z方向层叠在基板401上的多个导电层402。另外，存储器单元阵列301具有沿Z方向延伸的多个存储器柱状体405。如图2所示，导电层402和存储器柱状体405的交叉部作为源极侧选择栅极晶体管STS、存储器单元MC或漏极侧选择栅极晶体管STD发挥功能。导电层402例如由钨(W)和/或多晶硅等的导电层构成，作为字线WL、源极侧选择栅极线SGS和漏极侧选择栅极线SGD发挥功能。在图15中，省略了图示，但该半导体存储装置中的多个导电层402在其之间隔着层间绝缘膜进行层叠。

如图15所示，多个导电层402在X方向的端部具有形成为阶梯状的布线部。将配置有存储器单元MC等的区域称作存储器区域MR，从该存储器区域MR引出导电层102，将使导电层102形成为阶梯状的部分称作阶梯状布线区域CR。

阶梯状布线区域CR中的导电层402具有不与位于其上层的导电层402的下表面相对的联结部402a。另外，导电层402在该联结部402a中与联结插头409连接。另外，在联结插头409的上端设置有布线410。此外，联结插头409和布线410由钨等的导电层构成。

另外，如图15所示，存储器单元阵列301具有与多个导电层402的Y方向的侧面相对并沿X方向延伸的导电层408。导电层408的下表面与基板101相接。导电层408例如由钨(W)等的导电层构成，作为源极联结LI发挥功能。

另外，如图15所示，存储器单元阵列301具有位于多个导电层402和存储器柱状体405的上方、沿X方向配置多个并沿Y方向延伸的多个导电层406和导电层407。导电层406的下表面分别与存储器柱状体105连接。导电层406例如由钨(W)等的导电层构成，作为位线BL发挥功能。另外，导电层407的下表面与导电层408连接。导电层407例如由钨(W)等的导电层构成，作为源极线SL发挥功能。

接下来，参照图16，对第3实施方式的存储器单元MC的概略性结构进行说明。图16是示出存储器单元MC的结构的概略性立体图。此外，在图16中，示出了存储器单元MC的结构，但源极侧选择晶体管STS和漏极侧选择晶体管STD也可以与存储器单元MC同样地构成。另外，在图16中，省略了一部分结构。

如图16所示，存储器单元MC设置在导电层402与存储器柱状体405的交叉部。存储器柱状体405具有芯绝缘层421和覆盖芯绝缘层421的侧壁的柱状的半导体层422。此外，在半导体层422与导电层402之间，设置有包含隧道绝缘层423、电荷蓄积层424和模块绝缘层425的存储器栅极绝缘膜。芯绝缘层421例如由氧化硅(SiO₂)等的绝缘层构成。半导体层422例如由多晶硅等的半导体层构成，作为存储器单元MC、源极侧选择晶体管STS和漏极侧选择栅极晶体管STD的沟道发挥功能。隧道绝缘层423例如由氧化硅(SiO₂)等的绝缘层构成。电荷蓄积层424例如由氮化硅(SiN)等可蓄积电荷的绝缘层构成。模块绝缘层425例如由氧化硅(SiO₂)等的绝缘层构成。

作为半导体层422的材料，除了上述的多晶硅之外，例如考虑由SiGe、SiC、Ge、C等半导体构成。另外，也可以在半导体层422与基板401或导电层406的接触面形成有硅化物。

具有上述那样的结构的存储器单元MC、选择晶体管STD、STS串联连接，构成图17所示的存储器装置(memory unit)MU。即，存储器装置MU具有由串联连接的多个存储器单元MC构成的存储器串MS以及与存储器串MS的两端连接的源极侧选择晶体管STS和漏极选择晶体管STD。此外，存储器串MS中的多个存储器单元MC中的几个也可以是不用于数据存储的伪单元(dummy cell)。伪单元的数量可设定为任意数量。

参照图18的概略图对该泄漏检测电路307的工作进行说明。如上所述，导电层402在其之间隔着层间绝缘膜进行层叠。在该情况下，有时在层间绝缘膜会产生缺陷，由此，上下方向的导电层402发生短路。泄漏检测电路307具有通过测定流过导电层402的泄漏电流来检查有无这样的导电层402的短路的作用。例如，如图18所示，对选择出的字线WLi施加预定电压来流动电流，另一方面，在设定为未对相邻的非选择的字线WLi+1施加电压的状态的情况下，本来电流应该不会流过字线WLi+1，但在字线WLi与WLi+1之间发生短路的情况下，泄漏电流Ileak有时会流过字线WLi+1。泄漏检测电路307通过检测这样的泄漏电流Ileak来进行图14～图17所示的半导体存储装置的测试。该泄漏检测电路307可以仅在产品出厂前进行工作而在出厂后不进行工作，也可以在用户模式下根据用户的指示适当地进行工作。

[其它]

以上，说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，没有限定发明范围的意图。这些新的实施方式可以以其它各种方式来实施，在不脱离发明主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变形包含在发明范围和要旨中，并且包含在权利要求书所述的发明及其等同范围内。

Claims

1.一种电流检测电路，其中，具有：

感测节点，其流过与流过第1布线的第1电流对应的第2电流；

电荷蓄积元件，其一端与所述感测节点连接，并蓄积电荷；

电位检测部，其检测所述感测节点的电位；

放电电路，其根据所述电位检测部的检测结果使所述感测节点放电；以及

计数器，其对所述放电电路的放电工作的次数进行计数，

所述电位检测部根据所述检测结果来输出复位信号，

所述放电电路根据所述复位信号使所述感测节点放电，

所述计数器对所述复位信号进行分频来生成多个时钟信号，并生成基于该多个时钟信号的逻辑的数字信号。

2.根据权利要求1所述的电流检测电路，其中，

所述电流检测电路还具有电流镜电路，所述电流镜电路以所述第1电流为输入电流来输出所述第2电流。

3.根据权利要求1所述的电流检测电路，其中，

所述电位检测部具有使两个逻辑门交叉连接而构成的触发器。

4.根据权利要求1所述的电流检测电路，其中，

所述电位检测部具有触发器，所述触发器是使两个逻辑门交叉连接而构成的，并具有第1输入端子和第2输入端子，

对第1输入端子连接所述感测节点，

向第2输入端子输入所述复位信号。

5.根据权利要求1所述的电流检测电路，其中，

所述计数器对在计数期间内产生的所述复位信号的数量进行计数。

6.根据权利要求5所述的电流检测电路，其中，

所述计数器根据表示处于所述计数期间内的使能信号，对所述复位信号的数量进行计数。

7.根据权利要求1所述的电流检测电路，其中，

对第1输入端子连接所述感测节点，

向第2输入端子输入所述复位信号。

8.根据权利要求1所述的电流检测电路，其中，

9.根据权利要求1所述的电流检测电路，其中，

所述计数器根据表示处于计数期间内的使能信号，对所述复位信号的数量进行计数。

10.一种电流检测电路，其中，具有：

感测节点，其流过与流过第1布线的第1电流对应的第2电流；

电荷蓄积元件，其一端与所述感测节点连接，并蓄积电荷；

电位检测部，其检测所述感测节点的电位；

计数器，其对所述放电电路的放电工作的次数进行计数，

所述电位检测部根据所述检测结果来输出复位信号，

所述放电电路根据所述复位信号使所述感测节点放电，

所述计数器在第1期间产生所述复位信号，在继所述第1期间之后的第2期间输出数字信号。

11.根据权利要求10所述的电流检测电路，其中，

所述计数器被输入周期性地出现表示所述第1期间的信号和表示所述第2期间的信号的使能信号，对所述第1期间内的所述复位信号的数量进行计数，并且，在所述第2期间输出所述数字信号。