TWI666640B - 記憶體內之第一讀取對策 - Google Patents

Abstract

提供用於改良記憶體胞元之讀取操作之精確度之技術，其中該等記憶體胞元之臨限電壓可取決於字線之向上耦合狀態而偏移。在一個方法中，針對一讀取操作，偵測到一區塊中之一代表性字線電壓且選擇一對應組之讀取電壓。在另一方法中，緊接在讀取該等選定胞元之前，回應於一讀取命令而施加一讀取前電壓脈衝至一選定字線。在另一方法中，週期性地施加一電壓脈衝至一區塊中之各字線以提供處於一向上耦合狀態中之該等字線。在另一方法中，在一讀取操作之後執行一軟抹除以防止該等字線之向上耦合。

Description

記憶體內之第一讀取對策

本技術係關於記憶體裝置之操作。 半導體記憶體裝置在各種電子裝置中的使用已經變得更流行。例如，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動運算裝置、非行動運算裝置及其他裝置。 可在此等記憶體裝置中使用一電荷儲存材料(諸如一浮動閘極)或一電荷捕捉材料以儲存表示一資料狀態之一電荷。一電荷捕捉材料可經垂直配置成一三維(3D)堆疊記憶體結構或水平配置成一二維(2D)記憶體結構。一3D記憶體結構之一個實例為位元可變成本(BiCS)架構，其包括交替之導電層及介電層之一堆疊。 一記憶體裝置包含記憶體胞元，其等可經配置成串，例如，其中選擇閘極電晶體經提供於串之端部處以將串之一通道選擇性地連接至一源極線或位元線。然而，操作此等記憶體裝置時存在各種挑戰。

優先權主張 此申請案係2017年3月6日申請且其全部內容以引用之方式併入本文中之標題為「First Read Countermeasures In Memory」之美國專利申請案第15/451,186號之一分割申請案。 提供用於改良一記憶體裝置中之讀取操作之精確度之技術。亦提供一對應記憶體裝置。 在一些記憶體裝置中，諸如在一區塊或子區塊中之NAND串中使記憶體胞元彼此接合。各NAND串包括在連接至一位元線之NAND串之一汲極側上之一或多個汲極側SG電晶體(SGD電晶體)與連接至一源極線之NAND串之一源極側上之一或多個源極側SG電晶體(SGS電晶體)之間串聯連接之數個記憶體胞元。此外，記憶體胞元可經配置為具有一共同控制閘極線(例如，字線)，其充當一控制閘極。一組字線自一區塊之源極側延伸至一區塊之汲極側。亦可以其他類型之串且以其他方式連接記憶體胞元。 記憶體胞元可包含適用於儲存使用者資料之資料記憶體胞元或不適於儲存使用者資料之虛設或非資料記憶體胞元。一虛設字線經連接至一虛設記憶體胞元。一或多個虛設記憶體胞元可經提供於記憶體胞元之一串之汲極及/或源極端處以提供通道梯度之一逐漸過渡。 在一程式化操作期間，根據一字線程式化順序程式化記憶體胞元。例如，程式化可開始於區塊之源極側處之字線且繼續至區塊之汲極側處之字線。在一個方法中，在程式化一下一字線之前完全程式化各字線。例如，使用一或多個程式化遍次來程式化一第一字線WL0，直至程式化完成。接著，使用一或多個程式化遍次來自程式化一第二字線WL1，直至程式化完成，等等。一程式化遍次可包含一組增大之程式電壓，其等在各自程式迴路或程式驗證反覆(諸如在圖9中描繪)中施加至字線。可在各程式電壓之後執行驗證操作以判定記憶體胞元是否已經完成程式化。當對於一記憶體胞元完成程式化時，其可經鎖定不進行進一步程式化，同時程式化在後續程式迴路中針對其他記憶體胞元繼續。 亦可根據一子區塊程式化順序程式化記憶體胞元，其中在程式化另一子區塊中之記憶體胞元之前程式化一個子區塊或一區塊之部分中之記憶體胞元。 各記憶體胞元可根據一程式命令中之寫入資料與一資料狀態相關聯。基於其資料狀態，一記憶體胞元將保留在經抹除狀態中或經程式化至一經程式化資料狀態。例如，在每胞元一位元記憶體裝置中，存在包含經抹除狀態及經程式化狀態之兩個資料狀態。在每胞元兩位元記憶體裝置中，存在包含經抹除狀態及稱為A、B及C資料狀態之三個較高資料狀態之四個資料狀態。在每胞元三位元記憶體裝置中，存在包含經抹除狀態及稱為A、B、C、D、E、F及G資料狀態之七個較高資料狀態之八個資料狀態(見圖8A)。在每胞元四位元記憶體裝置中，存在包含經抹除狀態及十五個較高資料狀態之十六個資料狀態。資料狀態可稱為S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14及S15資料狀態，其中S0係經抹除狀態。 在程式化記憶體胞元之後，可在一讀取操作中回讀資料。一讀取操作可涉及在感測電路判定經連接至一字線之胞元處於一導電或不導電狀態中時施加一系列讀取電壓至字線。若一胞元處於一不導電狀態中，則記憶體胞元之Vth超過讀取電壓。將讀取電壓設定於預期在相鄰資料狀態之臨限電壓位準之間的位準。 然而，已經觀察到，一記憶體胞元之Vth可取決於讀取操作何時出現而變化。例如，Vth可取決於當出現讀取操作時字線之一向上耦合狀態而在記憶體胞元中變化。可界定其中字線未向上耦合之一「第一讀取」條件，且可界定其中字線向上耦合之一「第二讀取」條件。 記憶體胞元可在記憶體裝置中之一通電事件之後處於第一讀取條件中。當記憶體裝置通電以供使用時，可發生檢查壞區塊之一操作。此操作涉及施加0 V或其他低電壓至字線。因此，使字線電壓之任何向上耦合放電。 亦可在字線電壓設定至一低位準時在一區塊中使字線放電。此可在該區塊不作用而在另一區塊中執行一操作時發生。由於字線隨時間放電，故胞元亦可在自一最近感測操作起已經經過大量時間之後處於第一讀取條件中。歸因於無意程式化或抹除，字線之向上耦合造成胞元中之一Vth偏移。由於字線在處於第一讀取條件中時未明顯向上耦合，故不出現此Vth。 胞元可在自一最近感測操作起不久(例如，數秒或數分鐘)發生讀取時處於第二讀取條件中。由於字線在處於第二讀取條件中時相對強向上耦合，故存在歸因於字線電壓之胞元之一程式化或抹除，及Vth中之一對應偏移。特定言之，具有一向上耦合電壓之字線可造成具有一相對低Vth (低於向上耦合電壓)之胞元(例如，處於較低程式化資料狀態中之胞元)之弱程式化，因此導致此等胞元之一Vth上偏移。同樣地，可存在具有一相對高Vth (高於向上耦合電壓)之胞元(例如，處於較高程式化資料狀態中之胞元)之一弱抹除，因此導致此等胞元之一Vth下偏移。 在字線放電時，胞元隨時間(例如，一個小時)從第二讀取條件逐漸過渡至第一讀取條件。 由一感測操作(諸如結合一程式化操作發生之一驗證操作或在一程式化操作完成之後發生之一讀取操作)之電壓造成字線電壓之向上耦合。胞元之感測涉及施加一感測電壓(例如，一讀取/驗證電壓)至一選定字線。同時，一讀取傳遞電壓經施加至未經選擇字線且接著降壓。歸因於電容式耦合，此降壓暫時降低一通道電壓。當通道電壓增大回至其標稱位準時，亦歸因於電容式耦合，此造成字線電壓之一增大或向上耦合。針對處於較低資料狀態中之胞元，當在胞元之電荷捕捉材料中捕捉之電子擺脫且返回至通道時，Vth逐漸減小。針對處於較高資料狀態中之胞元，在電子自通道移除時，Vth逐漸增大。見圖8A。 當發生一讀取操作時，未知胞元處於第一讀取條件或第二讀取條件中或可能處於此兩個條件之間的某處。一個方法係追蹤自一通電事件或一之前感測操作起經過之時間。然而，此經過時間無法精確地指示字線是否向上耦合或向上耦合之程度，此係由於其他因素(諸如環境因素及製程變異)可係有關的。再者，將需要各區塊之單獨追蹤。 本文提供之技術解決上述及其他問題。 圖1C描繪本文揭示之各種特徵。一第一特徵包含偵測字線之一向上耦合狀態且相應地設定讀取電壓(區塊10)。一第二特徵包含緊接在一讀取操作之前施加一讀取前電壓脈衝(區塊11)。一第三特徵包含週期性地施加一電壓脈衝至區塊中之所有字線(區塊12)。此可獨立於一讀取命令發生，且涉及將記憶體胞元之臨限電壓刷新至第二讀取條件。一第四特徵包含緊接在一讀取或程式化操作之後執行一軟抹除(區塊13)。 下文描述各種其他特徵及益處。 圖1A係一例示性記憶體裝置之一方塊圖。記憶體裝置100 (諸如一非揮發性儲存系統)可包含一或多個記憶體晶粒108。記憶體晶粒108包含記憶體胞元之一記憶體結構126 (諸如一記憶體胞元陣列)、控制電路110及讀取/寫入電路128。記憶體結構126可由字線經由一列解碼器124定址，且可由位元線經由一行解碼器132定址。讀取/寫入電路128包含多個感測區塊51、52、…、53 (感測電路)且容許並行讀取或程式化一頁記憶體胞元。通常，一控制器122包含於與一或多個記憶體晶粒108相同之記憶體裝置100 (例如，一可移除儲存卡)中。控制器可與記憶體晶粒分離。命令及資料經由一資料匯流排120在主機140與控制器122之間傳送及經由線118在該控制器與一或多個記憶體晶粒108之間傳送。 記憶體結構可為2D或3D。記憶體結構可包括包含一3D陣列之一或多個記憶體胞元陣列。記憶體結構可包括一單片3D記憶體結構，其中多個記憶體層級形成於一單一基板(諸如一晶圓)上方(且非其中)而無中介基板。記憶體結構可包括經一體形成於具有安置於一矽基板上方之一作用區域之記憶胞元陣列之一或多個實體層級中之任何類型之非揮發性記憶體。記憶體結構可處於具有與記憶體胞元之操作相關聯之電路之一非揮發性記憶體裝置中，而不管相關聯之電路在基板上方或其內。 控制電路110與讀取/寫入電路128協作以對記憶體結構126執行記憶操作，且包含一狀態機112、一晶片上位址解碼器114及一電力控制模組116。狀態機112提供記憶操作之晶片級控制。狀態機可包含判定自一最近感測操作起之一經過時間之一時鐘112a，如下文進一步論述。例如可針對讀取電壓組提供一儲存區113，如下文進一步論述。一般言之，儲存區可儲存運算參數及軟體/程式碼。例如，一計時器113a可用於判定何時週期性地施加一電壓脈衝至字線，如下文結合圖13E及圖16A描述。亦可提供一溫度感測器115。見圖1D。 在一項實施例中，狀態機可藉由軟體程式化。在其他實施例中，狀態機未使用軟體且完全實施為硬體(例如，電子電路)。 晶片上位址解碼器114提供由主機或一記憶體控制器使用之硬體位址至由解碼器124及132使用之硬體位址之間之一位址介面。電力控制模組116控制在記憶操作期間供應至字線、選擇閘極線及位元線之電力及電壓。其可包含字線、SGS及SGD電晶體及源極線之驅動器。見圖24。在一個方法中，感測區塊可包含位元線驅動器。一SGS電晶體係在一NAND串之一源極端處之一選擇閘極電晶體，且一SGD電晶體係在一NAND串之一汲極端處之一選擇閘極電晶體。 在一些實施方案中，可組合一些組件。在各種設計中，除記憶體結構126外之一或多個組件(單獨或組合)可被視為經組態以執行包含本文描述之程序之步驟之本文描述之技術之至少一個控制電路。例如，一控制電路可包含控制電路110、狀態機112、解碼器114及132、電力控制模組116、感測區塊51、52、…、53、讀取/寫入電路128、控制器122等等之任一者或一組合。 晶片外控制器122 (其在一項實施例中為一電路)可包括一處理器122c、儲存裝置(記憶體)(諸如ROM 122a及RAM 122b)及一錯誤校正碼(ECC)引擎245。ECC引擎可校正數個讀取錯誤。 亦可提供一記憶體介面122d。與ROM、RAM及處理器通信之記憶體介面為提供控制器與記憶體晶粒之間的一電介面之一電路。例如，記憶體介面可改變信號之格式或時序，提供一緩衝器，隔離突波，鎖存I/O等等。處理器可經由記憶體介面122d發出命令至控制電路110 (或記憶體晶粒之任何其他組件)。 儲存裝置包括程式碼(諸如一指令集)，且處理器可操作以執行指令集以提供本文描述之功能性。替代地或另外，處理器可存取來自記憶體結構之一儲存裝置126a(諸如一或多個字線中之記憶體胞元之一保留區域)之程式碼。 例如，程式碼可由控制器用來存取記憶體結構，諸如用於程式化、讀取及抹除操作。程式碼可包含開機程式碼及控制程式碼(例如，一指令集)。開機程式碼係在一開機或起動程序期間初始化控制器且使控制器能夠存取記憶體結構之軟體。程式碼可由控制器用來控制一或多個記憶體結構。在通電之後，處理器122c自ROM 122a或儲存裝置126a提取開機程式碼以用於執行，且開機程式碼初始化系統組件且將控制程式碼載入RAM 122b中。一旦將控制程式碼載入RAM中，其便可藉由處理器執行。控制程式碼包含執行基本任務(諸如控制且分配記憶體、確定指令之處理之優先級及控制輸入及輸出埠)之驅動器。 一般言之，控制程式碼可包含執行包含下文進一步論述之流程圖之步驟之本文描述之功能且提供包含下文進一步論述之該等電壓波形之電壓波形之指令。一控制電路可經組態以執行指令以執行本文描述之功能。 在一項實施例中，主機係一運算裝置(例如，膝上型電腦、桌上型電腦、智慧型電話、平板電腦、數位相機)，其包含一或多個處理器、一或多個處理器可讀儲存裝置(RAM、ROM、快閃記憶體、硬碟機、固態記憶體)，該一或多個處理器可讀儲存裝置儲存用於程式化一或多個處理器以執行本文描述之方法之處理器可讀程式碼(例如，軟體)。主機亦可包含額外系統記憶體、一或多個輸入/輸出介面及/或與一或多個處理器通信之一或多個輸入/輸出裝置。 除NAND快閃記憶體之外，亦可使用其他類型之非揮發性記憶體。 半導體記憶體裝置包含揮發性記憶體裝置(諸如動態隨機存取記憶體(「DRAM」)或靜態隨機存取記憶體(「SRAM」)裝置)、非揮發性記憶體裝置(諸如電阻式隨機存取記憶體(「ReRAM」)、電可抹除可程式化唯讀記憶體(「EEPROM」)、快閃記憶體(其亦可被視為EEPROM之一子集)、鐵電隨機存取記憶體(「FRAM」)及磁阻式隨機存取記憶體(「MRAM」))及能夠儲存資訊之其他半導體元件。各類型之記憶體裝置可具有不同組態。例如，快閃記憶體裝置可經組態為一NAND或一NOR組態。 可由被動及/或主動元件以任何組合形成記憶體裝置。藉由非限制性實例，被動半導體記憶體元件包含ReRAM裝置元件，在一些實施例中，其等包含一電阻率切換儲存元件(諸如一反熔絲或相變材料)及視情況一操縱元件(諸如二極體或電晶體)。進一步藉由非限制性實例，主動半導體記憶體元件包含EEPROM及快閃記憶體裝置元件，在一些實施例中，其等包含含有一電荷儲存區之元件，諸如一浮動閘極、導電奈米顆粒或一電荷儲存介電材料。 多個記憶體元件可經組態使得其等串聯連接或使得可個別地存取各元件。藉由非限制性實例，呈一NAND組態之快閃記憶體裝置(NAND記憶體)通常含有串聯連接之記憶體元件。一NAND串係包括記憶體胞元及SG電晶體之一組串聯連接之電晶體之一實例。 一NAND記憶體陣列可經組態，使得該陣列由多個記憶體串組成，其中一串係由共用一單一位元線且作為一群組進行存取之多個記憶體元件組成。替代性地，記憶體元件可經組態使得可個別地存取各元件(例如，一NOR記憶體陣列)。NAND及NOR記憶體組態係例示性的，且可以其他方式組態記憶體元件。 可將定位於一基板內及/或上方之半導體記憶體元件配置成二維或三維，諸如一2D記憶體結構或一3D記憶體結構。 在一2D記憶體結構中，半導體記憶體元件配置於一單一平面或一單一記憶體裝置層級中。通常，在一2D記憶體結構中，記憶體元件配置於實質上平行於支撐記憶體元件之一基板之一主表面而延伸之一平面中(例如，在一x-y方向平面中)。基板可為一晶圓(記憶體元件之層形成於該晶圓上方或該晶圓中)或其可為一載體基板(其在記憶體元件形成之後附接至該等記憶體元件)。作為一非限制性實例，基板可包含諸如矽之一半導體。 記憶體元件可以一有序陣列(諸如複數個列及/或行)配置在單一記憶體裝置層級中。然而，記憶體元件可排列成不規則或非正交組態。記憶體元件各可具有兩個或兩個以上電極或接觸線，諸如位元線及字線。 一3D記憶體陣列經配置，使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此形成一三維(即，在x、y及z方向上，其中z方向實質上垂直於基板之主表面且x及y方向實質上平行於基板之主表面)結構。 作為一非限制性實例，可將一3D記憶體結構垂直配置為多個2D記憶體裝置層級之一堆疊。作為另一非限制性實例，可將一3D記憶體陣列配置為多個垂直行(例如，實質上垂直於基板之主表面(即，在y方向上)延伸之行)，其中各行具有多個記憶體元件。可將行配置成一2D組態(例如，在一x-y平面中)，從而導致在多個垂直堆疊之記憶體平面上具有元件之記憶體元件之一3D配置。三維之記憶體元件之其他組態亦可構成一3D記憶體陣列。 藉由非限制性實例，在一3D NAND記憶體陣列中，記憶體元件可耦合在一起以在一單一水平(例如，x-y)記憶體裝置層級內形成一NAND串。替代性地，記憶體元件可耦合在一起以形成橫跨多個水平記憶體裝置層級之一垂直NAND串。可設想其他3D組態，其中一些NAND串含有一單一記憶體層級中之記憶體元件，而其他串含有跨過多個記憶體層級之記憶體元件。3D記憶體陣列亦可設計為一NOR組態及一ReRAM組態。 通常，在一單片3D記憶體陣列中，一或多個記憶體裝置層級形成於一單一基板上方。視情況，單片3D記憶體陣列亦可具有至少部分處於單一基板內之一或多個記憶體層。作為一非限制性實例，基板可包含諸如矽之一半導體。在一單片3D陣列中，構成陣列之各記憶體裝置層級之層通常形成於陣列之下方記憶體裝置層級之層上。然而，一單片3D記憶體陣列之相鄰記憶體裝置層級之層可共用或具有在記憶體裝置層級之間的中介層。 2D陣列可經單獨形成且接著封裝在一起以形成具有多個記憶體層之一非單片記憶體裝置。例如，可藉由在分離基板上形成記憶體層級且接著將記憶體層級彼此上下堆疊而構成非單片堆疊記憶體。基板可在堆疊之前薄化或自記憶體裝置層級移除，但由於記憶體裝置層級最初形成於分離基板上方，故所得記憶體陣列並非單片3D記憶體陣列。此外，多個2D記憶體陣列或3D記憶體陣列(單片或非單片)可形成於分離晶片上且接著封裝在一起以形成一堆疊晶片記憶體裝置。 記憶體元件之操作及與記憶體元件之通信通常需要相關聯電路。作為非限制性實例，記憶體裝置可具有用於控制及驅動記憶體元件完成諸如程式化及讀取之功能之電路。此相關聯電路可在與記憶體元件相同之基板上及/或在一分離基板上。例如，用於記憶體讀取-寫入操作之一控制器可定位於一分離控制器晶片上及/或與記憶體元件相同之基板上。 熟習此項技術者將認識到，此技術不限於所描述之2D及3D例示性結構，但涵蓋本文描述且熟習此項技術者所理解之技術之精神及範疇內之所有相關記憶體結構。 圖1B描繪一例示性記憶體胞元200。記憶體胞元包括接收一字線電壓Vwl之一控制閘極CG、一電壓Vd下之一汲極、一電壓Vs下之一源極及一電壓Vch下之一通道。 圖1D描繪圖1A之溫度感測電路115之一實例。電路包含pMOSFET 131a、131b及134、雙極電晶體133a及133b及電阻器R1、R2及R3。I1、I2及I3指示電流。Voutput係經提供至一類比轉數位(ADC)轉換器129之一基於溫度之輸出電壓。Vbg係一與溫度無關之電壓。一電壓位準產生電路135使用Vbg來設定數個電壓位準。例如，可藉由一電阻分壓電路將一參考電壓劃分為若干位準。 ADC比較Voutput與電壓位準且選擇電壓位準中之一最接近匹配，從而將一對應數位值(VTemp)輸出至處理器。此係指示記憶體裝置之一溫度之資料。在一個方法中，ROM熔絲123儲存將匹配電壓位準與一溫度相關之資料。處理器接著使用溫度來設定記憶體裝置中之基於溫度之參數。 藉由使跨電晶體131b之基極-射極電壓(Vbe)與跨電阻器R2之電壓降相加而獲得Vbg。雙極電晶體133a具有大於電晶體133b之一面積(N倍)。PMOS電晶體131a及131b具有相等之大小且經配置成一電流鏡組態，使得電流I1及I2實質上係相等的。吾人有Vbg=Vbe+R2xI2及I1=Ve/R1，使得I2=Ve/R1。因此，Vbg=Vbe+R2xkT ln(N)/R1xq，其中T係溫度，k係波茲曼常數且q係電荷之一單位。電晶體134之源極經連接至一供應電壓Vdd且電晶體之汲極與電阻器R3之間的節點係輸出電壓Voutput。電晶體134之閘極經連接至與電晶體131a及131b之閘極相同之終端且通過電晶體134之電流鏡射通過電晶體131a及131b之電流。 圖2係例示性記憶體裝置100之一方塊圖，其描繪控制器122之額外細節。如本文使用，一快閃記憶體控制器係管理儲存於快閃記憶體上之資料且與一主機(諸如一電腦或電子裝置)通信之一裝置。一快閃記憶體控制器可具有除本文描述之特定功能性外之各種功能性。例如，快閃記憶體控制器可格式化快閃記憶體以確保記憶體正恰當地操作，映射出壞的快閃記憶體胞元且分配待替換未來故障胞元之備用記憶體胞元。備用胞元之一些部分可用於固持韌體以操作快閃記憶體控制器且實施其他特徵。在操作中，當一主機需要自快閃記憶體讀取資料或將資料寫入快閃記憶體時，其將與快閃記憶體控制器通信。若主機提供一邏輯位址(資料待讀取/寫入至該位址)，則快閃記憶體控制器可將自主機接收之邏輯位址轉換為快閃記憶體中之一實體位址。(替代地，主機可提供實體位址)。快閃記憶體控制器亦可執行各種記憶體管理功能，諸如(但不限於)損耗均衡(分佈寫入以避免損耗將以其他方式重複被寫入之記憶體之特定區塊)及垃圾收集(在一區塊充滿之後，僅將有效資料頁移動至一新的區塊，使得可抹除且重新使用充滿之區塊)。 控制器122與非揮發性記憶體晶粒108之間的介面可為任何適當快閃記憶體介面。在一項實施例中，記憶體裝置100可為一基於卡之系統，諸如一安全數位(SD)卡或一微安全數位(微SD)卡。在一替代實施例中，記憶體系統可為一嵌入式記憶體系統之部分。例如，快閃記憶體可嵌入於主機內，諸如成安裝於一個人電腦中之一固態碟機(SSD)形式。 在一些實施例中，記憶體裝置100包含控制器122與非揮發性記憶體晶粒108之間的一單一通道，本文描述之標的物不限於具有一單一記憶體通道。 控制器122包含與一主機介接之一前端模組208、與一或多個非揮發性記憶體晶粒108介接之一後端模組210及執行現將詳細描述之功能之各種其他模組。 控制器之組件可採取經設計配合其他組件使用之一經封裝功能硬體單元(例如，一電路)、可藉由一處理器(例如，微處理器)或通常執行相關功能之一特定功能之處理電路執行之一程式碼之一部分(例如，軟體或韌體)、或與(例如)一更大系統介接之一自含型硬體或軟體組件之形式。例如，各模組可包含一特定應用積體電路(ASIC)、一場可程式化閘極陣列(FPGA)、一電路、一數位邏輯電路、一類比電路、離散電路、閘極或任何其他類型之硬體之一組合或其等之組合。替代地或另外，各模組可包含經儲存於一處理器可讀裝置(例如，記憶體)中以程式化控制器之一處理器以執行本文描述之功能之軟體。圖2中描繪之架構係可(可不)使用圖1A中描繪之控制器122之組件(例如，RAM、ROM、處理器、介面)之一個例示性實施方案。 控制器122可包含用於重整記憶體胞元或記憶體之區塊之重整電路212。重整可包含使資料在其當前位置中刷新或將資料重新程式化至一新的字線或區塊中作為執行不穩定的(erratic)字線維護之部分，如下文描述。 再次參考控制器122之模組，一緩衝器管理器/匯流排控制器214管理隨機存取記憶體(RAM) 216中之緩衝器且控制控制器122之內部匯流排仲裁。RAM可包含DRAM及/或SRAM。DRAM或動態隨機存取記憶體係其中記憶體以一電荷形式儲存之一類型之半導體記憶體。一DRAM中之各記憶體胞元由一電晶體及一電容器製成。資料經儲存於電容器中。電容器歸因於洩漏而損失電荷且因此DRAM為揮發性裝置。為保持記憶體中之資料，必須定期刷新裝置。相比而言，只要供應電力，SRAM或靜態隨機存取記憶體便將保留一值。 一唯讀記憶體(ROM) 218儲存系統開機程式碼。雖然在圖2中繪示為與控制器分離定位，但在其他實施例中，RAM 216及ROM 218之一個或兩者可經定位於控制器內。在其他實施例中，RAM及ROM之部分可經定位於控制器122內及控制器外側二者。此外，在一些實施方案中，控制器122、RAM 216及ROM 218可經定位於單獨半導體晶粒上。 前端模組208包含提供與主機或下一層級儲存控制器之電介接之一主機介面220及一實體層介面(PHY) 222。主機介面220之類型之選擇可取決於所使用之記憶體之類型。主機介面220之實例包含(但不限於) SATA、SATA Express、SAS、光纖通道、USB、PCIe及NVMe。主機介面220通常促進資料、控制信號及時序信號之傳送。 後端模組210包含一錯誤校正控制器(ECC)引擎224，該錯誤校正控制器(ECC)引擎224編碼自主機接收之資料位元組且解碼且錯誤校正自非揮發性記憶體讀取之資料位元組。一命令定序器226產生待傳輸至非揮發性記憶體晶粒108之命令序列(諸如程式及抹除命令序列)。一RAID (獨立晶粒之冗餘陣列)模組228管理RAID奇偶校驗之產生及故障資料之恢復。RAID奇偶校驗可用作寫入至記憶體裝置100中之資料之完整性保護之一額外層級。在一些情況中，RAID模組228可為ECC引擎224之一部分。注意，RAID奇偶校驗可經添加作為一額外晶粒或由共同名稱暗示之若干晶粒，但其亦可添加於現有晶粒內，例如，作為一額外平面、或額外區塊或一區塊內之額外字線。一記憶體介面230提供命令序列至非揮發性記憶體晶粒108且自非揮發性記憶體晶粒接收狀態資訊。一快閃記憶體控制層232控制後端模組210之總體操作。 記憶體裝置100之額外組件包含媒體管理層238，該媒體管理層238執行非揮發性記憶體晶粒108之記憶體胞元之損耗均衡。記憶體系統亦包含其他離散組件240，諸如外部電介面、外部RAM、電阻器、電容器或可與控制器122介接之其他組件。在替代性實施例中，實體層介面222、RAID模組228、媒體管理層238及緩衝器管理/匯流排控制器214之一或多者為控制器122中非必要之可選組件。 快閃記憶體轉譯層(FTL)或媒體管理層(MML) 238可經整合為可處理快閃記憶體錯誤且與主機介接之快閃記憶體管理之部分。特定言之，MML可為快閃記憶體管理中之一模組且可負責NAND管理之內部。特定言之，MML 238可包含記憶體裝置韌體中之一演算法，該演算法將來自主機之寫入轉譯為至晶粒108之記憶體結構126 (例如，快閃記憶體)之寫入。可需要MML 238，此係因為：1) 快閃記憶體可具有有限耐久性；2) 快閃記憶體僅可以多頁寫入；及/或3) 可不寫入快閃記憶體，除非其作為一區塊被抹除。MML 238理解快閃記憶體之此等潛在限制，其等可能對主機係不可見的。因此，MML 238嘗試將來自主機之寫入轉譯為至快閃記憶體中之寫入。可使用MML 238來識別且記錄不穩定的位元。不穩定的位元之此記錄可用於評估區塊及/或字線(字線上之記憶體胞元)之健康。 控制器122可與一或多個記憶體晶粒108介接。在一項實施例中，控制器及多個記憶體晶粒(一起組成記憶體裝置100)實施一固態碟機 (SSD)，該固態碟機 (SSD)可模擬、替換或取代一主機內側之一硬碟機用作一網路附接式儲存(NAS)裝置等等。另外，無需使SSD作為一硬碟機工作。 圖3係一記憶體裝置600之一透視圖，其包括圖1A之記憶體結構126之一例示性3D組態中之一組區塊。記憶體胞元(儲存元件)之實例性區塊BLK0、BLK1、BLK2及BLK3及具有供該等區塊使用之電路之一周邊區域604位於基板上。例如，電路可包含電壓驅動器605，該等電壓驅動器605可經連接至區塊之控制閘極層。在一個方法中，共同驅動在區塊中之一共同高度處之控制閘極層。基板601亦可承載區塊下方之電路，以及經圖案化成導電路徑以載送電路之信號之一或多個下金屬層。區塊經形成於記憶體裝置之一中間區602中。在記憶體裝置之一上區603中，一或多個上金屬層經圖案化成導電路徑以載送電路之信號。各區塊包括記憶體胞元之一堆疊區域，其中該堆疊之交替層級表示字線。在一個可能方法中，各區塊具有相對之分層側，垂直接觸件自該等相對分層側向上延伸至一上金屬層以形成至導電路徑之連接。儘管四個區塊經描繪為一實例，但可使用在x方向及/或y方向上延伸之兩個或兩個以上區塊。 在一個可能方法中，該等區塊在一平面中，且在x方向上之平面之長度表示至字線之信號路徑在一或多個上金屬層中延伸之一方向(一字線或SGD線方向)，及在y方向上之平面之寬度表示至位元線之信號路徑在一或多個上金屬層中延伸之一方向(一位元線方向)。z方向表示記憶體裝置之一高度。區塊亦可配置成多個平面。 圖4描繪圖3之區塊之一者之一部分之一例示性橫截面視圖。區塊包括交替之導電層及介電層之一堆疊616。在此實例中，除資料字線層(或字線) WLL0至WLL10外，導電層包括兩個SGD層、兩個SGS層及四個虛設字線層(或字線) WLD1、WLD2、WLD3及WLD4。介電層經標註為DL0至DL19。此外，描繪包括NAND串NS1及NS2之堆疊之區。各NAND串涵蓋使用形成相鄰於字線之記憶體胞元之材料充填之一記憶體孔618或619。圖6中更詳細地展示堆疊之一區622。 堆疊包含一基板611。在一個方法中，源極線SL之一部分包括基板中之一n型源極擴散層611a，其與一區塊中之記憶體胞元之各串之一源極端接觸。在一個可能實施方案中，n型源極擴散層611a經形成於一p型井區611b中，該p型井區611b繼而經形成於一n型井區611c中，該n型井區611c繼而經形成於一p型半導體基板611d中。在一個方法中，n型源極擴散層可由一平面中之所有區塊共用。 NS1具有在堆疊之一底部616b處之一源極端613及在堆疊之一頂部616a處之一汲極端615。可跨堆疊週期性提供局部互連件(諸如局部互連件617)。局部互連件可為延伸穿過堆疊諸如以將源極線/基板連接至堆疊上方之一線之金屬充填狹縫。狹縫可在字線之形式期間使用且隨後使用金屬充填。局部互連件包括一絕緣區617b內之一導電區617a (例如，金屬)。亦描繪一位元線BL0之一部分。一導電通孔621將NS1之汲極端615連接至BL0。 在一個方法中，記憶體胞元之區塊包括交替之控制閘極及介電層之一堆疊，且記憶體胞元經配置成堆疊中之垂直延伸之記憶體孔。 在一個方法中，各區塊包括一階地狀邊緣，其中垂直互連件連接至各層(包含SGS、WL及SGD層)且向上延伸至至電壓源之水平路徑。 例如，此實例包含各串中之兩個SGD電晶體、兩個汲極側虛設記憶體胞元、兩個源極側虛設記憶體胞元及兩個SGS電晶體。一般言之，使用虛設記憶體胞元係可選的，且可提供一或多個虛設記憶體胞元。同樣地，可在一記憶體串中提供一或多個SGD電晶體及一或多個SGS電晶體。 可提供一絕緣區620以將SGD層之部分彼此分離以提供每子區塊一個獨立驅動之SGD線。在此實例中，字線層係為兩個相鄰子區塊共有。亦見圖7B。在另一可能實施方案中，絕緣區620向下延伸至基板以分離字線層。在此情況中，字線層在各子區塊中係分離的。但在任一情況中，一區塊之字線層可在其等端部處彼此接合，使得其等在一區塊內經共同驅動，如在圖7B中描繪。 圖5描繪圖4之堆疊中之記憶體孔/支柱直徑之一標繪圖。垂直軸與圖4之堆疊對準且描繪由記憶體孔618及619中之材料形成之支柱之一寬度(wMH)(例如，直徑)。在此一記憶體裝置中，經蝕刻穿過堆疊之記憶體孔具有一非常高之深寬比。例如，約25至30之一深度-直徑比係常見的。記憶體孔可具有一圓形橫截面。歸因於蝕刻程序，記憶體孔及所得支柱寬度可沿著孔之長度變化。通常，直徑自記憶體孔之頂部至底部逐步變小(實線)。即，記憶體孔係錐狀的，在堆疊之底部處變窄。在一些情況中，一略微變窄發生在靠近選擇閘極之孔之頂部處，使得直徑在自記憶體孔之頂部至底部逐步變小之前略微變寬(長虛線)。例如，在此實例中，記憶體孔寬度在堆疊中之WL9之層級處係一最大值。記憶體孔寬度在WL10之層級處略小，且在WL8至WL0之層級處逐步更小。 歸因於記憶體孔及所得支柱之直徑之不均勻性，記憶體胞元之程式化及抹除速度可基於其等沿著記憶體孔之位置而變化。憑藉在一記憶體孔之底部處之一相對更小之直徑，跨隧道氧化物之電場相對更強，使得程式化及抹除速度對於相鄰於記憶體孔之相對更小之直徑部分之字線中之記憶體胞元係較高的。字線向上耦合及放電之量因此比相鄰於記憶體孔之相對更大之直徑部分之字線中之記憶體胞元相對更大。 在另一可能實施方案中，藉由短虛線表示，堆疊經製造為兩層。首先底部層經形成具有一各自記憶體孔。頂部層接著經形成為具有與底部層中之記憶體孔對準之一各自記憶體孔。各記憶體孔係錐狀的，使得形成一雙錐形記憶體孔，其中從堆疊之底部移動至頂部，寬度增大，接著減小且再次增大。 圖6描繪圖4之堆疊之區622之一特寫圖。記憶體胞元在一字線層與一記憶體孔之交叉處形成於堆疊之不同層級處。在此實例中，SGD電晶體680及681經提供於虛設記憶體胞元682及683及一資料記憶體胞元MC上方。可(例如)使用原子層沈積沿著記憶體孔630之側壁(SW)及/或在各字線層內沈積數個層。例如，由一記憶體孔內之材料形成之各支柱699或柱可包含一電荷捕捉層663或薄膜(諸如氮化矽(Si₃ N₄ )或其他氮化物)、一穿隧層664 (隧道氧化物)、一通道665 (例如，包括多晶矽)及一介電核心666。一字線層可包含一阻擋氧化物/阻擋高介電常數材料660、一金屬阻障層661及一導電金屬662 (諸如鎢)作為一控制閘極。例如，提供控制閘極690、691、692、693及694。在此實例中，除金屬外之所有層經提供於記憶體孔中。在其他方法中，一些層可在控制閘極層中。額外支柱經類似地形成於不同記憶體孔中。一支柱可形成一NAND串之一柱狀作用區域(AA)。 當程式化一記憶體胞元時，電子經儲存於與記憶體胞元相關聯之電荷捕捉層之一部分中。此等電子自通道被汲取至電荷捕捉層中且穿過穿隧層。一記憶體胞元之Vth與儲存電荷量成比例地增大(例如，隨著儲存電荷量之增大而增大)。在一抹除操作期間，電子返回至通道。 可使用包括一阻擋氧化物層、一電荷捕捉層、一穿隧層及一通道層之複數個環形層充填記憶體孔之各者。使用一主體材料充填記憶體孔之各者之一核心區，且複數個環形層在記憶體孔之各者中在核心區與字線之間。 NAND串可被視為具有一浮動主體通道，此係因為通道之長度未形成於一基板上。此外，NAND串由在一堆疊中彼此疊置之複數個字線層提供，且藉由介電層彼此分離。 圖7A描繪在與圖4一致之一3D組態中之子區塊中之NAND串之一例示性視圖。描繪沿著各子區塊中之字線在x方向上延伸之例示性記憶體胞元。為簡要起見，各記憶體胞元描繪為一立方體。SB0包含NAND串700n、701n、702n及703n。SB1包含NAND串710n、711n、712n及713n。SB2包含NAND串720n、721n、722n及723n。SB3包含NAND串730n、731n、732n及733n。位元線經連接至NAND串組。例如，一位元線BL0經連接至NAND串700n、710n、720n及730n，一位元線BL1經連接至NAND串701n、711n、721n及731n，一位元線BL2經連接至NAND串702n、712n、722n及732n且一位元線BL3經連接至NAND串703n、713n、723n及733n。一感測電路可經連接至各位元線。例如，感測電路400、400a、400b及400c分別經連接至位元線BL0、BL1、BL2及BL3。NAND串係自一基板向上延伸之垂直記憶體串(例如，垂直串)之實例。 程式化及讀取可一次針對一個字線及一個子區塊中之選定胞元發生。此容許各選定胞元受一各自位元線及/或源極線控制。例如，SB0中之記憶體胞元之一實例組795經連接至WLL4。類似地，包括SB1、SB2及SB3中之資料記憶體胞元之組796、797及798經連接至WLL4。 圖7B描繪在與圖4一致之一組例示性區塊中之字線及SGD層。描繪區塊BLK0、BLK1、BLK2及BLK3。描繪各區塊中之字線層(WLL)以及例示性SGD線。在各子區塊中提供一個SGD線。BLK0包含子區塊SB0、SB1、SB2及SB3。各圓表示一記憶體孔或串。子區塊在x方向上係長形的且實際上含有數千個記憶體串。另外，超過所描繪之該等區塊之多得多的區塊在基板上配置成一列。字線層及SGD/SGS層可自一列解碼器2401接收電壓。亦見圖24A及圖24B。 圖8A描繪在相較於一第二讀取條件之一第一讀取條件下之記憶體胞元之一例示性Vth分佈，其中使用八個資料狀態。八個資料狀態僅係一實例，此係由於可使用其他數目，諸如四、十六或更大。針對Er、A、B、C、D、E、F及G狀態，吾人在第二讀取條件中分別具有Vth分佈820、821、822、823、824、825、826及827，且在第一讀取條件中分別具有820a、821a、822a、823a、824a、825a、826a及827a。針對A、B、C、D、E、F及G狀態，吾人分別具有程式驗證電壓VvA、VvB、VvC、VvD、VvE、VvF及VvG。亦分別描繪第二讀取條件中之讀取電壓VrAH、VrBH、VrCH、VrDH、VrEL、VrFL及VrGL，且亦分別描繪第一讀取條件中之讀取電壓VrAL、VrBL、VrCL、VrDL、VrEH、VrFH及VrGH。亦分別描繪位元111、110、100、000、010、011、001及101之一例示性編碼。位元格式為：UP/MP/LP。在一抹除操作期間使用一抹除驗證電壓VvEr。 此實例指示，相較於第二讀取條件之第一讀取條件之Vth分佈之偏移在資料狀態相對較低或較高時比在資料狀態處於中間範圍中時相對更大。針對逐步變低或變高之資料狀態，偏移可逐步變大。在一個實例中，在第一讀取條件中，讀取電壓VrAL、VrBL、VrCL及VrDL分別對相對較低之狀態A、B、C及D係最佳的，且讀取電壓VrEH、VrFH及VrGH分別對相對較高之狀態E、F及G係最佳的。類似地，在第二讀取條件中，讀取電壓VrAH、VrBH、VrCH及VrDH分別對相對較低之狀態A、B、C及D係最佳的，且讀取電壓VrEL、VrFL及VrGL分別對相對較高之狀態E、F及G係最佳的。因此，在一個可能實施方案中，每個狀態之兩個讀取電壓之較低者在第一讀取條件中對較低狀態係最佳的，且每個狀態之兩個讀取電壓之較高者在第一讀取條件中對較高狀態係最佳的。 最佳讀取電壓一般處於相鄰資料狀態之Vth分佈之間的中途。因此，隨著Vth分佈偏移，最佳讀取電壓偏移。 當存在自一最近程式化或讀取操作開始之一長延遲時可發生第一讀取條件。一例示性序列為：程式化一區塊，等待一小時，接著讀取區塊。當存在斷電/通電時亦可發生第一讀取條件。一例示性序列為：程式化一區塊，斷電/通電，接著讀取區塊。當存在其他區塊之程式化或讀取時亦可發生第一讀取條件。一例示性序列為：程式化一個區塊，程式化另一區塊，接著讀取該一個區塊。 圖8B描繪下、中間及上資料頁之例示性位元序列及相關聯之讀取電壓。在此情況中，記憶體胞元在八個資料狀態之一者中各儲存三個資料位元。描繪各狀態之例示性位元指派。一下、中間或上位元可分別表示一下、中間或上頁之資料。除經抹除狀態Er外使用七個經程式化資料狀態A、B、C、D、E、F及G。憑藉此等位元序列，可藉由使用讀取電壓(例如，控制閘極或字線電壓) VrA及VrE來讀取記憶體胞元而判定下頁之資料。若Vth＜=VrA或Vth＞VrE，則下頁(LP)位元=1。若VrA＜Vth＜=VrE，則LP=0。一般言之，可在施加一讀取電壓時藉由感測電路感測一記憶體胞元。若記憶體胞元在一感測時間處於一導電狀態中，則其臨限電壓(Vth)低於讀取電壓。若記憶體胞元處於一不導電狀態中，則其Vth大於讀取電壓。 藉由針對各狀態之編碼位元(碼字)中之自0至1或自1至0之轉變而判定用於讀取一資料頁之讀取電壓。例如，LP位元在Er與A之間自1轉變至0且在D與E之間自0轉變至1。因此，LP之讀取電壓為VrA及VrE。 可藉由使用讀取電壓VrB、VrD及VrF來讀取記憶體胞元而判定中間頁之資料。若Vth＜=VrB或VrD＜Vth＜=VrF，則中間頁(MP)位元=1。若VrB＜Vth＜=VrD或Vth＞VrF，則MP=0。例如，MP位元在A與B之間自1轉變至0，在C與D之間自0轉變至1且在E與F之間自1轉變至0。因此，MP之讀取電壓為VrB、VrD及VrF。 可藉由使用讀取電壓VrC及VrG來讀取記憶體胞元而判定上頁之資料。若Vth＜=VrC或Vth＞VrG，則上頁(UP)位元=1。若VrC＜Vth＜=VrG，則UP=0。例如，UP位元在B與C之間自1轉變至0且在F與G之間自0轉變至1。因此，UP之讀取電壓為VrC及VrG。讀取電壓經描繪為VrA、VrB、VrC、VrD、VrE、VrF及VrG，其中此等之各者可表示第一讀取值或第二讀取值(無論哪一者皆為最佳的)。 圖9描繪一例示性程式化操作之一波形。水平軸描繪一程式迴路(PL)數且垂直軸描繪控制閘極或字線電壓。一般言之，一程式化操作可涉及施加一脈衝列至一選定字線，其中脈衝列包含多個程式迴路或程式驗證反覆。程式驗證反覆之程式部分包括一程式電壓，且程式驗證反覆之驗證部分包括一或多個驗證電壓。 在一個方法中，各程式電壓包含兩個階躍。此外，在此實例中使用增量階躍脈衝程式化(ISPP)，其中程式電壓使用一固定或變化之階躍大小來在各連續程式迴路中升壓。此實例在其中完成程式化之一單一程式化遍次中使用ISPP。ISPP亦可用於一多遍次操作之各程式化遍次中。 波形900包含經施加至選定用於程式化之一字線及一相關聯非揮發性記憶體胞元組之一系列程式電壓901、902、903、904、905、…、906。基於正被驗證之目標資料狀態，作為一實例，可在各程式電壓之後提供一或多個驗證電壓。可施加0 V至程式電壓與驗證電壓之間的選定字線。例如，分別可在程式電壓901及902之各者之後施加A狀態驗證電壓VvA及B狀態驗證電壓VvB (波形910)。可在程式電壓903及904之各者之後施加A狀態驗證電壓VvA、B狀態驗證電壓VvB及C狀態驗證電壓VvC (波形911)。在若干額外程式迴路(未展示)之後，可在最終程式電壓906之後施加E狀態驗證電壓VvE、F狀態驗證電壓VvF及G狀態驗證電壓VvG (波形912)。 圖10A描繪一程式化操作中之例示性波形之一標繪圖，其展示一字線電壓之向上耦合。所展示之時段表示一個程式驗證反覆。水平軸描繪時間且垂直軸描繪字線電壓Vwl。一程式電壓1000自t0至t4施加至一選定字線且達到一量值Vpgm。程式電壓可臨時暫停在一中間位準(諸如Vpass)以避免可具有不合意耦合效應之一單一大轉變。一傳遞電壓1005自t0至t19施加至未選定字線且達到一量值Vpass，其係足夠高的以提供處於一導電狀態中之胞元，使得可針對選定字線之胞元發生感測(例如，驗證)操作。傳遞電壓包含一增大部分、一固定振幅部分(例如，在Vpass下)及一減小部分。視情況而言，傳遞電壓相對於程式電壓更快增大，使得在t0達到Vpass。 將一驗證電壓1010施加至選定字線。在此實例中，依次施加所有七個驗證電壓。在此實例中使用一八層級記憶體裝置。分別在t8、t9、t10、t11、t12、t13及t14施加驗證電壓VvA、VvB、VvC、VvD、VvE、VvF及VvG。可在各驗證電壓期間啟動感測電路。波形自t15至t16自VvG減小至0 V或其他穩態位準。 針對未選定字線，Vpass之減小將使胞元自一導電狀態轉變至一不導電狀態。特定言之，當Vpass下降至低於一切斷位準(Vcutoff (在t18之虛線))時，胞元之通道將變為切斷，例如，胞元將變得不導電。當一胞元變得不導電時，其充當一電容器，其中控制閘極係一個板且通道係另一板。當Vcg＜Vcutoff或Vcg＜(Vth+Vsl)時，一胞元變得不導電，其中Vcg係胞元之控制閘極電壓(字線電壓)，Vth係胞元之臨限電壓且Vsl係繼而約為胞元之源極終端處之電壓之源極線電壓。針對處於最高程式化狀態(例如，G狀態)之一胞元，Vth可低至VvG (或歸因於程式化後之電荷損失而較低)且高達在圖8A中之Vth分佈827或827a中之G狀態之上尾部處之Vth。因此，Vcutoff可低至VvG+Vsl或高達G狀態上尾部之Vth+Vsl。隨著傳遞電壓1005自Vcutoff減小至0 V，通道向下電容耦合一類似量，如藉由圖10B中標繪圖1015表示。 當Vsl更大時，通道切斷時之電壓擺動將更大。然而，由於Vch=Vsl，故Vch之最小向下耦合位準將本質上獨立於Vsl。例如，字線電壓之一6 V擺動(例如，Vcutoff=6 V)(其中Vsl=1 V)將導致與字線電壓之一5 V擺動(例如，Vcutoff=5 V)(其中Vsl=0 V)大致相同之Vch之最小向下耦合位準。 標繪圖1012表示自t19至t20之字線電壓之向上耦合。向上耦合經描繪為相對快速地發生，但此並未按比例繪製。實際上，驗證操作(例如，自t5至t19)可消耗約100微秒，而字線之向上耦合可明顯更長，在數毫秒範圍中(諸如10毫秒)。 圖10B展示對應於圖10A之一通道電壓(Vch)之一標繪圖。針對一未選定記憶體串(不具有在當前程式迴路中程式化之一胞元之一串)，在程式電壓期間(例如，自t0至t4) Vch將增壓至諸如8 V之一位準(未展示)。藉由提供處於一不導電狀態中之未選定串之SGD及SGS電晶體以使Vch浮動而達成此增壓。歸因於當將Vpass及Vpgm施加至字線時之電容式耦合，Vch經耦合得更高。針對一選定記憶體串(具有在當前程式迴路中程式化之一胞元之一串)，通常在程式電壓期間將Vch如展示般接地。 在驗證電壓期間，例如，針對一選定記憶體串，Vch最初可為約1 V。針對選定記憶體串之通道，Vch約等於Vsl。基於所使用之一類型之感測設定Vsl。實例包含其中Vsl約為1 V之負感測及其中Vsl約為0 V且使用一負字線電壓之正感測。本文描述之技術不管Vsl之位準或所使用之感測類型皆適用。 通道自t18至t19經向下電容耦合至一最小位準，且接著自t19至t20開始返回至一最終位準(例如，0 V)。若容許字線之電壓在t19開始浮動，則電壓(標繪圖1012)藉由Vch之增大而電容耦合得更高。字線之電壓浮動至一峰值位準Vwl_coupled_up，藉此達成第二讀取條件。例如，Vcutoff可為6 V，使得字線電壓存在一6 V改變(例如，6至0 V)，其經耦合至通道。憑藉在1 V之Vch之初始值及一90%耦合比，最小Vch可(例如)約為1-6x0.9=-4.4 V。因此，存在Vch之一4.4 V增大，其經耦合至胞元之字線(例如，控制閘極)。Vwl_coupled_up可約為4.4x0.9=4 V。藉由將字線與一字線驅動器斷開而使字線之電壓浮動。 圖10C描繪展示一字線電壓之向上耦合之一讀取操作中之例示性波形之一標繪圖。一讀取操作類似於一驗證操作，此係由於兩者皆為感測操作且兩者皆可提供字線電壓之一向上耦合。水平軸描繪時間且垂直軸描繪字線電壓Vwl。傳遞電壓1115、1116及1117分別自t0至t3、自t4至t8且自t9至t12施加至未選定字線，且具有Vpass之一量值。傳遞電壓包含一增大部分、在Vpass之一部分及一減小部分。一讀取電壓包含分別針對與圖8A及圖8B一致之下頁、中間頁及上頁之各者之單獨波形1120 (在位準VrAH及VrEL)、1121 (在位準VrBH、VrDH及VrFL)及1122 (在位準VrCH及VrGL)。讀取電壓針對第二讀取條件最佳化(作為一實例)且施加至選定字線。在此實例中使用一八層級記憶體裝置。 針對未選定字線，Vpass之減小將使胞元自一導電狀態轉變至一不導電狀態，如論述。在t13之虛線指示一G狀態胞元何時變得不導電。隨著傳遞電壓1117自Vcutoff減小至0 V，通道藉由一類似量向下電容耦合，如藉由圖10D中之標繪圖1035表示。隨著通道電壓在t14之後增大，字線電壓浮動且耦合得更高，至Vwl_coupled_up。 圖10D描繪對應於圖10C之一通道電壓(Vch)之一標繪圖。通道自t13至t14經向下電容耦合至一最小位準Vch_min，且接著自t14至t15開始返回至一最終位準(例如，0 V)。若容許字線之電壓在t14開始浮動，則電壓(標繪圖1032)藉由Vch之增大(標繪圖1035)電容耦合得更高。字線之電壓浮動至一峰值位準Vwl_coupled_up，如論述。 圖10E描繪圖10C之波形，其展示字線之向上耦合電壓之一衰變。時間標度不同於圖10A至圖10D中且表示一更長時段，諸如一或多個小時。標繪圖1123描繪一時段t0至t1中之讀取電壓(對應於圖10C中之波形1120至1122)。標繪圖1123a描繪傳遞電壓(對應於圖10C中之波形1115至1117)。一標繪圖1125描繪歸因於耦合(在一時段t1至t2中)之至一向上耦合位準(Vwl_coupled_up)之Vwl之一增大，緊接著在一時段t2至t3中之Vwl之一衰變。一般言之，Vwl之增大相較於衰變之時段相對快速地發生。 圖10F描繪與圖10E一致之一通道電壓之一標繪圖。一減小後緊接著時段t1至t2中之一增大(標繪圖1126)。Vch自t2至t3約為0 V (標繪圖1127)。 圖10G描繪與圖10E及圖10F一致之經連接至經向上耦合之字線之一記憶體胞元之一Vth之一標繪圖。針對處於一例示性資料狀態(諸如A狀態)中之一胞元，Vth自t0至t1處於一初始位準(Vth_initial)。此表示第一讀取條件。Vth在Vch增大至一峰值位準Vth_coupled_up的同時，歸因於耦合而自t1至t2增大(標繪圖1128)。此表示第二讀取條件。Vth接著自t1至t3逐漸減小回至Vth_initial。 圖11A描繪當控制閘極電壓在一感測操作中減小時充當一電容器之一記憶體胞元上之控制閘極及通道電壓。由字線平面或層之3D堆疊造成第一讀取問題，其中記憶體胞元之通道係浮動的且未如2D快閃NAND架構中般耦合至基板。氧化物-氮化物-氧化物(ONO)層中之字線耦合及電子捕捉係第一讀取問題之來源。 如論述，在一讀取/驗證操作之後，當施加在一字線上之讀取傳遞電壓(Vpass)斜降時，G狀態胞元(例如，具有5 V之Vth)在Vpass降低至5 V時切斷通道。浮動通道電位接著在Vpass進一步降低至Vss時被向下推至一負值。接著，上文展示之通道中之負電壓(約-4.5 V)在讀取操作完成之後藉由吸引正電荷而增大。由於資料字線係浮動的，對通道進行充電所需之電洞之數量相對小，故選定及未選定字線可經快速向上耦合至約4 V (假定90%之一耦合比)。字線上之電位保留在約4 V達一段時間。此吸引且捕捉隧道ONO層中之電子且分別導致針對較低或較高資料狀態之一Vth向上偏移或向下偏移。字線電壓因此歸因於字線與浮動通道電位之耦合而在讀取操作之後上升至約4 V。 頂板表示控制閘極或字線且底板表示通道。電容器1040表示當字線電壓自8 V (Vpass)降低至5 V (Vcutoff，諸如VvG或稍微較高)且Vch=0 V時之一記憶體胞元。電容器1042表示當字線電壓達到0 V，使得Vch經向下耦合至約-4.5 V時之一記憶體胞元。電容器1044表示當相關聯之字線電壓開始浮動時之一記憶體胞元。電容器1046在相關聯之字線電壓在第二讀取條件中達到Vwl_coupled_up時之一記憶體胞元。若記憶體胞元之Vth小於4 V (例如，胞元處於經抹除狀態或較低程式化狀態中)，則記憶體胞元將經弱程式化，使得其Vth增大。若記憶體胞元之Vth大於4 V (例如，胞元處於一較高程式化狀態中)，則記憶體胞元將經弱抹除，使得其Vth減小。電容器1048表示在已經經過大量時間(例如，一小時或更長時間)之後使得字線已經放電至第一讀取條件之一記憶體胞元。 當一資料字線電壓浮動時，對通道進行充電所需之電洞之數量相對小。因此，選定字線可經相對快速地向上耦合至(例如)約4 V。選定字線上之電位保留為約4 V達一段時間，從而吸引在隧道氧化物-氮化物-氧化物(ONO)層中捕捉之電子且造成一Vth向上偏移。若在下一讀取操作之前等待足夠長，則字線之向上耦合電位將被放電，且經捕捉電子將擺脫。第一讀取條件將再次發生。 圖11B描繪圖6之記憶體胞元MC之一部分，其展示在弱程式化期間至一電荷捕捉區中之電子注射。記憶體胞元包含一控制閘極694、一金屬阻障層661a、一阻擋氧化物660a、一電荷捕捉層663、一穿隧層664、一通道665及一介電核心666。歸因於經提高之字線電壓，產生一電場(E)，其將電子(見例示性電子1050)吸引至電荷捕捉層中，從而增大Vth。此弱程式化可由普爾-夫倫克爾(Poole-Frenkel)效應造成，其中一電絕緣體可導電。此為穿隧通過陷井之一種電子。一弱抹除類似地涉及一電場，其排斥來自電荷捕捉層之電子，從而降低Vth。 圖12A描繪緊接在字線於一感測操作結束時放電之前之一例示性記憶體串1200之一組態。例如，此係緊接在字線電壓開始自Vpass斜降之前，例如，在圖10A中之t17及在圖10C中之t12。如提及，在字線之放電期間由切斷通道之高Vth胞元(例如，G狀態胞元)造成第一讀取問題。藉由使字線放電而向下耦合Vch。隨後，電洞進入通道以使通道電壓中和，例如，Vch自一負電壓增大至約0 V。此增大將字線電壓向上耦合至(例如)約4 V。此經提高之字線電壓最終造成隧道氧化物與多晶矽通道之間的介面中之電子捕捉，以及記憶體胞元之電荷捕捉層中之電荷重佈，從而將一些胞元之Vth增大至第二讀取條件。在經過一段時間(諸如一或多個小時)之後，或若字線曝露於一穩態電壓達一段時間之後，字線最終將放電回至約0 V。此放電係歸因於通過SGS電晶體且至基板中之電流洩漏。胞元接著返回至第一讀取條件。最佳讀取位準基於胞元處於第一讀取條件或第二讀取條件或其等之間的某處而變化。若針對第一讀取條件最佳化讀取位準且存在第二讀取條件，或若針對第二讀取條件最佳化讀取位準且存在第一讀取條件，則將產生大量讀取錯誤。 記憶體串1200在一p井1205與一位元線1202之間延伸且包含一SGS電晶體控制閘極1210與一SGD電晶體控制閘極1216之間的記憶體胞元控制閘極1211、1212、1213、…、1214及1215。串包含一記憶體薄膜層1203內之一通道區1204 (例如，一電荷捕捉層內之一穿隧層)。亦描繪一中心介電核心1201。以一橫截面視圖展示串，其中控制閘極及層纏繞記憶體孔。此外，作為一實例，具有控制閘極1211及1215之記憶體胞元經程式化至G狀態(在此實例中之最高狀態)，且具有控制閘極1212至1214之記憶體胞元處於任何狀態中。 SGD控制閘極處於一電壓Vsgd (例如，3至4 V)，記憶體胞元控制閘極1211至1215處於一電壓Vpass (例如，8至10 V)，SGS控制閘極處於一電壓Vsgs (例如，3至4 V)，p井可處於1 V (Vsl)且位元線可處於1至2 V。例示性電子(「e-」)因感測電路經啟動用於感測操作而自位元線進入通道。此導致約0 V之一通道電壓。在字線之放電或斜降期間，G狀態胞元切斷(變得不導電)，從而使通道電壓浮動且向下耦合，如提及。 圖12B描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態。在此時，通道電壓為負(Vch＜0 V)(如由減少數目之電子表示)且控制閘極之各者達到0 V。位元線電壓亦可經設定至0 V。 圖12C描繪當字線藉由通道向上耦合時之一例示性記憶體串之一組態。負通道電壓造成跨SGS電晶體之一側向場，此導致電洞自p井逐漸進入通道。電洞使跨SGS電晶體之場中和且與電子集合，從而逐漸導致通道電壓向0 V增大。在此時，字線電壓係浮動的，使得其等隨著Vch增大而向上耦合。此藉由記號「浮動得更高」指示。 圖12D描繪當字線已經完成向上耦合時之一例示性記憶體串之一組態。在此情況中，通道係完全中和的，使得Vch=0 V。字線電壓處於(例如)約4 V之一向上耦合位準。 圖13A描繪與圖1C中之區塊10一致之一例示性程序。此特徵包含偵測字線之一向上耦合狀態及相應地設定讀取電壓。步驟1300包含接收一區塊中之(例如)經連接至一選定字線之選定記憶體胞元之一讀取命令。例如，可在控制器122處自主機接收命令。在其他情況中，在記憶體裝置100 (圖1A)內內部產生讀取命令。步驟1301包含感測區塊中之一字線電壓。在一個方法中，經感測之字線在區塊中預定且不必與經連接至選定記憶體胞元之選定字線相同。感測一或多個字線係可能的。例如，一電壓偵測器可經組態以執行一或多個字線之一電壓之一評估。針對進一步例示性細節見圖24B。步驟1302包含基於經感測之字線位準選擇一組讀取電壓。經感測之字線位準指示記憶體胞元處於一第一讀取條件、一第二讀取條件或其等之間的某處中。見(例如)圖13B至圖13D。步驟1303包含使用選定之讀取電壓組來執行區塊中之一讀取操作。在此方法中，可基於字線之當前向上耦合狀態選擇最小化讀取錯誤之一最佳之讀取電壓組。 圖13B描繪不同資料狀態之Vth之一偏移對比時間之一標繪圖。如提及，在一第一讀取操作中，針對一或多個較低狀態可見一Vth向下偏移，在一或多個中間範圍狀態中本質上見不到Vth之改變，且針對一或多個較高狀態可見一Vth向上偏移。此等偏移係相對於第二讀取條件中之Vth位準。 時間t=0表示在胞元處於第一讀取條件中時之一感測操作之時間。此時讀取電壓之偏移量值最大，此係因為字線被放電，且對於各程式化資料狀態，胞元之Vth相對於遠離第二讀取條件之Vth。隨著時間自0進行至tf，偏移量值逐漸減小。在一個方法中，在tf可實現0 V之一偏移。對於標註為A、B、C、D、E、F及G之程式化狀態提供單獨標繪圖，其中A、B、C、D之標繪圖展示一向下偏移且E、F及G之標繪圖展示一向上偏移。此實例展示八個資料狀態，但對於其他數目個資料狀態可見一類似趨勢。 圖13C描繪展示讀取電壓對比一經偵測字線電壓之一趨勢之一標繪圖。水平軸描繪一字線(WL)電壓，可使用諸如圖24B中展示之電路感測該電壓。垂直軸描繪與圖8A一致之讀取電壓，其包含對於各程式化資料狀態之一較低及較高之讀取電壓。標繪圖展示，讀取電壓隨著較低資料狀態之經感測WL電壓增大且隨著較高資料狀態之經感測WL電壓減小。 圖13D描繪讀取電壓對比一經偵測字線電壓之一標繪圖，其中在圖13C之一例示性實施方案中使用兩組讀取電壓。在一簡化實施方案中，經感測WL電壓經分類為兩個範圍之一者：低於一參考電壓(Vref)或高於Vref。若經感測WL電壓高於Vref，則選擇讀取電壓VrAH、VrBH、VrCH、VrDH、VrEL、VrFL及VrGL。若經感測WL電壓低於Vref，則選擇讀取電壓VrAL、VrBL、VrCL、VrDL、VrEH、VrFH及VrGH。在一個方法中，可基於最大向上耦合字線電壓選擇Vref。例如，若最大向上耦合字線電壓約為4 V，則Vref可約為該值之一半，或2 V。 圖13E描繪與圖1C中之區塊10一致之另一例示性程序。作為圖13A之一替代例，此程序涉及一區塊之一週期性輪詢以判定其字線電壓。此程序因其可在接收一讀取命令之前儲存一字線電壓之一資料鍵入而係有用的。當接收讀取命令時，可在不執行另一字線電壓偵測的情況下立即判定適當讀取電壓。可檢查經偵測之字線電壓是否足夠新，使得可依賴該字線電壓來選擇讀取電壓。 步驟1310包含根據一計時器感測一字線電壓。例如，此可週期性地(例如，每幾分鐘或小時)實現。步驟1311包含儲存字線電壓之一資料鍵入。若在下一感測之時間之前未接收到讀取命令，則重複步驟1310及1311。若在步驟1312接收區塊之一讀取命令，則一決策步驟1313判定資料鍵入是否係最新的(例如，不比一指定時間量舊)。若決策步驟1313為真，則步驟1314基於資料鍵入選擇一組讀取電壓，且步驟1315使用該組讀取電壓來執行區塊中之一讀取操作。接著程序在步驟1310繼續。若決策步驟1313為假，則步驟1316重複字線電壓之感測，步驟1317儲存字線電壓之一新的資料鍵入且步驟1318重設計時器。接著到達步驟1314及1315。 視情況而言，省略決策步驟1313，使得最近鍵入始終用於選擇讀取電壓。字線偵測之週期可經設定為足夠短的，使得最近鍵入係有效的。 圖14A描繪與圖1C中之區塊11一致之一例示性程序。此特徵包含緊接在一讀取操作之前施加一讀取前電壓脈衝。步驟1400包含接收一選定區塊中之(例如)經連接至一選定字線之選定記憶體胞元之一讀取命令。一決策步驟1401判定是否滿足施加一讀取前電壓脈衝至選定字線之一條件。此決策步驟可考慮各種資料輸入。例如，區塊1401a指示自區塊之一最近感測起之一經過時間是否超過一臨限值。臨限值可為足夠長的，使得若經過時間超過臨限值，則胞元將處於第一讀取條件中。若接收區塊1401a之輸入，則可滿足該條件。區塊1401b指示區塊之一先前讀取是否導致一或多個不可校正之錯誤。此先前讀取可與除在步驟1400中涉及之讀取命令之外之一先前讀取命令相關聯。經處理之一讀取恢復可能已經用於回應於先前讀取中之一或多個不可校正錯誤而讀取資料。若接收區塊1401b之輸入，則可滿足該條件。 一控制電路可經組態以導致一電壓偵測器回應於區塊中之記憶體胞元之一先前讀取導致一或多個不可校正錯誤之一判定而執行評估。 區塊1401c指示區塊中之一字線電壓是否低於一臨限值。臨限值可為足夠低的，使得若字線電壓低於臨限值，則胞元將處於第一讀取條件中。可使用結合圖13A及圖24B論述之技術來感測字線電壓。若接收區塊1401c之輸入，則可滿足該條件。 若決策步驟1401為真，則步驟1402包含施加一讀取前電壓脈衝至選定字線，且步驟1403包含讀取選定記憶體胞元。見圖15A及圖15B。在一個實施方案中，讀取前電壓脈衝經施加至選定字線而非選定區塊中之剩餘、未選定字線。在另一實施方案中，讀取前電壓脈衝亦同時施加至一些或全部未選定字線。讀取前電壓脈衝對於胞元(尤其為較低程式化狀態中之胞元)提供一弱或軟程式化。脈衝產生跨胞元之一電場，其造成一些電荷捕捉及因此與脈衝之持續時間及量值成比例之Vth之一些增大。取決於脈衝量值及持續時間，脈衝可不增大處於較高狀態中之胞元之Vth。 在一個選項中，步驟1402a包含將讀取前電壓脈衝之一持續時間設定為一固定持續時間。讀取前電壓脈衝之量值亦可經設定至一固定量值。在另一選項中，步驟1402b包含基於經過時間設定讀取前電壓脈衝之一持續時間。亦可基於經過時間設定讀取前電壓脈衝之量值。見圖15C。步驟1402c包含基於經偵測到之字線電壓設定讀取前電壓脈衝之一持續時間。亦可基於經偵測到之字線電壓設定讀取前電壓脈衝之量值。見圖15D。步驟1402d包含基於溫度設定讀取前電壓脈衝之一持續時間。亦可基於經感測之溫度設定讀取前電壓脈衝之量值。見圖15E。 若針對第二讀取條件最佳化讀取電壓，則讀取前電壓脈衝有助於在讀取胞元之前將胞元之Vth增大回至第二讀取條件。 圖14B描繪與圖1C中之區塊11一致之另一例示性程序。在此情況中，不施加讀取前電壓脈衝，除非存在對於一初始讀取之一或多個不可校正之錯誤。步驟1410包含接收選定記憶體胞元之一讀取命令。步驟1411包含讀取選定記憶體胞元。在一個方法中，使用針對第二讀取條件最佳化之預設讀取位準。一決策步驟1412判定是否存在一或多個不可校正之錯誤，例如ECC程序是否無法校正所有讀取錯誤。若決策步驟1412為假，則在步驟1417完成讀取程序。若決策步驟1412為真，則步驟1413包含施加一讀取前電壓脈衝至選定字線。步驟1414接著再次讀取選定記憶體胞元，且一決策步驟1415判定是否仍存在一或多個不可校正錯誤。若決策步驟1415為假，則在步驟1417完成讀取程序。若決策步驟1415為真，則步驟1416包含執行一讀取恢復程序。此可涉及重複讀取嘗試，其中讀取電壓偏移得更高及/或更低。 視情況而言，若決策步驟1415為真，則可施加一第二讀取前電壓脈衝。第二讀取前電壓脈衝之量值及/或持續時間可大於讀取前電壓脈衝之第一應用。 若字線電壓浮動達一足夠長之時間，則導致不可校正之錯誤之初始讀取將對向上耦合字線電壓具有一些影響。然而，此將過分延長讀取操作時間。讀取前電壓脈衝之軟程式化在增大胞元之Vth方面比字線向上耦合更快速地起作用。此外，讀取前電壓脈衝可作用於選定字線上而非一區塊中之所有字線。 圖15A描繪類似於圖10C之一讀取操作中之例示性波形之一標繪圖，其中在讀取操作之前施加一讀取前電壓脈衝。重複圖10C之波形1115至1117及1120至1122。緊接在讀取波形之前施加一讀取前電壓脈衝(標繪圖1500)。讀取前電壓脈衝可(例如)具有一量值Vpass。一般言之，脈衝將在其具有一更大量值及/或持續時間時對增大胞元之Vth具有更大影響。讀取前電壓脈衝在t0a開始斜升(例如，回應於一讀取命令)，且在t0b開始斜降使得持續時間為t0b至t0a。在其斜降至0 V之後，例如，讀取操作於t0開始。可最小化讀取前電壓脈衝與讀取操作之間的延遲以最小化總讀取時間。讀取前電壓脈衝在讀取胞元之前增大胞元之Vth以減少讀取錯誤。亦可如由標繪圖1032指示般執行讀取操作之後之字線之向上耦合。 標繪圖1500a展示可降低電力消耗之讀取前電壓脈衝之一選項。在此實例中，讀取前電壓脈衝之斜升速率可在讀取操作期間低於後續傳遞電壓之斜升速率。 圖15B描繪對應於圖15A之一通道電壓(Vch)之一標繪圖。標繪圖1035a對應於圖10C之標繪圖1035。 圖15C描繪與圖14A之程序之步驟1402b一致之讀取前電壓脈衝持續時間及/或量值對比自一最近感測操作起之一時間之一標繪圖。此可為自包括一驗證測試之一最近讀取操作或一程式化操作起之一時間。由於讀取前電壓脈衝幫助增大記憶體胞元之Vth，故持續時間及/或量值隨著時間增大而增大，其中Vth歸因於字線電壓之放電而隨時間減小。讀取前電壓脈衝之影響在持續時間及/或量值更大時係更大的。持續時間可(例如)約為0.1 msec至200 msec。 圖15D描繪與圖14A之程序之步驟1402c一致之讀取前電壓脈衝持續時間及/或量值對比一經偵測字線電壓之一標繪圖。由於一較低之WL電壓指示字線電壓已放電且胞元處於或接近第一讀取條件，故持續時間及/或量值隨著經偵測到之WL電壓減小而增大。因此，指示一更強(更長或更大量值)讀取前電壓以幫助記憶體胞元之Vth增大回第二讀取條件。 圖15E描繪與圖14A之程序之步驟1402d一致之讀取前電壓脈衝持續時間及/或量值對比溫度之一標繪圖。即，脈衝持續時間及/或量值與溫度成反比例。圖1A之溫度感測器115可用於判定溫度。一般言之，在低溫下，吾人需要一更長之脈衝持續時間及/或量值。在讀取前(其緊接在一讀取操作之前實現)的情況中，吾人希望使用讀取前脈衝來捕捉電子，使得一記憶體胞元進入第二讀取狀態。捕捉電子且使記憶體胞元從第一讀取狀態轉變至第二讀取狀態所需之時間在較低溫度下增大。咸信一機制涉及捕捉位置之間的跳躍，其在較低溫度下較緩慢。因此，一更長之脈衝持續時間及/或量值在較低溫度下係更佳的。 圖15F描繪與圖14A之程序一致之依一對數-對數尺度之錯誤計數對比程式脈衝寬度之一標繪圖。藉由讀取第一讀取條件中之胞元而獲得標繪圖。可見，若脈衝持續時間非常短(諸如數奈秒)，則其不明顯減少錯誤計數，且當胞元處於第一讀取條件中時，錯誤計數正如預期。然而，隨著脈衝持續時間增大(諸如達數毫秒)，錯誤計數明顯減少至如當胞元處於第二讀取條件中時預期之一位準。在此實例中，針對第二讀取條件最佳化讀取電壓。 圖16A描繪與圖1C中之區塊12一致之一例示性程序。此特徵包含週期性地施加一電壓脈衝至區塊中之所有字線。此程序可使用類似於讀取前電壓脈衝之一電壓脈衝。在一個方法中，此程序可施加電壓脈衝至一或多個區塊中之所有字線而非僅施加至一選定字線。可獨立於一讀取命令執行程序。可在使脈衝週期性地發出之控制器中定義一命令。在一個方法中，當執行命令時，電壓驅動器及相關聯之傳遞閘極(圖24A及圖24B)經組態以同時施加一電壓脈衝至一或多個區塊中之所有字線。另一方法係同時施加一電壓脈衝至一或多個區塊中之一或多個字線。 亦可使一個晶粒內之電壓脈衝交錯，使得其等在不同時間施加至不同組之區塊。此減小峰值電流消耗。例如，若區塊經配置在多個平面中(例如，基板之不同p井區)，則脈衝可一次施加至一個平面中之區塊。或者，取決於記憶體裝置架構，脈衝可一次施加至一個平面中之區塊之一部分。脈衝可一次施加至一組區塊，其中各組包括一或多個區塊。 在圖25中描繪之減小峰值電流消耗之另一選項中，可使電壓脈衝跨一多晶粒記憶體裝置中之多個晶粒交錯。 此外，可藉由設定Vbl=Vsource，其中SGS及SGD電晶體處於一導電狀態中而減小電流消耗。此將傾向於防止電流在串中流動，此係由於串之兩端皆處於相同電位。另一方法係切斷SGD或SGS電晶體(但非兩者)，故不存在通過其等之電流。SGS或SGD電晶體之一者應係導電的，使得通道電壓並非浮動的。 可週期性地發出脈衝，諸如約每幾分鐘一次或每小時一次。術語「週期性」意在包含固定間隔以及變化之間隔。若字線已開始放電，則脈衝使區塊返回至第二讀取條件。可在不追蹤區塊處於第一讀取條件或第二讀取條件中的情況下實施脈衝。在一些情況中，當施加脈衝時，一區塊可歸因於一最近感測操作而已處於第二讀取條件中。在此情況中，脈衝可具有極少影響或不具有影響。在其他情況中，一區塊可處於或接近第一讀取條件。在此情況中，脈衝可能對使區塊返回至第二讀取條件具有顯著影響。在一個方法中，可回應於記憶體裝置中之一通電事件起始脈衝之週期性發出。此事件迫使所有字線為0 V且至第一讀取條件中。 步驟1600起始一計時器。在步驟1601，計時器繼續計數。一決策步驟1602判定計時器是否已經計數達一指定週期。區塊1602a指示可基於溫度調整週期，例如，使得週期在溫度較高時較短。見圖16D。若決策步驟1602為假，則重複步驟1601且計時器繼續累計。若決策步驟1602為真，則步驟1603重設計時器且步驟1604包含使用一電壓脈衝使一或多個區塊中之記憶體胞元刷新。刷新涉及使至少較低狀態胞元之Vth增大回至第二讀取條件。區塊1604a指示可調整電壓脈衝之持續時間及/或量值。例如，可基於自最近感測起之時間、WL電壓及溫度做出調整，如分別結合圖15C至圖15E論述。 圖16B描繪與圖16A之程序一致之週期性電壓脈衝之一標繪圖。垂直軸描繪電壓且水平軸描繪時間。例示性脈衝1610、1620及1630具有由一箭頭1625表示之一持續時間及由一箭頭1626表示之一週期。在脈衝之間，字線電壓可經向上耦合且接著開始如由標繪圖1611、1621及1631描繪般衰變。可在週期性電壓脈衝之間發生涉及施加電壓至字線之其他操作(諸如讀取及程式化操作)。在所提供之實例中，各電壓脈衝具有一共同持續時間。在另一方法中，持續時間可變化。同樣地，在所提供之實例中，使用一共同週期(例如，脈衝之間的時間)提供電壓脈衝。在另一方法中，週期可變化。 圖16C描繪與圖16B一致之通道電壓之一標繪圖。通道電壓可經耦合得更低且接著增大，使字線向上耦合，如所論述。例如，脈衝1601在t0斜升且在t1斜降，造成如由標繪圖1616描繪之Vch中之一向下突波。脈衝1620在t3斜升且在t4斜降，造成如由標繪圖1627描繪之Vch中之一向下突波。脈衝1630在t6斜升且在t7斜降，造成如由標繪圖1636描繪之Vch中之一向下突波。字線電壓在t2、t5及t8開始向上耦合。 圖16D描繪與圖16A之區塊1602a一致之脈衝週期對比溫度之一標繪圖。如提及，週期可在溫度較高時較短。一高溫表示一最壞情況情境，其中字線之放電速率係最大的。在一個方法中，例如，週期針對高於室溫之溫度設定為數分鐘(例如，1至10分鐘)且針對室溫或更低溫度設定為1至2小時。 圖17A描繪與圖1C中之區塊13一致之一例示性程序。此特徵包含緊接在一讀取或程式化操作之後執行一軟抹除(區塊13)。如提及，在一感測操作(例如，一讀取或驗證測試)之後，若字線電壓浮動，則藉由通道使字線電壓向上耦合。步驟1700包含接收一區塊中之(例如)經連接至一選定字線之選定記憶體胞元之一讀取或程式命令。步驟1701包含執行選定記憶體胞元之一讀取或驗證。結合如(例如，結合圖9)論述之一程式化操作執行驗證操作。步驟1702包含執行區塊之一軟抹除。 在接收一讀取命令之前，區塊經受一正常抹除操作(諸如在圖17B及圖17C中描繪)，緊接著進行一程式化操作(諸如在圖9中描繪)。在接收一程式化命令之前，區塊經受一正常抹除操作。 圖17B描繪在一正常抹除操作中施加至一基板之例示性抹除電壓之一標繪圖。垂直軸描繪Verase且水平軸描繪抹除迴路數。Verase具有一初始量值Vinit且在各連續抹除迴路中量值遞增。在此實例中，總共三個迴路用於完成抹除操作。抹除電壓1711、1712及1713分別在抹除迴路1、2及3中施加。Verase (例如)係經由局部互連件施加至基板(p井)之電壓。Verase可(例如)具有高達20至25 V之一量值。 圖17C描繪與圖17B一致之施加至一區塊中之字線之驗證電壓之一標繪圖。垂直軸描繪Vwl (字線電壓)且水平軸描繪抹除迴路數。描繪一例示性抹除驗證電壓1714。此電壓(VvEr)可(例如)具有接近0 V之一量值。通常在各抹除電壓之後施加一抹除驗證電壓作為一區塊之一抹除驗證測試之部分。 圖18A描繪與圖17之步驟1702一致之當在一軟抹除操作中電洞自基板引入至通道中且通道開始中和時之圖12A之例示性記憶體串1200之一組態。在圖12A之組態之後，p井電壓經提升至(例如) 5 V，以使電洞(「h+」)從基板進入通道以開始使通道電壓中和。亦見圖19A至圖19D。SGS電晶體之控制閘極可經設定為(例如) 0 V，使得電晶體處於針對電洞之一導電狀態中。 電子開始與電洞組合，如由相較於圖12A減少數目個電子指示。在此時間期間可依0 V驅動字線，使得其等未向上耦合。亦可依0 V驅動SGD電晶體之控制閘極。此程序被稱為一軟抹除，此係因為其類似於在一正常抹除操作中發生之內容但具有一較小之程度。例如，在一正常抹除操作中(諸如在圖17B及圖17C中描繪)，p井可經提升至(例如) 20至25V之一高得多之電壓。一正常抹除操作提供一足夠高之通道至閘極電壓，其驅動電子離開胞元之電荷捕捉層，且將經程式化胞元之Vth降低至經抹除狀態之Vth位準。通常，在正常抹除操作中，在多次反覆中抹除胞元。各反覆涉及施加一p井電壓，緊接著使用驗證位準VvEr來執行一驗證測試(圖8A)。軟抹除之區別在於通道至閘極電壓未高至足以以抹除胞元。此外，通常不存在驗證測試或多次反覆之使用。此外，在軟抹除期間之p井上之抹除電壓之持續時間可小於一正常抹除期間。軟抹除提供一通道至閘極電壓，其足以在不抹除記憶體胞元的情況下使通道中和。 在一個方法中，針對軟抹除之p井電壓之量值小於正常抹除之量值之25至50%，及/或針對軟抹除之p井電壓之持續時間小於正常抹除之持續時間之25至50%。 圖18B描繪與圖17及圖18A之步驟1702一致之當在一軟抹除操作中完全中和通道時之一例示性記憶體串之一組態。通道經完全中和，使得Vch=0 V。字線電壓係浮動的，但保留在約0 V，此係由於不存在來自通道之向上耦合。 圖19A至圖19D描繪與圖17一致之接著進行一軟抹除之一讀取操作中之例示性波形。 圖19A描繪接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖。圖19B描繪一軟抹除期間之一通道電壓。圖19C描繪一軟抹除期間之一SGS電晶體電壓。圖19D描繪一軟抹除期間之一p井電壓。重複圖10C之波形1115至1117及1120至1122。在p井電壓Vp-well增大時，從t14至t16發生軟抹除(標繪圖1930)。在軟抹除期間(標繪圖1033)在(例如) 0 V (低於傳遞電壓之一位準)驅動字線，使得字線電壓在Vch增大時未浮動得更高。隨後，在t17之後，字線電壓可浮動(標繪圖1034)。雖然字線電壓在此時浮動，但其未浮動至一較高位準，此係因為通道電壓已經達到一平衡條件(Vch=0 V)。標繪圖1910表示在t13開始向下耦合且在t15逐漸返回至0 V之通道電壓。提供t16至t15之一時間邊限以確保通道電壓在Vp-well自t16至t17斜降回至0 V之前已經完成其轉變。Vsgs (標繪圖1920)在感測發生時提高，且當Vwl亦斜降時在t12斜降至0 V。 斜升Vp-well所需之時間可歸因於基板上之p井之相對大之電容而係大量的。通常，p井在一平面中之區塊下方延伸。接著描述之另一類型的軟抹除使用來自SGS及/或SGD電晶體之閘極引發汲極洩漏(GIDL)來將電洞引入通道中。此可更快速地對通道進行充電以減小軟抹除程序之總消耗。 圖20A描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態，其中在與圖17之步驟1702一致之一軟抹除操作中使用耦合降低SGD及SGS電晶體電壓。在圖20A至圖20C中，軟抹除使用GIDL來縮短軟抹除時間。GIDL軟抹除涉及使用一負閘極至汲極/源極電壓來使一串之SGS及/或SGD電晶體偏壓。GIDL電洞電流之量在負閘極至汲極/源極電壓之量值較大時係較大的。 當無法在記憶體裝置中獲得一負電壓以使用一負電壓直接驅動SGS及/或SGD控制閘極時，可使用相鄰字線來將SGS及/或SGD控制閘極向下耦合至一負位準。在此情況中，相鄰字線可為一非資料或虛設字線。例如，控制閘極1211可表示一虛設字線(諸如WLD4)，且控制閘極1215可表示一虛設字線(諸如WLD2) (見圖4及圖7A)。 如在圖21A至圖21D中描述，字線電壓可在斜降至0 V之最終位準之前自其等峰值位準Vpass斜降至一中間位準VpassL。當字線電壓自Vpass斜降至VpassL時，SGS及/或SGD控制閘極電壓自其等峰值位準斜降至0 V。隨後，SGS及/或SGD控制閘極電壓浮動(例如，與一電壓驅動器斷開)，使得當字線電壓自VpassL斜降至0 V時，SGS及/或SGD控制閘極電壓向下耦合至一負位準。例如，VpassL可為4.5 V，使得SGS及/或SGD控制閘極電壓經向下耦合至約-4 V。見圖20B。從VpassL至0 V之轉變提供一足量之向下耦合，而從Vpass至0 V之轉變可提供至SGS及/或SGD控制閘極之過度向下耦合。可使VpassL相對較高以提供相對更多之GIDL電洞電流。 圖20A展示當虛設字線自VpassL轉變至0 V時，SGS及/或SGD控制閘極電壓如何自0 V浮動得更低。依0 V驅動資料字線阻止歸因於來自通道之耦合之改變。通道電壓在此時為負。 圖20B描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態，其中在與圖17之步驟1702一致之一軟抹除操作中使用一經驅動負電壓降低SGD及SGS電晶體電壓。當在記憶體裝置中可獲得一負電壓時，可使用一負電壓(諸如-4 V)而非使用圖20A之向下耦合程序來直接驅動SGS及/或SGD控制閘極。 如在圖22A至圖22D中描述，字線電壓可自其等峰值位準Vpass斜降至最終位準0 V。SGS及/或SGD控制閘極電壓自其等峰值位準斜降至一負位準。通道電壓在此時為負。 圖20C描繪在與圖17之步驟1702及圖20A或圖20B一致之一軟抹除操作中使用GIDL將電洞自SGD及SGS電晶體引入至通道中且通道開始中和時之一例示性記憶體串之一組態。此組態展示如何使用SGS及/或SGD電晶體之適當偏壓在通道中自此等電晶體產生電洞(歸因於向下耦合或一經驅動負電壓)。通道電壓開始中和且隨後完全中和，諸如在圖18B中展示。 圖21A至圖21D描繪與圖20A及圖20C一致之一軟抹除中之波形，其中SGS及/或SGD電晶體經向下耦合至一負電壓以藉由GIDL產生電洞。 圖21A描繪與圖20A及圖20C一致之在緊接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖，其中傳遞電壓在斜降至0 V之前斜降至VpassL。重複圖10C之波形1115及1116及1120至1122。除字線電壓從t12至t14斜降至峰值位準Vpass與0 V之間的一中間位準VpassL外，波形1117a對應於波形1117。字線電壓從t14至t15保持在VpassL以確保在t15自VpassL斜降至0 V之前達到所需位準。標繪圖2110表示通道電壓向下耦合且接著增大，如之前論述。 當字線電壓在t15自VpassL斜降至0 V時，此造成如描述之SGS及/或SGD控制閘極電壓之向下耦合。SGS及/或SGD電晶體在此時經偏壓以歸因於GIDL而在通道中產生電洞，使得通道經充電且自t15至t17發生區塊中之記憶體胞元之一軟抹除。在軟抹除期間，依(例如) 0 V驅動字線電壓(標繪圖2111)。隨後，在t18之後，字線電壓可浮動(標繪圖2112)。 圖21B描繪一軟抹除之一個實例期間之一通道電壓。標繪圖2110表示在t13開始向下耦合且在t16逐漸返回至0 V之通道電壓。提供t17至t16之一時間邊限以確保通道電壓在Vsgd/Vsgs不再浮動而在t17驅動回0 V之前已經完成其轉變。 圖21C描繪一軟抹除之一個實例期間之一SGS及/或SGD電晶體電壓。SGS及/或SGD控制閘極電壓(標繪圖2120)自t13至t14a斜降至0 V且接著自t14a至t17浮動(由虛線指示)。 圖21D描繪一軟抹除之一個實例期間之一p井電壓。Vp-well (標繪圖2130)可在t18斜降至0 V之前在軟抹除期間保留在一位準(諸如1 V)。 圖22A至圖22D描繪與圖20B及圖20C一致之一軟抹除中之波形，其中SGS及/或SGD電晶體在一負電壓下驅動以使電晶體偏壓以藉由GIDL產生電洞。 圖22A描繪接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖。相較於圖21A至圖21D之軟抹除，此軟抹除程序之時間可縮短，此係由於傳遞電壓未保持在VpassL。重複圖10C之波形1115至1117及1120至1122。波形2110表示t13之通道電壓向下耦合且接著增大，如之前論述。 自t13至t14，SGS及/或SGD控制閘極電壓斜降至一負電壓，使得SGS及/或SGD電晶體歸因於GIDL在通道中產生電洞。自t14至t16對通道進行充電且發生區塊中之記憶體胞元之一軟抹除。在軟抹除期間，依(例如) 0 V驅動字線電壓(標繪圖2211)。隨後，在t17之後，字線電壓可浮動(標繪圖2212)。 圖22B描繪一軟抹除之一個實例期間之一通道電壓。標繪圖2210表示在t13開始向下耦合且在t15逐漸返回至0 V之通道電壓。提供t16至t15之一時間邊限以確保通道電壓在Vsgd/Vsgs在t16斜升回至0 V之前已經完成其轉變。 圖22C描繪一軟抹除之一個實例期間之一SGS及/或SGD電晶體電壓。SGS及/或SGD控制閘極電壓(標繪圖2220)自t13至t14斜降至一負值且接著自t16斜升至0 V。 圖22D描繪一軟抹除之一個實例期間之一p井電壓。Vp-well (標繪圖2230)可在t17斜降至0 V之前在軟抹除期間保留在一位準(諸如1 V)。 圖23描繪在圖1A之行控制電路中之一感測區塊51之一例示性方塊圖。行控制電路可包含多個感測區塊，其中各感測區塊經由各自位元線執行多個記憶體胞元之感測(例如，讀取)操作。 在一個方法中，一感測區塊包括多個感測電路(亦稱為感測放大器)。各感測電路與資料鎖存器及快取區相關聯。例如，例示性感測電路2350a、2351a、2352a及2353a分別與快取區2350c、2351c、2352c及2353c相關聯。在一個方法中，可使用不同各自感測區塊來感測位元線之不同子集。此容許與感測電路相關聯之處理負載被劃分且由各感測區塊中之一各自處理器處置。例如，一感測電路控制器2360可與感測電路及鎖存器組(例如，十六個感測電路及鎖存器)通信。感測電路控制器可包含一預充電電路2361，該預充電電路2361提供一電壓至各感測電路以用於設定一預充電電壓。感測電路控制器亦可包含一記憶體2362及一處理器2363。 圖24A描繪用於提供電壓至記憶體胞元之區塊之一例示性電路。在此實例中，一列解碼器2401提供電壓至區塊2410組中之各區塊之字線及選擇閘極。該組可處於一平面中且包含區塊BLK0至BLK7。列解碼器提供一控制信號至傳遞閘極2422，該等傳遞閘極2422將區塊連接至列解碼器。通常，一次對一個選定區塊執行操作(例如，程式化、讀取或抹除)。列解碼器可將全域控制線2402連接至局部控制線2403 (字線或選擇閘極線)。控制線表示導電路徑。自電壓源2420在全域控制線上提供電壓。電壓源可提供電壓至連接至全域控制線之開關2421。控制傳遞閘極2424 (亦稱為傳遞電晶體或傳送電晶體)以將來自電壓源2420之電壓傳遞至開關2421。電壓源2420可提供(例如)字線(WL)、SGS控制閘極及SGD控制閘極上之電壓。 各種組件(包含列解碼器)可自一控制器(諸如狀態機112或控制器122)接收命令以執行本文描述之功能。 在一正常抹除或一軟抹除中，一源極線電壓源2430經由控制線2432提供抹除電壓至基板中之源極線/擴散區(p井)。在一個方法中，源極擴散區2433係為區塊所共有。一組位元線2442亦係為區塊所共用。一位元線電壓源2440提供電壓至位元線。在一個可能之實施方案中，電壓源2420靠近位元線電壓源。 一字線電壓偵測器2460經連接至各區塊中之字線之一者。電壓偵測器可包括一操作放大器比較器(例如，諸如在圖24B中描繪)。 圖24B描繪與圖13A之程序一致之用於偵測一字線電壓之與圖24B一致之一例示性電路。電路包括圖24A之電路之一子集，此係因為其與一例示性區塊中之字線電壓偵測相關。描繪BLK0之字線及選擇閘極線(控制線)。一傳遞閘極經連接至各控制線。例如，一傳遞閘極2470經連接至SGD0控制線。傳遞閘極之控制閘極經連接至一共用路徑2471。當路徑上之一電壓足夠高時，控制線經由列解碼器2401連接至電壓驅動器。當路徑上之電壓足夠低時，控制線與電壓驅動器斷開且浮動。 在此實例中，當一線2472上之一控制信號足夠高以使一傳遞閘極2412導電時，經由經連接至字線電壓偵測器2460之一導電路徑2473自WLL4獲得一字線電壓。字線電壓偵測器可包括一比較器。比較器包含接收字線電壓Vwl之一非反轉輸入、接收一參考電壓Vref之一反轉輸入、分別的正及負電力供應+Vs及–Vs及提供Vout之一輸出。若Vwl＞Vref，則Vout=+Vs，且若Vwl＜Vref，則Vout=-Vs。類比輸出值可經提供至一控制器，該控制器將該值轉換為一0或1位元以分別表示Vwl＞Vref或Vwl＜Vref。若位元=0，則控制器可選擇一組讀取電壓。若位元=1，則控制器可選擇另一組讀取電壓。再者，可比較Vwl與Vref之不同值以將Vwl分類為超過兩個範圍。可基於Vwl所分類為之範圍選擇一對應組之讀取電壓。見圖13C及圖13D。 在一個方法中，在Vwl與具有與一第一位準之一參考電壓之間做出一第一比較。接著，在Vwl與具有與一第二位準之參考電壓之間做出一第二比較，其係基於第一比較。例如，假定可將Vref設定為1、2或3 V之任一者。一第一比較可使用Vref=2 V。若Vwl＜2 V，一第二比較可使用Vref=1 V。如此，偵測器可將Vwl快速分類為數個範圍之一者(例如，0至1 V或1至2 V)以容許選擇一對應組之讀取電壓。 與Vref比較之電壓可(例如)為全字線電壓Vwl或字線電壓之一小部分。電壓偵測器可處於周邊區域中，使得字線與偵測器之間存在一明顯距離，導致RC延遲。一進一步問題在於處於浮動狀態中之字線可具有小於導電路徑2473之一電容。可在偵測程序中考慮此等問題。例如，在偵測器處之小於2 V之一電壓可對應於在字線處之2 V之一電壓。在字線經由傳遞閘極2412連接至偵測器之後之一指定時間獲得偵測器之輸出。 一般言之，其足以量測一區塊中之一個字線之電壓。避免使用一邊緣字線(例如，WLL0或WLL10)係有用的，此係由於其之電壓可受邊緣效應影響。在一些情況中，一區塊可經部分程式化，使得程式化在區塊之底部之一些字線(從WLL0開始)，而不程式化其他、較高字線。胞元之程式化狀態不應顯著影響字線電壓讀取。 圖25描繪與圖16A之程序一致之一記憶體裝置2500，其中針對多個晶粒一次一個晶粒地執行一電壓脈衝。三個記憶體晶粒2510、2520及2530經提供作為一實例。一晶粒外控制電路2502判定將施加一電壓脈衝(諸如一讀取前操作之部分)且作為回應，藉由提供一命令至介面2530d而起始在晶粒之一者(諸如晶粒2530)開始之電壓脈衝之施加。回應於命令，一晶粒上控制電路2530c指示電壓驅動器2531提供電壓脈衝至列解碼器2530b，且指示列解碼器將電壓脈衝從電壓驅動器切換至陣列2530a中之字線。晶粒上控制電路可(例如)為圖1A之控制電路110。當完成記憶體晶粒2530之操作時，其報告回至晶粒外控制電路。 晶粒外控制電路可在導致一電壓脈衝施加於晶粒2520處之前實施一短暫等待，諸如10微秒。晶粒外控制電路提供一命令至介面2520d。回應於命令，晶粒上控制電路2520c指示電壓驅動器2521提供電壓脈衝至列解碼器2520b，且指示列解碼器將電壓脈衝從電壓驅動器切換至陣列2520a中之字線。當完成記憶體晶粒2520之操作時，其報告回至晶粒外控制電路。 最後，晶粒外控制電路提供一命令至晶粒2510之介面2510d。回應於命令，晶粒上控制電路2510c指示電壓驅動器2511提供電壓脈衝至列解碼器2510b，且指示列解碼器將電壓脈衝從電壓驅動器切換至陣列2510a中之字線。當完成記憶體晶粒2510之操作時，其報告回至晶粒外控制電路。 如提及，由於一次在一個晶粒施加電壓脈衝，故電壓驅動器之峰值電力消耗減小。 在一個實施方案中，一種設備包括：記憶體胞元之一區塊，該等記憶體胞元經連接至一組字線；一電壓偵測器，其經連接至該組字線之一或多個字線，該電壓偵測器經組態以執行該一或多個字線之一電壓之一評估；及一控制電路，其與該電壓偵測器通信，該控制電路經組態以基於該評估判定用於讀取該區塊中之選定記憶體胞元之一組讀取電壓。 一種方法包含：回應於涉及一區塊之選定記憶體胞元之一讀取命令，判定是否滿足在讀取該等選定記憶體胞元之前施加一讀取前電壓脈衝至該等選定記憶體胞元之一條件；若滿足該條件，則在讀取該等選定記憶體胞元之前施加該讀取前電壓脈衝至該等選定記憶體胞元；若不滿足該條件，則在不施加該讀取前電壓脈衝至該等選定記憶體胞元的情況下讀取該等選定記憶體胞元。 另一相關設備包含用於執行上述步驟之各者之構件。上文描述之構件可包含(例如)圖1A及圖2之記憶體裝置100之組件。電力控制模組116 (例如)控制在記憶操作期間供應至字線、選擇閘極線及位元線之電力及電壓。再者，上文描述之構件可包含圖24A及圖24B之組件，包含電壓驅動器、開關及傳遞電晶體。構件可進一步包含圖1A及圖2中之控制電路之任一者，諸如控制電路110及控制器122。 在另一實施方案中，一種設備包括：時序構件，其等用於週期性地判定刷新一組記憶體胞元之臨限電壓之一時間，該組記憶體胞元包括記憶體胞元之一或多個區塊；及構件，其等用於回應於該等時序構件施加一電壓脈衝至連接至該一或多個區塊之各區塊之該等記憶體胞元之一組字線。 在另一實施方案中，一種設備包括：記憶體胞元之一區塊；及一控制電路，其經組態以回應於涉及該區塊之選定記憶體胞元之一讀取或程式化命令感測該等選定記憶體胞元，之後執行記憶體胞元之該區塊之一軟抹除。 為了繪示及描述之目的已呈現本發明之前述實施方式。其並不意在具窮舉性或使本發明受限於所揭示之精確形式。鑑於上述教示，許多修改及變化係可能的。所描述之實施例經選擇以最佳地解釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且結合適合於特定預期用途之各種修改最佳地利用本發明。意在由本發明之隨附發明申請專利範圍界定本發明之範疇。

10‧‧‧區塊

11‧‧‧區塊

12‧‧‧區塊

13‧‧‧區塊

51‧‧‧感測區塊

52‧‧‧感測區塊

53‧‧‧感測區塊

100‧‧‧記憶體裝置

108‧‧‧記憶體晶粒

110‧‧‧控制電路

112‧‧‧狀態機

112a‧‧‧時鐘

113‧‧‧儲存區

113a‧‧‧計時器

114‧‧‧晶片上位址解碼器

115‧‧‧溫度感測器

116‧‧‧電力控制模組

118‧‧‧線

120‧‧‧資料匯流排

122‧‧‧控制器

122a‧‧‧ROM

122b‧‧‧RAM

122c‧‧‧處理器

122d‧‧‧記憶體介面

123‧‧‧ROM熔絲

124‧‧‧列解碼器

126‧‧‧記憶體結構

126a‧‧‧儲存裝置

128‧‧‧讀取/寫入電路

129‧‧‧類比轉數位(ADC)轉換器

131a‧‧‧PMOS電晶體

131b‧‧‧PMOS電晶體

132‧‧‧行解碼器

133a‧‧‧雙極電晶體

133b‧‧‧雙極電晶體

134‧‧‧電晶體

135‧‧‧電壓位準產生電路

140‧‧‧主機

200‧‧‧記憶體胞元

208‧‧‧前端模組

210‧‧‧後端模組

212‧‧‧重整電路

214‧‧‧緩衝器管理器/匯流排控制器

216‧‧‧隨機存取記憶體(RAM)

218‧‧‧唯讀記憶體(ROM)

220‧‧‧主機介面

222‧‧‧實體層介面(PHY)

224‧‧‧錯誤校正控制器(ECC)引擎

226‧‧‧命令定序器

228‧‧‧RAID (獨立晶粒之冗餘陣列)模組

230‧‧‧記憶體介面

232‧‧‧快閃記憶體控制層

238‧‧‧媒體管理層

240‧‧‧離散組件

245‧‧‧錯誤校正碼(ECC)引擎

400‧‧‧感測電路

400a‧‧‧感測電路

400b‧‧‧感測電路

400c‧‧‧感測電路

600‧‧‧記憶體裝置

601‧‧‧基板

602‧‧‧中間區

603‧‧‧上區

604‧‧‧周邊區域

605‧‧‧電壓驅動器

611‧‧‧基板

611a‧‧‧n型源極擴散層

611b‧‧‧p型井區

611c‧‧‧n型井區

611d‧‧‧p型半導體基板

613‧‧‧源極端

615‧‧‧汲極端

616‧‧‧堆疊

616a‧‧‧頂部

616b‧‧‧底部

617‧‧‧局部互連件

617a‧‧‧導電區

617b‧‧‧絕緣區

618‧‧‧記憶體孔

619‧‧‧記憶體孔

620‧‧‧絕緣區

621‧‧‧導電通孔

622‧‧‧區

630‧‧‧記憶體孔

660‧‧‧阻擋氧化物/阻擋高介電常數材料

660a‧‧‧阻擋氧化物

661‧‧‧金屬阻障層

661a‧‧‧金屬阻障層

662‧‧‧導電金屬

663‧‧‧電荷捕捉層

664‧‧‧穿隧層

665‧‧‧通道

666‧‧‧介電核心

680‧‧‧SGD電晶體

681‧‧‧SGD電晶體

682‧‧‧虛設記憶體胞元

683‧‧‧虛設記憶體胞元

690‧‧‧控制閘極

691‧‧‧控制閘極

692‧‧‧控制閘極

693‧‧‧控制閘極

694‧‧‧控制閘極

699‧‧‧支柱

700n‧‧‧NAND串

701n‧‧‧NAND串

702n‧‧‧NAND串

703n‧‧‧NAND串

710n‧‧‧NAND串

711n‧‧‧NAND串

712n‧‧‧NAND串

713n‧‧‧NAND串

720n‧‧‧NAND串

721n‧‧‧NAND串

722n‧‧‧NAND串

723n‧‧‧NAND串

730n‧‧‧NAND串

731n‧‧‧NAND串

732n‧‧‧NAND串

733n‧‧‧NAND串

795‧‧‧記憶體胞元之一實例組

796‧‧‧資料記憶體胞元之組

797‧‧‧資料記憶體胞元之組

798‧‧‧資料記憶體胞元之組

820‧‧‧Vth分佈

820a‧‧‧Vth分佈

821‧‧‧Vth分佈

821a‧‧‧Vth分佈

822‧‧‧Vth分佈

822a‧‧‧Vth分佈

823‧‧‧Vth分佈

823a‧‧‧Vth分佈

824‧‧‧Vth分佈

824a‧‧‧Vth分佈

825‧‧‧Vth分佈

825a‧‧‧Vth分佈

826‧‧‧Vth分佈

826a‧‧‧Vth分佈

827‧‧‧Vth分佈

827a‧‧‧Vth分佈

900‧‧‧波形

901‧‧‧程式電壓

902‧‧‧程式電壓

903‧‧‧程式電壓

904‧‧‧程式電壓

905‧‧‧程式電壓

906‧‧‧程式電壓

910‧‧‧波形

911‧‧‧波形

912‧‧‧波形

1000‧‧‧程式電壓

1005‧‧‧傳遞電壓

1010‧‧‧驗證電壓

1012‧‧‧標繪圖

1015‧‧‧標繪圖

1032‧‧‧標繪圖

1033‧‧‧標繪圖

1034‧‧‧標繪圖

1035‧‧‧標繪圖

1035a‧‧‧標繪圖

1040‧‧‧電容器

1042‧‧‧電容器

1044‧‧‧電容器

1046‧‧‧電容器

1048‧‧‧電容器

1050‧‧‧電子

1115‧‧‧傳遞電壓

1116‧‧‧傳遞電壓

1117‧‧‧傳遞電壓

1117a‧‧‧波形

1120‧‧‧波形

1121‧‧‧波形

1122‧‧‧波形

1123‧‧‧標繪圖

1123a‧‧‧標繪圖

1125‧‧‧標繪圖

1126‧‧‧標繪圖

1127‧‧‧標繪圖

1128‧‧‧標繪圖

1200‧‧‧記憶體串

1201‧‧‧中心介電核心

1202‧‧‧位元線

1203‧‧‧記憶體薄膜層

1204‧‧‧通道區

1205‧‧‧p井

1210‧‧‧SGS電晶體控制閘極

1211‧‧‧記憶體胞元控制閘極

1212‧‧‧記憶體胞元控制閘極

1213‧‧‧記憶體胞元控制閘極

1214‧‧‧記憶體胞元控制閘極

1215‧‧‧記憶體胞元控制閘極

1216‧‧‧SGD電晶體控制閘極

1300‧‧‧步驟

1301‧‧‧步驟

1302‧‧‧步驟

1303‧‧‧步驟

1310‧‧‧步驟

1311‧‧‧步驟

1312‧‧‧步驟

1313‧‧‧決策步驟

1314‧‧‧步驟

1315‧‧‧步驟

1316‧‧‧步驟

1317‧‧‧步驟

1318‧‧‧步驟

1400‧‧‧步驟

1401‧‧‧決策步驟

1401a‧‧‧區塊

1401b‧‧‧區塊

1401c‧‧‧區塊

1402‧‧‧步驟

1402a‧‧‧步驟

1402b‧‧‧步驟

1402c‧‧‧步驟

1402d‧‧‧步驟

1403‧‧‧步驟

1410‧‧‧步驟

1411‧‧‧步驟

1412‧‧‧決策步驟

1413‧‧‧步驟

1414‧‧‧步驟

1415‧‧‧決策步驟

1416‧‧‧步驟

1417‧‧‧步驟

1500‧‧‧標繪圖

1500a‧‧‧標繪圖

1600‧‧‧步驟

1601‧‧‧步驟

1602‧‧‧步驟

1602a‧‧‧區塊

1603‧‧‧步驟

1604‧‧‧步驟

1604a‧‧‧區塊

1610‧‧‧脈衝

1611‧‧‧標繪圖

1616‧‧‧標繪圖

1620‧‧‧脈衝

1621‧‧‧標繪圖

1625‧‧‧箭頭

1626‧‧‧箭頭

1627‧‧‧標繪圖

1630‧‧‧脈衝

1631‧‧‧標繪圖

1636‧‧‧標繪圖

1700‧‧‧步驟

1701‧‧‧步驟

1702‧‧‧步驟

1711‧‧‧抹除電壓

1712‧‧‧抹除電壓

1713‧‧‧抹除電壓

1714‧‧‧抹除驗證電壓

1910‧‧‧標繪圖

1920‧‧‧標繪圖

1930‧‧‧標繪圖

2110‧‧‧標繪圖

2111‧‧‧標繪圖

2112‧‧‧標繪圖

2120‧‧‧標繪圖

2130‧‧‧標繪圖

2210‧‧‧標繪圖

2211‧‧‧標繪圖

2212‧‧‧標繪圖

2220‧‧‧標繪圖

2230‧‧‧標繪圖

2350a‧‧‧感測電路

2350c‧‧‧快取區

2351a‧‧‧感測電路

2351c‧‧‧快取區

2352a‧‧‧感測電路

2352c‧‧‧快取區

2353a‧‧‧感測電路

2353c‧‧‧快取區

2360‧‧‧感測電路控制器

2361‧‧‧預充電電路

2362‧‧‧記憶體

2363‧‧‧處理器

2401‧‧‧列解碼器

2402‧‧‧全域控制線

2403‧‧‧局部控制線

2410‧‧‧區塊

2412‧‧‧傳遞閘極

2420‧‧‧電壓源

2421‧‧‧開關

2422‧‧‧傳遞閘極

2424‧‧‧控制傳遞閘極

2430‧‧‧源極線電壓源

2432‧‧‧控制線

2433‧‧‧源極擴散區

2440‧‧‧位元線電壓源

2442‧‧‧位元線

2460‧‧‧字線電壓偵測器

2470‧‧‧傳遞閘極

2471‧‧‧共用路徑

2472‧‧‧線

2473‧‧‧導電路徑

2500‧‧‧記憶體裝置

2502‧‧‧晶粒外控制電路

2510‧‧‧記憶體晶粒

2510a‧‧‧陣列

2510b‧‧‧列解碼器

2510c‧‧‧晶粒上控制電路

2510d‧‧‧介面

2511‧‧‧電壓驅動器

2520‧‧‧記憶體晶粒

2520a‧‧‧陣列

2520b‧‧‧列解碼器

2520c‧‧‧晶粒上控制電路

2520d‧‧‧介面

2521‧‧‧電壓驅動器

2530‧‧‧記憶體晶粒

2530a‧‧‧陣列

2530b‧‧‧列解碼器

2530c‧‧‧晶粒上控制電路

2530d‧‧‧介面

2531‧‧‧電壓驅動器

A-G‧‧‧狀態

BL0-BL3‧‧‧位元線

BLK0‧‧‧區塊

BLK1‧‧‧區塊

BLK2‧‧‧區塊

BLK3‧‧‧區塊

BLK4‧‧‧區塊

BLK5‧‧‧區塊

BLK6‧‧‧區塊

BLK7‧‧‧區塊

DL0-DL19‧‧‧介電層

Er‧‧‧狀態

I1‧‧‧電流

I2‧‧‧電流

I3‧‧‧電流

MC‧‧‧資料記憶體胞元

NS1‧‧‧NAND串

NS2‧‧‧NAND串

R1‧‧‧電阻器

R2‧‧‧電阻器

R3‧‧‧電阻器

SB0-SB3‧‧‧子區塊

SL‧‧‧源極線

SGD0‧‧‧控制線

SW‧‧‧側壁

t0-t20‧‧‧時間

Vbg‧‧‧與溫度無關之電壓

Vch‧‧‧電壓

Vcutoff‧‧‧切斷位準

Vdd‧‧‧供應電壓

Verase‧‧‧電壓

Vinit‧‧‧初始量值

Vout‧‧‧輸出

Voutput‧‧‧輸出電壓

Vpass‧‧‧峰值位準

VpassL‧‧‧中間位準

Vpgm‧‧‧量值

Vp-well‧‧‧p井電壓

Vref‧‧‧參考電壓

Vs‧‧‧電壓

Vsl‧‧‧源極線電壓

Vsgd‧‧‧電壓

Vsgs‧‧‧電壓

Vtemp‧‧‧數位值

Vth_initial‧‧‧初始位準

Vwl‧‧‧字線電壓

Vwl_coupled_up‧‧‧向上耦合位準

VvEr‧‧‧抹除驗證電壓

VvA-VvG‧‧‧程式驗證電壓

VrAH-VrGL‧‧‧第二讀取條件中之讀取電壓

VrAL-VrGH‧‧‧第一讀取條件中之讀取電壓

WLL0-WLL10‧‧‧字線

WLD1-WLD4‧‧‧虛設字線

wMH‧‧‧寬度

x‧‧‧軸

y‧‧‧軸

z‧‧‧軸

圖1A係一例示性記憶體裝置之一方塊圖。 圖1B描繪一例示性記憶體胞元200。 圖1C描繪本文揭示之各種特徵。 圖1D描繪圖1A之溫度感測電路115之一實例。 圖2係描繪控制器122之額外細節之例示性記憶體裝置100之一方塊圖。 圖3係在圖1之記憶體結構126之一例示性3D組態中包括一組區塊之一記憶體裝置600之一透視圖。 圖4描繪圖3之區塊之一者之一部分之一例示性橫截面視圖。 圖5描繪在圖4之堆疊中之記憶體孔/支柱直徑之一標繪圖。 圖6描繪圖4之堆疊之區622之一特寫圖。 圖7A描繪在與圖4一致之一3D組態中之子區塊中之NAND串之一例示性視圖。 圖7B描繪在與圖4一致之一組例示性區塊中之字線及SGD層。 圖8A描繪在相較於一第二讀取條件之一第一讀取條件下之記憶體胞元之一例示性Vth分佈，其中使用八個資料狀態。 圖8B描繪對於圖8A之Vth分佈之下、中間及上資料頁之例示性位元序列及相關聯之讀取電壓。 圖9描繪一例示性程式化操作之一波形。 圖10A描繪一程式化操作中之例示性波形之一標繪圖，其展示一字線電壓之向上耦合。 圖10B描繪對應於圖10A之一通道電壓(Vch)之一標繪圖。 圖10C描繪一讀取操作中之例示性波形之一標繪圖，其展示一字線電壓之向上耦合。 圖10D描繪對應於圖10C之一通道電壓(Vch)之一標繪圖。 圖10E描繪圖10C之波形，其展示字線之向上耦合電壓之一衰變。 圖10F描繪與圖10E一致之一通道電壓之一標繪圖。 圖10G描繪與圖10E及圖10F一致之經連接至經向上耦合之字線之一記憶體胞元之一Vth之一標繪圖。 圖11A描繪控制閘極及當控制閘極電壓在一感測操作中減小時充當一電容器之一記憶體胞元上之通道電壓。 圖11B描繪一記憶體胞元之一部分，其展示在弱程式化期間至一電荷捕捉區中之電子注射。 圖12A描繪緊接在字線於一感測操作結束時放電之前之一例示性記憶體串之一組態。 圖12B描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態。 圖12C描繪當藉由通道向上耦合字線時之一例示性記憶體串之一組態。 圖12D描繪當字線已經完成向上耦合時之一例示性記憶體串之一組態。 圖13A描繪與圖1C中之區塊10一致之一例示性程序。 圖13B描繪不同資料狀態之Vth之一偏移對比時間之一標繪圖。 圖13C描繪展示讀取電壓對比一經偵測字線電壓之一趨勢之一標繪圖。 圖13D描繪讀取電壓對比一經偵測電壓之一標繪圖，其中在圖13C之一例示性實施方案中使用兩組讀取電壓。 圖13E描繪與圖1C中之區塊10一致之另一例示性程序。 圖14A描繪與圖1C中之區塊11一致之一例示性程序。 圖14B描繪與圖1C中之區塊11一致之另一例示性程序。 圖15A描繪類似於圖10C之一讀取操作中之例示性波形之一標繪圖，其中在讀取操作之前施加一讀取前電壓脈衝。 圖15B描繪對應於圖15A之一通道電壓(Vch)之一標繪圖。 圖15C描繪與圖14A之程序之步驟1402b一致之讀取前電壓脈衝持續時間對比自一最近感測操作開始之一時間之一標繪圖。 圖15D描繪與圖14A之程序之步驟1402c一致之讀取前電壓脈衝持續時間對比一經偵測字線電壓之一標繪圖。 圖15E描繪與圖14A之程序之步驟1402d一致之讀取前電壓脈衝持續時間對比溫度之一標繪圖。 圖15F描繪與圖14A之程序一致之錯誤計數對比程式脈衝寬度之一標繪圖。 圖16A描繪與圖1C中之區塊12一致之一例示性程序。 圖16B描繪與圖16A之程序一致之週期性電壓脈衝之一標繪圖。 圖16C描繪與圖16B一致之通道電壓之一標繪圖。 圖16D描繪與圖16A之區塊1602a一致之脈衝週期對比溫度之一標繪圖。 圖17A描繪與圖1C中之區塊13一致之一例示性程序。 圖17B描繪在一正常抹除操作中施加至一基板之例示性抹除電壓之一標繪圖。 圖17C描繪與圖17B一致之施加至一區塊中之字線之驗證電壓之一標繪圖。 圖18A描繪當在與圖17之步驟1702一致之一軟抹除操作中電洞自基板引入至通道中且通道開始中和時之圖12A之例示性記憶體串1200之一組態。 圖18B描繪當在與圖17及圖18A之步驟1702一致之一軟抹除操作中完全中和通道時之一例示性記憶體串之一組態。 圖19A描繪接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖。 圖19B描繪一軟抹除期間之一通道電壓。 圖19C描繪一軟抹除期間之一SGS電晶體電壓。 圖19D描繪一軟抹除期間之一p井電壓。 圖20A描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態，其中在與圖17之步驟1702一致之一軟抹除操作中使用耦合降低SGD及SGS電晶體電壓。 圖20B描繪緊接在字線於一感測操作結束時放電之後之一例示性記憶體串之一組態，其中在與圖17之步驟1702一致之一軟抹除操作中使用一經驅動負電壓降低SGD及SGS電晶體電壓。 圖20C描繪當在與圖17之步驟1702及圖20A或圖20B一致之一軟抹除操作中使用GIDL將電洞自SGD及SGS電晶體引入至通道中且通道開始中和時之一例示性記憶體串之一組態。 圖21A描繪與圖20A及圖20C一致之在緊接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖，其中傳遞電壓在斜降至0 V之前斜降至VpassL。 圖21B描繪一軟抹除之一個實例期間之一通道電壓。 圖21C描繪一軟抹除之一個實例期間之一SGS及/或SGD電晶體電壓。 圖21D描繪一軟抹除之一個實例期間之一p井電壓。 圖22A描繪接著進行一軟抹除之一讀取操作中之例示性波形之一標繪圖。 圖22B描繪一軟抹除之一個實例期間之一通道電壓。 圖22C描繪一軟抹除之一個實例期間之一SGS及/或SGD電晶體電壓。 圖22D描繪一軟抹除之一個實例期間之一p井電壓。 圖23描繪在圖1A之行控制電路中之一感測區塊51之一例示性方塊圖。 圖24A描繪用於提供電壓至記憶體胞元之區塊之一例示性電路。 圖24B描繪與圖13A之程序一致之用於偵測一字線電壓之與圖24B一致之一例示性電路。 圖25描繪與圖16A之程序一致之一記憶體裝置2500，其中針對多個晶粒一次一個晶粒地執行一電壓脈衝。

Claims (13)

1. 一種設備，其包括：一記憶體胞元區塊(block of memory cells)(BLK0至BLK3)，其經配置成包括多個未選定記憶體胞元之多個串聯連接記憶體胞元之組(sets of series-connected memory cells)(700n至703n、710n至713n、720n至723n、730n至733n)，每一串聯連接記憶體胞元之組包括一通道；及一控制電路(110、122)，其經組態以回應於執行涉及該記憶體胞元區塊之選定記憶體胞元之感測之一讀取操作之一命令而執行該讀取操作，且在該讀取操作之後依低於一傳遞電壓之一位準來驅動該等未選定記憶體胞元之字線之一電壓，從而造成該等通道之向下耦合，且當該等通道向下耦合時執行該記憶體胞元區塊之一軟抹除。
2. 如請求項1之設備，其中：該控制電路經組態以在該軟抹除之開始之後使該等未選定記憶體胞元之該等字線之該電壓浮動一指定時間。
3. 如請求項1至2中任一項之設備，其中：該等串聯連接記憶體胞元之組垂直延伸；每一串聯連接記憶體胞元之組之一源極端(613)包括一選擇閘極電晶體且與一基板(611)接觸；及為了執行該軟抹除，該控制電路經組態以使該基板及在該等串聯連接記憶體胞元之組之該等源極端處之該等選擇閘極電晶體偏壓，以將電洞自該基板傳遞至該等通道中。
4. 如請求項1至2中任一項之設備，其中：該等串聯連接記憶體胞元之組經配置成多個NAND串(NAND strings)；每一串聯連接記憶體胞元之組包括一源極端(613)及在該源極端處之一選擇閘極電晶體；該源極端與一基板(611)接觸；及為了執行該軟抹除，該控制電路經組態以使用一負閘極至汲極電壓(negative gate-to-drain voltage)使該等選擇閘極電晶體偏壓。
5. 如請求項4之設備，其中：該控制電路經組態以回應於該記憶體胞元區塊之一抹除命令而執行該記憶體胞元區塊之一正常抹除；為了執行該正常抹除，該控制電路經組態以使該基板及在該等串聯連接記憶體胞元之組之該等源極端處之該等選擇閘極電晶體偏壓達一第一持續時間；及為了執行該軟抹除，該控制電路經組態以使該基板及在該等串聯連接記憶體胞元之組之該等源極端處之該等選擇閘極電晶體偏壓達一第二持續時間，其小於該第一持續時間之25至50%。
6. 如請求項4之設備，其中：該控制電路經組態以回應於該記憶體胞元區塊之一抹除命令而執行該記憶體胞元區塊之一正常抹除；為了執行該正常抹除，該控制電路經組態以提供該基板上之一偏壓及提供在該等串聯連接記憶體胞元之組之該等源極端處之該等選擇閘極電晶體上之一偏壓；為了執行該軟抹除，該控制電路經組態以提供該基板上之一偏壓及提供在該等串聯連接記憶體胞元之組之該等源極端處之該等選擇閘極電晶體上之一偏壓；及在該軟抹除期間之該基板上之該偏壓之一量值小於在該正常抹除期間之該基板上之該偏壓之一量值之25至50%。
7. 如請求項1至2中任一項之設備，其中：該等串聯連接記憶體胞元之組經配置成多個NAND串；每一串聯連接記憶體胞元之組包括一選擇閘極電晶體；及為了執行該軟抹除，該控制電路經組態以使該等串聯連接記憶體胞元之組之該等選擇閘極電晶體偏壓，以藉由閘極引發汲極洩漏(gate-induced drain leakage)而在該等通道中產生電洞。
8. 如請求項7之設備，其中：該控制電路經組態以在該等通道之電壓從一正電壓向下耦合至一負電壓時開始執行該軟抹除；及該軟抹除在該通道中產生一電洞電流以中和該等通道中之該等負電壓。
9. 如請求項1至2中任一項之設備，其中：該讀取操作包括該等選定記憶體胞元之一或多個資料頁之一讀取。
10. 如請求項1至2中任一項之設備，其中：該控制電路經組態以回應於該記憶體胞元區塊之一抹除命令而執行該記憶體胞元區塊之一正常抹除；在一單一反覆中執行該軟抹除；及在多次反覆中執行該正常抹除。
11. 如請求項1至2中任一項之設備，其中：該控制電路經組態以回應於該記憶體胞元區塊之一抹除命令而執行該記憶體胞元區塊之一正常抹除；該軟抹除提供該記憶體胞元區塊之一通道至閘極電壓，該通道至閘極電壓未高至足以將該記憶體胞元區塊中之記憶體胞元之臨限電壓減小至低於一抹除驗證電壓；及該正常抹除提供該記憶體胞元區塊之該通道至閘極電壓，該通道至閘極電壓足夠高以將該記憶體胞元區塊中之記憶體胞元之臨限電壓減小至低於該抹除驗證電壓。
12. 一種方法，其包括：施加一感測電壓至一經連接記憶體胞元之組(700n至703n、710n至713n、720n至723n、730n至733n)中之一選定記憶體胞元，同時施加一傳遞電壓至該經連接記憶體胞元之組之未選定記憶體胞元；在施加該感測電壓時感測該選定記憶體胞元；在該感測之後，將該等未選定記憶體胞元之一控制閘極電壓自該傳遞電壓驅動至一較低位準，造成該經連接記憶體胞元之組之一通道之一電壓之向下耦合；依該較低位準來驅動該控制閘極電壓時，在該通道中產生一電洞電流以中和該通道之該電壓；及在產生該電洞電流之後使該等未選定記憶體胞元之該控制閘極電壓浮動。
13. 如請求項12之方法，其中：該產生該電洞電流包括使該經連接記憶體胞元之組之一選擇閘極電晶體偏壓以造成閘極引發汲極洩漏。