CN117316218A - 字线驱动器及存储装置 - Google Patents

Abstract

本公开实施例涉及一种字线驱动器及存储装置，字线驱动器包括：PMOS区，包括沿第一方向延伸的第一有源区，第一有源区包括第一沟道区、第一源区、第一漏区；NMOS区，包括第二有源区，第二有源区包括第二沟道区、第二源区、第二漏区、第三沟道区、第三源区、第三漏区；第一栅极，与第一源区、第一漏区构成上拉晶体管，第一栅极、第二源区、第二漏区构成下拉晶体管，上拉晶体管以及下拉晶体管与同一子字线电连接，第一有源区对应的第一栅极的延伸方向相较于第一方向倾斜；覆盖第三沟道区的第二栅极，第二栅极、第三源区、第三漏区构成保持晶体管；一保持晶体管的第三漏区与一下拉晶体管电连接，第三源区与另一下拉晶体管电连接。

Description

字线驱动器及存储装置

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种字线驱动器及存储装置。

背景技术

存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在动态随机存取存储器(dynamic random access memory，DRAM)中，需要通过使用字线和位线向/从存储器单元中写入/读取数据，并基于施加到字线的电压来操作。

随着DRAM容量的增大，连接到一个字线的存储器单元的数量增加，并且字线之间的距离缩小，可能发生速度延迟问题。为了改善字线电压的延迟，可以将一个字线划分成多个子字线并通过使用子字线驱动器(sub word-line driver，SWD)驱动每个子字线。

然而，目前的字线驱动器存在版图面积较大且驱动能力不佳的问题。

发明内容

本公开实施例提供一种字线驱动器及存储装置，至少有利于提高字线驱动器的驱动能量。

本公开实施例提供一种字线驱动器，包括：包括NMOS区和PMOS区的基底；PMOS区包括多个沿第一方向延伸的第一有源区，第一有源区包括第一沟道区以及分别位于第一沟道区相对两侧的第一源区和第一漏区；NMOS区与PMOS区沿第二方向排布，包括多个沿第一方向延伸的第二有源区，第二有源区包括第二沟道区以及分别位于第二沟道区相对两侧的第二源区和第二漏区，第二有源区还包括第三沟道区以及分别位于第三沟道区相对两侧的第三源区和第三漏区；第一栅极，第一栅极与主字线电连接，第一栅极、第一源区以及第一漏区构成上拉晶体管，第一栅极、第二源区以及第二漏区构成下拉晶体管，上拉晶体管与下拉晶体管与同一子字线电连接，第一有源区对应的第一栅极的延伸方向相较于第一方向倾斜；多个第二栅极，每一第二栅极覆盖相应的一第三沟道区，第二栅极、第三源区以及第三漏区构成保持晶体管；同一保持晶体管的第三漏区与一下拉晶体管的第二漏区电连接，第三源区与另一下拉晶体管的第二漏区电连接。

在一些实施例中，每一第一栅极沿第二方向延伸并覆盖多个第一沟道区以及多个第二沟道区，一上拉晶体管的第一漏区与一下拉晶体管的第一漏区电连接，并与相应的子字线电连接。

在一些实施例中，PMOS区位于NMOS区的一侧。

在一些实施例中，NMOS区包括分别位于PMOS区相对两侧的第一NMOS区和第二NMOS区。

在一些实施例中，第三沟道区位于第二源区或者第二漏区沿第二方向的一侧；保持晶体管的第三漏区与一下拉晶体管的第二漏区共用，保持晶体管的第三源区与另一下拉晶体管的第二漏区共用。

在一些实施例中，还包括：第一接触结构，第一接触结构电连接第一源区或者第一漏区，且至少部分数量的第一接触结构在基底表面的正投影的延伸方向相较于第一方向倾斜。

在一些实施例中，靠近第一有源区边缘的第一接触结构在基底表面的正投影为三角形；且第一接触结构朝向第一栅极的边界在基底表面正投影的延伸方向相较于第一方向倾斜。

在一些实施例中，第二有源区对应的第一栅极的延伸方向相较于第一方向倾斜。

在一些实施例中，在沿第一方向上，第二有源区的长度大于第一有源区的长度；第二有源区对应的第一栅极的延伸方向相较于第一方向倾斜的角度为第一角度，第一有源区对应的第一栅极的延伸方向相较于第一方向倾斜的角度为第二角度，第一角度小于第二角度。

在一些实施例中，还包括：第二接触结构，第二接触结构用于电连接第二源区、第二漏区、第三源区或者第三漏区；且第二接触结构在基底表面的正投影的延伸方向相较于第一方向倾斜。

在一些实施例中，第二接触结构在基底表面的正投影的部分区域还位于第二有源区的外侧。

在一些实施例中，还包括：第三接触结构，第三接触结构用于电连接相邻的第二有源区。

在一些实施例中，同一第一栅极对应的一下拉晶体管的第二漏区与保持晶体管的第三漏区共用，同一第一栅极对应的另一下拉晶体管的第二漏区与同一保持晶体管的第三源区共用。

在一些实施例中，一第一栅极对应的一下拉晶体管的第二漏区与保持晶体管的第三漏区共用，另一第一栅极对应的一下拉晶体管的第二漏区与同一保持晶体管的第三源区共用。

在一些实施例中，第二栅极位于相邻的第一栅极之间。

在一些实施例中，保持晶体管包括：第一晶体管和第二晶体管；与同一第一晶体管电连接的两个下拉晶体管共用第一栅极；同一第二晶体管的第三漏区与一下拉晶体管的第二漏区电连接，第三源区与另一下拉晶体管的第二漏区电连接，与同一第二晶体管电连接的两个下拉晶体管对应两个第一栅极。

在一些实施例中，NMOS区包括：第一NMOS区和第二NMOS区，分别位于PMOS区相对两侧；其中，第一晶体管位于第一NMOS区；第二晶体管位于第二NMOS区；部分数量的下拉晶体管位于第一NMOS区，其余部分数量的下拉晶体管位于第二NMOS区。

在一些实施例中，每一第一栅极包括：至少两个在沿第一方向上间隔排布的延伸部，每一延伸部覆盖多个第一沟道区以及多个第二沟道区，且相较于第一方向倾斜；连接部，连接在沿第一方向上相邻排布的延伸部。

在一些实施例中，每一第一栅极覆盖4×N个第一沟道区以及4×N个第二沟道区，每一第一栅极构成的上拉晶体管与下拉晶体管与2×N个保持晶体管电连接；其中，N为大于等于1的正整数。

相应地，本公开实施例还提供一种存储装置，包括：存储单元阵列，包括连接到多条子字线和多条位线的多个存储单元；上述任一项提供的字线驱动器。

本公开实施例提供的技术方案具有以下优点：

本公开实施例提供的字线驱动器的技术方案中，包括：第一有源区，第一有源区包括第一沟道区、第一源区以及第一漏区，第一栅极与主字线电连接，且第一栅极、第一源区以及第一漏区构成上拉晶体管，第一栅极、第二源区以及第二漏区构成下拉晶体管，上拉晶体管以及下拉晶体管与同一子字线电连接，如此，使得上拉晶体管以及下拉晶体管可以分别通过第一漏区将驱动信号传输至子字线，从而控制子字线的驱动以及关闭。还包括：第二栅极，第二栅极覆盖第三沟道区，并与第三源区以及第三漏区构成保持晶体管，保持晶体管的第三漏区以及第三源区分别与两个不同的下拉晶体管的第二漏区电连接，即两个下拉晶体管共用同一保持晶体管，如此，使得在驱动与其中一下拉晶体管相连的一个子字线的同时，保持晶体管可以控制与另一下拉晶体管保持晶体管相连的子字线为未被选择的状态，实现在保持字线驱动器的性能不变的情况下，减小保持晶体管所占用的面积，从而可以减小字线驱动器的版图面积。此外，设置第一有源区对应的第一栅极的延伸方向相较于第一有源区的延伸方向倾斜，使得第一有源区中的第一栅极具有较大的尺寸，相当于增加上拉晶体管的沟道尺寸，从而可以提高第一栅极对上拉晶体管的驱动能力。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种字线驱动电路的电路图；

图2为一种子字线系统架构图；

图3为本公开实施例提供的第一种字线驱动器的版图结构示意图；

图4为本公开实施例提供的第二种字线驱动器的版图结构示意图；

图5为本公开实施例提供的第三种字线驱动器的版图结构示意图；

图6为本公开实施例提供的第四种字线驱动器的版图结构示意图；

图7为本公开实施例提供的第五种字线驱动器的版图结构示意图；

图8为本公开实施例提供的第一种字线驱动器对应的电路结构示意图；

图9为本公开实施例提供的第六种字线驱动器的版图结构示意图；

图10为本公开实施例提供的第五种字线驱动器对应的电路结构示意图；

图11为本公开实施例提供的第七种字线驱动器的版图结构示意图。

具体实施方式

由背景技术可知，目前的字线驱动器存在版图面积较大且驱动能力不佳的问题。分析发现，导致目前的字线驱动电路的版图面积较大的问题原因之一在于，参考图1以及图2，目前，在字线驱动电路中，包括至少一个子字线驱动器，子字线驱动器与一主字线MWLb以及一子字线WL连接；子字线驱动器还包括保持晶体管，保持晶体管1的第一端连接子字线WL，另一端耦合到低电平VKK。子字线驱动器接收使能信号以及驱动信号PXID，并向子字线WL提供驱动信号PXID，从而驱动该子字线WL；当不需要选中子字线WL时，则可以响应于使能信号、驱动信号PXID以及驱动信号PXIB将保持晶体管的第一端与第二端导通，使得保持晶体管1的第一端耦合至低电平VKK，进而将与保持晶体管1第一端连接的子字线WL也拉低至低电平VKK，以使子字线WL关闭。也就是说，一个保持晶体管仅用于控制一条子字线，以使子字线保持未被选中的状态。参考图2可知，当字线驱动电路中2条主字线，分别记为MWLb1以及MWLb2，且每一主字线分别与两个子字线驱动器SWD对应，每一保持晶体管均与一子字线电连接(图中将多根子字线分别记为WL0至WL15)，从而使得子字线驱动器分别响应于对应的驱动信号PXIB、对应的驱动信号PXID，从而控制子字线的关闭，这将会占据字线驱动电路版图中较多的空间。

此外，当将字线驱动器的版图面积缩小之后，很可能会导致上拉晶体管、下拉晶体管或者保持晶体管的整体尺寸减小，使得上拉晶体管、下拉晶体管或者保持晶体管的沟道面积减小，从而降低对字线驱动器的驱动能力。

本公开实施例提供一种字线驱动器，包括：第一有源区，第一有源区包括第一沟道区、第一源区以及第一漏区，第一栅极、第一源区以及第一漏区构成上拉晶体管，且一上拉晶体管的第一漏区与一下拉晶体管的第一漏区电连接，并与相应的子字线电连接，如此，使得上拉晶体管以及下拉晶体管可以分别通过第一漏区将驱动信号传输至子字线，从而控制子字线的驱动以及关闭。并设置保持晶体管的第三漏区以及第三源区分别与两个不同的下拉晶体管的第二漏区电连接，即两个下拉晶体管共用同一保持晶体管，如此，使得在驱动与其中一下拉晶体管相连的一个子字线的同时，保持晶体管可以控制与另一下拉晶体管保持晶体管相连的子字线为未被选择的状态，实现在保持字线驱动器的性能不变的情况下，减小保持晶体管所占用的面积，从而可以减小字线驱动器的版图面积。此外，设置第一有源区对应的第一栅极的延伸方向相较于第一有源区的延伸方向倾斜，使得第一有源区中的第一栅极具有较大的尺寸，相当于增加上拉晶体管的沟道尺寸，从而可以提高第一栅极对上拉晶体管的驱动能力。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图3为本公开实施例提供的第一种字线驱动器的版图结构示意图，图4为本公开实施例提供的第二种字线驱动器的版图结构示意图。

参考图3，字线驱动器包括：包括NMOS区12和PMOS区11的基底；PMOS区11包括多个沿第一方向X延伸的第一有源区110，第一有源区110包括第一沟道区以及分别位于第一沟道区相对两侧的第一源区14和第一漏区13；NMOS区12与PMOS区11沿第二方向Y排布，包括多个沿第一方向X延伸的第二有源区120，第二有源区120包括第二沟道区15以及分别位于第二沟道区15相对两侧的第二源区17和第二漏区16，第二有源区120还包括第三沟道区以及分别位于第三沟道区相对两侧的第三源区18和第三漏区；第一栅极130，第一栅极130与主字线电连接，第一栅极130、第一源区14以及第一漏区13构成上拉晶体管，第一栅极130、第二源区17以及第二漏区16构成下拉晶体管，上拉晶体管以及下拉晶体管与同一子字线电连接，第一有源区110对应的第一栅极130的延伸方向相较于第一方向X倾斜；多个第二栅极140，每一第二栅极140覆盖相应的一第三沟道区，第二栅极140、第三源区18以及第三漏区构成保持晶体管；同一保持晶体管的第三漏区与一下拉晶体管的第二漏区16电连接，第三源区18与另一下拉晶体管的第二漏区16电连接。

上拉晶体管以及下拉晶体管与子字线电连接，从而可以控制子字线的驱动以及关闭。具体地，在一些实施例中，每一第一栅极130沿第二方向Y延伸并覆盖多个第一沟道区以及多个第二沟道区15，一上拉晶体管的第一漏区与一下拉晶体管的第一漏区电连接，并与相应的子字线电连接。也就是说，同一子字线同时与上拉晶体管的第一漏区以及下拉晶体管的第一漏区电连接，使得上拉晶体管可以通过第一漏区将驱动信号传输至子字线，从而驱动子字线，下拉晶体管可以通过第一漏区将驱动信号传输至子字线，从而关闭子字线。

设置保持晶体管的第三漏区以及第三源区18分别与两个不同的下拉晶体管的第二漏区16电连接，使得两个下拉晶体管共用同一保持晶体管，如此，使得在驱动与其中一下拉晶体管相连的一个子字线的同时，保持晶体管可以控制与另一下拉晶体管保持晶体管相连的子字线为未被选择的状态，实现在保持字线驱动器的性能不变的情况下，减小字线驱动器的版图面积。此外，设置第一有源区110对应的第一栅极130的延伸方向相较于第一有源区110的延伸方向倾斜，使得第一有源区110中的第一栅极130具有较大的尺寸，相当于增加上拉晶体管的沟道尺寸，从而可以提高第一栅极130对上拉晶体管的驱动能力。

在一些实施例中，基底的材料为半导体材料。具体地，在一些实施例中，基底的材料为硅。在另一些实施例中，基底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

PMOS区11用于形成PMOS晶体管，上拉晶体管位于PMOS区11中，即上拉晶体管为PMOS晶体管，NMOS区12用于形成NMOS晶体管，下拉晶体管位于NMOS区12中，使得下拉晶体管为NMOS晶体管。第一漏区13用于形成上拉晶体管的漏极，第二漏区16用于形成下拉晶体管的漏极，上拉晶体管的第一漏区13与下拉晶体管的第二漏区16电连接，且第一漏区13与第二漏区16还分别与一子字线电连接。如此，用于驱动子字线的驱动信号可以经由上拉晶体管的源极传输至上拉晶体管的漏极，并输入至子字线，控制子字线驱动；用于关闭子字线的驱动信号可以经由下拉晶体管的源极传输至下拉晶体管的漏极，并输入至子字线，控制子字线关闭。并且，由于上拉晶体管与下拉晶体管为不同类型的晶体管，使得上拉晶体管在导通时，下拉晶体管关闭，从而使得上拉晶体管可以用于驱动子字线；而下拉晶体管在导通时，上拉晶体管关闭，使得下拉晶体管可以用于驱动子字线。即上拉晶体管与下拉晶体管可以分别用于驱动以及关闭子字线。

可以理解的是，一个上拉晶体管与一个下拉晶体管可以用于形成一个子字线驱动器100，用于驱动一条子字线的驱动以及关闭。由于上拉晶体管与下拉晶体管为不同类型的晶体管，上拉晶体管位于PMOS区11，下拉晶体管位于NMOS区12中，因此，在一些实施例中，还可以包括金属层，金属层用于电连接上拉晶体管的第一漏区13与下拉晶体管的第二漏区16。具体地，在一些实施例中，金属层与第一漏区13以及第二漏区16之间可以通过导电插塞进行电连接。

第一栅极130可以作为主字线，同时作为多个上拉晶体管以及下拉晶体管的栅极，从而使得多个上拉晶体管以及下拉晶体管可以响应于第一栅极130提供的使能信号来驱动多条子字线。

第三漏区用于作为保持晶体管的漏极，第三源区18用于作为保持晶体管的源极，同一保持晶体管的第三源区18与第三漏区分别与两个不同的下拉晶体管的第二漏区16电连接，即同一保持晶体管的源极以及漏极分别连接两个不同下拉晶体管的漏极。由于两个不同的下拉晶体管的漏极还连接两条不同的子字线，使得同一保持晶体管的源极以及漏极还分别与两条不同的子字线电连接，如此，可以使得一个保持晶体管起到保持两条不同子字线的电压稳定的作用。这是因为，在同一时刻，字线驱动器仅能驱动一条子字线，例如，若子字线的数量为2，则当与保持晶体管连接的其中一条子字线被选择时，另一条子字线处于未被选择的状态。当需要关闭被选择的子字线时，保持晶体管的源极以及漏极导通，使得被选择的子字线的电平被拉至与未被选择的子字线的电平一致，从而可以保证被选择的子字线可以完全被关闭。

相较于一个保持晶体管用于控制一条子字线而言，本公开实施例中，设置一个保持晶体管的源极以及漏极分别电连接两条子字线，从而用于控制两条子字线，从而大大减小了字线驱动器中保持晶体管的数量，进而可以减小字线驱动器的版图面积。

设置第一有源区110对应的第一栅极130的延伸方向相较于第一方向X倾斜设置，即第一有源区110对应的第一栅极130的延伸方向相较于第一有源区110的延伸方向倾斜，相较于第一栅极130垂直于第一有源区110的延伸方向延伸而言，使得第一栅极130的长度更大，从而可以增加第一栅极130的尺寸。如此，第一栅极130与沟道区的接触面积增大，使得形成的上拉晶体管的沟道尺寸增加，从而可以提高第一栅极130对上拉晶体管的驱动以及控制能力。如此，可以实现在减小字线驱动器的版图面积的同时，增加字线驱动器的驱动能力。

参考图3，在一些实施例中，还包括：第一接触结构19，第一接触结构19电连接第一源区14或者第一漏区13，且至少部分数量的第一接触结构19在基底表面的正投影的延伸方向相较于第一方向X倾斜。第一接触结构19与第一源区14或者第一漏区13电连接，从而使得第一接触结构19可以为上拉晶体管提供外部电信号，另一方面，也可以用于将上拉晶体管的电信号引出。相较于设置第一接触结构19在基底表面的正投影的延伸方向垂直于第一方向X，即垂直于第一有源区110的延伸方向而言，设置第一接触结构19相较于第一有源区110的延伸方向倾斜，使得第一接触结构19在延伸方向上的长度增加，从而增加第一接触结构19的尺寸，有利于减小第一接触结构19的电阻，使得在第一接触结构19对电信号的传输速度加快，进而增大上拉晶体管的开启速度，进一步提高上拉晶体管对子字线的驱动能力。

第一接触结构19的延伸方向与第一有源区110对应的第一栅极130的延伸方向可以相同，从而可以防止第一接触结构19与第一栅极130走线交叉的问题。

在一些实施例中，第一接触结构19的材料可以为铜、铝或者钨中的任一种。

参考图4，在一些实施例中，靠近第一有源区110边缘的第一接触结构19在基底表面的正投影为三角形；且第一接触结构19朝向第一栅极130的边界在基底表面正投影的延伸方向相较于第一方向X倾斜。这里所指的第一有源区110的边缘位置是指第一有源区110在第一方向X上的边缘位置。在一些实施例中，第一有源区110的形状为矩形，当第一有源区110的第一栅极130相较于第一有源区110的延伸方向倾斜时，使得第一有源区110的边缘位置具有较多的空余空间，且第一栅极130与第一有源区110的边缘围成三角形区域。基于此，设置靠近第一有源区110边缘的第一接触结构19在基底表面的正投影为三角形，使得第一接触结构19的形状与三角形区域的形状相适应，可以充分利用第一有源区110的空余空间，使得第一接触结构19的尺寸在可利用的空间内达到较大的水平，从而减小第一接触结构19的电阻，从而进一步增加第一接触结构19对电信号的传输速度，提高上拉晶体管对子字线的驱动能力。

可以理解的是，位于相邻的两个第一栅极130之间的第一接触结构19的第一接触结构19可以为矩形，且第一接触结构19的延伸方向与第一栅极130的延伸方向相同，从而防止第一接触结构19与第一栅极130走线交叉的问题。

继续参考图4，在一些实施例中，第二有源区120对应的第一栅极130的延伸方向相较于第一方向X倾斜，即第二有源区120对应的第一栅极130的延伸方向相较于第二有源区120的延伸方向倾斜。在第一有源区110对应的第一栅极130的延伸方向相较于第一有源区110的延伸方向倾斜的同时，设置第二有源区120的第一栅极130的延伸方向相较于第二有源区120的方向倾斜，使得第二有源区120的第一栅极130的长度也较大，从而增加第二有源区120的第一栅极130的长度。由于第二有源区120的第一栅极130用于形成下拉晶体管，因此，使得形成的下拉晶体管的沟道尺寸也相应增加，提高第一栅极130对下拉晶体管的驱动能力以及控制能力，使得字线驱动器对关闭子字线的速度增加。

第一有源区110位于PMOS区11中，用于形成上拉晶体管，第二有源区120位于NMOS区12中，用于形成下拉晶体管以及保持晶体管。其中，上拉晶体管的数量与下拉晶体管的数量相同，保持晶体管的数量为下拉晶体管的数量的一半。也就是说，第一有源区110中形成的晶体管的数量多于第二有源区120中形成的晶体管的数量，即多了保持晶体管的数量，使得第二有源区120中相较于第一有源区110而言，需要额外形成第三沟道区。为了给形成第三沟道区提供较多的空间，在一些实施例中，在沿第一方向X上，第二有源区120的长度大于第一有源区110的长度，如此，使得第二有源区120可以在第一方向X上形成多个第二沟道区15以及第三沟道区，从而可以形成多个下拉晶体管以及保持晶体管。

参考图4，在一些实施例中，第二有源区120对应的第一栅极130的延伸方向相较于第一方向X倾斜的角度为第一角度Ⅰ，第一有源区110对应的第一栅极130的延伸方向相较于第一方向X倾斜的角度为第二角度Ⅱ，第一角度Ⅰ小于第二角度Ⅱ。由于第二有源区120在第一方向X上的长度大于第一有源区110的长度，为了保持子字线驱动器整体具有较小的尺寸，需要设置第二有源区120整体的尺寸不能过大，因此，需要设置第二有源区120在第二方向Y上的宽度较小。可以理解的是，当第二有源区120在第二方向Y上的宽度不变时，第二有源区120对应的第一栅极130的延伸方向相较于第一方向X的倾斜的角度越小，即第一角度越小，使得第一栅极130的延伸方向越接近于与第一方向X平行，使得第一栅极130的长度将会更大，从而使第一栅极130的尺寸增加，增加对下拉晶体管的驱动能力。因此，设置第一角度小于第二角度，使得第二有源区120对应的第一栅极130的尺寸与第一有源区110对应的第一栅极130的尺寸相差不至于过大，从而使得第一栅极130对上拉晶体管以及下拉晶体管的驱动能力均较强。

此外，当第一栅极130用于形成多个下拉晶体管时，第二有源区120中第一栅极130所覆盖的第二沟道区15的数量较多，且多个第二沟道区15沿第二方向Y间隔排布。基于此，当第二有源区120中的第一栅极130需要覆盖多个第二沟道区15时，相邻的两个第二沟道区15对应的第一栅极130相连，且彼此之间具有夹角。由于第二有源区120在第二方向Y上的宽度较小，使得相邻的两个第二沟道区15对应的第一栅极130之间的夹角较小，从而使得第二有源区120对应的第一栅极130的延伸方向相较于第一方向X倾斜的角度较小，即第一角度较小，有利于适应于尺寸较小的第二有源区120，实现在减小字线驱动器的版图面积的情况下，提高字线驱动器的驱动能力。

在一些实施例中，还包括：第二接触结构20，第二接触结构20用于电连接第二源区17、第二漏区16、第三源区18或者第三漏区；且第二接触结构20在基底表面的正投影的延伸方向相较于第一方向X倾斜。第二接触结构20与第二源区17、第二漏区16、第三源区18或者第三漏区电连接，使得第二接触结构20可以为下拉晶体管以及保持晶体管提供外部电信号。相较于设置第二接触结构20垂直于第二有源区120的延伸方向而言，设置第二接触结构20相较于第二有源区120的延伸方向倾斜，使得第二接触结构20在延伸方向上的长度增加，从而增加第二接触结构20的尺寸，有利于减小第二接触结构20的电阻，使得第二接触结构20对电信号的传输速度加快，进而增加下拉晶体管的开启速度以及保持晶体管的开启速度，从而提升字线驱动器对子字线的关闭速度。

第二接触结构20的延伸方向与第二有源区120中第一栅极130的延伸方向可以相同，从而可以防止第二节处结构与第二有源区120中的第一栅极130走线交叉的问题。

在一些实施例中，第二接触结构20的材料可以与第一接触结构19的材料相同，从而可以在同一工艺步骤中同时形成第一接触结构19以及第二接触结构20，有利于节省工艺流程。

参考图5，在一些实施例中，第二接触结构20在基底表面的正投影的部分区域还位于第二有源区120的外侧，也就是说，第二接触结构20延伸至第二有源区120的外侧，相较于第二接触结构20仅位于第二有源区120中而言，使得第二接触结构20在延伸方向上的长度尺寸增加，从而增加第二接触结构20的体积，有利于减小第二接触结构20的电阻，增加第二接触结构20对电信号的传输速度。

在一些实施例中，第二接触结构20所在的第二有源区120也可以向外侧延伸，且第二接触结构20位于向外侧延伸的第二有源区120上，从而使得第二接触结构20与第二源区17、第二漏区16、第三源区18或者第三漏区之间的接触面积增大，减小接触电阻，降低信号延迟。

在一些实施例中，还包括：第三接触结构21，第三接触结构21用于电连接相邻的第二有源区120。第三接触结构21位于相邻的两个第二有源区120之间，可以用于与第二源区17电连接，并与地端电连接，从而为下拉晶体管提供低电平驱动信号来关闭子字线。设置第三接触结构21电连接相邻的第二有源区120，即相邻的两个第二有源区120的两个下拉晶体管可以共用同一第三接触结构21，从而可以减小第三接触结构21的占用面积，减小版图面积。此外，由于第三接触结构21横跨两个第二有源区120之间的距离，使得第三接触结构21的尺寸较大，因而可以使得第三接触结构21的电阻较小，使得第三接触结构21对电信号的传输速度较快。也就是说，可以在减小第二有源区120的版图面积的同时，保持下拉晶体管较强的驱动能力。

参考图3至图5，在一些实施例中，PMOS区11可以位于NMOS区12的一侧。PMOS区11中的第一漏区13与NMOS区12中的第二漏区16对应，即PMOS区11中的每一第一漏区13与NMOS区12中的每一第二漏区16电连接，使得一个上拉晶体管的漏极与另一下拉晶体管的漏极电连接。仅设置一个PMOS区11以及一个NMOS区12，分别用于形成上拉晶体管、下拉晶体管以及保持晶体管，如此，在实际制备上拉晶体管、下拉晶体管以及保持晶体管时，可以对同一区域的衬底进行掺杂，形成第一有源区110以及第二有源区120，并且可以在同一步骤中，形成下拉晶体管以及保持晶体管，有利于简化制备工艺。

参考图6以及图7，在另一些实施例中，NMOS区12可以包括分别位于PMOS区11相对两侧的第一NMOS区31和第二NMOS区32其中，部分数量的下拉晶体管位于第一NMOS区31，剩余部分数量的下拉晶体管位于第二NMOS区32。考虑到版图设计的复杂性，将NMOS区12分为第一NMOS区31以及第二NMOS区32，从而灵活调整NMOS区12的布局位置，有利于提高版图布局的合理性。

在一些实施例中，参考图6，当NMOS区12包括位于PMOS区11相对两侧的第一NMOS区31和第二NMOS区32时，可以是仅PMOS区11中的第一有源区110对应的第一栅极130的延伸方向相较于第一方向X倾斜，而第一NMOS区31与第二NMOS区32中的第二有源区120对应的第一栅极130的延伸方向垂直于第一方向X。

在另一些实施例中，参考图7，当NMOS区12包括位于PMOS区11相对两侧的第一NMOS区31和第二NMOS区32时，也可以是PMOS区11中的第一栅极130以及第一NMOS区31与第二NMOS区32中的第一栅极130的延伸方向均相较于第一方向X倾斜设置，从而较大地增加第一栅极130的整体尺寸。

继续参考图3，在一些实施例中，一第一栅极130对应的一下拉晶体管的第二漏区16与保持晶体管的第三漏区共用，另一第一栅极130对应的一下拉晶体管的第二漏区16与同一保持晶体管的第三源区18共用。也就是说，第二栅极140位于第三沟道区表面，并与一下拉晶体管的第二漏区16以及另一下拉晶体管的第二漏区16构成保持晶体管。如此，可以减小第二有源区120的面积，进而减小字线驱动器的版图面积。

具体地，在一些实施例中，第二栅极140位于相邻的第一栅极130之间，即第三沟道区位于第二源区17或者第二漏区16沿第一方向X的一侧。由于第二栅极140位于相邻的两条第一栅极130之间，而位于第二栅极140两侧的第一栅极130分别用于构成两个不同的下拉晶体管，从而使得保持晶体管分别与两条不同的第一栅极130所对应的下拉晶体管电连接。其中，位于第三沟道区一侧的第二漏区16可以作为一条第一栅极130对应的下拉晶体管的漏极，位于第三沟道区另一侧的第二漏区16可以作为另一条第一栅极130对应的下拉晶体管的漏极。在一些实施例中，同一第一栅极130对应的两个相邻的下拉晶体管也可以共用第二源区17，从而进一步减小字线驱动器的版图面积。

具体地，图3中的字线驱动器所对应的字线驱动电路可参考图8，字线驱动电路包括：至少两个子字线驱动器100，每一子字线驱动器100与一主字线以及一子字线连接，主字线用于提供使能信号；保持晶体管103的第一端与第二端分别连接不同的子字线，且与保持晶体管103的第一端以及第二端连接的两条子字线分别对应于不同的主字线。保持晶体管103的栅极接收第二驱动信号PXIB；上拉晶体管101的栅极连接主字线，源极接收第一驱动信号PXID，漏极连接子字线以及保持晶体管103的第一端或者第二端；下拉晶体管102的栅极连接主字线，漏极与上拉晶体管101的漏极连接，源极接收第三驱动信号VKK。子字线驱动器100被配置为，响应于第一驱动信号PXID以及使能信号，向被选择的子字线提供第一驱动信号PXID，被选择的子字线为与保持晶体管103的第一端或者第二端连接的子字线；响应于第一驱动信号PXID、使能信号以及第二驱动信号PXIB，导通保持晶体管103的第一端与第二端。

也就是说，两条主字线可以共用同一保持晶体管103，当字线驱动器响应于第一驱动信号PXID、使能信号以及第二驱动信号PXIB时，导通保持晶体管103的第一端与第二端，从而使得被选中的子字线的电平被拉至与未被选中的子字线的电平相一致，以关闭该被选中的字线。即当与保持晶体管103一端的子字线被驱动时，保持晶体管103可以使与保持晶体管103另一端连接的子字线处于未被选择的状态，从而实现在保持字线驱动电路的性能不变的情况下，减小字线驱动电路所占用的面积，减小子线驱动电路的版图面积。

由于一子字线驱动器100与一子字线相连，而一个保持晶体管103分别与两条不同的子字线相连接。因此，在字线驱动电路中，子字线驱动器100的数量为保持晶体管103的数量的两倍，即一个保持晶体管103所连接的两条子字线还分别与两个子字线驱动器100相连接。

值得注意的是，在字线驱动电路中，当其中一个字线驱动器驱动与其相连的子字线时，剩余子字线驱动器100所连接的子字线均处于未被选中的状态，即字线驱动电路中，同一时刻仅能选中一条子字线。由此可知，当与保持晶体管103第一端或者第二端的其中一者连接的子字线被选中时，与保持晶体管103第一端或者第二端中的另一者连接的子字线处于未被选中的状态。如此，当保持晶体管103的第一端与第二端导通时，与保持晶体管103第一端连接的子字线的电平将会拉至与保持晶体管103第二端连接的子字线的电平一致，从而可以使被选中的子字线的电平拉低至与未被选中的子字线的电平一致，使得被选中的子字线处于关闭状态。

上拉晶体管101响应于使能信号以及第一驱动信号PXID将子字线上拉至第一驱动信号PXID的电平，子字线响应于第一驱动信号PXID驱动；下拉晶体管102响应于使能信号将子字线下拉至第三驱动信号VKK的电平，子字线响应于第三驱动信号VKK关闭。在一些实施例中，第一驱动信号PXID可以为高电平，第三驱动信号VKK可以为低电平，例如第三驱动信号VKK的电压可以为0或者小于0。

上拉晶体管101包括PMOS管；下拉晶体管102包括NMOS管，保持晶体管103包括NMOS管，也就是说，上拉晶体管101响应于低电平信号导通，下拉晶体管102响应于高电平信号导通，从而使得上拉晶体管101与下拉晶体管102可以实现互不干扰，分别控制子字线的驱动以及关闭。

具体地，当上拉晶体管101为PMOS管，下拉晶体管102为NMOS管，保持晶体管103包括NMOS管时，字线驱动电路的工作原理如下：

将两个子字线驱动器100分别记为：第一子字线驱动器与第二子字线驱动器，且将与保持晶体管103第一端连接的子字线记为第一子字线，将保持晶体管103第二端连接的子字线记为第二子字线。其中，第一子字线与第一子字线驱动器连接，第二子字线与第二子字线驱动器连接。

第一子字线驱动器驱动第一子字线，此时，第二子字线处于未被选中状态。

第一子字线驱动器响应于低电平的使能信号、高电平的第一驱动信号PXID以及低电平的第二驱动信号PXIB驱动第一子字线，具体地，上拉晶体管101响应于低电平的使能信号导通，高电平的第一驱动信号PXID由上拉晶体管101的源极被传输至上拉晶体管101的漏极，同时，保持晶体管103响应于低电平的第二驱动信号PXIB而关闭，使得第一子字线的电平上拉至第一驱动信号PXID，具有高电平，从而被驱动。

第一子字线驱动器响应于具有高电平的使能信号、低电平的第一驱动信号PXID以及高电平的第二驱动信号PXIB关闭第一子字线。下拉晶体管102响应于高电平的使能信号导通，上拉晶体管101响应与低电平的使能信号而关闭，第三驱动信号VKK由下拉晶体管102的源极被传输至下拉晶体管102的漏极，以使第一子字线的电平下拉至第三驱动信号VKK，具有低电平。同时，保持晶体管103响应于高电平的第二驱动信号PXIB导通，以使第一子字线的电平与第二子字线的电平一致，而由于第二子字线处于未被选中状态，从而可以保证第一子字线被关闭，从而变为未被选中的状态。

第二子字线驱动器驱动第二子字线以及关闭子字线的原理与第一子字线驱动器相同，以下将不再赘述。值得注意的是，由于第一子字线驱动器以及第二子字线驱动器对应同一保持晶体管103，因此，当需要关闭被选择的第二子字线时，可以通过导通保持晶体管103的第一端以及第二端，以使第二子字线的电平被拉低至第一子字线的电平，从而使得第二子字线被关闭。也就是说，可以设置一个保持晶体管103与两条不同的子字线连接，实现控制两条子字线的关闭。

值得注意的是，由于使能信号或者第三驱动信号VKK可能存在不稳定的问题，或者由于字线驱动电路会受到外界的噪声干扰，使得子字线的电平可能不小于0，因此，仅仅依靠第三驱动信号VKK可能无法使子字线完全关闭。而本公开实施例中，由于设置保持晶体管103的第一端与第二端与两条不同的子字线相连，因此，当保持晶体管103的第一端以及第二端导通时，将会使被选中的字线的电压拉低至与未被选中的字线的电压一致。即保持晶体管103可以将被选中的字线的电压耦合到负电压的电平，从而被关闭。因此，无论使能信号或者第三驱动信号VKK的电平如何变化，未被选中的字线均可以保持稳定的电压值。

值得注意的是，由于第一子字线驱动器以及第二子字线驱动器分别与不同的主字线连接，使得第一字线驱动器以及第二字线驱动器可以分别响应于来自第一主字线的使能信号以及来自第二主字线的使能信号而各自驱动相连的子字线。

继续参考图3，在一些实施例中，第一栅极130所覆盖的第一沟道区的数量可以为4个，且每一第一沟道区分别位于不同的第一有源区110中，即第一栅极130横跨4个间隔排布的第一有源区110。第一栅极130所覆盖的第二沟道区15的数量可以为4个，且每一第二沟道区15分别位于不同的第二有源区120中，使得第一栅极130横跨4个间隔排布的第二有源区120。如此形成的字线驱动电路中，参考图2，同一主字线所连接的上拉晶体管的的数量为4个，且同一主字线所连接的下拉晶体管的数量为4个。也就是说，每一主字线分别与4个子字线驱动器100连接，且由于两条主字线所对应的两个子字线驱动器100可以共用同一保持晶体管。也就是说，两条主字线共可以驱动8条子字线，而保持晶体管的数量仅需4个，从而可以减小字线驱动器中保持晶体管的数量，使得字线驱动电路的版图面积较小。

参考图9，在另一些实施例中，第一栅极130所覆盖的第一沟道区的数量也可以为6个，即第一栅极130横跨6个间隔排布的第一有源区110。第一栅极130所覆盖的第二沟道区15的数量可以为6个，即第一栅极130横跨6个间隔排布的第二有源区120。

如此形成的字线驱动电路中，同一主字线所连接的上拉晶体管的的数量为6个，且同一主字线所连接的下拉晶体管的数量为6个。也就是说，每一主字线分别与6个子字线驱动器100连接，两条主字线共可以驱动12条子字线。可以理解的是，本申请实施例中，可以灵活设置第一有源区110的数量，使得第一栅极130所覆盖的第一沟道区的数量不同，从而改变一条主字线可以驱动的子字线的数量。

在另一些实施例中，同一第一栅极130对应的一下拉晶体管的第二漏区16与保持晶体管的第三漏区共用，同一第一栅极130对应的另一下拉晶体管的第二漏区16与同一保持晶体管的第三源区18共用。即同一第一栅极130对应的两个下拉晶体管共用同一保持晶体管，使得同一保持晶体管用于控制同一主字线对应的两条不同的子字线，从而可以减小第二有源区120中第三源区18以及第三漏区的数量，大大减小第二有源区120的尺寸，实现在字线驱动器的控制能力不变的同时，减小字线驱动器的版图面积。

具体地，参考图7，在一些实施例中，第三沟道区位于第二源区17或者第二漏区16沿第二方向Y的一侧；保持晶体管的第三漏区与一下拉晶体管的第二漏区16共用，保持晶体管的第三源区18与另一下拉晶体管的第二漏区16共用。在第二有源区120中，包括多个第二源区17以及第二漏区16，多个第二源区17朝第二方向Y间隔排布，多个第二漏区16朝第二方向Y间隔排布。第三沟道区位于两个不同的下拉晶体管的第二漏区16之间，使得第三沟道区以及位于第三沟道区两侧的第二漏区16位于第一栅极130沿第一方向X的同一侧。其中，位于第三沟道区一侧的第二漏区16与第一栅极130用于构成一个下拉晶体管，位于第三沟道区另一侧的第二漏区16与同一第一栅极130用于构成另一下拉晶体管。也就是说，与同一保持晶体管相连的两个下拉晶体管对应于同一第一栅极130，即一个保持晶体管用于控制同一主字线对应的子字线。且设置保持晶体管的源极以及漏极与两个不同的下拉晶体管的漏极共用，可以减小第二有源区120的占用面积，从而提高字线驱动器的集成度。

具体地，图7中的字线驱动器所对应的自字线驱动电路可参考图10，字线驱动电路包括：至少两个子字线驱动器100，每一子字线驱动器100与一主字线以及一子字线连接；保持晶体管103的第一端与第二端分别连接不同的子字线，且与保持晶体管103的第一端以及第二端连接的两条子字线对应于同一主字线，即两个子字线驱动器100与同一主字线对应。上拉晶体管101的栅极连接主字线，下拉晶体管102的栅极连接主字线，漏极与上拉晶体管101的漏极连接。

图10中字线驱动电路驱动子字线以及关闭子字线的工作原理与图8中的字线驱动电路原理相同，以下不再赘述。值得注意的是，由于两个子字线驱动器100与同一主字线连接，当主字线输入使能信号时，两个子字线驱动器100对应的两个上拉晶体管的栅极将同时接收到来自主字线的使能信号。考虑到只能驱动一条子字线，因此，可以设置其中一个子字线驱动器100的上拉晶体管101的源极所接收的第一驱动信号PXID与另一子字线驱动器100的上拉晶体管101的源极接收的第一驱动信号PXID的电平不同，防止两条子字线同时被导通。

继续参考图7，在一些实施例中，当同一第一栅极130对应的两个下拉晶体管共用同一保持晶体管时，第一栅极130所覆盖的第一沟道区的数量可以为4个，且每一第一沟道区分别位于不同的第一有源区110中，即第一栅极130横跨4个间隔排布的第一有源区110。第一栅极130所覆盖的第二沟道区15的数量可以为4个，其中，第一栅极130覆盖第一NMOS区31中的2个第二沟道区15，覆盖第二NMOS区32中的2个第二沟道区15，且每一第二沟道区15分别位于不同的第二有源区120中，使得第一栅极130横跨4个第二有源区120。如此形成的字线驱动电路中，参考图11，同一主字线所连接的上拉晶体管的的数量为4个，且同一主字线所连接的下拉晶体管的数量为4个，即每一主字线分别与4个子字线驱动器100连接。同一主字线对应的两个子字线驱动器100共用同一保持晶体管，即一条主字线对应于2个保持晶体管。

参考图11，在另一些实施例中，第一栅极130所覆盖的第一沟道区的数量也可以为6个，即第一栅极130横跨6个间隔排布的第一有源区110。第一栅极130所覆盖的第二沟道区15的数量可以为6个，即第一栅极130横跨6个间隔排布的第二有源区120。如此形成的字线驱动电路中，同一主字线所连接的上拉晶体管的的数量为6个，且同一主字线所连接的下拉晶体管的数量为6个，即每一主字线分别与6个子字线驱动器100连接。同一主字线对应的两个子字线驱动器100共用同一保持晶体管，即一条主字线对应于3个保持晶体管。

在一些实施例中，保持晶体管包括：第一晶体管(未图示)和第二晶体管(未图示)；与同一第一晶体管电连接的两个下拉晶体管共用第一栅极130；同一第二晶体管的第三漏区与一下拉晶体管的第二漏区16电连接，第三源区18与另一下拉晶体管的第二漏区16电连接，与同一第二晶体管电连接的两个下拉晶体管对应两个第一栅极130。也就是说，第一晶体管电连接的两个下拉晶体管对应于同一条主字线，使得第一晶体管控制同一主字线对应的两条子字线。与同一第二晶体管电连接的两个下拉晶体管分别对应于两个第一栅极130，即第二晶体管电连接的两个下拉晶体管对应于两条不同的主字线，使得第二晶体管可以控制两条不同主字线。即可以灵活设置保持晶体管与不同子字线的连接，实现在保持字线驱动电路的性能不变的情况下，减小字线驱动电路所占用的面积，从而可以减小字线驱动电路的版图面积。

在一些实施例中，NMOS区12包括：第一NMOS区和第二NMOS区，分别位于PMOS区11相对两侧；其中，第一晶体管位于第一NMOS区；第二晶体管位于第二NMOS区；部分数量的下拉晶体管位于第一NMOS区，其余部分数量的下拉晶体管位于第二NMOS区。由于与第一晶体管电连接的两个下拉晶体管共用第一栅极130，与同一第二晶体管电连接的两个下拉晶体管分别对应于两个第一栅极130，使得第一晶体管与第一栅极130的连接方式和第二晶体管与第一栅极130的连接方式不同。因此，将第一晶体管设置于第一NMOS区中，将第二晶体管设置于第二NMOS区中，有利于分别形成第一晶体管以及第二晶体管，简化版图设计的复杂性。此外，将与第一晶体管电连接的下拉晶体管设置于第一NMOS区中，将与第二晶体管电连接的下拉晶体管设置于第二NMOS区中，如此，当下拉晶体管与第一晶体管以及第二晶体管分别形成电连接时，有利于缩短金属层的走线长度，从而降低金属层中的信号延迟。

在一些实施例中，每一第一栅极130包括：至少两个在沿第一方向X上间隔排布的延伸部，每一延伸部覆盖多个第一沟道区以及多个第二沟道区15，且相较于第一方向X倾斜；连接部，连接在沿第一方向X上相邻排布的延伸部。两个延伸部覆盖多个第一沟道区以及第二沟道区15，使得一个第一栅极130与多个第一沟道区以及多个第二沟道区15电连接，用于控制多个上拉晶体管以及上拉晶体管的导通。连接部在第一方向X上连接相邻排布的延伸部，使得两个间隔排布的延伸部电连接，形成一条用于控制多个上拉晶体管以及第二下拉晶体管导通的主字线，且使得一条主字线可以控制的子字线的数量增加。具体地，当一条延伸部覆盖的第一沟道区的数量为4个，覆盖的第二沟道区15的数量为4个时，可以控制4条子字线。当连接部将两条延伸部连接形成一条第一栅极130后，由于每一条延伸部均可以控制4条子字线，使得第一栅极130可以控制8条子字线。

在一些实施例中，第一栅极130的材料可以包括多晶硅或者金属中的至少一者。

在一些实施例中，每一第一栅极130覆盖4×N个第一沟道区以及4×N个第二沟道区15，每一第一栅极130构成的上拉晶体管与下拉晶体管与2×N个保持晶体管电连接；其中，N为大于等于1的正整数。也就是说，第一沟道区的数量与第二沟道区1515的数量保持相等，使得上拉晶体管的数量与下拉晶体管的数量相同，每一上拉晶体管与一下拉晶体管102构成一个子字线驱动器100。保持晶体管的数量为上拉晶体管或者下拉晶体管102的数量的一半，使得两个子字线驱动器100可以共用一个保持晶体管，从而有利于减小字线驱动器中，保持晶体管的数量，进而减小字线驱动器的版图面积。

上述实施例提供的字线驱动器中，上拉晶体管以及下拉晶体管可以分别通过第一漏区13将驱动信号传输至子字线，从而控制子字线的驱动以及关闭。设置保持晶体管的第三漏区以及第三源区18分别与两个不同的下拉晶体管的第二漏区16电连接，使得两个下拉晶体管共用同一保持晶体管，如此，使得在驱动与其中一下拉晶体管相连的一个子字线的同时，保持晶体管可以控制与另一下拉晶体管保持晶体管相连的子字线为未被选择的状态，实现在保持字线驱动器的性能不变的情况下，减小字线驱动器的版图面积。此外，设置第一有源区110对应的第一栅极130的延伸方向相较于第一有源区110的延伸方向倾斜，使得第一有源区110中的第一栅极130具有较大的尺寸，相当于增加上拉晶体管的沟道尺寸，从而可以提高第一栅极130对上拉晶体管的驱动能力。

相应地，本公开实施例还提供一种存储装置，包括：存储单元阵列，包括连接到多条子字线和多条位线的多个存储单元；上述任一项提供的字线驱动电路；或者，上述任一项提供的字线驱动器。在一些实施例中，存储单元可以为DRAM存储单元。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种字线驱动器，其特征在于，包括：

包括NMOS区和PMOS区的基底；

所述PMOS区包括多个沿第一方向延伸的第一有源区，所述第一有源区包括第一沟道区以及分别位于所述第一沟道区相对两侧的第一源区和第一漏区；

所述NMOS区与所述PMOS区沿第二方向排布，包括多个沿所述第一方向延伸的第二有源区，所述第二有源区包括第二沟道区以及分别位于所述第二沟道区相对两侧的第二源区和第二漏区，所述第二有源区还包括第三沟道区以及分别位于所述第三沟道区相对两侧的第三源区和第三漏区；

第一栅极，所述第一栅极与主字线电连接，所述第一栅极、所述第一源区以及所述第一漏区构成上拉晶体管，所述第一栅极、所述第二源区以及所述第二漏区构成下拉晶体管，所述上拉晶体管以及所述下拉晶体管与同一子字线电连接，所述第一有源区对应的所述第一栅极的延伸方向相较于所述第一方向倾斜；

多个第二栅极，每一所述第二栅极覆盖相应的一所述第三沟道区，所述第二栅极、所述第三源区以及所述第三漏区构成保持晶体管；

同一所述保持晶体管的所述第三漏区与一所述下拉晶体管的所述第二漏区电连接，所述第三源区与另一所述下拉晶体管的所述第二漏区电连接。

2.如权利要求1所述的字线驱动器，其特征在于，每一所述第一栅极沿所述第二方向延伸并覆盖多个所述第一沟道区以及多个第二沟道区，一所述上拉晶体管的所述第一漏区与一所述下拉晶体管的所述第一漏区电连接，并与相应的所述子字线电连接。

3.如权利要求1所述的字线驱动器，其特征在于，所述PMOS区位于所述NMOS区的一侧。

4.如权利要求1所述的字线驱动器，其特征在于，所述NMOS区包括分别位于所述PMOS区相对两侧的第一NMOS区和第二NMOS区。

5.如权利要求4所述的字线驱动器，其特征在于，所述第三沟道区位于所述第二源区或者所述第二漏区沿所述第二方向的一侧；所述保持晶体管的所述第三漏区与一所述下拉晶体管的所述第二漏区共用，所述保持晶体管的所述第三源区与另一所述下拉晶体管的所述第二漏区共用。

6.如权利要求1所述的字线驱动器，其特征在于，还包括：第一接触结构，所述第一接触结构电连接所述第一源区或者所述第一漏区，且至少部分数量的所述第一接触结构在所述基底表面的正投影的延伸方向相较于所述第一方向倾斜。

7.如权利要求6所述的字线驱动器，其特征在于，靠近所述第一有源区边缘的所述第一接触结构在所述基底表面的正投影为三角形；且所述第一接触结构朝向所述第一栅极的边界在所述基底表面正投影的延伸方向相较于所述第一方向倾斜。

8.如权利要求1所述的字线驱动器，其特征在于，所述第二有源区对应的所述第一栅极的延伸方向相较于所述第一方向倾斜。

9.如权利要求8所述的字线驱动器，其特征在于，在沿所述第一方向上，所述第二有源区的长度大于所述第一有源区的长度；所述第二有源区对应的所述第一栅极的延伸方向相较于所述第一方向倾斜的角度为第一角度，所述第一有源区对应的所述第一栅极的延伸方向相较于所述第一方向倾斜的角度为第二角度，所述第一角度小于所述第二角度。

10.如权利要求8所述的字线驱动器，其特征在于，还包括：第二接触结构，所述第二接触结构用于电连接所述第二源区、所述第二漏区、所述第三源区或者所述第三漏区；且所述第二接触结构在所述基底表面的正投影的延伸方向相较于所述第一方向倾斜。

11.如权利要求10所述的字线驱动器，其特征在于，所述第二接触结构在所述基底表面的正投影的部分区域还位于所述第二有源区的外侧。

12.如权利要求1所述的字线驱动器，其特征在于，还包括：第三接触结构，所述第三接触结构用于电连接相邻的所述第二有源区。

13.如权利要求1所述的字线驱动器，其特征在于，同一所述第一栅极对应的一所述下拉晶体管的所述第二漏区与所述保持晶体管的所述第三漏区共用，同一所述第一栅极对应的另一所述下拉晶体管的所述第二漏区与同一所述保持晶体管的所述第三源区共用。

14.如权利要求1所述的字线驱动器，其特征在于，一所述第一栅极对应的一所述下拉晶体管的所述第二漏区与所述保持晶体管的所述第三漏区共用，另一所述第一栅极对应的一所述下拉晶体管的所述第二漏区与同一所述保持晶体管的所述第三源区共用。

15.如权利要求14所述的字线驱动器，其特征在于，所述第二栅极位于相邻的所述第一栅极之间。

16.如权利要求1所述的字线驱动器，其特征在于，所述保持晶体管包括：第一晶体管和第二晶体管；与同一所述第一晶体管电连接的两个所述下拉晶体管共用所述第一栅极；同一所述第二晶体管的所述第三漏区与一所述下拉晶体管的所述第二漏区电连接，所述第三源区与另一所述下拉晶体管的所述第二漏区电连接，与同一所述第二晶体管电连接的两个所述下拉晶体管对应两个所述第一栅极。

17.如权利要求16所述的字线驱动器，其特征在于，所述NMOS区包括：

第一NMOS区和第二NMOS区，分别位于所述PMOS区相对两侧；

其中，所述第一晶体管位于所述第一NMOS区；所述第二晶体管位于所述第二NMOS区；部分数量的所述下拉晶体管位于所述第一NMOS区，其余部分数量的所述下拉晶体管位于所述第二NMOS区。

18.如权利要求1所述的字线驱动器，其特征在于，每一所述第一栅极包括：

至少两个在沿所述第一方向上间隔排布的延伸部，每一所述延伸部覆盖多个所述第一沟道区以及多个所述第二沟道区，且相较于所述第一方向倾斜；

连接部，连接在沿所述第一方向上相邻排布的所述延伸部。

19.如权利要求1所述的字线驱动器，其特征在于，每一所述第一栅极覆盖4×N个所述第一沟道区以及4×N个所述第二沟道区，每一所述第一栅极构成的所述上拉晶体管与所述下拉晶体管与2×N个所述保持晶体管电连接；其中，N为大于等于1的正整数。

20.一种存储装置，其特征在于，包括：

存储单元阵列，包括连接到多条子字线和多条位线的多个存储单元；

如权利要求1-19任一项所述的字线驱动器。