CN114496019A - 字线驱动电路与动态随机存取存储器 - Google Patents

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Abstract

本申请提供了一种字线驱动电路与动态随机存取存储器，该字线驱动电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；其中，第一晶体管的栅极与字线开闸电压连接，漏极与字线连接；第二晶体管的栅极与字线的第一驱动电压连接，漏极与字线连接；第一晶体管的源极和第二晶体管的源极均通过第三晶体管连接负偏压。即本申请中第一晶体管的源极和第二晶体管的源极并不是直接与负偏压连接，而是通过第三晶体管来与负偏压连接，由此在字线驱动电路处于激活模式时，能够有效减少第一晶体管与第二晶体管产生的漏电流，从而降低动态随机存取存储器的功耗。

Description

字线驱动电路与动态随机存取存储器
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种字线驱动电路与动态随机存取存储器。
背景技术
目前，动态随机存取存储器(Dynamic Random Access Memory，DRAM)凭借低成本及高密度的优势，已被广泛地使用于各式电子产品中。
现有的DRAM一般是由多个记忆体单元构成，每个记忆体单元对应并耦接于一字线，而各字线的电压则由各字线对应的字线驱动电路所控制。
其中，上述字线驱动电路中一般包括两个晶体管，当字线驱动电路处于激活(active)模式时难免会产生漏电流，增加了DRAM的功耗。
发明内容
本申请实施例提供一种字线驱动电路与动态随机存取存储器，可以减少字线驱动电路中产生的漏电流，降低DRAM的功耗。
第一方面，本申请实施例提供一种字线驱动电路，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；
所述第一晶体管的栅极与字线开闸电压连接，所述第一晶体管的漏极与字线连接；
所述第二晶体管的栅极与所述字线的第一驱动电压连接，所述第二晶体管的漏极与所述字线连接；
所述第一晶体管的源极和所述第二晶体管的源极均通过所述第三晶体管连接负偏压；
所述第四晶体管的漏极与所述字线连接，所述第四晶体管的源极与所述字线的第二驱动电压连接，所述第四晶体管的栅极与所述字线开闸电压连接。
在一种可能的设计方式中，所述第一晶体管的源极和所述第二晶体管的源极均与所述第三晶体管的漏极连接；所述第三晶体管的源极连接负偏压。
在一种可能的设计方式中，所述第三晶体管的栅极连接电源。
在一种可能的设计方式中，所述第三晶体管的栅极连接所述第一驱动电压。
在一种可能的设计方式中，所述字线驱动电路在处于激活模式时，所述字线开闸电压与所述第一驱动电压处于低电位，所述第二驱动电压与所述字线的输出电压处于高电位。
在一种可能的设计方式中，在所述第三晶体管的栅极连接电源，且所述字线驱动电路在处于激活模式时，所述第一晶体管、所述第二晶体管分别与所述第三晶体管之间形成漏源层叠结构。
在一种可能的设计方式中，在所述第三晶体管的栅极连接所述第一驱动电压，且所述字线驱动电路在处于激活模式时，所述第三晶体管处于关闭状态，所述第一晶体管与所述第二晶体管处于浮接状态。
在一种可能的设计方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管均为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)晶体管，所述第四晶体管为P型金属氧化物半导体(Positive channel Metal Oxide Semiconductor，PMOS)晶体管。
第二方面，本申请实施例提供一种动态随机存取存储器，包括字线与字线驱动电路，该字线驱动电路为本申请第一方面提供的字线驱动电路，其中，该字线驱动电路与上述字线连接。
本申请实施例所提供的字线驱动电路与动态随机存取存储器中，字线驱动电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；其中，第一晶体管的栅极与字线开闸电压连接，漏极与字线连接；第二晶体管的栅极与字线的第一驱动电压连接，漏极与字线连接；第一晶体管的源极和第二晶体管的源极均通过第三晶体管连接负偏压。即本申请中第一晶体管的源极和第二晶体管的源极并不是直接与负偏压连接，而是通过第三晶体管来与负偏压连接，由此即可在字线驱动电路处于激活模式时，有效减少第一晶体管与第二晶体管产生的漏电流，从而降低动态随机存取存储器的功耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例中一种字线驱动电路的结构示意图；
图2为本申请实施例中产生的漏电流IOFF的路径示意图；
图3为本申请实施例中提供的一种新型的字线驱动电路的结构示意图；
图4为本申请实施例中提供的另一种新型的字线驱动电路的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在现有的晶体管制造技术中，以NMOS晶体管为例，通常首先在半导体衬底上形成栅氧层，在栅氧层上形成栅导电层(也叫栅电极层)，然后通过刻蚀栅导电层和栅氧层形成栅极，接着在栅极两侧的衬底中通过离子注入形成源极区和漏极区，从而形成NMOS晶体管。
在给NMOS晶体管的栅极施加电压后，会在源极区和漏极区之间形成导电沟道，再在源极区和漏极区之间形成电势差，源极区和漏极区之间就会形成电流。其中，上述栅氧层可以起到绝缘隔离的作用，防止栅极和源极区、栅极和漏极区之间形成漏电流。
然而，随着半导体制造技术的飞速发展，半导体晶片朝向高集成度方向发展，NMOS晶体管的栅极的临界尺寸逐渐缩小，栅极变得越来越短越来越窄，栅极下半导体衬底中源极区和漏极区之间的导电沟道也变得越来越短和越来越窄，导致漏极区流向半导体衬底或源极区的漏电流逐渐增大，影响半导体器件的性能。
现有的动态随机存取存储器中一般会包括呈矩阵排列的多个记忆体单元、若干根呈横向排列的字线、若干根呈纵向排列的位线。其中，每个记忆体单元通常包括电容器和晶体管，该晶体管的栅极与字线(word Line)相连，漏极与位线(bit line)相连，源极与电容器相连。其中，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
其中，每个记忆体单元的控制栅极通过字线与字线驱动电路电连接，字线驱动电路的另一端与字线选择电路相连接，各字线的电压则由各字线对应的字线驱动电路所控制。
在进行读操作时，通常利用字线选择电路开启一条位线上的对应的记忆体单元的沟道区，通过记忆体单元将位线电压提升或降低到一特定电压值，其中，所述位线电压与记忆体单元中存储的存储信息相对应。将上述特定电压值与参考电压进行比较，从而判断对应的记忆体单元为逻辑“1”还是为逻辑“0”。
其中，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
其中，当字线驱动电路处于激活(active)模式时，上述晶体管难免会产生漏电流，从而增加了DRAM的功耗。
参照图1，图1为本申请实施例中一种字线驱动电路的结构示意图。在现有技术中，字线驱动电路包括两个NMOS晶体管，分别为第一NMOS晶体管N1和第二NMOS晶体管N2，以及一个PMOS晶体管P1。其中：
PMOS晶体管P1的漏极与字线(Word Line，简称WL)连接，可以驱动WL所连接的存储器阵列；PMOS晶体管P1的源极与WL的第二驱动电压PXID连接；PMOS晶体管P1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压，通过控制第二驱动电压PXID的通过与否，来控制WL的导通与否。
第一NMOS晶体管N1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压；第一NMOS晶体管N1漏极与WL连接，源极与负偏压VSS(或负电位)连接，负偏压VSS通过第一NMOS晶体管N1的源极与漏极输出至WL，可以用于关闭WL。
第二NMOS晶体管N2的栅极与WL的第一驱动电压PXIB连接，该第一驱动电压PXIB为字线关闸开关，可以控制第二NMOS晶体管N2的栅极；第二NMOS晶体管N2的漏极与WL连接，源极与负偏压VSS连接，负偏压VSS通过第二NMOS晶体管N2的源极与漏极输出至WL，可以用于关闭WL。
其中，上述字线驱动电路通常可运作于三种模式，包括激活(active)模式、睡眠(sleep)模式、以及节能(power down)模式。当字线驱动电路处于active模式时，第二驱动电压PXID处于高电位，字线开闸电压bMWL处于低电位，PMOS晶体管P1处于打开状态，此时第一NMOS晶体管N1和第二NMOS晶体管N2处于关闭状态，第一NMOS晶体管N1和第二NMOS晶体管N2的源极区和漏极区之间会产生电压差，导致漏极区到源极区产生漏电流IOFF。
参照图2，图2为本申请实施例中产生的漏电流IOFF的路径示意图。
在图2中，对于任一晶体管而言，当晶体管在栅极G与源极S接地、漏极D接工作电压VDD时，晶体管中便会产生漏电流IOFF。且随着晶体管器件通道长度的减小，漏电流IOFF会变得更加严重。
为了解决上述技术问题，本申请实施例中提供了一种新型的字线驱动电路，该字线驱动电路可以应用于动态随机存取存储器中，通过在已有的字线驱动电路中增加一个第三晶体管，该第三晶体管的源极连接负偏压，漏极分别与第一晶体管的源极和所述第二晶体管的源极连接，即第一晶体管的源极和第二晶体管的源极并不是直接与负偏压连接，而是通过第三晶体管来与负偏压连接，由此即可在字线驱动电路处于active模式时，有效减少第一晶体管与第二晶体管产生的漏电流，从而降低动态随机存取存储器的功耗。
具体的，参见图3，图3为本申请实施例中提供的一种新型的字线驱动电路的结构示意图。在一种可行的实施方式中，上述字线驱动电路包括第一晶体管N1、第二晶体管N2、第三晶体管N3及第四晶体管P1。其中：
第一晶体管N1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压；第一晶体管N1的漏极与WL连接，源极与第三晶体管N3的漏极连接。
第二晶体管N2的栅极与字线WL的第一驱动电压PXIB连接，该第一驱动电压PXIB为字线关闸开关，可以控制第二晶体管N2的栅极；第二晶体管N2的漏极与WL连接，源极与第三晶体管N3的漏极连接。
第三晶体管N3的源极连接负偏压VSS，栅极连接电源VDD。
其中，负偏压VSS通过第三晶体管N3导入第一晶体管N1的源极，然后再通过第一晶体管N1的源极与漏极输出至WL。负偏压VSS通过第三晶体管N3导入第二晶体管N2的源极，然后再通过第二晶体管N2的源极与漏极输出至WL。
第四晶体管P1的漏极与WL连接，可以驱动WL所连接的存储器阵列；第四晶体管P1的源极与WL的第二驱动电压PXID连接；第四晶体管P1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压，通过控制第二驱动电压PXID的通过与否，来控制WL的导通与否。
在本申请实施例中，当上述字线驱动电路处于active模式时，在正常情况下，字线开闸电压bMWL为低电位，第二驱动电压PXID为高电位，第一驱动电压PXIB为低电位，字线WL输出为高电位。
由于第一晶体管N1的源极和第二晶体管N2的源极均与第三晶体管N3的漏极连接，且第三晶体管N3的源极连接负偏压VSS，因此在active模式时，第一晶体管N1和第二晶体管N2均能够与第三晶体管N3形成cascade(漏源层叠)结构，此时，第三晶体管N3相当于一个电阻，从而使得第一晶体管N1与第二晶体管N2的漏电流减少。
可选的，上述第一晶体管N1、第二晶体管N2、第三晶体管N3均为NMOS晶体管，第四晶体管P1为PMOS晶体管。
即本申请实施例所提供的字线驱动电路，第一晶体管N1的源极和第二晶体管N2的源极并不是直接与负偏压连接，而是通过第三晶体管N3来与负偏压连接，其中，第三晶体管的栅极连接电源，在active模式时，第一晶体管N1和第二晶体管N2均能够与第三晶体管N3形成cascade结构，有效减少第一晶体管N1与第二晶体管N2产生的漏电流，从而降低动态随机存取存储器的功耗。
基于上述实施例中所描述的内容，参见图4，图4为本申请实施例中提供的另一种新型的字线驱动电路的结构示意图，在一种可行的实施方式中，上述字线驱动电路包括第一晶体管N1、第二晶体管N2、第三晶体管N3及第四晶体管P1。其中：
第一晶体管N1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压；第一晶体管N1的漏极与WL连接，源极与第三晶体管N3的漏极连接。
第二晶体管N2的栅极与字线WL的第一驱动电压PXIB连接，该第一驱动电压PXIB为字线关闸开关，可以控制第二晶体管N2的栅极；第二晶体管N2的漏极与WL连接，源极与第三晶体管N3的漏极连接。
第三晶体管N3的源极连接负偏压VSS，栅极连接第一驱动电压PXIB。
其中，负偏压VSS通过第三晶体管N3导入第一晶体管N1的源极，然后再通过第一晶体管N1的源极与漏极输出至WL。负偏压VSS通过第三晶体管N3导入第二晶体管N2的源极，然后再通过第二晶体管N2的源极与漏极输出至WL。
第四晶体管P1的漏极与WL连接，可以驱动WL所连接的存储器阵列；第四晶体管P1的源极与WL的第二驱动电压PXID连接；第四晶体管P1的栅极与字线开闸电压bMWL连接，并将字线开闸电压bMWL作为其栅极的控制电压，通过控制第二驱动电压PXID的通过与否，来控制WL的导通与否。
在本申请实施例中，当上述字线驱动电路处于active模式时，在正常情况下，字线开闸电压bMWL为低电位，第二驱动电压PXID为高电位，第一驱动电压PXIB为低电位，字线WL输出为高电位。
由于第一晶体管N1的源极和第二晶体管N2的源极均与第三晶体管N3的漏极连接，且第三晶体管N3的源极连接负偏压VSS，栅极连接第一驱动电压PXIB，即第一晶体管N1与第二晶体管N2在接负偏压VSS前还连接有第三晶体管N3，因此在active模式时，第三晶体管N3关闭，使第一晶体管N1和第二晶体管N2处于浮接(Floating)状态，从而使得第一晶体管N1与第二晶体管N2的漏电流减少。
可选的，上述第一晶体管N1、第二晶体管N2、第三晶体管N3均为NMOS晶体管，第四晶体管P1为PMOS晶体管。
即本申请实施例所提供的字线驱动电路，第一晶体管N1的源极和第二晶体管N2的源极并不是直接与负偏压连接，而是通过第三晶体管N3来与负偏压连接，其中，第三晶体管的栅极连接第一驱动电压PXIB，在active模式时，第三晶体管N3关闭，使第一晶体管N1和第二晶体管N2处于浮接状态，能够有效减少第一晶体管N1与第二晶体管N2产生的漏电流，从而降低动态随机存取存储器的功耗。
进一步的，基于上述实施例中所描述的内容，本申请实施例中还提供了一种动态随机存取存储器，该动态随机存取存储器包括字线与字线驱动电路。
其中，上述字线驱动电路与上述字线连接，用于控制字线的电压。
具体的，上述字线驱动电路为上述实施例中所描述的字线驱动电路，其具体的电路结构可以参照上述实施例中的描述，本实施例在此处不再赘述。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (9)

1.一种字线驱动电路，其特征在于，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；
所述第一晶体管的栅极与字线开闸电压连接，所述第一晶体管的漏极与字线连接；
所述第二晶体管的栅极与所述字线的第一驱动电压连接，所述第二晶体管的漏极与所述字线连接；
所述第一晶体管的源极和所述第二晶体管的源极均通过所述第三晶体管连接负偏压；
所述第四晶体管的漏极与所述字线连接，所述第四晶体管的源极与所述字线的第二驱动电压连接，所述第四晶体管的栅极与所述字线开闸电压连接。
2.根据权利要求1所述的字线驱动电路，其特征在于，所述第一晶体管的源极和所述第二晶体管的源极均与所述第三晶体管的漏极连接；所述第三晶体管的源极连接所述负偏压。
3.根据权利要求2所述的字线驱动电路，其特征在于，所述第三晶体管的栅极连接电源。
4.根据权利要求2所述的字线驱动电路，其特征在于，所述第三晶体管的栅极连接所述第一驱动电压。
5.根据权利要求3或4所述的字线驱动电路，其特征在于，所述字线驱动电路在处于激活模式时，所述字线开闸电压与所述第一驱动电压处于低电位，所述第二驱动电压与所述字线的输出电压处于高电位。
6.根据权利要求5所述的字线驱动电路，其特征在于，在所述第三晶体管的栅极连接电源，且所述字线驱动电路在处于激活模式时，所述第一晶体管、所述第二晶体管分别与所述第三晶体管之间形成漏源层叠结构。
7.根据权利要求5所述的字线驱动电路，其特征在于，在所述第三晶体管的栅极连接所述第一驱动电压，且所述字线驱动电路在处于激活模式时，所述第三晶体管处于关闭状态，所述第一晶体管与所述第二晶体管处于浮接状态。
8.根据权利要求1所述的字线驱动电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管均为N型金属氧化物半导体NMOS晶体管；所述第四晶体管为P型金属氧化物半导体PMOS晶体管。
9.一种动态随机存取存储器，其特征在于，包括字线与权利要求1-8任一项所述的字线驱动电路，所述字线驱动电路与所述字线连接。
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WO2023245746A1 (zh) * 2022-06-24 2023-12-28 长鑫存储技术有限公司 字线驱动电路及字线驱动器、存储装置
WO2024159681A1 (zh) * 2023-02-02 2024-08-08 长鑫存储技术有限公司 一种存储电路和存储器

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