CN110148433B - 一种dram全局字线驱动电路及其降低漏电的方法 - Google Patents
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Abstract
本发明公开了一种DRAM全局字线驱动电路，包括全局字线驱动模块和电源切换模块，所述的电源切换模块的输出与多个所述的全局字线驱动模块的电源输入相连，其中，所述的全局字线驱动模块包括依次连接用于驱动全局字线的地址选择下拉电路、预充电锁存电路和全局字线输出驱动电路。通过上述方式，本发明提供的DRAM全局字线驱动电路及其降低漏电的方法，结构简单，设计合理，能够有效地降低DRAM全局字线驱动电路在待机模式下的漏电，通过降低待机模式下的全局字线驱动电路的电源电压，来减小其晶体管源漏两端跨压，增大PMOS晶体管的阈值电压的绝对值，从而达到减小其漏电电流的目的。
Description
技术领域
本发明涉及动态随机存储器的技术领域，具体为一种DRAM列选择信号的驱动电路及其降低漏电的方法。
背景技术
随着移动互联网和物联网的快速发展和应用，越来越多的应用运行在了移动终端上，如智能手机、平板电脑等。然而电池的发展始终没有迎来突破性的进展，这些移动终端的使用时间越来越受到电池容量的限制。待机时间长是移动终端的一个显著特点，所以降低移动终端的待机功耗是非常重要的一件事情。
动态随机存储器（DRAM）作为移动终端中必不可少的一个组成部分，其待机功耗影响着整个移动终端的使用时间。DRAM是通过字线驱动电路来选择字线的，从而实现对存储阵列的访问。字线驱动电路分为全局字线驱动电路和本地驱动电路。因为全局字线驱动电路需要被用来驱动多个本地字线驱动电路，全局字线在版图上的布线也会非常长，所以全局字线驱动电路的晶体管尺寸会相对比较大。传统的全局字线驱动电路为了能正常驱动本地字线驱动电路，它的电源通常会设置的比较高，因此漏电电流会比较大。同时，随着DRAM的容量不断的增大，全局字线驱动电路的数量也越来越多，其总的漏电流也会变得不可忽视。所以，在不影响功能的情况下，降低全局字线驱动电路在待机模式下的漏电电流是非常有意义的。
发明内容
本发明主要解决的技术问题是提供一种DRAM全局字线驱动电路，结构简单，设计合理，能够有效地降低DRAM全局字线驱动电路在待机模式下的漏电。
为解决上述技术问题，本发明采用的一个技术方案是：提供了一种DRAM全局字线驱动电路，包括全局字线驱动模块和电源切换模块，所述的电源切换模块的输出与多个所述的全局字线驱动模块的电源输入相连，其中，所述的全局字线驱动模块包括依次连接用于驱动全局字线的地址选择下拉电路、预充电锁存电路和全局字线输出驱动电路。
在本发明一个较佳实施例中，所述的地址选择下拉电路包括NMOS链，所述的NMOS链是由2个或多个NMOS晶体管源漏相连构成；NMOS晶体管的栅端连接全局字线地址的预译码信号，源端接地。
在本发明一个较佳实施例中，所述的预充电锁存电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第三PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管；所述的第一PMOS晶体管的栅端接输入的预充电信号，源端接外部的电源信号，漏端与第三PMOS晶体管的漏端、第三NMOS晶体管的漏端、第二PMOS晶体管的栅端、第一NMOS晶体管的栅端和地址选择下拉电路里的反相器链的漏端相连；第二PMOS晶体管的源端接外部电源，第一NMOS晶体管的源端接地，第二PMOS晶体管的漏端和第一NMOS晶体管的漏端相连，并与第三PMOS晶体管的栅端、第二NMOS晶体管的栅端相连；第三PMOS晶体管的源端接外部电源；第三NMOS晶体管的源端与第二NMOS晶体管的漏端相连；第二NMOS晶体管的源端接地，第三NMOS晶体管的栅端接输入的预充电信号。
在本发明一个较佳实施例中，所述的预充电锁存电路和所述的全局字线输出驱动电路中的所有的PMOS晶体管的衬底与原有的第一高电压直接相连。
为解决上述技术问题，本发明采用的另一个技术方案是：提供了一种DRAM全局字线驱动电路的降低漏电的方法，通过所述的电源切换模块对所述的全局字线驱动模块的电源进行选择和控制，正常工作模式下选择原有的第一高电压，待机模式下选择额外的第二低电压；从而使得晶体管的源漏两端跨压大大降低，PMOS晶体管阈值电压的绝对值变大，从而大大降低全局字线驱动电路的漏电流。
在本发明一个较佳实施例中，正常工作模式下，所述的全局字线驱动模块的电源电压为第一高电压；待机模式下，所述的全局字线驱动模块的电源电压为第二低电压，关闭的晶体管源漏两端的跨压就降低为第二电压的值。
在本发明一个较佳实施例中，待机模式下，所述的全局字线驱动模块的电源电压为第二低电压， PMOS晶体管的衬底为第一高电压；PMOS晶体管的阈值电压的绝对值随着全局字线驱动模块电源电压的降低而增大。
本发明的有益效果是：本发明的DRAM全局字线驱动电路及其降低漏电的方法，结构简单，设计合理，能够有效地降低DRAM全局字线驱动电路在待机模式下的漏电，通过降低待机模式下的全局字线驱动电路的电源电压，来减小其晶体管源漏两端跨压，增大PMOS晶体管的阈值电压的绝对值，从而达到减小其漏电电流的目的。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1展示了本发明实例中所述的DRAM全局字线驱动的结构框图；
图2展示了本发明实例中所述的一种DRAM全局字线驱动电路的电路图；
图3 展示了本发明实例中所述的一种DRAM本地字线驱动电路的电路图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例包括：
一种DRAM全局字线驱动电路，包括全局字线驱动模块和电源切换模块，所述的电源切换模块的输出与多个所述的全局字线驱动模块的电源输入相连，其中，所述的全局字线驱动模块包括依次连接用于驱动全局字线的地址选择下拉电路、预充电锁存电路和全局字线输出驱动电路。
所述的地址选择下拉电路用于选择地址所对应的全局字线；所述的预充电锁存电路用于复位全局字线驱动电路并保持住该状态；所述的全局字线输出驱动电路用于驱动全局字线；所述的电源切换模块用于在待机模式下，把全局字线驱动电路的电源切换成低电压电源。
在正常工作模式下，电源切换模块选择原有的高电压输出，在待机模式下，电源切换模块选择额外的低电压输出，从而使得晶体管的源漏两端跨压大大降低，PMOS晶体管阈值电压的绝对值变大，从而大大降低全局字线驱动电路的漏电流。
图1展示了本发明的DRAM全局字线驱动电路的结构框图。它包括一个电源切换模块和多个全局字线驱动模块。电源切换模块是用来给多个全局字线驱动模块提供可供模式切换的电源。在正常工作模式下，电源切换模块的输入使能信号enxdec为高电平，它的输出信号vccpxdec会被切换成第一高电压vccp；在待机模式下，使能信号enxdec为低电平，输出信号vccpxdec会被换成第二低电压vpwr。
图2展示了本发明的一种DRAM全局字线驱动模块的电路图。它包括依次连接用于驱动全局字线的地址选择下拉电路，预充电锁存电路和全局字线输出驱动电路。
地址选择下拉电路用于选择地址所对应的全局字线，它是由2个或多个NMOS晶体管（Nn1,…,Nni）源漏两两相连组成的。NMOS晶体管（Nn1,...,Nni）的栅端输入信号（ax1,…,axi）与全局字线地址的预译码信号相连。NMOS晶体管Nn1的源端连接到地，Nni的漏端节点enb与预充电锁存电路相连。
预充电锁存电路用于复位全局字线驱动电路并保持住该状态，它包括第一PMOS晶体管P0，第二PMOS晶体管P2，第一NMOS晶体管N4，第三PMOS晶体管P1，第二NMOS晶体管N3，第三NMOS晶体管N5；所述的第一PMOS晶体管P0的栅端接输入的预充电信号pchb，源端接外部的电源信号vccpxdec，漏端节点enb与第三PMOS晶体管N5的漏端、第三NMOS晶体管N5的漏端、第二PMOS晶体管P2的栅端、第一NMOS晶体管N4的栅端、所述的地址选择下拉电路里的反相器链的漏端相连；第二PMOS晶体管P2的源端接外部电源电压vccpxdec，第一NMOS晶体管N4的源端接地，第二PMOS晶体管P2的漏端节点en和第一NMOS晶体管N4的漏端相连，并与第三PMOS晶体管P1的栅端、第二NMOS晶体管N3的栅端相连；第三PMOS晶体管P1的源端接外部电源电压vccpxdec，第三NMOS晶体管N5的源端与第二NMOS晶体管N3的漏端相连；第二NMOS晶体管N3的源端接地，第三NMOS晶体管N5的栅端接输入的预充电信号pchb。
全局字线输出驱动电路用于驱动全局字线，它包括第四PMOS晶体管P3和第四NMOS晶体管N6。第四PMOS晶体管P3的源端接外部电源电压vccpxdec，衬底接整个全局字线驱动电路的最高电位第一高电压vccp。节点en为它的输入信号，与预充电锁存电路的输出相连。节点gwlb为它的输出信号，用于驱动全局字线，并与多个本地字线相连。待机模式下，节点gwlb电压为外部电源电压vccpxdec；正常工作模式下，节点gwlb电压为地的电压。
图3展示了本发明的一种DRAM本地字线驱动电路的电路图，它包括第五PMOS晶体管P10，第五NMOS晶体管N10，第六NMOS晶体管N11。第五PMOS晶体管P10的源端接输入信号ph，栅端接全局字线驱动电路的输出信号gwlb，衬底接最高电位第一高压vccp，漏端节点wl与第五NMOS晶体管N10的漏端相连。第五NMOS晶体管N10的栅端接全局字线驱动电路的输出信号gwlb。第六NMOS晶体管N11的栅端接输入信号phb，漏端接输出信号wl。输出信号wl直接与存储阵列相连。在正常工作模式下，输入信号ph为高电平，phb为低电平，gwlb为低电平时，本地字线wl会被选中，对应的存储阵列会被激活；在待机模式下，输入信号ph为地电平，phb为高电平，gwlb为第二电压vpwr，本地字线wl会被驱动到低电平，对应的存储阵列不能被访问到。同时，由于第五PMOS晶体管P10、第五NMOS晶体管N10和第六NMOS晶体管N11的源漏两端压差为零，本地字线驱动电路在待机模式下的漏电流基本不存在。
在待机模式下，电源切换模块的输入信号enxdec为低电平，全局字线驱动模块的电源电压vccpxdec即为第二低电压vpwr。输入信号pchb为低电平，主地址选择信号(ax1,…,axi)为低电平，第一PMOS晶体管P0导通，晶体管Nn1,…Nni关闭，第三NMOS晶体管N5关闭，节点enb被上拉到电源电压vccpxdec的电压值。此时第二PMOS晶体管P2和第四NMOS晶体管N6关闭，第一NMOS晶体管N4和第四PMOS晶体管P3导通，节点en被拉到低电平，gwlb被拉到电源电压vccpxdec的电压值。此时，本地字线驱动电路的输入信号ph为低电平，phb为高电平，所以本地字线不会被激活，对应的存储阵列也不能被访问到。由于第五PMOS晶体管P10、第五NMOS晶体管N10和第六NMOS晶体管N11的源漏两端跨压均为零，本地字线驱动电路基本不存在漏电，主要的漏电都存在于全局字线驱动电路里面。由于全局字线驱动电路的电源电压从第一高电压vccp降到了第二低电压vpwr，第二PMOS晶体管P2、第三NMOS晶体管N5和第四NMOS晶体管N6的源漏两端跨压大大降低，第二PMOS晶体管P2的阈值电压的绝对值由于体效应的存在也同时变大，大大降低了全局字线驱动电路的漏电电流。
在正常工作模式下，电源切换模块的输入信号enxdec为高电平，全局字线驱动模块的电源电压vccpxdec即为第一高电压vccp。输入信号pchb切换到高电压vccp，未被选中的全局字线仍然保持待机模式下的状态，gwlb被拉到电源电压vccpxdec的电压值；被选中的全局字线随着输入信号（ax1,…,axi）变为高电平，会通过与第三PMOS晶体管P1的竞争，将节点enb下拉到低电平。此时第二PMOS晶体管P2和第四NMOS晶体管N6导通，第一NMOS晶体管N4和第四PMOS晶体管P3关闭，所以节点en被上拉到电源电压vccpxdec的电压值，gwlb被拉到低电平。此时，对应的本地字线驱动电路的输入信号ph为高电压，phb为低电平，本地字线会被激活，对应的存储阵列会被访问到。
虽然本申请已经对某些实施例进行了描述，但需要理解的是，本申请并不局限于这些实施例。相反，本公开应被理解和解释在其最广泛的意义，正如权利要求所反映的。因此，这些权利要求应该理解为不仅包括在这里描述的设备、方法和系统，所有其他的和进一步的改变和修改，对于在这方面有普通技能的人而言，都是显而易见的。
综上所述，为了能正常驱动本地字线驱动电路，在正常工作模式下，全局字线驱动电路的电源电压还是原来的高电压；在待机模式下，全局字线驱动电路的电源电压会被切换成低电压，使得晶体管源漏两端的跨压大大降低，PMOS晶体管的阈值电压的绝对值变大，从而有效地降低了全局字线驱动电路的漏电电流。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。。
Claims (5)
1.一种DRAM全局字线驱动电路，其特征在于，包括全局字线驱动模块和电源切换模块，所述的电源切换模块的输出与多个所述的全局字线驱动模块的电源输入相连，其中，所述的全局字线驱动模块包括依次连接用于驱动全局字线的地址选择下拉电路、预充电锁存电路和全局字线输出驱动电路；
所述的地址选择下拉电路包括NMOS链，所述的NMOS链是由2个或多个NMOS晶体管源漏相连构成；NMOS晶体管的栅端连接全局字线地址的预译码信号，源端接地；
所述的预充电锁存电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第三PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管；所述的第一PMOS晶体管的栅端接输入的预充电信号，源端接外部的电源信号，漏端与第三PMOS晶体管的漏端、第三NMOS晶体管的漏端、第二PMOS晶体管的栅端、第一NMOS晶体管的栅端和地址选择下拉电路里的反相器链的漏端相连；第二PMOS晶体管的源端接外部电源，第一NMOS晶体管的源端接地，第二PMOS晶体管的漏端和第一NMOS晶体管的漏端相连，并与第三PMOS晶体管的栅端、第二NMOS晶体管的栅端相连；第三PMOS晶体管的源端接外部电源；第三NMOS晶体管的源端与第二NMOS晶体管的漏端相连；第二NMOS晶体管的源端接地，第三NMOS晶体管的栅端接输入的预充电信号。
2.根据权利要求1所述的DRAM全局字线驱动电路，其特征在于，所述的预充电锁存电路和所述的全局字线输出驱动电路中的所有的PMOS晶体管的衬底与原有的第一高电压直接相连。
3.根据权利要求1-2之一所述的DRAM全局字线驱动电路的降低漏电的方法，其特征在于，通过所述的电源切换模块对所述的全局字线驱动模块的电源进行选择和控制，正常工作模式下选择原有的第一高电压，待机模式下选择额外的第二低电压；从而使得晶体管的源漏两端跨压大大降低，PMOS晶体管阈值电压的绝对值变大，从而大大降低全局字线驱动电路的漏电流。
4.根据权利要求3所述的DRAM全局字线驱动电路的降低漏电的方法，其特征在于，正常工作模式下，所述的全局字线驱动模块的电源电压为第一高电压；待机模式下，所述的全局字线驱动模块的电源电压为第二低电压，关闭的晶体管源漏两端的跨压就降低为第二电压的值。
5.根据权利要求3所述的DRAM全局字线驱动电路的降低漏电的方法，其特征在于，待机模式下，所述的全局字线驱动模块的电源电压为第二低电压，PMOS晶体管的衬底为第一高电压；PMOS晶体管的阈值电压的绝对值随着全局字线驱动模块电源电压的降低而增大。
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