CN104050999B - 一种为浮栅存储器提供正负高压的字线驱动方法 - Google Patents

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Abstract

本发明公开了一种为浮栅存储器提供正负高压的字线驱动装置及其方法，装置包括：P型晶体管、第一N型晶体管、第二N型晶体管；所述P型晶体管的栅端、所述第一N型晶体管的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管的栅端与用于输入电压的第四输入端口连接，所述P型晶体管的漏端、所述第一N型晶体管的源端、第二N型晶体管的源端和用于输出电压的字线输出端口连接在一起。本发明能减弱FN擦除效应，能提高存储器系统操作的准确性。

Description

一种为浮栅存储器提供正负高压的字线驱动方法
技术领域
本发明涉及数据存储技术领域，尤其涉及一种为浮栅存储器提供正负高压的字线驱动装置及其方法。
背景技术
存储器中存在着擦除，编程，读取以及验证等操作模式，在这几种操作模式中，需要在字线WL方向施加不同的操作电压。对于同一种操作模式的选中单元和未选中单元，字线WL上施加的电压不同，甚至会出现超过工艺中源漏击穿电压的电压差，这就对传统的字线驱动提出了挑战。
随着特征尺寸的减小，浮栅存储器中外围电路的尺寸进一步缩小，耐受电压有所降低。但作为存储核心的浮栅器件，其需要的操作电压并没有显著降低。这就对传统的外围电压切换电路提出了挑战，所需传输电压没有变化，而器件所能耐受的最大电压减小了。尤其在擦除操作中，如图1所示，需要在选中的擦除单元A和B栅端施加负高压，在未选中单元C和D的栅端施加正高压以避免误擦除。这两种高压需要同一组字线驱动电路来传递，使得正负两个高电压出现在一个MOS管的源漏两端，在保证擦除效率的前提下，负高压不能大幅度减小，只能通过减小正高压来满足器件安全工作的要求。
例如，现有技术中，传统的NAND型字线驱动电路如图2所示，其擦除时的操作表如下表所示：
这种传统的字线驱动电路(WL driver)存在一定缺陷。可以看到无论对于选中单元A和B或者未选中单元C和D，均会有管子的源漏两端承受9.5V的电压差。在小尺寸工艺中，这已经接近管子的源漏击穿电压，无法进一步提高未选中单元字线输出端口WL的电压，这使得未选中单元对于擦除效应的抑制作用受到限制，影响了电路性能。
又如，现有技术中，传统的NOR型字线驱动电路如图3所示，其擦除时的操作表如下表所示：
这种传统的字线驱动电路(WL driver)存在着上述同NAND型字线驱动电路一样的缺陷。可以看到无论对于选中单元A和B或者未选中单元C和D，均会有管子的源漏两端承受9.5V的电压差。在小尺寸工艺中，这已经接近管子的源漏击穿电压，无法进一步提高未选中单元字线WL电压，这使得未选中单元对于擦除效应的抑制作用受到限制，影响了电路性能。
发明内容
为满足浮栅存储器操作中需要不同高压的特殊要求，本发明对传统的字线驱动操作模式进行了改进，提出了一种为浮栅存储器提供正负高压的字线驱动装置，包括：
P型晶体管(MP0)、第一N型晶体管(MN0)、第二N型晶体管(MN1)；
所述P型晶体管(MP0)的栅端、所述第一N型晶体管(MN0)的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管(MP0)的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管(MN0)的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管(MN1)的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管(MN1)的栅端与用于输入电压的第四输入端口连接，所述P型晶体管(MP0)的漏端、所述第一N型晶体管(MN0)的源端、第二N型晶体管(MN1)的源端和用于输出电压的字线输出端口连接在一起。
基于同一发明构思，本发明还提出了一种为浮栅存储器提供正负高压的字线驱动方法：
所述方法基于为浮栅存储器提供正负高压的字线驱动装置，所述字线驱动装置包括：P型晶体管(MP0)、第一N型晶体管(MN0)、第二N型晶体管(MN1)；所述P型晶体管(MP0)的栅端、所述第一N型晶体管(MN0)的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管(MP0)的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管(MN0)的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管(MN1)的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管(MN1)的栅端与用于输入电压的第四输入端口连接，所述P型晶体管(MP0)的漏端、所述第一N型晶体管(MN0)的源端、第二N型晶体管(MN1)的源端和用于输出电压的字线输出端口连接在一起；
进行擦除操作时：
在所述第四输入端口施加0.5V到2.5V之间的电压，将所述第五输入端口浮空；
当所述字线驱动装置对应的字处于选中状态时，在所述第一输入端口施加-9V到-7V之间的电压，将所述第二输入端口浮空，在所述第三输入端口施加-9V到-7V之间的电压；
当所述字线驱动装置对应的字处于未选中状态时，将所述第一输入端口接地，在所述第二输入端口施加4V到6V之间的电压，将所述第三输入端口浮空。
进一步地，进行读取操作时：
将所述第一输入端口接地，在所述第四输入端口施加4V到6V之间的电压；将所述第五输入端口接地；
当所述字线驱动装置对应的字处于选中状态时，在所述第二输入端口施加4V到6V之间的电压，将所述第三输入端口浮空；
当所述字线驱动装置对应的字处于未选中状态时，将所述第二输入端口浮空，将所述第三输入端口接地。
进一步地，进行编程操作时：
将所述第一输入端口接地，在所述第四输入端口施加8V到10V之间的电压，将所述第五输入端口接地；
当所述字线驱动装置对应的字处于选中状态时，在所述第二输入端口施加8V到10V之间的电压，将所述第三输入端口浮空；
当所述字线驱动装置对应的字处于未选中状态时，将所述第二输入端口浮空，将所述第三输入端口接地。
本发明对传统存储器中字线驱动电路进行改进，使得擦除时可以在选中单元栅端施加负电压，在非选中单元的栅端施加更高正电压，减小了擦除时非选中单元栅端和衬底间的电压差，减弱了FN(Fowler-Nordheim)擦除效应，提高了存储器系统操作的准确性。
附图说明
图1是浮栅存储器阵列结构示意图；
图2是现有技术中NAND型字线驱动电路图；
图3是现有技术中NOR型字线驱动电路图；
图4是本发明实施例所述的字线驱动电路图。
具体实施方式
实施例一
图4是本实施例所述的为浮栅存储器提供正负高压的字线驱动装置结构框图，如图4所示，本发明实施例所述的为浮栅存储器提供正负高压的字线驱动装置包括：
P型晶体管(MP0)、第一N型晶体管(MN0)、第二N型晶体管(MN1)；
所述P型晶体管(MP0)的栅端、所述第一N型晶体管(MN0)的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管(MP0)的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管(MN0)的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管(MN1)的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管(MN1)的栅端与用于输入电压的第四输入端口连接，所述P型晶体管(MP0)的漏端、所述第一N型晶体管(MN0)的源端、第二N型晶体管(MN1)的源端和用于输出电压的字线输出端口连接在一起。
实施例二
本实施例所述的为浮栅存储器提供正负高压的字线驱动方法，基于实施例一所述的为浮栅存储器提供正负高压的字线驱动装置。
由实施例一可知，所述的为浮栅存储器提供正负高压的字线驱动装置包括：
P型晶体管(MP0)、第一N型晶体管(MN0)、第二N型晶体管(MN1)；
所述P型晶体管(MP0)的栅端、所述第一N型晶体管(MN0)的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管(MP0)的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管(MN0)的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管(MN1)的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管(MN1)的栅端与用于输入电压的第四输入端口连接，所述P型晶体管(MP0)的漏端、所述第一N型晶体管(MN0)的源端、第二N型晶体管(MN1)的源端和用于输出电压的字线输出端口连接在一起。
基于所述的为浮栅存储器提供正负高压的字线驱动装置，进行擦除操作时，分别在驱动选中字和未选中字时，驱动电路的各端口施加的电压如下表所示：
以某一浮栅存储器操作电压为例，在传统的字线驱动电路中，字线输出端口WL要分别传递负高压和正高压的电压给选中字对应存储单元A，B和未选中字对应存储单元C，D。故图4中的P型晶体管(MP0)的源漏两端将承受很高的电压差，以P型晶体管的源漏击穿电压为10V为例，若选中字对应存储单元A，B的字线输出端口的输出电压为-8V，则未选中字对应存储单元C，D的字线输出端口WL电压最高只能在1.5V左右。若衬底电压为7V，此时未选中字对应存储单元C，D的栅端和衬底之间存在着5.5V的电压差，还是会有微弱的擦除效应。若采用上表所示的操作表，将可以解决如上问题。擦除时，选中字对应存储单元A，B的字线驱动装置中，第二输入端口浮空，第五输入端口浮空，第三输入端口施加-8V，第一输入端口施加-8V用来完全关断第一N型晶体管(MN0)，第四输入端口施加1.5V以传递-8V，因此字线输出端口上得到了-8V的负高压，P型晶体管(MP0)源漏两端承受电压最大为-8V左右。同时各个晶体管的栅端和漏端电压差最大为9.5V。与此同时，未选中字对应存储单元C，D的字线驱动装置中，第二输入端口施加5V，第五输入端口浮空，第三输入端口浮空，第一输入端口施加0V用来完全关断第一N型晶体管(MN0)，第四输入端口施加1.5V，因此字线输出端口上得到了5V的正高压，第二N型晶体管(MN1)源漏两端承受电压最大为5V左右，各个晶体管得到栅端和漏端电压差最大为5V。故在此种方案中，所有管子的源漏两端最大电压为-8V左右，最大栅漏之间最大电压差为9.5V,而未选中单元的栅端电压可以到5V，与衬底间的电压差仅为2V，可以更有效的抑制未选中单元的擦除效应。
基于所述的为浮栅存储器提供正负高压的字线驱动装置，进行读取操作时，分别在驱动选中字和未选中字时，驱动电路的各端口施加的电压如下表所示：
基于所述的为浮栅存储器提供正负高压的字线驱动装置，进行编程操作时，分别在驱动选中字和未选中字时，驱动电路的各端口施加的电压如下表所示：
本发明对传统存储器中字线驱动电路进行改进，使得擦除时可以在选中单元栅端施加负电压，在非选中单元的栅端施加更高正电压，减小了擦除时非选中单元栅端和衬底间的电压差，减弱了FN(Fowler-Nordheim)擦除效应，提高了存储器系统操作的准确性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种为浮栅存储器提供正负高压的字线驱动方法，其特征在于，
所述方法基于为浮栅存储器提供正负高压的字线驱动装置，所述字线驱动装置包括：P型晶体管(MP0)、第一N型晶体管(MN0)、第二N型晶体管(MN1)；所述P型晶体管(MP0)的栅端、所述第一N型晶体管(MN0)的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管(MP0)的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管(MN0)的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管(MN1)的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管(MN1)的栅端与用于输入电压的第四输入端口连接，所述P型晶体管(MP0)的漏端、所述第一N型晶体管(MN0)的源端、第二N型晶体管(MN1)的源端和用于输出电压的字线输出端口连接在一起；
进行擦除操作时：
在所述第四输入端口施加0.5V到2.5V之间的电压，将所述第五输入端口浮空；
当所述字线驱动装置对应的字处于选中状态时，在所述第一输入端口施加-9V到-7V之间的电压，将所述第二输入端口浮空，在所述第三输入端口施加-9V到-7V之间的电压；
当所述字线驱动装置对应的字处于未选中状态时，将所述第一输入端口接地，在所述第二输入端口施加4V到6V之间的电压，将所述第三输入端口浮空。
2.如权利要求1所述的为浮栅存储器提供正负高压的字线驱动方法，其特征在于，进行读取操作时：
将所述第一输入端口接地，在所述第四输入端口施加4V到6V之间的电压；将所述第五输入端口接地；
当所述字线驱动装置对应的字处于选中状态时，在所述第二输入端口施加4V到6V之间的电压，将所述第三输入端口浮空；
当所述字线驱动装置对应的字处于未选中状态时，将所述第二输入端口浮空，将所述第三输入端口接地。
3.如权利要求1或2所述的为浮栅存储器提供正负高压的字线驱动方法，其特征在于，进行编程操作时：
将所述第一输入端口接地，在所述第四输入端口施加8V到10V之间的电压，将所述第五输入端口接地；
当所述字线驱动装置对应的字处于选中状态时，在所述第二输入端口施加8V到10V之间的电压，将所述第三输入端口浮空；
当所述字线驱动装置对应的字处于未选中状态时，将所述第二输入端口浮空，将所述第三输入端口接地。
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