CN104464810B - 存储器及其擦除、编程和读取方法 - Google Patents

存储器及其擦除、编程和读取方法 Download PDF

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Abstract

一种存储器及其擦除、编程和读取方法，其中，所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。

Description

存储器及其擦除、编程和读取方法
技术领域
本发明涉及半导体领域，尤其涉及一种存储器及其擦除、编程和读取方法。
背景技术
图1为一种现有存储单元的结构示意图。所述存储单元包括：衬底10，位于所述衬底10上的第一控制栅结构102、第二控制栅结构112、第一浮栅结构101、第二浮栅结构111和字线结构12，以及位于所述衬底10内的第一掺杂区103和第二掺杂区113。
所述第一浮栅结构101位于所述第一掺杂区103和字线结构12之间的衬底10上，所述第二浮栅结构111位于所述第二掺杂区113和字线结构12之间的衬底10上。所述第一控制栅结构102位于所述第一浮栅结构101上，所述第二控制栅结构112位于所述第二浮栅结构111上。
图2为图1所示存储单元组成的存储器电路示意图。图2仅以一列存储单元包括三个存储单元为举例来说明存储器的连接结构。
每一列存储单元均连接两条位线，位于同一列的存储单元的第一掺杂区连接第一位线BL0，第二掺杂区连接第二位线BL1。第一位线BL0的两端分别连接上拉单元20和第一隔离晶体管ISO1的一端，第一隔离晶体管ISO1的另一端连接列译码单元30。第二位线BL1的两端分别连接上拉单元20和第一隔离晶体管ISO2的一端，第二隔离晶体管ISO2的另一端连接列译码单元30。
下面以对存储单元进行擦除操作、对第一浮栅结构101执行编程和读取操作为例，对各个操作电压做以说明。
进行擦除操作时：行译码单元40施加7V～9V的电压至与字线WL0连接的字线结构12，施加-7V～-9V电压至与第一控制线CG0连接的第一控制栅结构102，施加-7V～-9V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加0V电压至第一位线BL0，施加0V电压至第二位线BL1。
进行编程操作时：行译码单元40施加1.3V～1.6V的电压至与字线WL0连接的字线结构12，施加7V～9V电压至与第一控制线CG0连接的第一控制栅结构102，施加4V～6V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加编程电流至第一位线BL0，施加5V～6V电压至第二位线BL1。
进行读取操作时：行译码单元40施加2V～5V的电压至与字线WL0连接的字线结构12，施加0V电压至与第一控制线CG0连接的第一控制栅结构102，施加2.5V～5V的电压至与第二控制线CG1连接的第二控制栅结构112；上拉单元20施加0V电压至第一位线BL0，施加0.4V～0.8V电压至第二位线BL1。
在上述闪存存储器电路中，作为隔离作用的第一隔离晶体管ISO2和第二隔离晶体管ISO通常使用高压管，使得存储器的面积较大。
发明内容
本发明解决的问题是现有存储器的面积较大。
为解决上述问题，本发明提供一种存储器，包括：第一位线和第二位线以及位于同一列的存储单元、第一隔离单元和第二隔离单元；
所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；
所述第一隔离单元包括：衬底，位于所述衬底上的第一控制栅结构、第二控制栅结构、第一浮栅结构、第二浮栅结构和字线结构，以及位于所述衬底内的第一掺杂区和第二掺杂区；所述第一浮栅结构位于所述第一掺杂区和字线结构之间的衬底上，所述第二浮栅结构位于所述第二掺杂区和字线结构之间的衬底上，所述第一控制栅结构位于所述第一浮栅结构上，所述第二控制栅结构位于所述第二浮栅结构上；
所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；
所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；
所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；
所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。
可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元适于在所述第一隔离单元的第一次擦除操作时施加7V～9V的电压至所述第一隔离单元的字线结构且施加-7V～-9V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的第一次擦除操作时施加7V～9V的电压至所述第二隔离单元的字线结构且施加-7V～-9V的电压至所述第二隔离单元的控制端；
所述上拉单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二位线；
所述列译码单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二隔离单元的连接端。
可选的，所述行译码单元还适于在所述第一隔离单元的再次擦除操作时施加2V～5V的电压至所述第一隔离单元的字线结构且施加2V～5V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的再次擦除操作时施加2V～5V的电压至所述第二隔离单元的字线结构且施加2V～5V的电压至所述第二隔离单元的控制端；
所述上拉单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二位线；
所述列译码单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二隔离单元的连接端。
可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元还适于在所述存储单元中第一浮栅结构的编程操作时施加0V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加7V～9V的电压至所述存储单元的第一控制栅结构、施加4V～6V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的编程操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加0V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加4V～6V的电压至所述存储单元的第一控制栅结构、施加7V～9V的电压至所述存储单元的第二控制栅结构；
所述上拉单元还适于在所述存储单元中第一浮栅结构的编程操作时施加编程电流至所述第一位线、施加5V～6V的电压至所述第二位线，在所述存储单元中第二浮栅结构的编程操作时施加5V～6V的电压至所述第一位线、施加编程电流至所述第二位线；
所述列译码单元还适于在所述存储单元中第一浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态，在所述存储单元中第二浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态。
可选的，所述存储器还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加0V的电压至所述存储单元的第一控制栅结构、施加2.5V～5V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加2.5V～5V的电压至所述存储单元的第一控制栅结构、施加0V的电压至所述存储单元的第二控制栅结构；
所述上拉单元还适于在所述存储单元中第一浮栅结构的读取操作时施加0V的电压至所述第一位线、施加0.4V～0.8V的电压至所述第二位线，在所述存储单元中第二浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一位线、施加0V的电压至所述第二位线；
所述列译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元的连接端和第二隔离单元的连接端，在所述存储单元中第二浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元的连接端和第二隔离单元的连接端。
可选的，所述第一隔离单元的数量大于1和/或所述第二隔离单元的数量大于1，所述第一隔离单元的第一掺杂区连接在一起，所述第一隔离单元的第二掺杂区连接在一起，所述第二隔离单元的第一掺杂区连接在一起，所述第二隔离单元的第二掺杂区连接在一起。
本发明还提供一种所述存储器的擦除方法，包括：执行对所述第一隔离单元的第一次擦除操作和第二隔离单元的第一次擦除操作；
所述第一隔离单元的第一次擦除操作包括：
施加7V～9V的电压至所述第一隔离单元的字线结构；
施加-7V～-9V的电压至所述第一隔离单元的控制端；
施加0V的电压至所述第一位线；
施加0V的电压至所述第一隔离单元的连接端；
所述第二隔离单元的第一次擦除操作包括：
施加7V～9V的电压至所述第二隔离单元的字线结构；
施加-7V～-9V的电压至所述第二隔离单元的控制端；
施加0V的电压至所述第二位线；
施加0V的电压至所述第二隔离单元的连接端。
可选的，所述存储器的擦除方法还包括：执行对所述第一隔离单元的再次擦除操作和第二隔离单元的再次擦除操作；
所述第一隔离单元的再次擦除操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0V的电压至所述第一位线；
施加0V的电压至所述第一隔离单元的连接端；
所述第二隔离单元的再次擦除操作包括：
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0V的电压至所述第二位线；
施加0V的电压至所述第二隔离单元的连接端。
本发明还提供一种所述存储器的编程方法，包括：执行对所述存储单元中第一浮栅结构的编程操作和执行对所述存储单元中第二浮栅结构的编程操作；
所述存储单元中第一浮栅结构的编程操作包括：
施加0V的电压至所述第一隔离单元的字线结构；
施加0V的电压至所述第一隔离单元的控制端；
使所述第一隔离单元的连接端处于浮空状态；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加0V的电压至所述第二隔离单元的控制端；
使所述第二隔离单元的连接端处于浮空状态；
施加编程电流至所述第一位线；
施加5V～6V的电压至所述第二位线；
施加1.3V～1.6V的电压至所述存储单元的字线结构；
施加7V～9V的电压至所述存储单元的第一控制栅结构；
施加4V～6V的电压至所述存储单元的第二控制栅结构；
所述存储单元中第二浮栅结构的编程操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加0V的电压至所述第一隔离单元的控制端；
使所述第一隔离单元的连接端处于浮空状态；
施加0V的电压至所述第二隔离单元的字线结构；
施加0V的电压至所述第二隔离单元的控制端；
使所述第二隔离单元的连接端处于浮空状态；
施加5V～6V的电压至所述第一位线；
施加所述编程电流至所述第二位线；
施加1.3V～1.6V的电压至所述存储单元的字线结构；
施加4V～6V的电压至所述存储单元的第一控制栅结构；
施加7V～9V的电压至所述存储单元的第二控制栅结构。
本发明还提供一种所述存储器的读取方法，包括：执行对所述存储单元中第一浮栅结构的读取操作和执行对所述存储单元中第二浮栅结构的读取操作；
所述存储单元中第一浮栅结构的读取操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0.4V～0.8V的电压至所述第一隔离单元的连接端；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0.4V～0.8V的电压至所述第二隔离单元的连接端；
施加0V的电压至所述第一位线；
施加0.4V～0.8V的电压至所述第二位线；
施加2V～5V的电压至所述存储单元的字线结构；
施加0V的电压至所述存储单元的第一控制栅结构；
施加2.5V～5V的电压至所述存储单元的第二控制栅结构；
所述存储单元中第二浮栅结构的读取操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0.4V～0.8V的电压至所述第一隔离单元的连接端；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0.4V～0.8V的电压至所述第二隔离单元的连接端；
施加0.4V～0.8V的电压至所述第一位线；
施加0V的电压至所述第二位线；
施加2V～5V的电压至所述存储单元的字线结构；
施加2.5V～5V的电压至所述存储单元的第一控制栅结构；
施加0V的电压至所述存储单元的第二控制栅结构。
与现有技术相比，本发明技术方案的第一隔离单元和第二隔离单元起到了与现有技术中的隔离晶体管类似的隔离作用，其结构与存储单元相同，所以尺寸较现有隔离晶体管要小很多，从而减小了存储器的面积。
附图说明
图1是存储单元的结构示意图；
图2是现有存储器的电路示意图；
图3是本发明存储器的电路示意图；
图4是本发明第一隔离单元的结构示意图；
图5是本发明存储器的另一电路示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图3所示，本发明实施例的存储器包括：第一位线BL0和第二位线BL1以及位于同一列的存储单元1、第一隔离单元21和第二隔离单元22。
所述第一隔离单元21和第二隔离单元22均与所述存储单元1的结构相同。如图4所示，以第一隔离单元21结构为例，与背景技术描述的存储单元相同，第一隔离单元21包括：衬底20，位于所述衬底20上的第一控制栅结构202、第二控制栅结构212、第一浮栅结构201、第二浮栅结构211和字线结构220，以及位于所述衬底20内的第一掺杂区203和第二掺杂区213。
所述第一浮栅结构201位于所述第一掺杂区203和字线结构220之间的衬底20上，所述第二浮栅结构211位于所述第二掺杂区213和字线结构220之间的衬底20上。所述第一控制栅结构202位于所述第一浮栅结构201上，所述第二控制栅结构212位于所述第二浮栅结构211上。
结合图3和图4，所述第一隔离单元21的第二掺杂区213连接所述第一位线BL0，所述第二隔离单元22的第一掺杂区203连接所述第二位线BL1。
所述第一隔离单元21的第一掺杂区203作为所述第一隔离单元的连接端IBL01，所述第一隔离单元21的第一控制栅结构202和第二控制栅结构212连接在一起作为所述第一隔离单元21的控制端CG01。
所述第二隔离单元22的第二掺杂区203作为所述第二隔离单元的连接端IBL02，所述第二隔离单元22的第一控制栅结构202和第二控制栅结构212连接在一起作为所述第二隔离单元22的控制端CG02。
结合图3和图1，所述存储单元1的第一掺杂区103连接所述第一位线BL0，所述存储单元1的第二掺杂区113连接所述第二位线BL1。
本实施例所述的存储器还可以包括：列译码单元50、上拉单元60和行译码单元(图中未示)。
在以下实施例中，行译码单元通过第一位线WL0施加电压至存储单元1的字线结构12，通过第二位线WL01施加电压至第一隔离单元21的字线结构220，通过第三位线WL02施加电压至第二隔离单元22的字线结构220；通过第一控制线CG0施加电压至存储单元1的第一控制栅结构102，通过第二控制线CG1施加电压至存储单元1的第二控制栅结构112，通过第三控制线CG01施加电压至第一隔离单元21的第一控制栅结构202和第二控制栅结构212，通过第四控制线CG02施加电压至第二隔离单元22的第一控制栅结构202和第二控制栅结构212。上拉单元60施加电压至第一位线BL0和第二位线BL1。列译码单元50施加电压至第一隔离单元21的连接端IBL01和第二隔离单元22的连接端IBL02。
表1
第一隔离单元21 WL01 CG01 BL0 IBL01
第一次擦除 7V～9V -7V～-9V 0V 0V
第二隔离单元22 WL02 CG02 BL1 IBL02
第一次擦除 7V～9V -7V～-9V 0V 0V
参考表1所示，所述行译码单元适于在所述第一隔离单元21的第一次擦除操作时施加7V～9V的电压至所述第一隔离单元21的字线结构220且施加-7V～-9V的电压至所述第一隔离单元21的控制端CG01，在所述第二隔离单元22的第一次擦除操作时施加7V～9V的电压至所述第二隔离单元22的字线结构220且施加-7V～-9V的电压至所述第二隔离单元22的控制端CG02。
所述上拉单元60适于在所述第一隔离单元21的第一次擦除操作时施加0V的电压至所述第一位线BL0，在所述第二隔离单元22的第一次擦除操作时施加0V的电压至所述第二位线BL1。
所述列译码单元50适于在所述第一隔离单元21的第一次擦除操作时施加0V的电压至所述第一隔离单元21的连接端IBL01，在所述第二隔离单元22的第一次擦除操作时施加0V的电压至所述第二隔离单元22的连接端IBL02。
表2
第一隔离单元21 WL01 CG01 BL0 IBL01
再次擦除 2V～5V 2V～5V 0V 0V
第二隔离单元22 WL02 CG02 BL1 IBL02
再次擦除 2V～5V 2V～5V 0V 0V
参考表2所示，所述行译码单元还适于在所述第一隔离单元21的再次擦除操作时施加2V～5V的电压至所述第一隔离单元21的字线结构220且施加2V～5V的电压至所述第一隔离单元21的控制端CG01，在所述第二隔离单元22的再次擦除操作时施加2V～5V的电压至所述第二隔离单元22的字线结构220且施加2V～5V的电压至所述第二隔离单元22的控制端CG02。
所述上拉单元60还适于在所述第一隔离单元21的再次擦除操作时施加0V的电压至所述第一位线BL0，在所述第二隔离单元22的再次擦除操作时施加0V的电压至所述第二位线BL1。
所述列译码单元50还适于在所述第一隔离单元21的再次擦除操作时施加0V的电压至所述第一隔离单元21的连接端IBL01，在所述第二隔离单元22的再次擦除操作时施加0V的电压至所述第二隔离单元22的连接端IBL02。
所述再次擦除操作是指非第一次擦除操作以外的擦除操作。由于本实施例的第一隔离单元21和第二隔离单元22与存储单元1结构相同，所以需对其进行擦除操作。对第一隔离单元21和第二隔离单元22和存储单元1的擦除操作可以一行一行的进行。
对存储单元1进行编程操作和读取操作时，第一隔离单元21和第二隔离单元22施加电压情况如下：
表3
参考表3所示，所述行译码单元还适于在所述存储单元1中第一浮栅结构101的编程操作时施加0V的电压至所述第一隔离单元21的字线结构220、施加0V的电压至所述第一隔离单元21的控制端CG01、施加2V～5V的电压至所述第二隔离单元22的字线结构220、施加0V的电压至所述第二隔离单元22的控制端CG02、施加1.3V～1.6V的电压至所述存储单元1的字线结构12、施加7V～9V的电压至所述存储单元1的第一控制栅结构102、施加4V～6V的电压至所述存储单元1的第二控制栅结构112，在所述存储单元1中第二浮栅结构111的编程操作时施加2V～5V的电压至所述第一隔离单元21的字线结构220、施加0V的电压至所述第一隔离单元21的控制端CG01、施加0V的电压至所述第二隔离单元22的字线结构220、施加0V的电压至所述第二隔离单元22的控制端CG02、施加1.3V～1.6V的电压至所述存储单元1的字线结构、施加4V～6V的电压至所述存储单元1的第一控制栅结构102、施加7V～9V的电压至所述存储单元1的第二控制栅结构112。
所述上拉单元60还适于在所述存储单元1中第一浮栅结构101的编程操作时施加编程电流idp至所述第一位线BL0、施加5V～6V的电压至所述第二位线BL1，在所述存储单元1中第二浮栅结构111的编程操作时施加5V～6V的电压至所述第一位线BL0、施加编程电流idp至所述第二位线BL1。所述编程电流idp可以采用现有技术对存储单元的编程电流，此处不再赘述。
所述列译码单元50还适于在所述存储单元1中第一浮栅结构101的编程操作时使所述第一隔离单元21的连接端IBL01和第二隔离单元22的连接端IBL02处于浮空状态，在所述存储单元1中第二浮栅结构111的编程操作时使所述第一隔离单元21的连接端IBL01和第二隔离单元22的连接端IBL02处于浮空状态。
表4
参考表4所示，所述行译码单元还适于在所述存储单元1中第一浮栅结构101的读取操作时施加2V～5V的电压至所述第一隔离单元21的字线结构220、施加2V～5V的电压至所述第一隔离单元21的控制端CG01、施加2V～5V的电压至所述第二隔离单元22的字线结构220、施加2V～5V的电压至所述第二隔离单元22的控制端CG02、施加2V～5V的电压至所述存储单元1的字线结构12、施加0V的电压至所述存储单元1的第一控制栅结构102、施加2.5V～5V的电压至所述存储单元1的第二控制栅结构112，在所述存储单元1中第二浮栅结构111的读取操作时施加2V～5V的电压至所述第一隔离单元21的字线结构220、施加2V～5V的电压至所述第一隔离单元21的控制端CG01、施加2V～5V的电压至所述第二隔离单元22的字线结构220、施加2V～5V的电压至所述第二隔离单元22的控制端CG02、施加2V～5V的电压至所述存储单元1的字线结构12、施加2.5V～5V的电压至所述存储单元1的第一控制栅结构102、施加0V的电压至所述存储单元1的第二控制栅结构112。
所述上拉单元60还适于在所述存储单元1中第一浮栅结构101的读取操作时施加0V的电压至所述第一位线BL0、施加0.4V～0.8V的电压至所述第二位线BL1，在所述存储单元1中第二浮栅结构111的读取操作时施加0.4V～0.8V的电压至所述第一位线BL0、施加0V的电压至所述第二位线BL1。
所述列译码单元50还适于在所述存储单元1中第一浮栅结构101的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元21的连接端IBL01和第二隔离单元22的连接端IBL02，在所述存储单元1中第二浮栅结构111的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元21的连接端IBL01和第二隔离单元22的连接端IBL02。
在上述操作过程中，第一隔离单元21和第二隔离单元22起到了与现有技术中的隔离晶体管类似的隔离作用，但是尺寸较现有隔离晶体管要小很多，从而减小了存储器的面积。
所述第一隔离单元21的数量可以大于1，所述第二隔离单元22的数量也大于1，所述第一隔离单元21的第一掺杂区连接在一起，所述第一隔离单元21的第二掺杂区连接在一起，所述第二隔离单元22的第一掺杂区连接在一起，所述第二隔离单元22的第二掺杂区连接在一起。
如图5所示，以2个第一隔离单元21和2个第二隔离单元22为例。第1个第一隔离单元21的第一掺杂区与第二个第一隔离单元23的第一掺杂区与连接在一起。第1个第一隔离单元21的第二掺杂区与第2个第一隔离单元23的第二掺杂区与连接在一起。第1个第二隔离单元22的第一掺杂区与第2个第二隔离单元24的第一掺杂区连接在一起。第1个第二隔离单元22的第二掺杂区与第2个第二隔离单元24的第二掺杂区连接在一起。第一隔离单元23和第二隔离单元24在擦除、编程和读取操作的各个电压与第一隔离单元21和第二隔离单元22类似，本领域技术人员可以根据第一隔离单元21和第二隔离单元22的情况获知第一隔离单元23和第二隔离单元24的情况，此处不再赘述。
上述实施例描述了位于同一列的存储单元、第一隔离单元、第二隔离单元、第一位线和第二位线的连接方式以及擦除、编程和读取操作情况，实际的存储器可以包括多列。具体的，M行、N列的存储单元组成存储单元阵列，M≥1，N≥1，m行、N列的第一隔离单元组成第一隔离单元阵列，m≥1，呈n行、N列的第二隔离单元组成第二隔离单元阵列，n≥1。第一隔离单元阵列和第二隔离单元阵列沿列方向位于存储单元阵列的两侧，且三个阵列的每一列对齐。
与上述存储器相对应的，本发明实施例提供一种存储器的擦除方法，包括：执行对所述第一隔离单元21的第一次擦除操作和第二隔离单元22的第一次擦除操作；
所述第一隔离单元21的第一次擦除操作包括：
施加7V～9V的电压至所述第一隔离单元21的字线结构220；
施加-7V～-9V的电压至所述第一隔离单元21的控制端CG01；
施加0V的电压至所述第一位线BL0；
施加0V的电压至所述第一隔离单元21的连接端IBL01；
所述第二隔离单元22的第一次擦除操作包括：
施加7V～9V的电压至所述第二隔离单元22的字线结构220；
施加-7V～-9V的电压至所述第二隔离单元22的控制端CG02；
施加0V的电压至所述第二位线BL1；
施加0V的电压至所述第二隔离单元22的连接端IBL02。
所述存储器的擦除方法还可以包括：执行对所述第一隔离单元21的再次擦除操作和第二隔离单元22的再次擦除操作；
所述第一隔离单元21的再次擦除操作包括：
施加2V～5V的电压至所述第一隔离单元21的字线结构220；
施加2V～5V的电压至所述第一隔离单元21的控制端CG01；
施加0V的电压至所述第一位线BL0；
施加0V的电压至所述第一隔离单元21的连接端IBL01；
所述第二隔离单元22的再次擦除操作包括：
施加2V～5V的电压至所述第二隔离单元22的字线结构220；
施加2V～5V的电压至所述第二隔离单元22的控制端CG02；
施加0V的电压至所述第二位线BL1；
施加0V的电压至所述第二隔离单元22的连接端IBL02。
本实施例的存储单元1的擦除操作包括：
施加7V～9V的电压至所述存储单元1的字线结构；
施加-7V～-9V的电压至所述存储单元1的第一控制栅结构102；
施加-7V～-9V的电压至所述存储单元1的第二控制栅结构112；
施加0V的电压至所述第一位线BL0；
施加0V的电压至所述第二位线BL1。
本发明实施例还提供一种所述存储器的编程方法，包括：执行对所述存储单元1中第一浮栅结构101的编程操作和执行对所述存储单元1中第二浮栅结构111的编程操作；
所述存储单元1中第一浮栅结构101的编程操作包括：
施加0V的电压至所述第一隔离单元21的字线结构220；
施加0V的电压至所述第一隔离单元21的控制端CG01；
使所述第一隔离单元21的连接端IBL01处于浮空状态；
施加2V～5V的电压至所述第二隔离单元22的字线结构220；
施加0V的电压至所述第二隔离单元22的控制端CG02；
使所述第二隔离单元22的连接端IBL02处于浮空状态；
施加编程电流idp至所述第一位线BL0；
施加5V～6V的电压至所述第二位线BL1；
施加1.3V～1.6V的电压至所述存储单元1的字线结构12；
施加7V～9V的电压至所述存储单元1的第一控制栅结构102；
施加4V～6V的电压至所述存储单元1的第二控制栅结构112；
所述存储单元1中第二浮栅结构111的编程操作包括：
施加2V～5V的电压至所述第一隔离单元21的字线结构220；
施加0V的电压至所述第一隔离单元21的控制端CG01；
使所述第一隔离单元21的连接端IBL01处于浮空状态；
施加0V的电压至所述第二隔离单元22的字线结构220；
施加0V的电压至所述第二隔离单元22的控制端CG02；
使所述第二隔离单元22的连接端IBL02处于浮空状态；
施加5V～6V的电压至所述第一位线BL0；
施加所述编程电流idp至所述第二位线BL1；
施加1.3V～1.6V的电压至所述存储单元1的字线结构12；
施加4V～6V的电压至所述存储单元1的第一控制栅结构102；
施加7V～9V的电压至所述存储单元1的第二控制栅结构112。
本发明实施例还所述存储器的编程方法，包括：执行对所述存储单元1中第一浮栅结构101的读取操作和执行对所述存储单元1中第二浮栅结构111的读取操作；
所述存储单元1中第一浮栅结构101的读取操作包括：
施加2V～5V的电压至所述第一隔离单元21的字线结构220；
施加2V～5V的电压至所述第一隔离单元21的控制端CG01；
施加0.4V～0.8V的电压至所述第一隔离单元21的连接端IBL01；
施加2V～5V的电压至所述第二隔离单元22的字线结构220；
施加2V～5V的电压至所述第二隔离单元22的控制端CG02；
施加0.4V～0.8V的电压至所述第二隔离单元22的连接端IBL02；
施加0V的电压至所述第一位线BL0；
施加0.4V～0.8V的电压至所述第二位线BL1；
施加2V～5V的电压至所述存储单元1的字线结构12；
施加0V的电压至所述存储单元1的第一控制栅结构102；
施加2.5V～5V的电压至所述存储单元1的第二控制栅结构112；
所述存储单元1中第二浮栅结构111的读取操作包括：
施加2V～5V的电压至所述第一隔离单元21的字线结构220；
施加2V～5V的电压至所述第一隔离单元21的控制端CG01；
施加0.4V～0.8V的电压至所述第一隔离单元21的连接端IBL01；
施加2V～5V的电压至所述第二隔离单元22的字线结构220；
施加2V～5V的电压至所述第二隔离单元22的控制端CG02；
施加0.4V～0.8V的电压至所述第二隔离单元22的连接端IBL02；
施加0.4V～0.8V的电压至所述第一位线BL0；
施加0V的电压至所述第二位线BL1；
施加2V～5V的电压至所述存储单元1的字线结构12；
施加2.5V～5V的电压至所述存储单元1的第一控制栅结构102；
施加0V的电压至所述存储单元1的第二控制栅结构112。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储器，其特征在于，包括：第一位线和第二位线以及位于同一列的存储单元、第一隔离单元和第二隔离单元；
所述第一隔离单元和第二隔离单元均与所述存储单元的结构相同；
所述第一隔离单元包括：衬底，位于所述衬底上的第一控制栅结构、第二控制栅结构、第一浮栅结构、第二浮栅结构和字线结构，以及位于所述衬底内的第一掺杂区和第二掺杂区；所述第一浮栅结构位于所述第一掺杂区和字线结构之间的衬底上，所述第二浮栅结构位于所述第二掺杂区和字线结构之间的衬底上，所述第一控制栅结构位于所述第一浮栅结构上，所述第二控制栅结构位于所述第二浮栅结构上；
所述存储单元的第一掺杂区连接所述第一位线，所述存储单元的第二掺杂区连接所述第二位线；
所述第一隔离单元的第二掺杂区连接所述第一位线，所述第二隔离单元的第一掺杂区连接所述第二位线；
所述第一隔离单元的第一掺杂区作为所述第一隔离单元的连接端，所述第一隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第一隔离单元的控制端；
所述第二隔离单元的第二掺杂区作为所述第二隔离单元的连接端，所述第二隔离单元的第一控制栅结构和第二控制栅结构连接在一起作为所述第二隔离单元的控制端。
2.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元适于在所述第一隔离单元的第一次擦除操作时施加7V～9V的电压至所述第一隔离单元的字线结构且施加-7V～-9V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的第一次擦除操作时施加7V～9V的电压至所述第二隔离单元的字线结构且施加-7V～-9V的电压至所述第二隔离单元的控制端；
所述上拉单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二位线；
所述列译码单元适于在所述第一隔离单元的第一次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的第一次擦除操作时施加0V的电压至所述第二隔离单元的连接端。
3.如权利要求2所述的存储器，其特征在于，
所述行译码单元还适于在所述第一隔离单元的再次擦除操作时施加2V～5V的电压至所述第一隔离单元的字线结构且施加2V～5V的电压至所述第一隔离单元的控制端，在所述第二隔离单元的再次擦除操作时施加2V～5V的电压至所述第二隔离单元的字线结构且施加2V～5V的电压至所述第二隔离单元的控制端；
所述上拉单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一位线，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二位线；
所述列译码单元还适于在所述第一隔离单元的再次擦除操作时施加0V的电压至所述第一隔离单元的连接端，在所述第二隔离单元的再次擦除操作时施加0V的电压至所述第二隔离单元的连接端。
4.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元还适于在所述存储单元中第一浮栅结构的编程操作时施加0V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加7V～9V的电压至所述存储单元的第一控制栅结构、施加4V～6V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的编程操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加0V的电压至所述第一隔离单元的控制端、施加0V的电压至所述第二隔离单元的字线结构、施加0V的电压至所述第二隔离单元的控制端、施加1.3V～1.6V的电压至所述存储单元的字线结构、施加4V～6V的电压至所述存储单元的第一控制栅结构、施加7V～9V的电压至所述存储单元的第二控制栅结构；
所述上拉单元还适于在所述存储单元中第一浮栅结构的编程操作时施加编程电流至所述第一位线、施加5V～6V的电压至所述第二位线，在所述存储单元中第二浮栅结构的编程操作时施加5V～6V的电压至所述第一位线、施加编程电流至所述第二位线；
所述列译码单元还适于在所述存储单元中第一浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态，在所述存储单元中第二浮栅结构的编程操作时使所述第一隔离单元的连接端和第二隔离单元的连接端处于浮空状态。
5.如权利要求1所述的存储器，其特征在于，还包括：行译码单元、上拉单元和列译码单元；
所述行译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加0V的电压至所述存储单元的第一控制栅结构、施加2.5V～5V的电压至所述存储单元的第二控制栅结构，在所述存储单元中第二浮栅结构的读取操作时施加2V～5V的电压至所述第一隔离单元的字线结构、施加2V～5V的电压至所述第一隔离单元的控制端、施加2V～5V的电压至所述第二隔离单元的字线结构、施加2V～5V的电压至所述第二隔离单元的控制端、施加2V～5V的电压至所述存储单元的字线结构、施加2.5V～5V的电压至所述存储单元的第一控制栅结构、施加0V的电压至所述存储单元的第二控制栅结构；
所述上拉单元还适于在所述存储单元中第一浮栅结构的读取操作时施加0V的电压至所述第一位线、施加0.4V～0.8V的电压至所述第二位线，在所述存储单元中第二浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一位线、施加0V的电压至所述第二位线；
所述列译码单元还适于在所述存储单元中第一浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元的连接端和第二隔离单元的连接端，在所述存储单元中第二浮栅结构的读取操作时施加0.4V～0.8V的电压至所述第一隔离单元的连接端和第二隔离单元的连接端。
6.如权利要求1所述的存储器，其特征在于，所述第一隔离单元的数量大于1和/或所述第二隔离单元的数量大于1，所述第一隔离单元的第一掺杂区连接在一起，所述第一隔离单元的第二掺杂区连接在一起，所述第二隔离单元的第一掺杂区连接在一起，所述第二隔离单元的第二掺杂区连接在一起。
7.一种权利要求1所述存储器的擦除方法，其特征在于，包括：执行对所述第一隔离单元的第一次擦除操作和第二隔离单元的第一次擦除操作；
所述第一隔离单元的第一次擦除操作包括：
施加7V～9V的电压至所述第一隔离单元的字线结构；
施加-7V～-9V的电压至所述第一隔离单元的控制端；
施加0V的电压至所述第一位线；
施加0V的电压至所述第一隔离单元的连接端；
所述第二隔离单元的第一次擦除操作包括：
施加7V～9V的电压至所述第二隔离单元的字线结构；
施加-7V～-9V的电压至所述第二隔离单元的控制端；
施加0V的电压至所述第二位线；
施加0V的电压至所述第二隔离单元的连接端。
8.如权利要求7所述存储器的擦除方法，其特征在于，还包括：执行对所述第一隔离单元的再次擦除操作和第二隔离单元的再次擦除操作；
所述第一隔离单元的再次擦除操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0V的电压至所述第一位线；
施加0V的电压至所述第一隔离单元的连接端；
所述第二隔离单元的再次擦除操作包括：
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0V的电压至所述第二位线；
施加0V的电压至所述第二隔离单元的连接端。
9.一种权利要求1所述存储器的编程方法，其特征在于，包括：执行对所述存储单元中第一浮栅结构的编程操作和执行对所述存储单元中第二浮栅结构的编程操作；
所述存储单元中第一浮栅结构的编程操作包括：
施加0V的电压至所述第一隔离单元的字线结构；
施加0V的电压至所述第一隔离单元的控制端；
使所述第一隔离单元的连接端处于浮空状态；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加0V的电压至所述第二隔离单元的控制端；
使所述第二隔离单元的连接端处于浮空状态；
施加编程电流至所述第一位线；
施加5V～6V的电压至所述第二位线；
施加1.3V～1.6V的电压至所述存储单元的字线结构；
施加7V～9V的电压至所述存储单元的第一控制栅结构；
施加4V～6V的电压至所述存储单元的第二控制栅结构；
所述存储单元中第二浮栅结构的编程操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加0V的电压至所述第一隔离单元的控制端；
使所述第一隔离单元的连接端处于浮空状态；
施加0V的电压至所述第二隔离单元的字线结构；
施加0V的电压至所述第二隔离单元的控制端；
使所述第二隔离单元的连接端处于浮空状态；
施加5V～6V的电压至所述第一位线；
施加编程电流至所述第二位线；
施加1.3V～1.6V的电压至所述存储单元的字线结构；
施加4V～6V的电压至所述存储单元的第一控制栅结构；
施加7V～9V的电压至所述存储单元的第二控制栅结构。
10.一种权利要求1所述存储器的读取方法，其特征在于，包括：执行对所述存储单元中第一浮栅结构的读取操作和执行对所述存储单元中第二浮栅结构的读取操作；
所述存储单元中第一浮栅结构的读取操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0.4V～0.8V的电压至所述第一隔离单元的连接端；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0.4V～0.8V的电压至所述第二隔离单元的连接端；
施加0V的电压至所述第一位线；
施加0.4V～0.8V的电压至所述第二位线；
施加2V～5V的电压至所述存储单元的字线结构；
施加0V的电压至所述存储单元的第一控制栅结构；
施加2.5V～5V的电压至所述存储单元的第二控制栅结构；
所述存储单元中第二浮栅结构的读取操作包括：
施加2V～5V的电压至所述第一隔离单元的字线结构；
施加2V～5V的电压至所述第一隔离单元的控制端；
施加0.4V～0.8V的电压至所述第一隔离单元的连接端；
施加2V～5V的电压至所述第二隔离单元的字线结构；
施加2V～5V的电压至所述第二隔离单元的控制端；
施加0.4V～0.8V的电压至所述第二隔离单元的连接端；
施加0.4V～0.8V的电压至所述第一位线；
施加0V的电压至所述第二位线；
施加2V～5V的电压至所述存储单元的字线结构；
施加2.5V～5V的电压至所述存储单元的第一控制栅结构；
施加0V的电压至所述存储单元的第二控制栅结构。
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