CN102903719A - 半导体器件 - Google Patents

Abstract

公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。

Description

半导体器件

申请相关的交叉引用

在此全文引用2011年7月26日提交的日本专利申请号2011-162953的包括说明书、附图和摘要的公开文本以做参考。

技术领域

本发明涉及半导体器件，并且更具体地涉及对具有SRAM的半导体器件而言有用的技术。

背景技术

SRAM(静态随机存取存储器)是一种使用触发器来存储数据的半导体存储器。具体地，在SRAM中，数据(1或者0)存储在由四个晶体管构成的两个交叉耦合的反相器中。此外，需要两个存取晶体管以读取和写入，因此在典型的SRAM中，存储器单元由六个晶体管构成。

例如，日本未审查专利公开号2001-28401公开了一种具有由六个晶体管构成的静态RAM存储器单元的半导体存储器器件(图1)。

此外，日本未审查专利公开号2002-237539公开了一种SRAM存储器单元(图32)，其中NMOS晶体管(N1和N4)形成在一个P阱区域(PW0)中，而NMOS晶体管(N2和N3)形成在另一P阱区域(PW1)中，而为了改善软错误抗扰性的目的在P阱区域之间具有N阱区域(NW)。

日本未审查专利公开号Hei7(1995)-7089公开了一种SRAM存储器单元，其中两个被划分的驱动NMOS晶体管(晶体管区域N1’、N1”、N2’、N2”)设置在不同的P阱之上(图5)以便改善软错误抗扰性。此外，在该SRAM单元中，字线存取晶体管(NA1和NB1)的栅极方向垂直于驱动NMOS晶体管(晶体管区域N1’、N1”、N2’、N2”)的栅极方向。

日本未审查专利公开号2002-43441公开了一种SRAM存储器单元，其中在第一P阱区域(PW1)中形成了采用多晶硅布线层(PL11)的主轴作为栅极电极的N沟道MOS晶体管(N1)以及采用多晶硅布线层(PL11)的折叠轴作为栅极电极的N沟道MOS晶体管(N’)(图1和图2以及[0062]段)。

日本未审查专利公开号2000-36543公开了一种SRAM存储器单元，其中两条字线(21a和21b)正交于围绕其两端的p型有源区域(13)并且相互平行，并且其长度短于或者等于约1/2位，并且共用栅极线(22a和22b)均正交于字线(21a和21b)之间的p型有源区域(13)和n型有源区域(14)并且相互平行并且沿着字线(21a和21b)等距间隔(图4)。在以上说明中，括号内的标记和数字是在相关领域文献中使用的参考标记和附图数字。

发明内容

如日本未审查专利公开号2001-28401(图1等等)所述，SRAM存储器单元具有复杂的图案并且朝向半导体器件的小型化的趋势不断发展，从而具有诸如器件特性的波动(栅极宽度变化等等)的各种问题和难于仿真存储器特性的各种困难。

器件特性的波动可归结于稍后所述的有源区域的形状或者栅极电极的形状。

在该背景下，期望有源区域形状和栅极电极形状的优化以便改进器件特性的可控性以及使得特性仿真更容易。

本发明的目的在于提供一种具有良好特性的半导体器件。特别地，本发明意在提供一种改进具有SRAM存储器单元的半导体器件的特性的单元布局。

由本说明书和附图中的以下详细描述将更充分明确本发明的上述以及其他目的以及新颖特征。

根据本发明的第一方面，一种半导体器件具有包括如下所述的元件(a1)至(a8)的存储器单元。

(a1)是耦合在第一电压和第一节点之间的第一导电类型的第一MIS晶体管。

(a2)是耦合在第一节点和不同于第一电压的第二电压之间的第二导电类型的第一MIS晶体管。

(a3)是与第二导电类型的第一MIS晶体管并联地耦合在第一节点和第二电压之间的第二导电类型的第二MIS晶体管。

(a4)是耦合在第一电压和第二节点之间的第一导电类型的第二MIS晶体管。

(a5)是耦合在第二节点和第二电压之间的第二导电类型的第三MIS晶体管。

(a6)是与第二导电类型的第三MIS晶体管并联地耦合在第二节点和第二电压之间的第二导电类型的第四MIS晶体管。

(a7)是耦合在第一节点和第一位线之间的第二导电类型的第五MIS晶体管。

(a8)是耦合在第二节点和第二位线之间的第二导电类型的第六MIS晶体管。

半导体器件进一步包括如下所述的有源区域(b1)至(b4)。

(b1)是单块的第一有源区域，其中第二导电类型的第一MIS晶体管和第二导电类型的第五MIS晶体管布置在该第一有源区域中。

(b2)是与第一有源区域分离的第二有源区域，其中第二导电类型的第二MIS晶体管布置在该第二有源区域中。

(b3)是单块的第三有源区域，其中第二导电类型的第三MIS晶体管和第二导电类型的第六MIS晶体管布置在该第三有源区域中。

(b4)是与第三有源区域分离的第四有源区域，其中第二导电类型的第四MIS晶体管布置在该第四有源区域中。

第一有源区域至第四有源区域沿第一方向并排设置并且相互间隔。

第一栅极布线在第一有源区域之上沿第一方向延伸。

第二栅极布线在第一有源区域和第二有源区域之上沿第一方向延伸。

第三栅极布线在第三有源区域之上沿第一方向延伸。

第四栅极布线在第三有源区域和第四有源区域之上沿第一方向延伸。

根据本发明的第二方面，半导体器件也包括以上元件(a1)至(a8)。该半导体器件也包括有源区域(b1)和(b2)。在此情形下，(b1)是单块的第一有源区域，其中第二导电类型的第一晶体管、第二导电类型的第四晶体管、以及第二导电类型的第五晶体管布置在该第一有源区域中。(b2)是单块的第二有源区域，其中第二导电类型的第三晶体管、第二导电类型的第二晶体管、以及第二导电类型的第六晶体管布置在该第二有源区域中。第一有源区域和第二有源区域沿第一方向并排设置。此外，第一栅极布线在第一有源区域之上沿第一方向延伸，而第二栅极布线在第一有源区域和第二有源区域之上沿第一方向延伸。第三栅极布线在第一有源区域和第二有源区域之上沿第一方向延伸；而第四栅极布线在第二有源区域之上沿第一方向延伸。

根据本发明的第三方面，一种半导体器件也包括以上元件(a1)至(a8)。该半导体器件也包括有源区域(b1)和(b2)。在此情形下，(b1)是单块的第一有源区域，其中第二导电类型的第一晶体管、第二导电类型的第四晶体管、以及第二导电类型的第五晶体管布置在该第一有源区域中；而(b2)是单块的第二有源区域，其中第二导电类型的第三晶体管、第二导电类型的第二晶体管、以及第二导电类型的第六晶体管布置在该第二有源区域中。第一有源区域和第二有源区域沿第一方向并排设置。此外，第一栅极布线在第一有源区域之上沿第一方向延伸，而第二栅极布线在第二有源区域之上沿第一方向延伸。第三栅极布线在第一有源区域和第二有源区域之上沿第一方向延伸，而第四栅极布线在第一有源区域之上沿第一方向延伸。

根据如下所述的本发明优选实施例，半导体器件的特性得以改进。

附图说明

图1是示出了根据本发明的第一实施例的SRAM存储器单元的等效电路图；

图2是示出了根据第一实施例的SRAM存储器单元结构的平面图；

图3是示出了根据第一实施例的SRAM存储器单元结构的平面图；

图4是示出了根据第一实施例的SRAM存储器单元结构的平面图；

图5是示出了晶体管按照根据第一实施例的SRAM存储器单元布局设置的电路图；

图6是根据第一实施例的SRAM存储器单元结构的剖视图；

图7是根据第一实施例的SRAM存储器单元结构的剖视图；

图8是根据第一实施例的SRAM存储器单元结构的剖视图；

图9是根据第一实施例的SRAM存储器单元结构的剖视图；

图10是根据第一实施例的SRAM存储器单元结构的剖视图；

图11是根据第一实施例的SRAM存储器单元结构的剖视图；

图12是示意性示出了根据第一实施例的SRAM存储器单元阵列的平面图；

图13是根据第一实施例的SRAM存储器单元阵列结构的平面图；

图14是根据第一实施例的SRAM存储器单元阵列结构的平面图；

图15是示意性示出了根据第一实施例的SRAM存储器单元阵列中分接头单元区域的位置的平面图；

图16是根据第一实施例的SRAM的分接头单元(F’)结构的平面图；

图17是根据第一实施例的SRAM的分接头单元(F’)结构的平面图；

图18是示意性示出了根据第一实施例的SRAM存储器单元和分接头单元区域的平面图；

图19是示出了根据第一实施例SRAM存储器单元和分接头单元区域如何设置的平面图；

图20是示出了根据第一实施例SRAM存储器单元和分接头单元区域如何设置的平面图；

图21是根据本发明的第二实施例的SRAM存储器单元结构的平面图；

图22是根据第二实施例的SRAM存储器单元结构的平面图；

图23是根据本发明的第三实施例的SRAM存储器分接头单元结构的平面图；

图24是根据第三实施例的SRAM存储器分接头单元结构的平面图；

图25是根据第三实施例的SRAM存储器单元的电路图；

图26是根据本发明的第四实施例的SRAM存储器单元结构的平面图；

图27是根据第四实施例的SRAM存储器单元结构的平面图；

图28是根据第四实施例的SRAM存储器单元结构的平面图；

图29是示出了晶体管按照根据第四实施例的SRAM存储器单元布局设置的电路图；

图30是根据本发明的第五实施例的SRAM存储器单元结构的平面图；

图31是根据第五实施例的SRAM存储器单元结构的平面图；

图32是根据第五实施例的SRAM存储器单元结构的平面图；

图33是示出了晶体管按照根据第五实施例的SRAM存储器单元布局设置的电路图；

图34是根据本发明的第六实施例的SRAM存储器单元结构的平面图；

图35是根据第六实施例的SRAM存储器单元结构的平面图；

图36是根据第六实施例的SRAM存储器单元结构的平面图；

图37是示出了晶体管按照根据第六实施例的SRAM存储器单元布局设置的电路图；

图38是根据本发明的第七实施例的SRAM存储器单元结构的平面图；

图39是根据第七实施例的SRAM存储器单元结构的平面图；

图40是根据第七实施例的SRAM存储器单元结构的平面图；

图41是示出了晶体管按照根据第七实施例的SRAM存储器单元布局设置的电路图；

图42是根据第七实施例的SRAM的分接头单元(F’)结构的平面图；

图43是根据第七实施例的SRAM的分接头单元(F’)结构的平面图；

图44是根据本发明的第八实施例的SRAM存储器单元结构的平面图；

图45是根据第八实施例的SRAM存储器单元结构的平面图；

图46是根据第八实施例的SRAM存储器单元结构的平面图；

图47是示出了晶体管按照根据第八实施例的SRAM存储器单元布局设置的电路图；

图48是示出了根据本发明的第九实施例的SRAM存储器单元的等效电路图；

图49是根据第九实施例的SRAM存储器单元结构的平面图；

图50是根据第九实施例的SRAM存储器单元结构的平面图；

图51是根据第九实施例的SRAM存储器单元结构的平面图；

图52是示出了晶体管按照根据第九实施例的SRAM存储器单元布局设置的电路图；

图53是根据本发明的第十实施例的SRAM存储器单元结构的平面图；

图54是根据第十实施例的SRAM存储器单元结构的平面图；

图55是根据第十实施例的SRAM存储器单元结构的平面图；

图56是示出了晶体管按照根据第十实施例的SRAM存储器单元布局设置的电路图；

图57是示出了根据本发明的第十一实施例的SRAM存储器单元的等效电路图；

图58是根据第十一实施例的SRAM存储器单元结构的平面图；

图59是根据第十一实施例的SRAM存储器单元结构的平面图；

图60是根据第十一实施例的SRAM存储器单元结构的平面图；

图61是示出了晶体管按照根据第十一实施例的SRAM存储器单元布局设置的电路图；

图62示出了根据本发明的第十二实施例的半导体芯片的布局；

图63是示出了根据第一实施例的SRAM存储器单元的一部分的结构示例的平面图；

图64是示出了作为比较示例的SRAM存储器单元的平面图；以及

图65是示出了作为比较示例的SRAM存储器单元的部分的平面图。

具体实施方式

在必要时，以下将在不同部分或者分立地描述优选实施例，但是这些描述并非相互关联，除非给出相反规定。一种描述可以是另一种描述的全部或者部分的修改、应用、细化或替代形式。此外，关于下述优选实施例，即使当具体数目(元件的数目、数值、数量、范围等等)用于标识元件时，应当解释为并非限定于具体数目，，除非给出相反规定或者理论上限定于该数目；其可以比具体数目更大或者更小。

在下述优选实施例中，构成元件(包括构成步骤)并非是必需的除非给出相反规定或者理论上必要的。类似地，在下述优选实施例中，即使当具体形式或者位置关系用于标识元件时，其应当解释为包括与具体形式或者位置关系实质上等价或者相同的形式或者位置关系，除非给出相反规定或者理论上限定于具体形式或者位置关系。上述规则对上述数值数据(元件的数目、数值、数量、范围等)也适用。

接着，将参照附图详细描述优选实施例。在示出了优选实施例的所有附图中，具有相同功能的元件标记为相同的附图标记，并且省略了重复描述。当提供了多个相同构件或者部分时，可以添加具体附图标记至类属附图标记以便表达具体部件或者部分。对于以下优选实施例，除非必要否则不再重复相同或者相似元件的基本描述。

对于示出了优选实施例的附图，甚至在剖视图中也可以省略剖面线以便于理解，并且甚至在平面图中可以使用剖面线以便于理解。

第一实施例

[电路结构]

根据第一实施例的半导体器件(半导体存储器件、半导体集成电路器件)具有SRAM存储器单元。图1是示出了根据第一实施例的SRAM存储器单元的等效电路图。如图所示，存储器单元位于位线配对(位线BL与位线/BL)和字线WL的交叉点处。存储器单元包括负载晶体管(负载MOS、负载晶体管或者负载MISFET)配对TP1和TP2、存取晶体管(存取MOS、存取晶体管、存取MISFET或者传输晶体管)配对TNA1和TNA2、以及驱动晶体管(驱动MOS、驱动晶体管、或驱动MISFET)配对TND2和TND4。

该实施例具有与驱动晶体管TND2并联地耦合的驱动晶体管TND1。其也具有与驱动晶体管TND4并联地耦合的驱动晶体管TND3。在存储器单元的八个晶体管之中，负载晶体管(TP1和TP2)是第一导电类型的p-型(p-沟道)晶体管，而驱动晶体管(TND1、TND2、TND3和TND4)是第二导电类型的n-型(n-沟道)晶体管。

MOS是金属氧化物半导体的缩写，而MISFET是金属绝缘体半导体场效应晶体管的缩写。下文中，负载晶体管、存取晶体管以及驱动晶体管有时简称为“晶体管”。此外，下文中晶体管可以仅由用于该晶体管的附图标记标识。

在存储器单元的八个晶体管之中，TND2和TP1构成CMOS(互补型MOS)反相器(或者CMIS反相器)，而TND4和TP2构成另一CMOS反相器。该CMOS反相器配对的输入/输出端子(存储节点A和B)交叉耦合，从而构成作为存储一位数据的数据存储器的触发器电路。

在根据该实施例的SRAM存储器单元中，因为TND1和TND3分别与TND2和TND4并联地定位，因此可以视为TND1、TND2和TP1构成CMOS反相器，而TND3、TND4和TP2构成另一CMOS反相器。

以下将详细说明根据该实施例的SRAM存储器单元的八个晶体管的互连设置。

TP1耦合在电源电压(VDD，主电源电压)和存储节点A之间，并且TND1和TND2相互并联地耦合在存储节点A和接地电压(VSS、GND，参考电压，低于主电源电压的副电源电压，或者不同于主电源电压的副电源电压)之间，以及TP1、TND1和TND2的栅极电极耦合至存储节点B。

TP2耦合在电源电压和存储节点B之间，而TND3和TND4相互并联地耦合在存储节点B与接地电压之间，以及TP2、TND3和TND4的栅极电极耦合至存储节点A。

TNA1耦合在位线BL和存储节点A之间，而TNA2耦合在位线/BL和存储节点B之间，以及TNA1和TNA2的栅极电极耦合至字线WL。

如由以上说明可以理解的是，在根据该实施例的SRAM存储器单元中，每个驱动晶体管视作被划分为两个晶体管(TND1和TND2，以及TND3和TND4)。

因为TND1和TND2共用栅极电极，它们可以视作构成单个晶体管，但是在以下说明中，它们作为两个不同晶体管来对待。对于TND3和TND4也是同样。

[电路操作]

接着，将说明SRAM存储器单元电路是如何操作的。当CMOS反相器存储节点A的电压为高(H)时，TND3和TND4导通，因此另一CMOS反相器的存储节点B的电压为低(L)。因此，TND1和TND2截止，并且存储节点A的电压保持为高(H)。换言之，其中CMOS反相器配对交叉耦合的锁存电路保持每个存储节点A和B的状态，因此当施加电源电压时，保存数据。

另一方面，TNA1和TNA2的每个的栅极电极耦合至字线WL。当字线WL的电压为高(H)时，TNA1和TNA2导通，并且触发器电路和位线(BL和/BL)电耦合，因此存储节点A和B的电压状态(H或L)出现在位线BL和/BL上，并且作为存储器单元数据而读取。

为了在存储器单元中写入数据，字线WL的电压应当为高(H)并且使TNA1和TNA2导通以使得触发器电路和位线(BL和/BL)电耦合以将位线(BL和/BL)的数据(H和L的组合或者L和H的组合)传输至存储节点A和B，以如上所述存储数据。

[SRAM的结构]

[存储器单元结构]

图2至图4是示出了根据第一实施例的SRAM存储器单元结构的平面图。图2示出了有源区域Ac、栅极电极G和第一插塞P1的设置。图3示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图4示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图2和图3的平面图参考第一插塞P1相互叠置时，图2和图3中所示图案之间的位置关系变得明确。当图3和图4的平面图参考第二插塞P2相互叠置时，图3和图4中所示图案的位置关系变得明确。图中由链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

图6至图11是示出了根据第一实施例的SRAM存储器单元结构的剖视图。图6是沿着图2的线A-A’得到的剖视图，图7是沿着图2的线B-B’得到的剖视图，以及图8是沿着图2的线C-C’得到的剖视图。图9是沿着图2的线A-A’得到的剖视图，图10是沿着图2的线B-B’得到的剖视图，以及图11是沿着图2的线C-C’得到的剖视图。图9至图11也示出了图2中所示的第一插塞P1之上的层，并且分别是沿着线A-A’、线B-B’和线C-C’得到的剖视图，其中图2至图4的平面图中所示的图案相互叠置。

[存储器单元图案布局]

[Ac、G、P1]

如图2所示，p-型阱(P-阱，第一区域，第一导电类型的第一阱)、n-型阱(N-阱，第二区域，或者第二导电类型的第二阱)以及p-型阱(P-阱，第三区域，或者第一导电类型的第三阱)沿X方向(第一方向)并排设置在半导体衬底之上。尽管图2中仅示出了一个存储器单元区域(1位)，沿X方向(第一方向)和Y方向(与第一方向相交的第二方向)(参见图12)重复布置存储器单元，因此这些阱(P-阱、N-阱和P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域为有源区域(晶体管形成区域Ac)。

在半导体衬底之上，六个有源区域(AcP2、AcP1、AcN1、AcN2、AcP3和AcP4)沿X方向并排设置。元件隔离区域(STI)位于有源区域(Ac)之间。换言之，有源区域(Ac)由元件隔离区域(STI)划定或者分离。如图6中所示，阱(P-阱、N-阱、P-阱)在元件隔离区域STI之下相互相连。

换言之，AcP2和AcP1沿X方向(第一方向)并排设置并且相互间隔。

类似地，AcN1和AcN2、以及AcP3和AcP4沿X方向(第一方向)并排设置并且相互间隔。

进一步换言之，AcP2被定位成使得与AcP1沿X方向(第一方向)夹设有元件隔离区域。

类似地，AcN2被定位成使得与AcN1沿X方向(第一方向)夹设有元件隔离区域。

类似地，AcP4被定位成使得与AcP3沿X方向(第一方向)夹设有元件隔离区域。

以下给出每个有源区域的进一步说明。有源区域AcP2是其长边沿Y方向的实质上矩形的、p-型阱(P-阱)的暴露区域。有源区域AcP1与AcP2相邻，并且是其长边沿Y方向的实质上矩形的、p-型阱(P-阱)的暴露区域。尽管图2中为了便于说明仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置(图12和图13)，因此有源区域AcP1视作在存储器单元阵列中沿Y方向线性地延伸(图13)，如稍后所述。表达“线性地”在此可以解释为等价于表达“其长边沿Y方向的实质上矩形”。

有源区域AcN1是其长边沿Y方向的实质上矩形的、n-型阱(N-阱)的暴露区域。有源区域AcN2是其长边沿Y方向的实质上矩形的、n-型阱(N-阱)的暴露区域。

有源区域AcP3是如图所示位于n-型阱右侧并且其长边沿Y方向的实质上矩形的p-型阱(P-阱)的暴露区域。有源区域AcP4是与有源区域AcP3相邻并且其长边沿Y方向的实质上矩形的、p-型阱(P-阱)的暴露区域。在存储器单元阵列中，有源区域AcP3与AcP1类似地沿Y方向线性地延伸(图13)。

栅极电极(栅极布线，线性栅极)G以沿X方向跨过有源区域的方式通过栅极绝缘膜(图7中的GO等)在六个有源区域(AcP2、AcP1、AcN1、AcN2、AcP3和AcP4)之上延伸，作为“电路结构”部分中如上所述的八个晶体管的部件。每个栅极电极G两侧上的有源区域(Ac)用作晶体管源极/漏极区域(图7等等)。

接着，将详细说明栅极电极G。下文中，类属标记“G”用于统一地指代栅极电极，但是具体参考数字(1至4)添加至标记“G”以标识具体的栅极电极。在相关附图中，有时使用类属标记“G”而有时类属标记“G”跟随有具体参考数字(1至4)。在该说明书中，不仅类属标记G(用于栅极电极)，而且P1(用于第一插塞)、M1(用于第一层布线)以及M2(用于第二层布线)有时也跟随有具体参考标记(数字和字母)。

具体地，共用栅极电极G1以跨越有源区域AcP2、AcP1和AcN1的方式布置在它们之上。因此TND2布置在有源区域AcP2之上，TND1位于有源区域AcP1之上，而TP1位于有源区域AcN1之上，并且它们的栅极电极(G)相互耦合。TP1布置在有源区域AcN1之上，并且p-型源极/漏极区域均提供在栅极电极G的两侧上。

另一共用栅极电极G2与共用栅极电极G1平行地布置在有源区域AcP1之上。因此，TNA1布置在有源区域AcP1之上，并且TNA1的n-型源极/漏极区域与TND1的n-型源极/漏极区域相连(成为共用源极/漏极区域)。

此外，共用栅极电极G3以跨越有源区域AcP4、AcP3和AcN2的方式布置在它们之上。因此TND4、TND3和TP2分别布置在有源区域AcP4、AcP3和AcN2之上，并且它们的栅极电极(G)相互耦合。TP2布置在有源区域AcN2之上，并且p-型源极/漏极区域提供在栅极电极G的两侧上。

另一共用栅极电极G4与共用栅极电极G3平行地布置在有源区域AcP3之上。因此，TNA2布置在有源区域AcP3之上，并且TNA2的n-型源极/漏极区域与TND3的n-型源极/漏极区域相连(成为共用源极/漏极区域)。

以上四个栅极电极G(G1至G4)以每条线两个电极为基础而沿直线(线性形式)设置。具体地，重叠并且跨越有源区域AcP2、AcP1、AcN1的共用栅极电极G1与重叠有源区域AcN3的栅极电极G4设置在沿X方向延伸的直线中。重叠并且跨越了有源区域AcP4、AcP3、AcN2的共用栅极电极G3以及重叠有源区域AcP1的栅极电极G2设置在沿X方向延伸的直线中。

如上所述，在该实施例中，每个驱动晶体管被划分为位于不同有源区域(AcP2和AcP1，或者AcP4和AcP3)之上的两个晶体管(TND1和TND2，或者TND3和TND4)。此外，因为这些有源区域(AcP2和AcP1，或者AcP4和AcP3)沿Y方向延伸，可以简化布局并且可以获得更高的图案精确度。

图64是示出了作为第一实施例的比较示例的SRAM存储器单元的平面图。对于该存储器单元的等效电路图与图1中所示的电路图是相同的，除了TND2和TND4未包括之外。在此情形下，为了增强驱动晶体管TND1和TND3的驱动性能，必须增大有源区域的宽度(栅极宽度或者沟道宽度)或者栅极长度或者采取其他措施。

优选地，驱动晶体管(TND1和TND3)的驱动性能应当大于存取晶体管(TNA1和TNA2)的驱动性能。例如，优选的是，存取晶体管与驱动晶体管之间的栅极宽度比例是1∶2。由栅极宽度比例表达的驱动性能比例称作“β比例”。稍后将详细说明β比例。

在此情形下，每个有源区域(Ac)应当具有如图64中所示的弯曲部分(弯曲或者阶梯部分)。然而，实际上，难以根据期望的刻线图案来图案化并且作为无法精确制造弯曲部分的结果，可能发生的是如图65中所示，有源区域的宽度逐渐增大。图65是示出了作为第一实施例的比较示例的SRAM存储器单元的一部分的平面图。在此情形下，TNA1的栅极宽度并不恒定，从而导致TNA1的晶体管特性退化。此外，至于存储器单元阵列，可能经常发生的是，图案化精确度在一个存储器单元至另一个之间变化，这导致产品质量不稳定。在此情形下，存储器单元之间的特性改变可以明显，并且导致产品缺陷。随着存储器单元进一步小型化，这种趋势将增长。

另一方面，在该实施例中，如上所述每个驱动晶体管划分为位于不同有源区域(AcP2和AcP1，或者AcP4和AcP3)之上的两个晶体管(TND1和TND2，或者TND3和TND4)。因此，可以使得驱动晶体管(TND1、TND3)的驱动性能大于存取晶体管(TNA1、TNA2)的驱动性能。例如，可以通过使得有源区域(AcP2和AcP1，或者AcP4和AcP3)之间的宽度(沿X方向的长度)比为1∶1而使得存取晶体管与驱动晶体管之间的栅极宽度比例容易达到1∶2。

因为有源区域(TND1和TND2，或者TND3和TND4)相互分离，每个有源区域可以为实质上矩形，意味着其不应当具有上述的弯曲部分。因此，改善了图案化精确度并且改善了形成在有源区域(Ac)之上的晶体管的特性。此外，减小了产品质量不稳定性，并且改善了SRAM存储器单元阵列的性能特性。此外，改善了产率。

此外，因为不仅驱动晶体管(TND1或者TND3)而且存取晶体管(TNA1或者TNA2)也位于(对于TND1和TND2，或者对于TND3和TND4)有源区域的一个(图2中AcP1或者AcP3)之上，减小了有源区域的数目。这允许更简易的布局并且有助于减小存储器单元区域尺寸。

此外，因为有源区域(Ac)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改善有源区域(Ac)的图案化精确度还可以改善栅极电极(G)的图案化精确度。特别地，多次曝光技术可以用于精细图案的微制造。例如，在沿X方向以线性形式曝光之后，进行沿Y方向的曝光(即对将要分离的区域的曝光)。通过使用这种双重曝光技术，可以改善图案化光刻胶膜的精确度，并且可以改善图案化将要被刻蚀的下层膜的精确度。当采用了该多次曝光技术时，优选地图案应当是线性的。因此，因为有源区域(Ac)和栅极电极(G)将要如上所述以线性形式设置，容易采用多次曝光技术并且可以改善图案化精确度。此外，容易创建仿真模型，因此有助于改善检验精确度。

[P1，M1，M2]

如图3所示，第一插塞P1布置以上参照图2所述的八个晶体管(TND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4)的源极/漏极区域之上。此外，第一插塞P1布置以上参照图2所述的四个栅极电极之上。

第一层布线M1布置在第一插塞P1之上，以用于在第一插塞P1之间的电耦合。

具体地，通过第一层布线(第一节点布线)M1A来耦合TND2的一个源极/漏极区域之上的第一插塞P1a、TND1和TNA1的共用源极/漏极区域之上的第一插塞P1b、TP1的一个源极/漏极区域之上的第一插塞P1c、以及TP2、TND3和TND4的共用栅极电极G3之上的第一插塞P1d。该第一层布线M1A(第一节点布线)对应于图1中所示的存储节点A。在以上说明中，“一个”意味着如图2中所示每个相关晶体管(TND2、TP1)的上部源极/漏极区域。

通过第一层布线(第二节点布线)M1B来耦合TND4的一个源极/漏极区域之上的第一插塞P1e、TND3和TNA2的共用源极/漏极区域之上的第一插塞P1f、TP2的一个源极/漏极区域之上的第一插塞P1g、以及TP1、TND1和TND2的共用栅极电极G1之上的第一插塞P1h。该第一层布线(第二节点布线)M1B对应于图1中所示的存储节点B。对应于存储节点(A或者B)的第一布线M1(M1A或者M1B)通常沿X方向延伸。在以上说明中，“一个”意味着如图2所示每个相关晶体管(TND4、TP2)的下部源极/漏极区域。

此外，通过第一层布线M1S来耦合TND1的另一源极/漏极区域之上的第一插塞P1i和TND2的另一源极/漏极区域之上的第一插塞P1j。该第一层布线M1S对应于图1中的接地电压(VSS)并且如稍后所述耦合至接地电压线(LVSS)。

通过第一层布线M1S来耦合TND4的另一源极/漏极区域之上的第一插塞P1k和TND3的另一源极/漏极区域之上的第一插塞P1m。该第一层布线M1S对应于图1中的接地电压(VSS)并且耦合至稍后所述的接地电压线(LVSS)。

此外，第一层布线M1(M1BL和M1D)分别布置在TNA1的另一源极/漏极区域之上的第一插塞P1n之上，以及布置在TP1的另一源极/漏极区域之上的第一插塞P1o之上。此外，第一层布线M1(M1BL和M1D)分别布置在TNA2的另一源极/漏极区域之上的第一插塞P1p之上，以及布置在TP2的另一源极/漏极区域之上的第一插塞P1q之上。

此外，第一层布线M1W布置在TNA1的栅极电极G2之上的第一插塞P1r之上，并且第一层布线M1W布置在TNA2的栅极电极G4之上的第一插塞P1s之上。尽管耦合至这些栅极电极G(G2和G4)的第一层布线M1W在沿X方向的存储器单元区域的端部处沿Y方向延伸，其他第一层布线M1(M1S、M1D和M1BL)通常与对应于存储节点(A和B)的第一层布线M1(M1A和M1B)相似地沿X方向延伸。

可以以各种方式修改通过第一层布线M1在第一插塞P1之间的耦合，只要满足图1的电路图中所示的互连结构。然而，应该注意的是，如上所述，当存储器单元区域的端部处的第一层布线M1沿Y方向延伸并且存储器单元区域内部的第一层布线M1沿X方向延伸时，可以简化布局。

[P2，M2，P3，M3]

如图4所示，第二插塞P2布置在在参照图3所述的第一层布线M1之中的第一层布线M1(M1S，M1D，M1BL，M1W)之上，而不是布置在对应于存储节点(A和B)的第一层布线M1(M1A和M1B)之上，并且第二层布线M2布置在这些第一层布线M1(M1S，M1D，M1BL，M1W)之上。

具体地，耦合至TNA1的栅极电极G(G2)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。耦合至TNA2的栅极电极G(G4)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。这两个第二层布线M2W在沿X方向的存储器单元区域的端部处沿Y方向延伸。此外，第三插塞P3布置在两个第二层布线M2W之上，并且第三层布线M3(WL)沿X方向延伸以便耦合两个第三插塞P3。该第三层布线M3(WL)是字线。为此原因，以上第二层布线M2W可以称作“耦合至字线的第二层布线”。

耦合至TND2的另一源极/漏极区域以及TND1的另一源极/漏极区域的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线(供应有副电源电压的副电源电压线)。耦合至TND4的另一源极/漏极区域和TND3的另一源极/漏极区域的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。这两个接地电压线在以上位于存储器单元区域的端部处的两个第二层布线M2(M2W)之间沿Y方向延伸。

耦合至TNA1的另一源极/漏极区域的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BL，第一位线)。该第二层布线M2(BL)是位线配对的一个位线。耦合至TNA2的另一源极/漏极区域的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BL，第二位线)。该第二层布线M2(/BL)是位线配对的另一位线。这两个位线(BL和/BL，或者位线配对)在两个接地电压线(LVSS)之间沿Y方向延伸。

第二层布线M2(LVDD)被布置成以便耦合在耦合至TP1的另一源极/漏极区域的第一层布线M1D之上的第二插塞P2以及耦合至TP2的另一源极/漏极区域的第一层布线M1D之上的第二插塞P2。该第二层布线M2(LVDD)是电源电压线(供应有主电源电压的主电源电压线)。该电源电压线通常在两个位线(BL，/BL)之间沿Y方向延伸，并且包括沿Y方向延伸的线性部分以及从该线性部分突出并且覆盖第二插塞P2的部分。

可以以各种方式修改第二插塞P2、第二层布线M2、第三插塞P3以及第三层布线M3的耦合，只要满足图1的电路图中所示的互连结构。然而，应该注意的是，如上所述，当第二层布线M2通常沿Y方向延伸并且第三层布线M3通常沿X方向延伸时，可以简化布局。尽管图2至图4中为了说明方便仅示出了一个存储器单元区域(1位)，但是存储器单元如稍后所述沿X方向和Y方向重复布置，因此在存储器单元阵列中，接地电压线(LVSS)、位线(BL，/BL)以及电源电压线(LVDD)沿Y方向连续地延伸，而字线(WL)沿X方向连续地延伸(图14)。

在该实施例中，有源区域相互分离(AcP2和AcP1，或者AcP4和AcP3)，因此由于有源区域之间存在元件隔离区域(STI)，用于形成驱动晶体管(TND1和TND2，或者TND3和TND4)的面积增大了。通过使用该面积，可以如上所述在第二层布线M2W(耦合至字线的第二层布线)与位线(BL，/BL)之间布置接地电压线(LVSS)。因此，由于接地电压线(LVSS)的屏蔽效应，减小了第二层布线M2W(耦合至字线的第二层布线)与位线(BL，/BL)之间的交互作用(串扰噪声)。

此外，可以增大接地电压线(LVSS)与位线(BL，/BL)之间的距离(d1)以减小这些线之间的布线电容。此外，可以增大电源电压线(LVDD)与位线(BL，/BL)之间的距离(d2)以减小这些线之间的布线电容。特别地，因为位线(BL，/BL)在读取或者写入数据中起到重要作用，所以由于噪声导致的电压改变可以严重影响存储器性能。通过增大接地电压线(LVSS)和位线(BL，/BL)之间的距离(d1)或者电源电压线(LVDD)和位线(BL，/BL)之间的距离(d2)，可以改进存储器性能特性。例如，可以通过满足d3＜d1和d3＜d2的关系来改进存储器性能特性，其中d3表示第二层布线M2W(耦合至字线的第二层布线)和位线(BL，/BL)之间的距离。

参照图2至图4的上述图案关于存储器单元区域的中心点是对称的。

为了参考，图5是示出了如何根据上述“存储器单元图案布局”来设置和互连八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，以及TND4)的电路图。

[存储器单元剖面结构]

接着，将参照图6至图11的剖视图来描述上述布局的剖面结构，以便更加明晰根据该实施例的SRAM存储器单元结构。

如图6至图8所示，元件隔离区域STI形成在半导体衬底1中。有源区域(Ac)通过元件隔离区域STI来划定。换言之，由元件隔离区域STI所围绕的区域是有源区域(Ac)。如先前所述，六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3，和AcP4)沿X方向并排设置，这可以从图6等的剖视图中得知。

可以通过STI(浅沟槽隔离)技术来形成元件隔离区域STI。具体地，通过光刻或者刻蚀在半导体衬底1中制造元件隔离沟槽。氧化硅膜以填充元件隔离沟槽的方式形成在半导体衬底之上，并且随后通过CMP(化学机械抛光)来移除氧化硅膜部分的不需要的部分。结果，元件隔离区域STI形成为填充有氧化硅膜的元件隔离沟槽。备选地，可以通过LOCOS(硅的局部氧化)来形成元件隔离区域STI。

掺杂有p-型杂质(例如硼)的p-型阱(P-阱)和掺杂有n-型杂质(例如磷或砷)的n-型阱(N-阱)形成在半导体衬底1中。例如可以通过使用离子注入技术将p-型杂质注入到有源区域(Ac)中来形成p-型阱(P-阱)，以及例如可以通过使用离子注入技术将n-型杂质注入到有源区域(Ac)中来形成n-型阱(N-阱)。如上所述，这些阱在元件隔离区域STI之下相互连续，以给定宽度沿Y方向延伸(图6，图12等等)。三个阱(P-阱，N-阱，P-阱)沿X方向并排设置。具体地，p-型阱(P-阱)位于n-型阱(N-阱)的两侧上。用于形成沟道的半导体区域(未示出)可以形成在每个阱的表面之上。该用于形成沟道的半导体区域意图在于在沟道形成中调整阈值电压。

栅极绝缘膜GO形成在每个有源区域(Ac)的主表面之上。例如，氧化硅膜可以用于栅极绝缘膜GO。栅极绝缘膜GO可以例如通过热氧化或者CVD(化学气相沉积)来形成。

栅极电极G形成在栅极绝缘膜GO之上(图7和图8)。例如，多晶硅膜可以用于栅极电极G。可以例如通过使用CVD或者类似技术在包括栅极绝缘膜GO的半导体衬底1之上沉积并且图案化多晶硅膜来形成栅极电极G。备选地，栅极电极G可以形成为多晶硅膜和金属膜的层叠膜。

备选地，高k膜可以用作栅极绝缘膜，并且栅极电极可以具有金属栅极结构。

“图案化”在此意味着如下工艺，在该工艺中，通过曝光和显影将在将要处理膜之上的光刻胶膜制作为预期图案，并且随后使用光刻胶膜作为掩模而刻蚀将要处理的膜。通过在图案化栅极电极G中使用上述的双重曝光技术，栅极电极(G)可以精确地形成为具有微细的线条宽度和间距。双重曝光技术可以容易地应用于根据该实施例的上述布局(参见图2等等)。

在p-型阱(P-阱)中，n-型低掺杂区域EX1形成在每个栅极电极G的两侧上(图7和图8)。可以通过使用栅极电极G作为掩模在有源区域(AcP)中注入n-型杂质离子来形成n-型低掺杂区域EX1。在n-型阱(N-阱)中，p-型低掺杂区域EX1形成在每个栅极电极G的两侧上(图7和图8)。可以通过使用栅极电极G作为掩模在有源区域(AcN)中注入p-型杂质离子来形成p-型低掺杂区域EX1。

侧墙SW形成在每个栅极电极G的两侧上(图7和图8)。侧墙SW例如是氮化硅膜。例如，通过CVD在包括栅极电极G的半导体衬底1之上沉积诸如氮化硅膜之类的绝缘膜，并且随后执行各向异性刻蚀以在栅极电极G的两侧上留下部分绝缘膜作为侧墙SW。

在p-型阱(P-阱)中，p-型高掺杂区域EX2形成在与侧墙SW组合的每个栅极电极G的两侧上(图7和图8)。可以通过使用栅极电极-侧墙组合作为掩模来注入n-型杂质离子而形成n-型高掺杂区域EX2。在n-型阱(N-阱)中，p-型高掺杂区域EX2形成在电极-侧墙组合的两侧上(图7和图8)。可以通过使用栅极电极-侧墙组合作为掩模来注入p-型杂质离子而形成p-型高掺杂区域EX2。高掺杂区域EX2的杂质浓度高于低掺杂区域EX1，并且深度也大于低掺杂区域EX1。低掺杂区域EX1和高掺杂区域EX2构成了LDD(轻掺杂漏极)型的源极/漏极区域。源极/漏极区域指代成为源极或者漏极的区域。这种源极/漏极区域可以称作晶体管区域的“一端”或者“另一端”。

如上所述，在该实施例中，驱动晶体管被划分为布置在不同有源区域(AcP2和AcP1，或者AcP4和AcP3)之上的两个晶体管(TND1和TND2，或者TND3和TND4)，如从图7等的剖视图可以得知。此外，在该实施例中，存取晶体管TNA1(TNA2)位于用于TND1和TND2(TND3和TND4)的有源区域中，如从图7等的剖视图可以得知。

备选地，可以通过所谓的后栅工艺来形成晶体管，在该工艺中在使用虚设栅极形成栅极图案沟槽之后形成金属栅极。

如图9至图11所示，插塞P1布置在每个晶体管(TNA1，TND1，TND2，TP1等等)的高掺杂区域EX2(源极/漏极区域)之上。尽管图9至图11的剖视图中未示出，插塞P1形成在栅极电极G之上(图2)。插塞P1可以通过以下工艺来形成。作为层间绝缘膜IL1，氮化硅膜和氧化硅膜的层叠膜形成在包括晶体管(TNA1，TND1，TND2，TP1等等)的半导体衬底1之上。随后，在层间绝缘膜IL1中形成接触通孔，并且在包括接触通孔的内部表面的层间绝缘膜IL1之上沉积导电膜。阻挡层膜和金属膜的层叠膜可以用于导电膜。例如，Ti(钛)膜或者TiN(氮化钛)膜或者这些膜的层叠膜可以用于阻挡层膜。例如，W(钨)膜可以用于金属膜。通过采用CMP或者类似技术移除除了接触通孔部分之外的导电膜，接触通孔保留填充有导电膜。

第一层布线M1布置在插塞P1之上。第一层布线M1可以通过图案化导电膜来形成。备选地，第一层布线M1可以是埋层布线(大马士革布线)。

第二层布线M2(LVSS，BL，/BL，LVDD等等)通过第二插塞P2布置在第一层布线M1之上。换言之，这些布线位于相同的层中。第二插塞P2可以以与第一插塞P1相同的方式形成在层间绝缘膜IL2中。第二层布线M2可以以与第一层布线M1相同的方式形成。第二层布线M2可以是埋层布线。如果是这种情形，可以使用所谓的双大马士革工艺，在该工艺中，导电膜同时填充在接触通孔和布线沟槽中以同时形成第二插塞P2和第二层布线M2。

第三层布线M3(WL)通过第三插塞P3布置在第二层布线M2之上。第三插塞P3可以以与第一插塞P1相同的方式形成在层间绝缘膜IL3中。第三层布线M3可以以与第一层布线M1相同的方式形成。第三层布线M3可以是埋层布线。如果是该情形，可以使用所谓的双大马士革工艺，在该工艺中导电膜同时填充在接触通孔和布线沟槽中以同时形成第三插塞P3和第三层布线M3。

尽管并未限定用于制造上述剖面结构的图案的工艺，可以以以下顺序来形成图案。首先，在形成阱(P-阱，N-阱，P-阱)之前在半导体衬底1中形成元件隔离区域STI。随后，形成栅极绝缘膜GO和栅极电极G，在形成侧墙SW之前形成低掺杂区域EX1，并且形成高掺杂区域EX2，以制造各种晶体管(TNA1，TND1，TND2，TP1等等)(图7等等)。此后，重复形成层间绝缘膜、插塞和布线的步骤以形成第一层布线至第三层布线(M1至M3)等等。之后，可以形成进一步的多层布线。此外，可以同时形成用于将稍后描述的分接头单元的图案。此外，可以同时形成用于驱动SRAM的诸如译码器之类的外围电路。

在以下给定的其他实施例的说明中，省略了各种制造步骤和相应剖视图的描述，但是它们的晶体管的剖面结构类似于该实施例的那些并且可以通过如上所述的相同工艺来形成。

[存储器单元阵列]

图12是示意性示出了根据该实施例的SRAM存储器单元阵列的平面图。图13和图14是示出了根据该实施例的SRAM存储器单元阵列的结构的平面图。图13示出了对于下部层直至第二插塞P2的图案的布局，而图14示出了在第二插塞P2之上的图案的布局。图13和图14中所示出的对应于从图12中左侧看去的最低行和次低行以及第一列和第二列中的四个单元(2乘2)。

在图12所示的存储器单元阵列中，其中“F”表示以上参照图2至图4描述的存储器单元区域，其中在垂直方向(Y方向)上，存储器单元区域相对于沿X方向延伸的每条线(X轴)重复地轴向对称分布(相对于X轴镜像)，并且在水平方向(X方向)上，存储器单元区域相对于沿Y方向延伸的每条线(Y轴)重复地轴向对称分布(相对于Y轴镜像)。

在图12中由“F”表示的存储器单元区域的设置和剖面结构(由图13和图14中链条线围绕的矩形区域)已参照图2至图4的平面图和图6至图11的剖视图详述。其他存储器单元区域以及那些表示为“F”的图案相对于沿X或者Y方向延伸的每条线轴向对称(图13和图14)。

如上所述，每个存储器单元区域的阱(P-阱，N-阱，P-阱)沿Y方向延伸(图13)。存储器单元区域的一个p-型阱与相邻存储器单元的p-型阱相邻，因此当存储器单元阵列视作整体时，p-型阱(P-阱)和n-型阱(N-阱)沿X方向交替设置。

[分接头单元区域]

尽管在以上参照图12描述的储器单元阵列中布置了多个单元区域(m×n单元区域)，但是存储器单元阵列也包括分接头单元区域(电源区域)。指定的电压(例如接地电压VSS和电源电压VDD)通过分接头单元区域供应至阱。

图15示意性示出了根据该实施例的SRAM存储器单元阵列中的分接头单元区域的位置。如所示，分接头单元(电源单元)以沿Y方向设置的每n个存储器单元区域一个分接头单元为基础而提供，并且相对于沿Y方向延伸的每条线而在X方向轴向对称分布。换言之，分接头单元区域对于每个m×n存储器单元区域的阵列提供在Y方向上，并且多个分接头单元沿X方向设置。沿X方向设置的分接头单元每个表示为“F’”。

图16和图17是示出了根据该实施例的SRAM分接头单元(F’)的结构的平面图。图16示出了有源区域(电源或者电压电源区域)AcS、虚设栅极电极DG、第一插塞P1、第一层布线M1和第二插塞P2的设置。图17示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图16和图17的平面图参照第二插塞P2相互叠置时，图16和图17中所示图案之间的位置关系变得明晰。图中链条线所围绕的矩形区域表示一个分接头单元区域，其尺寸可以等于存储器单元区域。

因为在存储器单元区域中阱(P-阱，N-阱，P-阱)沿Y方向延伸，所以在图16中所示的分接头单元中，阱也沿Y方向延伸，其中p-型阱(P-阱)、n-型阱(N-阱)和p-型阱(P-阱)沿X方向并排设置。

在分接头单元区域中，用于电源的三个有源区域AcS沿X方向并排设置。有源区域AcS之间的区域是元件隔离区域(STI)。

具体地，每个有源区域AcS是阱(P-阱，N-阱，P-阱)的暴露区域，并且在此情形中，其是具有沿X方向的长边的实质上矩形。三个有源区域AcS设置在沿X方向延伸的直线中。

在图16中在左例p-型阱(P-阱)之上，第一插塞P1布置在有源区域AcS之上，而第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVSS)布置在第二插塞P2之上(图17)。该第二层布线M2(LVSS)是以上“存储器单元图案布局”部分中描述的接地电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVSS)之上，并且第三层布线M3(CVSS)布置在第三插塞P3之上。该第三层布线M3(CVSS)是共用接地电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图17)。

在n-型阱(N-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVDD)布置在第二插塞P2之上(图17)。该第二层布线M2(LVDD)是在以上“存储器单元图案布局”部分中描述的电源电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVDD)之上，并且第三层布线M3(CVDD)布置在第三插塞P3之上。该第三层布线M3(CVDD)是共用电源电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图17)。

在图16中在右侧p-型阱(P-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVSS)布置在第二插塞P2之上(图17)。该第二层布线M2(LVSS)是以上“存储器单元图案布局”部分中描述的接地电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVSS)之上，并且第三层布线M3(CVSS)布置在第三插塞P3之上。该第三层布线M3(CVSS)是共用接地电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图17)。

如上述“存储器单元图案布局”部分中所述，位线(第二层布线M2(BL)和第二层布线M2(/BL))在分接头单元区域之上延伸(图17)。

如图16所示，在分接头单元区域中，虚设栅极电极(虚设栅极布线，虚设栅极)DG在元件隔离区域STI之上沿X方向延伸。虚设栅极电极是位于元件隔离区域(STI)之上并且无法用于晶体管操作的导电膜。采用与栅极电极G相同的工艺和相同的材料来制造该导电膜。

由于存在这些虚设栅极电极DG，规则地重复了栅极电极凹凸剖面，从而导致增大的布局规律性。这减小了产品质量的不稳定性并且改进了器件特性。虚设栅极电极DG以类似于沿X方向延伸的直线的线性形式设置；在该实施例中，在适当时提供分隔区域Sp以分隔虚设栅极(图16)。

图18是示意性示出了根据该实施例的SRAM存储器单元和分接头单元区域的平面图。图19和图20是示出了根据该实施例SRAM存储器单元和分接头单元如何设置的平面图。图19示出了对于从下部层直至第二插塞P2的图案的布局，而图20示出了在第二插塞P2之上的图案的布局。图18至图20示出了2×3单元区域，其中分接头单元位于图中次最低行或者中央行中。

如图18至图20所示，每个分接头单元(F’)的虚设栅极电极DG以夹设了有源区域(AcS)的方式位于沿Y方向的分接头单元的两端处。虚设栅极电极DG可以以形成连续直线的方式沿X方向延伸；然而，在该实施例中，切割或者分隔虚设栅极电极DG以便调整至相邻存储器单元的栅极电极G。具体地，在适当时提供分隔区域(Sp)。因为虚设栅极电极DG如此设置，提高了栅极电极G和虚设栅极电极DG设置的规律性，并且改进了器件特性。

可以与存储器单元的图案相同的方式形成分接头单元的各种图案(对于AcS、DG、P1至P3、M1至M3等等)。

第二实施例

在第一实施例中，在沿X方向并排设置的六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)之中，驱动晶体管TND1和TND2位于其中的AcP2和AcP1在X长度(沿X方向的宽度)上相等。此外，驱动晶体管TND3和TND4位于其中的AcP3和AcP4在X长度(沿X方向的宽度)上相等。然而，也可以接受的是，它们具有不同长度(宽度)。这些有源区域(Ac)沿X方向的宽度对应于相关晶体管的栅极宽度。具体地，在第一实施例中，驱动晶体管TND1的栅极宽度等于驱动晶体管TND2的栅极宽度，并且驱动晶体管TND3的栅极宽度等于驱动晶体管TND4的栅极宽度。

形成对照的是，在第二实施例中，驱动晶体管TND1的栅极宽度不同于驱动晶体管TND2的栅极宽度，并且驱动晶体管TND3的栅极宽度不同于驱动晶体管TND4的栅极宽度。

图21和图22是示出了根据第二实施例的SRAM存储器单元结构的平面图。图21示出了有源区域Ac、栅极电极G、和第一插塞P1的设置。图22示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。当图21和图22的平面图参照第一插塞P1相互叠置时，图21和图22中所示图案之间的位置关系变得明晰。第二插塞P2之上的结构，即第二层布线M2、第三插塞P3和第三层布线M3的设置与参照图4所述的第一实施例中相同。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

除了AcP2和AcP1的X长度(沿X方向的宽度)以及AcP4和AcP3的X长度(沿X方向的宽度)不同之外，存储器单元结构与在第一实施例中的相同，因此省略了其细节说明。

如图21所示，可以保持WAcP2＜WAcP1的关系，其中WAcP2和WAcP1分别表示有源区域AcP2和AcP1的宽度。此外，也可以保持WAcP4＜WAcP3的关系，其中WAcP3和WAcP4分别表示有源区域AcP3和AcP4的宽度。

因此，在该实施例中，可以容易地控制驱动晶体管(TND1和TND2，或者TND3和TND4)与存取晶体管(TNA1或者TNA2)之间的驱动性能比例。换言之，可以通过简单的改变有源区域(AcP2和AcP1，或者AcP4和AcP3)的宽度来容易地控制β比例。

在第一实施例中，存取晶体管(TNA1或者TNA2)栅极宽度与驱动晶体管栅极宽度(TND1和TND2的栅极宽度的总和，或者TND3和TND4的栅极宽度的总和)之间的比例是1∶2，但是根据SRAM特性来调整该比例。依赖于器件类型或者应用目的，可能必须改变存取晶体管和驱动晶体管之间的性能比例；例如，可能的情形是，读取性能应该优于写入性能。当存取晶体管(TNA1或者TNA2)的栅极宽度由“a”表示，而驱动晶体管栅极宽度(TND1和TND2的栅极宽度的总和，或者TND3和TND4的栅极宽度的总和)由“b”表示，并且假设“a”为1时，可以容易地调整数值b以改变a∶b的比例(b/a有时称作“β比例”)。优选地，b/a是大于等于1.1并且小于等于3，并且更优选地是大于等于1.5并且小于等于2.5。

如果b/a＝1.1并且驱动晶体管TND1的栅极宽度和存取晶体管TNA1的栅极宽度相等并且均表示为1，理论上驱动晶体管TND2的栅极宽度应该是0.1。这意味着TND2的栅极宽度非常小，这将引起图案不稳定性的问题。

因此，驱动晶体管TND1和TND2的栅极宽度应该是约0.75。

另一方面，如果b/a＝1.5，驱动晶体管TND2的栅极宽度应该是0.5并且在该情形下可以制造图案。备选地，驱动晶体管TND1和存取晶体管TNA1的栅极宽度可以基本上相等。

如果b/a＝3并且存取晶体管TNA1的栅极宽度是1，驱动晶体管TND1和驱动晶体管TND2均可以具有1.5的栅极宽度。

然而，更优选地是，存取晶体管TNA1的栅极宽度是1，并且驱动晶体管TND1和TND2的栅极宽度均是1.25，因为存取晶体管TNA1和驱动晶体管TND1之间栅极宽度的差别小于上述b/a＝3的情形。

尽管并未限定其他有源区域(AcN1，AcN2)的宽度，在该实施例中它们的宽度与有源区域AcP2和AcP4的宽度相同。

尽管可以反转有源区域宽度的上述关系(WAcP2＞WAcP1，WAcP4＞WAcP3)以改变β比例，当每个保持有两个晶体管的有源区域AcP1和AcP3大于有源区域AcP2和AcP4时，产品质量不稳定性更低并且特性可控性更高。

栅极电极G和第一插塞P1的设置与第一实施例(图2)中相同，因此省略了其描述。此外，图22中示出的第一插塞P1、第一层布线M1和第二插塞P2的设置与第一实施例(图3)中相同，因此省略了其描述。

因此，除了第一实施例带来的相同有益效果之外，该第二实施例还带来了以上有益效果。

第三实施例

在根据第一实施例的分接头单元中，每个p-型阱(P-阱)之上的有源区域AcS耦合至第二层布线M2(LVSS)，而n-型阱(N-阱)之上的有源区域AcS耦合至第二层布线M2(LVDD)。第二层布线M2(LVSS)是以上“存储器单元图案布局”部分中描述的接地电压线，而第二层布线M2(LVDD)是以上“存储器单元图案布局”部分中描述的电源电压线。换言之，在第一实施例中，电源通过耦合至存储器单元的接地电压线和电源电压线而供应至阱，但是替代地，除了接地电压线和电源电压线之外的布线(第三电压布线)可以用于向阱供应电源。在第三实施例中，第二接地电压线(LVSSB)用于向p-型阱(P-阱)供应电源。

[分接头区域]

图23和图24是示出了根据该实施例的SRAM分接头单元结构的平面图。图23示出了有源区域AcS、虚设栅极电极DG、第一插塞P1、第一层布线M1和第二插塞P2的设置。图24示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图23和图24的平面图参照第二插塞P2相互叠置时，图23和图24中所示的图案之间的位置关系变得明晰。图中由链条线围绕的矩形区域表示一个分接头单元区域(等价于图18中的F’)，其尺寸可以等于存储器单元区域。

与在每个存储器单元区域中沿Y方向延伸的阱(P-阱，N-阱，P-阱)相同，图23中所示的分接头单元中的阱沿Y方向延伸，其中p-型阱(P-阱)、n-型阱(N-阱)、和p-型阱(P-阱)沿X方向并排设置。

在分接头单元区域中，用于电源的三个有源区域AcS沿X方向并排设置。有源区域AcS之间的区域是元件隔离区域(STI)。

具体地，每个有源区域AcS是阱(P-阱，N-阱，P-阱)的暴露区域，并且在此情形中，其是具有沿X方向的长边的实质上矩形。三个有源区域AcS设置在沿X方向延伸的直线中。

在图23中在左侧p-型阱(P-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上(图23)。第二层布线M2(LVSSB)位于第二插塞P2之上(图24)。

该第二层布线M2(LVSSB)是第二接地电压线，其不同于以上“存储器单元图案布局”部分中描述的接地电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVSS)之上，并且第三层布线M3布置在第三插塞P3之上。该第三层布线M3用作共用第二接地电压线，其耦合至沿X方向设置的分接头单元的第二接地电压线(图24)。

类似地，在图23中在右侧p-型阱(P-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVSSB)布置在第二插塞P2之上。

该第二层布线M2(LVSSB)是第二接地电压线，其不同于以上“存储器单元图案布局”部分中描述的接地电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVSS)之上，并且第三层布线M3布置在第三插塞P3之上。该第三层布线M3用作以上共用第二接地电压线，其耦合至沿X方向设置的分接头单元的第二接地电压线(图24)。

如在第一实施例中一样，在n-型阱(N-阱)之上，第一插塞P1和第一层布线M1布置在有源区域AcS之上，并且第二层布线M2(LVDD)通过第二插塞P2布置。该第二层布线M2(LVDD)是以上“存储器单元图案布局”部分中描述的电源电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVDD)之上，并且第三层布线M3(CVDD)布置在第三插塞P3之上。该第三层布线M3(CVDD)是共用电源电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图24和图17)。

此外，在分接头单元区域中，共用接地电压线(第三层布线(CVSS))通过第三插塞P3布置在从存储器单元区域延伸的接地电压线(第二层布线M2(LVSS))之上(图24和图17)。

如上所述，在该实施例中，因为电源通过不同于耦合至存储器单元的接地电压线的布线而供应至每个p-型阱(P-阱)，p-型阱(P-阱)的固定电压(晶体管背栅电压)和耦合至存储器单元的接地电压线的电压可以分别指定。

例如，耦合至存储器单元的接地电压线的电压与p-型阱(P-阱)的固定电压(晶体管背栅电压)可以分别设定为约0.1V和0V。当p-型阱的固定电压像这样低于耦合至存储器单元的接地电压线的电压时，将发生背偏置效应，从而导致泄漏电流减小。当耦合至存储器单元的接地电压线和用于p-型阱(P-阱)的电源的布线像这样分别提供时，可以精细调整晶体管特性以改进器件特性。

图25是示出了根据第三实施例的SRAM存储器单元的电路图。存储器单元结构和电路操作与第一实施例相同。当晶体管的耦合设置与图1和图5中所示电路图相同时，SRAM存储器单元的晶体管(TND2，TNA1，TND1，TND3，TNA2，和TND4)的背栅电压不同(图25中VSSB)。

尽管图5(第一实施例)中未示出，n-型晶体管(TND2，TNA1，TND1，TND3，TNA2和TND4)的背栅电压是接地电压(VSS)，而p-型晶体管(TP1和TP2)的背栅电压是电源电压(VDD)。另一方面，在图25(第三实施例)中，n-型晶体管(TND2，TNA1，TND1，TND3，TNA2和TND4)的背栅电压是第二接地电压(VSSB)。p-型晶体管(TP1和TP2)的背栅电压是电源电压(VDD)。

尽管在该实施例中接地电压线分别提供，也有可能的是，电源电压线分别提供。

例如，在图16所示的相同n-型阱(N-阱)中，如第一实施例中一样，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上，并且第二层布线M2布置在第二插塞P2之上。该第二层布线是位于图16中所示相同电源电压线(LVDD)的右侧，并且用作副电源电压线(LVDDB)。换言之，两个第二层布线的左侧布线用作主电源电压线(LVDD)，而右侧布线用作副电源电压线(LVDDB)。随后，电源电压线(LVDD)和副电源电压线(LVDDB)分别通过第三插塞P3耦合至不同的第三层布线(共用电源电压线和共用副电源电压线)。

根据上述结构，p-型晶体管(TP1，TP2)的背栅电压可以用作副电源电压(VDDB)。例如，可以通过在副电源电压线(LVDDB)和耦合至存储器单元的电源电压线(LVDD)之间提供具有相对高导通电阻的p-型晶体管来防止闩锁现象。

如上所述，可以添加用于接地电压(VSS)的第二条线或者可以添加用于电源电压(VDD)的第二条线。无需多言的是，可以为接地电压(VSS)和电源电压(VDD)两者添加第二条线。

第四实施例

尽管在根据第一实施例的存储器单元中，六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3，和AcP4)按照提及的顺序(图2)沿X方向并排设置，也可以接受的是AcP2和AcP1位置互换以及AcP3和AcP4位置互换(图26)。

[存储器单元结构]

[存储器单元图案布局]

图26至图28是示出了根据第四实施例的SRAM存储器单元结构的平面图。图26示出了有源区域Ac、栅极电极G、和第一插塞P1的设置。图27示出了第一插塞P1、第一层布线M1、和第二插塞P2的设置。图28示出了第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的设置。当图26和图27的平面图参照第一插塞P1而相互叠置时，图26和图27中所示图案之间的位置关系变得明晰。当图27和图28的平面图参照第二插塞P2而相互叠置时，图27和图28中所示图案之间的位置关系变得明晰。图中由链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

如图26中所示，p-型阱(P-阱)、n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图26中仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置(图12至图14)，因此这些阱(P-阱，N-阱，和P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(Ac)。

在半导体衬底之上，六个有源区域沿X方向并排设置。与第一实施例不同，在该实施例中，有源区域以如下顺序设置：AcP1，AcP2，AcN1，AcN2，AcP4和AcP3。

其他构成元件(G，P1等等)与第一实施例中相同，因此省略了其详细描述。此外，图27和图28中示出的第一插塞P1、第一层布线M1、第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的设置也与参照以上图3和图4所述第一实施例中那些相同，因此省略了其详细描述。

在该实施例中，关于具有沿Y方向的长边的实质上矩形的有源区域AcP1和AcP2在存储器单元区域中的位置，具有更大长边的AcP1更远离n-型阱(N-阱)。此外，关于具有沿Y方向的长边的实质上矩形的有源区域AcP4和AcP3在存储器单元区域中的位置，具有更大长边的AcP3更远离n-型阱(N-阱)。这减小了阱邻近效应。

阱邻近效应涉及这种现象，例如当光刻胶膜形成在除了掺杂有n-型杂质的区域之外的其他区域中以防止用于形成n-型阱的n-型杂质侵入时，在光刻胶膜边缘处(例如元件隔离区域STI)注入的n-型杂质扩散至形成在p-型阱中的n-型晶体管的栅极电极或者源极/漏极区域，并且导致n-型晶体管的特性退化。类似地，用于形成p-型阱的p-型杂质可以影响p-型晶体管。换言之，由于阱邻近效应，在n-型阱和p-型阱之间的边界中很可能发生晶体管特性的波动，并且随着存储器单元的小型化不断发展，该问题变得目益严重。

在该实施例中，具有更大长边的每个有源区域，即更多数目晶体管(AcP1和AcP3)位于其中的有源区域更远离n-型阱(N-阱)与p-型阱(P-阱)之间的边界，因此减小了阱邻近效应并且改进了晶体管特性。

作为参考，图29是示出了八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)是如何根据上述“存储器单元图案布局”来设置和互连的电路图。

从图29可得知，晶体管TNA1和TNA2的每个均远离n-型阱(N-阱)和p-型阱(P-阱)之间的边界(参见图29中的箭头)。

因此减小了阱邻近效应并且改进了晶体管特性(例如TNA1和TNA2的特性)。

因此，除了带来的第一实施例具有的相同有益效果之外，该第四实施例还带来了上述有益效果。

第五实施例

尽管在根据第一实施例的存储器单元中，第一插塞P1布置在晶体管的源极/漏极区域以及栅极电极G之上，并且插塞之上的层中的布线用于耦合它们，仍可能的是使用共享插塞(共享接触)SP1来耦合它们。

图30至图32是示出了根据第五实施例的SRAM存储器单元结构的平面图。图30示出了有源区域Ac、栅极电极G、第一插塞P1和共享第一插塞SP1的设置。图31示出了第一插塞P1、共享第一插塞SP1、第一层布线M1、和第二插塞P2的设置。图32示出了第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的设置。当图30和图31的平面图参照第一插塞P1和共享第一插塞SP1相互叠置时，图30和图31中所示图案之间的位置关系变得明晰。当图31和图32的平面图参照第二插塞P2相互叠置时，图31和图32中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

[存储器单元图案布局]

除了共享第一插塞SP1之外，根据第五实施例的存储器单元图案布局与第一实施例中相同，因此省略了其详细描述，并且以下详细说明叠置插塞SP1及其相邻部分。

如图30中所示，在该实施例中，如第一实施例中一样，p-型阱(P-阱)、n-型阱(N-阱)、和p-型阱(P-阱)沿X方向并排设置。此外，六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3，和AcP4)沿X方向并排设置。元件隔离区域(STI)位于有源区域(Ac)之间。

栅极电极G以沿X方向跨越有源区域的方式通过栅极绝缘膜(GO)而在上述六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3，和AcP4)之上延伸，作为先前在第一实施例的描述中“电路结构”部分中描述的八个晶体管的部件。

具体地，共用栅极电极G1以跨越有源区域AcP2、AcP1和AcN1的方式布置在它们之上。因此，TND2布置在有源区域AcP2之上，TND1布置在有源区域AcP1之上，而TP1布置在有源区域AcN1之上，并且它们的栅极电极(G)相互耦合。另一栅极电极G2与共用栅极电极G1平行地布置在有源区域AcP1之上。因此，TNA1布置在有源区域AcP1之上，并且TNA1的源极/漏极区域和TND1的源极/漏极区域相连(成为共用源极/漏极区域)。

此外，共用栅极电极G3以跨越有源区域AcP4、AcP3和AcN2的方式布置在它们之上。因此，TND4布置在有源区域AcP4之上，TND3布置在有源区域AcP3之上，而TP2布置在有源区域AcN2之上，并且它们的栅极电极(G)相互耦合。另一栅极电极G4与共用栅极电极G3平行地布置在有源区域AcP3之上。因此，TNA2布置在有源区域AcP3之上，并且TNA2的源极/漏极区域和TND3的源极/漏极区域相连(成为共用源极/漏极区域)。

上述四个栅极电极G按照每条线两个电极设置在直线中。具体地，重叠并且跨越有源区域AcP2、AcP1和AcN1的共用栅极电极G1，和重叠在有源区域AcP3之上的栅极电极G4设置在沿X方向延伸的直线中。重叠并且跨越有源区域AcP4、AcP3和AcN2的共用栅极电极G3，和重叠在有源区域AcP1之上的栅极电极G2设置在沿X方向延伸的直线中。

第一插塞布置在八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)的源极/漏极区域之上。此外，第一插塞P1布置在四个栅极电极之上。

作为连续插塞(单块的插塞)的共享第一插塞SP1布置在TP2的源极/漏极区域以及TP1、TND2和TND1的共用栅极电极G1之上。此外，作为连续插塞(单块的插塞)的共享第一插塞SP1布置在TP1的源极/漏极区域以及TP2、TND3和TND4的共用栅极电极G3之上。

共享第一插塞SP1可以以如此方式使用以电耦合源极/漏极区域与栅极电极G。

因为共享第一插塞SP1的使用消除了对于图2中所示第一插塞P1d和P1h的需要，如图30中所示可以减小有源区域AcN1与AcN2之间的距离。因此，存储器单元面积可以小于第一实施例中(图2)的面积。

如图31和图32中所示，在第一插塞P1和共享第一插塞SP1之上的层中的图案，也即第一层布线M1、第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置几乎与以上参照图3和图4描述的第一实施例中的那些相同，因此在此省略了其详细描述。

作为参考，图33是示出了八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)如何按照上述“存储器单元图案布局”设置和互连的电路图。

在图33中，环绕区域对应于共享第一插塞SP1的耦合，从而显示源极/漏极区域和栅极电极G使用连续的插塞(共享第一插塞SP1)耦合。

可以通过以如此方式使用共享第一插塞SP1来减小存储器单元面积。

因此，除了第一实施例所带来的那些有益效果之外，该第五实施例还带来了上述有益效果。

第六实施例

虽然第一实施例中实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度(相关图中的垂直长度)等于稍后所述两个晶体管的长度(高度)总和，在第六实施例中，实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度等于四个晶体管的长度的总和。一个晶体管的长度意味着a1和b1的总和(a1+b1)，其中a1表示沿Y方向栅极电极的宽度，而b1表示沿Y方向栅极电极之间的距离。例如，在第一实施例中，存储器单元区域沿Y方向的边的长度表示为2(a1+b1)，或者等于两个晶体管的长度的总和(参见图2)。在该第六实施例中，存储器单元区域沿Y方向的边的长度表示为4(a1+b1)。

换言之，在第一实施例中布置了栅极电极G的两行(条线)，而在该实施例中布置了栅极电极G的四行(条线)。

在该实施例中的SRAM存储器单元结构和电路操作与已参照图1所述的第一实施例中的那些相同。

[SRAM的结构]

[存储器单元结构]

图34至图36是示出了根据第六实施例的SRAM存储器单元结构的平面图。图34示出了有源区域A、栅极电极G、和第一插塞P1的设置。图35示出了第一插塞P1、第一层布线M1、和第二插塞P2的设置。图36示出了第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的设置。当图34和图35的平面图参照第一插塞P1而相互叠置时，图34和图35中所示图案之间的位置关系变得明晰。当图35和图36的平面图参照第二插塞P2相互叠置时，图35和图36中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

[存储器单元图案布局]

[A，G，P1]

如图34中所示，p-型阱(P-阱)、n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图34中仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复地布置(图12)，因此这些阱(P-阱，N-阱，P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(A)。

在半导体衬底之上，三个有源区域(AP1，AN，AP2)沿X方向并排设置。元件隔离区域(STI)位于有源区域(A)之间。换言之，元件隔离区域(STI)划定了有源区域(A)。阱(P-阱，N-阱，P-阱)在元件隔离区域STI之下相互连续。

具体地，有源区域AP1是p-型阱(P-阱)的暴露区域，其是具有沿Y方向的长边的实质上矩形。尽管图34中为了说明方便仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置(图12)，并且在存储器单元阵列中，有源区域AP1与相邻存储器单元(在此情形下，位于参见图34中存储器单元区域下方的存储器单元)的有源区域连续。

有源区域AN是具有沿Y方向的长边的实质上为矩形的、n-型阱(N-阱)的暴露区域。

有源区域AP2是位于图中n-型阱右侧上的p-型阱(P-阱)的暴露区域，并且是具有沿Y方向的长边的实质上矩形。存储器单元沿X方向和Y方向重复布置(图12)，并且在存储器单元阵列中，有源区域AP2与相邻存储器单元(在此情形下，位于参见图34中存储器单元区域上方的存储器单元)的有源区域连续。

栅极电极G以沿X方向跨越有源区域的方式通过栅极绝缘膜(GO)而在三个有源区域(AP1，An和AP2)之上延伸，作为先前在第一实施例的描述中“电路结构”部分中的八个晶体管的部件。

具体地，两个共用栅极电极(G1和G3)以跨越有源区域的方式布置在有源区域AP1、AN和AP2之上。因此，TND2和TND3串联布置在有源区域AP2之上，从而共享源极/漏极区域，并且TND2和TND3串联布置在有源区域P1之上，从而共享源极/漏极区域，并且TP1和TP2串联布置在有源区域AN之上，从而共享源极/漏极区域。TND1、TP1和TND2的栅极电极(G)连接为共用栅极电极G1，而TND3、TP2和TND4的栅极电极(G)连接为共用栅极电极G3。这两个共用栅极电极(G1和G3)相互平行沿X方向延伸。

栅极电极G2与两个共用栅极电极G(G1和G3)平行地布置在有源区域AP1之上。因此，TNA1布置在有源区域AP1之上，并且TNA1的源极/漏极区域与TND1的源极/漏极区域相连(成为共用源极/漏极区域)。此外，另一栅极电极G4与两个共用栅极电极G(G1和G3)平行地布置在有源区域AP2之上。因此，TNA2布置在有源区域AP2之上，并且TNA2的源极/漏极区域与TND3的源极/漏极区域相连(成为共用源极/漏极区域)。

如上所述，在该实施例中，每个驱动晶体管划分为两个晶体管(TND1和TND2，或者TND3和TND4)，并且这些晶体管位于不同有源区域(AP1和AP2)之上。此外，因为这些有源区域(AP1和AP2)沿Y方向延伸，可以简化布局并且可以获得更高的图案化精确度。

因此，如在第一实施例中一样，每个有源区域(A)不应具有弯曲部分(阶梯部分)，并且易于使得存取晶体管与驱动晶体管之间的栅极宽度比例为1∶2。

此外，因为三个晶体管也布置在每个有源区域(AP1和AP2)之上，有源区域的数目得以减少。这允许简化布局并且有助于减小存储器单元区域尺寸。

此外，因为有源区域(A)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改进有源区域(A)的图案化精确度还可以改进栅极电极(G)的图案化精确度。特别地，如结合第一实施例详述的，易于采用多次曝光技术以便增强图案化精确度。此外，易于创建仿真模型，因此有助于改进校验精确度。

[P1，M1，P2]

如图35中所示，第一插塞P1布置在以上参照图34所述的八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)的源极/漏极区域之上。此外，第一插塞P1也布置在参照图34所述的四个栅极电极之上。

第一层布线M1布置在第一插塞P1之上，以用于在第一插塞P1之间的电耦合。

具体地，通过第一层布线(第一节点布线)M1A来耦合TND2的一个源极/漏极区域之上的第一插塞P1A、TND1和TNA1的共用源极/漏极区域之上的第一插塞P1B、TP1的一个源极/漏极区域之上的第一插塞P1C、以及TP2和TND3和TND4的共用栅极电极(G3)之上的第一插塞P1D。该第一层布线M1A对应于图1中所示的存储节点A。在以上说明中，“一个”意味着如图34中所示每个相应晶体管(TND2，TP1)的下部的源极/漏极区域。

通过第一层布线M1B来耦合TND4的一个源极/漏极区域之上的第一插塞P1E、TND3和TNA2的共用源极/漏极区域之上的第一插塞P1F、TP2的一个源极/漏极区域之上的第一插塞P1G、以及TP1、TND1和TND2的共用栅极电极(G1)之上的第一插塞P1H。该第一层布线(第二节点布线)M1B对应于图1中所示的存储节点B。在上述说明中，“一个”意味着如图34中所示每个相应晶体管(TND4，TP2)的上部的源极/漏极区域。

此外，第一层布线(焊盘区域)M1S布置在TND2的另一源极/漏极区域之上的第一插塞P1I之上。此外，第一层布线M1S布置在TND1的另一源极/漏极区域之上的第一插塞P1J之上。

此外，第一层布线(焊盘区域)M1D布置在TP1和TP2的共用源极/漏极区域之上的第一插塞P1K之上。该第一层布线M1D对应于图1中的电源电压(VDD)，并且耦合至稍后所述的电源电压线(LVDD)。

第一层布线M1BL分别布置在TNA1的另一源极/漏极区域之上的第一插塞P1L之上，以及在TNA2的另一源极/漏极区域之上的第一插塞P1M之上。

第一层布线M1W分别布置在TNA1的栅极电极(G2)之上的第一插塞P1N之上，以及在TNA2的栅极电极(G4)之上的第一插塞P1O之上。

可以以各种方式修改由第一布线层M1在第一插塞P1之间的耦合，只要满足图1的电路图中所示的互连结构。

[P2，M2，P3，M3]

如图36中所示，第二插塞P2布置在以上参照图35描述的第一层布线M1之中不是对应于存储节点(A和B)的第一层布线M1(M1A和M1B)的第一层布线M1之上，并且第二层布线M2布置在第二插塞P2之上。

具体地，耦合至TNA1的栅极电极(G2)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。耦合至TNA2的栅极电极(G4)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。这两个第二层布线M2W在存储器单元区域沿X方向的端部处沿Y方向延伸。此外，第三插塞P3布置在两个第二层布线M2W之上，并且第三层布线M3(WL)沿X方向延伸以便耦合两个第三插塞P3。该第三层布线M3(WL)是字线。

耦合至TND2和TND3的共用源极/漏极区域(P1I)的第一层布线(焊盘区域)M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。耦合至TND1和TND4的共用源极/漏极区域的第一层布线(焊盘区域)M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。这两个接地电压线在位于存储器单元区域的端部处的上述两个第二层布线M2之间沿Y方向延伸。

耦合至TNA1的另一源极/漏极区域的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BL)。该第二层布线M2(BL)是位线配对的一个位线。耦合至TNA2的另一源极/漏极区域的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BL)。该第二层布线M2(/BL)是位线配对的另一位线。这两个位线(BL，/BL)在两个接地电压线(LVSS)之间沿Y方向延伸。

耦合至TP1和TP2的共用源极/漏极区域(P1K)的第一层布线(焊盘区域)M1D通过第二插塞P2耦合至第二层布线M2(LVDD)。该第二层布线M2(LVDD)是电源电压线。

可以以各种方式修改第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的耦合，只要满足图1的电路图中所示的互连结构。然而，应该注意的是，当如上所述第二层布线M2通常沿Y方向延伸并且第三层布线M3通常沿X方向延伸时，可以简化布局。尽管图34至图36中为了方便说明而仅示出了一个存储器单元区域(1位)，存储器单元如稍后所述沿X方向和Y方向重复布置，因此在存储器单元阵列中，接地电压线(LVSS)、位线(BL，/BL)和电源电压线(LVDD)沿Y方向延伸，并且字线(WL)沿X方向延伸。

在该实施例中，因为每个接地电压线(LVSS)位于第二层布线M2W(耦合至字线的第二层布线)与位线(BL，/BL)之间，所以由于接地电压线(LVSS)的屏蔽效应，减小了第二层布线M2W(耦合至字线的第二层布线)与位线(BL，/BL)之间的交互作用(串扰噪声)。

以上参照图34至图36描述的图案相对于存储器单元区域的中心点是对称的。

作为参考，图37是示出了八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)如何根据上述“晶体管单元图案布局”来设置和互连的电路图。

[存储器单元阵列]

在根据该实施例的SRAM存储器单元阵列中，存储器单元在如第一实施例一样设置成阵列。如先前参照图12结合第一实施例说明的，存储器单元区域(“F”)相对于沿X方向延伸的每条线轴向对称地重复布置，并且相对于沿Y方向延伸的每条线轴向对称地重复布置。

[分接头单元区域]

根据该实施例的SRAM存储器单元阵列如在第一实施例中一样包括分接头单元区域。指定的电压(例如接地电压VSS和电源电压VDD)通过分接头单元区域供应至阱。

第七实施例

尽管在第六实施例中p-型阱(P-阱)、n-型阱(N-阱)、和p-型阱(P-阱)按照上述顺序沿X方向并排设置(图34)，也可能的是p-型阱(P-阱)两者均位于n-型阱(N-阱)的一侧上而不是位于其两侧上(图38)。

如在第六实施例中一样，在第七实施例中，实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度等于四个晶体管的长度的总和。换言之，在该实施例中布置了栅极电极G的四行(条线)。

在该实施例中的SRAM存储器单元结构和电路操作与参照图1所述的第一实施例中的那些相同。

[SRAM的结构]

[存储器单元结构]

图38至图40是示出了根据第七实施例的SRAM存储器单元结构的平面图。图38示出了有源区域A、栅极电极G和第一插塞P1的设置。图39示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图40示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图38和图39的平面图参照第一插塞P1相互叠置时，图38和图39中所示图案之间的位置关系变得明晰。当图39和图40的平面图参照第二插塞P2相互叠置时，图39和图40中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

[存储器单元图案布局]

[A，G，P1]

如图38中所示，n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图38中仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置(图12)，因此阱(N-阱和P-阱)两者均视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(A)。

在半导体衬底之上，三个有源区域(AN，AP1，AP2)沿X方向并排设置。元件隔离区域(STI)位于有源区域(A)之间。换言之，元件隔离区域(STI)划定了有源区域(A)。阱(N-阱和P-阱)在元件隔离区域STI之下相互连续。

具体地，有源区域AN是n-型阱(N-阱)的暴露区域，其是具有沿Y方向的长边的实质上矩形。

有源区域AP1是位于图38中n-型阱右侧上的p-型阱(P-阱)的暴露区域，并且其是具有沿Y方向的长边的实质上矩形。尽管图38中为了说明方便仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置，因此在存储器单元阵列中，有源区域AP1视作以线性形式沿Y方向连续地延伸。

有源区域AP2是与有源区域AP1相邻的、p-型阱(P-阱)的暴露区域，并且其是具有沿Y方向的长边的实质上矩形。

栅极电极G以沿X方向跨越有源区域的方式通过栅极绝缘膜(GO)在三个有源区域(AN，AP1，AP2)之上延伸，作为如前在第一实施例的说明中的“电路结构”部分中所述的八个晶体管的部件。

具体地，两个共用栅极电极(G1和G3)以跨越有源区域的方式布置在有源区域AN、AP1和AP2之上。因此，TND2和TND4串联布置在有源区域AP2之上，从而共享源极/漏极区域，TND1和TND3串联布置在有源区域AP1之上，从而共享源极/漏极区域，而TP1和TP2串联布置在有源区域AN之上，从而共享源极/漏极区域。TP1、TND1和TND2的栅极电极(G)相连成为共用栅极电极G1，而TP2、TND3和TND4的栅极电极(G)相连成为另一共用栅极电极G3。这两个共用栅极电极G沿X方向相互平行地延伸。

栅极电极G2与两个共用栅极电极G平行地布置在有源区域AP1之上。因此，TNA1布置在有源区域AP1之上，并且TNA1的源极/漏极区域和TND1的源极/漏极区域相连(成为共用源极/漏极区域)。此外，另一栅极电极G4与两个共用栅极电极G平行地布置在有源区域AP1之上。因此，TNA2布置在有源区域AP1之上，并且TNA2的源极/漏极区域和TND3的源极/漏极区域相连(成为共用源极/漏极区域)。

如上所述，在该实施例中，每个驱动晶体管划分为两个晶体管(TND1和TND2，以及TND3和TND4)，并且这些晶体管位于不同有源区域(AP1和AP2)之上。此外，因为这些有源区域(AP1和AP2)沿Y方向延伸，可以简化布局并且可以实现更高的图案化精确度。

因此，如在第一实施例中一样，每个有源区域(A)不应该具有弯曲部分(阶梯部分)，并且易于使得存取晶体管和驱动晶体管之间的栅极宽度比例为1∶2。

此外，因为存取晶体管(TNA1和TNA2)也布置在有源区域AP1之上，有源区域的数目得以减少。尽管在该情形中两个存取晶体管(TNA1和TNA2)布置在有源区域AP1之上，替代地，一个存取晶体管可以布置在有源区域AP1和AP2的每个之上。如此，其他n-型晶体管可以在合适的位置上布置在有源区域(在此情形下AP1和AP2)之上，其中驱动晶体管位于每个有源区域中。因此，可以减小有源区域的数目。这允许简化布局，并且有助于减小存储器单元区域尺寸。

此外，因为有源区域(A)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改进有源区域(A)的图案化精确度还可以改进栅极电极(G)的图案化精确度。特别地，如结合第一实施例中所详述的，易于采用多次曝光技术以便增强图案化精确度。此外，易于创建仿真模型，因此有助于改进校验精确度。

[P1，M1，P2]

如图39中所示，第一插塞P1布置在如以上参照图38所述的八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)的源极/漏极区域之上。此外，第一插塞P1布置在参照图38所述的四个栅极电极之上。

第一层布线M1布置在第一插塞P1之上，以用于在第一插塞P1之间的电耦合。

具体地，通过第一层布线M1A耦合TND2的一个源极/漏极区域之上的第一插塞P1A、TND1和TNA1的共用源极/漏极区域之上的第一插塞P1B、TP1的一个源极/漏极区域之上的第一插塞P1C、以及TP2和TND3和TND4的共用栅极电极(G3)之上的第一插塞P1D。该第一层布线(第一节点布线)M1A对应于图1中所示的存储节点A。在上述说明中，“一个”意味着图38中所示每个相应晶体管(TND2，TP1)的下部的源极/漏极区域。

通过第一层布线(第二节点布线)M1B耦合TND4的一个源极/漏极区域之上的第一插塞P1E、TND3和TNA2的共用源极/漏极区域之上的第一插塞P1F、TP2的一个源极/漏极区域之上的第一插塞P1G、以及TP1、TND1和TND2的共用栅极电极(G1)之上的第一插塞P1H。该第一层布线M1B对应于图1中所示的存储节点B。在以上说明中，“一个”意味着图38中所示每个相应晶体管(TND4，TP2)的上部的源极/漏极区域。

此外，通过第一层布线M1S耦合TND2和TND4的共用源极/漏极区域之上的第一插塞P1P以及TND1和TND3的共用源极/漏极区域之上的第一插塞P1Q。该第一层布线M1S对应于图1中接地电压(VSS)，并且如稍后所述耦合至接地电压线(LVSS)。

此外，第一层布线M1D布置在TP1和TP2的共用源极/漏极区域之上的第一插塞P1R之上。该第一层布线M1D对应于图1中电源电压(VDD)，并且如稍后所述耦合至电源线(LVDD)。

第一层布线M1BL分别布置在TNA1的另一源极/漏极区域之上的第一插塞P1S之上，以及在TNA2的另一源极/漏极区域之上的第一插塞P1T之上。TNA1的栅极电极(G2)之上的第一插塞P1U与TNA2的栅极电极(G4)之上的第一插塞P1V通过第一层布线M1W耦合。

可以以各种方式修改由第一层布线M1在第一插塞P1之间的耦合，只要满足图1的电路图中所示的互连结构。

[P2，M2，P3，M3]

如图40中所示，第二插塞P2布置在以上参照图39所述的第一层布线M1之中不是对应于存储节点(A和B)的第一层布线M1(M1A和M1B)的第一层布线M1之上，并且第二层布线M2布置在第二插塞P2之上。

具体地，耦合至TNA1的栅极电极(G2)和TNA2的栅极电极(G4)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。该第二层布线M2W在沿X方向的存储器单元区域的端部处沿Y方向延伸。此外，第三插塞P3布置在第二层布线M2W之上，并且沿X方向延伸的第三层布线M3(WL)布置在第三插塞P3之上。该第三层布线M3(WL)是字线。

耦合至TNA1的另一源极/漏极区域(P1S)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BL)。该第二层布线M2(BL)是位线配对的一个位线。

耦合至TNA2的另一源极/漏极区域(P1T)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BL)。该第二层布线M2(/BL)是位线配对的另一位线。这两条位线(BL，/BL)沿Y方向延伸。

耦合至TND2和TND4的共用源极/漏极区域(P1P)以及TND1和TND3的共用源极/漏极区域(P1Q)的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。该接地电压线在两条(BL和/BL)之间沿Y方向延伸。

耦合至TP1和TP2的共用源极/漏极区域(P1R)的第一层布线M1D通过第二插塞耦合至第二层布线M2(LVDD)。该第二层布线M2(LVDD)是电源电压线。

可以以各种方式修改第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的耦合，只要满足图1的电路图中所示的互连结构。然而，应该注意的是，当如上所述第二层引线M2通常沿Y方向延伸并且第三层布线M3通常沿X方向延伸时，可以简化布局。尽管图38至图40中为了方便说明仅示出了一个存储器单元区域(1位)，存储器单元如稍后所述沿X方形和Y方向重复布置，因此在存储器单元阵列中，接地电压线(LVSS)、位线(BL，/BL)和电源电压线(LVDD)沿Y方向延伸，并且字线(WL)沿X方向延伸。

在该实施例中，因为接地电压线(LVSS)位于位线(BL，/BL)之间，所以由于接地电压线(LVSS)的屏蔽效应，减小了位线(BL，/BL)之间的交互作用(串扰噪声)。

此外，在该实施例中，因为p-型阱(P-阱)位于存储器单元区域中的n-型阱(N-阱)的一侧上，n-型阱(N-阱)与p-型阱(P-阱)之间边界的数目小于在第六实施例(图34)中的数目，并且减小了如上所述的阱邻近效应。

作为参考，图41是示出了八个晶体管(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2和TND4)如何根据上述“存储器单元图案布局”来设置和互连的电路图。

[存储器单元阵列]

在根据该实施例的SRAM存储器单元阵列中，存储器单元如在第一实施例一样设置成阵列图案。如先前结合参照图12的第一实施例所述的，存储器单元区域(“F”)相对于沿X方向延伸的每条线轴向对称地重复分布，并且相对于沿Y方向延伸的每条线轴向对称地重复分布。

[分接头单元区域]

根据该实施例的SRAM存储器单元阵列如在第一实施例中一样包括分接头单元区域。指定的电压(例如接地电压VSS和电源电压VDD)通过分接头单元区域供应至阱。

在该实施例中的SRAM存储器单元阵列如在第一实施例(图15)中一样包括分接头单元(F’)。分接头单元(F’)按照沿Y方向设置的每n个存储器单元区域具有一个分接头单元的方式提供，并且相对于沿Y方向延伸的每条线轴向对称低沿X方向重复布置。在图15中，沿X方向设置的分接头单元每个表示为“F’”。

图42和图43是示出了根据该实施例的SRAM分接头单元(F’)的结构的平面图。图42示出了有源区域AcS、虚设栅极电极DG、第一插塞P1、第一层布线M1、和第二插塞P2的设置。图43示出了第二插塞P2、第二层布线M2、第三插塞P3、和第三层布线M3的设置。当图42和图43的平面图参照第二插塞P2相互叠置时，图42和图43中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示尺寸上可以等于存储器单元区域的一个分接头单元区域。

如在其中阱(N-阱，P-阱)沿Y方向延伸的存储器单元区域中一样，在图42中所示的分接头单元区域中，阱也沿Y方向延伸，其中n-型阱(N-阱)和p-型阱(P-阱)沿X方向并排设置。

在分接头单元区域中，用于电源的两个有源区域AcS沿X方向并排设置。这些有源区域AcS之间的区域是元件隔离区域(STI)。

具体地，每个有源区域AcS是阱(P-阱，N-阱)的暴露区域，并且在该情形下，是具有沿X方向的长边的实质上矩形。两个有源区域AcS设置在沿X方向延伸的直线中。

在图42中右侧的p-型阱(P-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVSS)布置在第二插塞P2之上。该第二层布线M2(LVSS)是上述“存储器单元图案布局”部分中所述的接地电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVSS)之上，并且第三层布线M3(CVSS)布置在第三插塞P3之上。该第三层布线M3(CVSS)是共用接地电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图43)。

在图42左侧的n-型阱(N-阱)之上，第一插塞P1布置在有源区域AcS之上，并且第一层布线M1布置在第一插塞P1之上。第二插塞P2布置在第一层布线M1之上。第二层布线M2(LVDD)布置在第二插塞P2之上。该第二层布线M2(LVDD)是上述“存储器单元图案布局”部分中所述的电源电压线。此外，在分接头单元区域中，第三插塞P3布置在第二层布线M2(LVDD)之上，并且第三层布线M3(CVDD)布置在第三插塞P3之上。该第三层布线M3(CVDD)是共用电源电压线，其耦合至沿X方向设置的分接头单元的接地电压线(图43)。

上述“存储器单元图案布局”部分中所述的位线(第二层布线M2(BL)和第二层布线M2(/BL))在分接头单元区域之上延伸(图43)。

如图42中所示，在分接头单元区域，虚设栅极电极DG在元件隔离区域STI之上沿X方向延伸。由于这些虚设栅极电极DG的存在，栅极电极凹凸剖面规律性重复，导致增加的布局规律性。这减小了产品质量不稳定性并且改进了器件特性。

第八实施例

根据第七实施例，三个有源区域AN、AP1和AP2在存储器单元中以上述顺序沿X方向并排设置(图38)。然而，可以接受的是，AP1和AP2的位置互换(图44)。

[存储器单元结构]

[存储器单元图案布局]

图44至图46是示出了根据第八实施例的SRAM存储器单元结构的平面图。图44示出了有源区域A、栅极电极G和第一插塞P1的设置。图45示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图46示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图44和图45的平面图参照第一插塞P1相互叠置时，图44和图45中所示图案之间的位置关系变得明晰。当图45和图46的平面图参照第二插塞P2相互叠置时，图45和图46中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

如图44中所示，n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图44中仅示出了一个存储器单元区域(1位)，存储器单元如上所述沿X方向和Y方向重复布置(图12)，因此这些阱(N-阱和P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(A)。

在半导体衬底之上，三个有源区域沿X方向并排设置。与第七实施例不同，在该实施例中，有源区域以以下顺序设置：AN，AP2和AP1。

其他构成元件(G，P1等等)与在第七实施例中的相同，因此省略了其详细描述。此外，图45和图46中所示的第一插塞P1、第一层布线M1、第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置也与上述参照图39和图40所述的第七实施例中的那些相同，因此省略了其详细描述。

在该实施例中，沿Y方向线性延伸的有源区域AP1更加远离存储器单元区域中n-型阱(N-阱)和p-型阱(P-阱)之间的边界。即，更多数目晶体管位于其中的有源区域更加远离n-型阱(N-阱)与p-型阱(P-阱)之间的边界。因此，增大了有源区域AP1与n-型阱(N-阱)和p-型阱(P-阱)之间的边界之间的距离，从而减小了上述的阱邻近效应。结果，改进了晶体管特性。

作为参考，图47是示出了八个晶体管(TND2，TNA1，TND1，TP1，TP2，TNA2和TND4)是如何根据上述“存储器单元图案布局”来设置和互连的电路图。

如图47所示，晶体管TNA1和TNA2更加远离n-型阱(N-阱)和p-型阱(P-阱)之间的边界(参见图47中的箭头)。

这减小了阱邻近效应，并且改进了晶体管特性(例如TNA1和TNA2的特性)。

除了第一实施例带来的那些有益效果之外，该第八实施例还带来了上述有益效果。

第九实施例

第一实施例关注单端口SRAM(图1)，而第九实施例关注双端口SRAM(图48)。

[电路结构]

图48是示出了根据第九实施例的SRAM存储器单元的等效电路图。与根据第一实施例的等效电路(图1)不同，该等效电路包括两个位线配对(BLA和/BLA，BLB和/BLB)以及两个字线(WLA，WLB)。

如图48中所示，存储器单元位于两个位线配对与两个字线的交叉点处。存储器单元包括负载晶体管(负载MOS，负载晶体管或者负载MISFET)TP1和TP2的配对，存取晶体管(存取MOS，存取晶体管、存取MISFET或者传输晶体管)TNA1和TNA3或者TNA2和TNA4的两个配对，以及驱动晶体管(驱动器MOS或者驱动器MISFET)TND2和TND4的配对。

该实施例具有与驱动晶体管(驱动MISFET)TND2并联耦合的驱动晶体管TND1。其也具有与驱动晶体管(驱动MISFET)TND4并联耦合的驱动晶体管TND3。

在存储器单元的晶体管之中，负载晶体管是p型(p-沟道)晶体管，而存取晶体管和驱动晶体管是n-型(n-沟道)晶体管。

在存储器单元的十个晶体管之中，TND2和TP1构成CMOS反相器，而TND4和TP2构成另一CMOS反相器。该CMOS反相器配对的输入/输出端子交叉耦合，从而构成作为存储一位数据的数据存储器的触发器电路。

在根据该实施例的SRAM存储器单元中，因为TND1和TND3分别与TND2和TND4并联耦合，其可以视作TND1、TND2和TP1构成CMOS反相器，而TND3、TND4和TP2构成另一CMOS反相器。

以下详细说明根据该实施例的SRAM存储器单元的十个晶体管的互连设置。

TP1耦合在电源电压(主电压)和存储节点A之间，而TND1和TND2相互并联耦合在存储节点A和接地电压(参考电压，低于主电压的副电压)之间，以及TP1、TND1和TND2的栅极电极耦合至存储节点B。

TP2耦合在电源电压(主电压)和存储节点B之间，而TND3和TND4相互并联耦合在存储节点B和接地电压(参考电压，低于主电压的副电压)之间，以及TP2、TND3和TND4的栅极电极耦合至存储节点A。

TNA1耦合在位线BLA和存储节点A之间，而TNA3耦合在位线/BLA和存储节点B之间，以及TNA1和TNA3的栅极电极耦合至字线WLA。

TNA2耦合在位线BLB和存储节点A之间，而TNA4耦合在位线/BLB和存储节点B之间，以及TNA2和TNA4的栅极电极耦合至字线WLB。

如上所述，在根据该实施例的SRAM存储器单元中，每个驱动晶体管视作划分为两个晶体管(TND1和TND2，或者TND3和TND4)。

如上所述，双端口SRAM具有用于数据输入和输出信号的两个端口，因此当一个端口用于读取数据时，另一个端口可以用于写入数据，从而允许高速数据处理。

[SRAM的结构]

[存储器单元结构]

图49至图51是示出了根据第九实施例的SRAM存储器单元结构的平面图。图49示出了有源区域Ac、栅极电极G和第一插塞P1的设置。图50示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图51示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图49和图50的平面图参照第一插塞P1相互叠置时，图49和图50中所示图案之间的位置关系变得明晰。当图50和图51的平面图参照第二插塞P2相互叠置时，图50和图51中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

[存储器单元图案布局]

[Ac，G，P1]

如图49中所示，p-型阱(P-阱)、n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图49中仅示出了一个存储器单元区域(1位)，存储器单元如稍后所述沿X方向和Y方向(图12)重复布置，因此这些阱(P-阱、N-阱和P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(Ac)。

在半导体衬底之上，六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3和AcP4)沿X方向并排设置。元件隔离区域(STI)位于有源区域(Ac)之间。换言之，元件隔离区域(STI)划定了有源区域(Ac)。阱(P-阱，N-阱和P-阱)在元件隔离区域STI之下相互连续。

具体地，有源区域AcP2是具有沿Y方向的长边的实质上矩形的、p-型阱(P-阱)的暴露区域。有源区域AcP1与有源区域AcP2相邻，并且是具有沿Y方向的长边的实质上矩形的、p-型阱(P-阱)的暴露区域。尽管图49中为了方便说明仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置，因此在存储器单元阵列中，有源区域AcP1和AcP2视作以线性图案沿Y方向连续地延伸。

有源区域AcN1是具有沿Y方向的长边的实质上矩形的、n-型阱(N-阱)的暴露区域。有源区域AcN2是具有沿Y方向的长边的实质上矩形的、n-型阱(N-阱)的暴露区域。

有源区域AcP3是位于图中所示n-型阱右侧上的的p-型阱(P-阱)的暴露区域，并且是具有沿Y方向的长边的实质上矩形。有源区域AcP4是与有源区域AcP3相邻的、p-型阱(P-阱)的暴露区域，并且其是具有沿Y方向的长边的实质上矩形。在存储器单元阵列中，有源区域AcP3和AcP4线性地沿Y方向延伸。

栅极电极G以沿X方向跨越有源区域的方式通过栅极绝缘膜(GO)在六个有源区域(AcP2，AcP1，AcN1，AcN2，AcP3和AcP4)之上延伸，作为上述“电路结构”部分中所述十个晶体管的部件。

具体地，共用栅极电极G1以跨越有源区域AcP2、AcP1和AcN1的方式位于它们之上。因此，TND2、TND1和TP1分别布置在有源区域AcP2、AcP1和AcN1之上，并且它们的栅极电极(G)相互耦合。栅极电极G2b与共用栅极电极G1平行地布置在有源区域AcP1之上。因此，TNA1布置在有源区域AcP1之上，并且TNA1的源极/漏极区域和TND1的源极/漏极区域相连(成为共用源极/漏极区域)。此外，栅极电极G2a与共用栅极电极G1平行地布置在有源区域AcP2之上。因此，TNA2布置在有源区域AcP2之上，并且TNA2的源极/漏极区域和TND2的源极/漏极区域相连(成为共用源极/漏极区域)。

此外，共用栅极电极G3以跨越有源区域AcP4、AcP3和AcN2的方式布置在它们之上。因此TND3、TND4和TP2分别布置在有源区域AcP4、AcP3和AcN2之上，并且它们的栅极电极(G)相互耦合。共用栅极电极G4b与共用栅极电极G3平行地布置在有源区域AcP3之上。因此，TNA4布置在有源区域AcP3之上，并且TNA4的源极/漏极区域和TND4的源极/漏极区域相连(成为共用源极/漏极区域)。此外，共用栅极电极G4a与共用栅极电极G3平行地布置在有源区域AcP4之上。因此，TNA3布置在有源区域AcP4之上，并且TNA3的源极/漏极区域与TND3的源极/漏极区域相连(成为共用源极/漏极区域)。

上述六个栅极电极G按照每条线三个电极的方式设置在直线中。具体地，重叠并且跨越有源区域AcP2、AcP1和AcN1的共用栅极电极G1，重叠在有源区域AcP3之上的栅极电极G4b，以及重叠在有源区域AcP4之上的栅极电极G4a设置在沿X方向延伸的直线中。重叠并且跨越有源区域AcP4、AcP3和AcN2的共用栅极电极G3，重叠在有源区域AcP1之上的栅极电极G2b，以及重叠在有源区域AcP2之上的栅极电极G2a设置在沿X方向延伸的直线中。

如上所述，在该实施例中，每个驱动晶体管划分为位于不同有源区域(AcP2和AcP1，或者AcP4和AcP3)之上的两个晶体管(TND1和TND2，或者TND3和TND4)。此外，因为这些有源区域(AcP2和AcP1，或者AcP4和AcP3)沿Y方向延伸，可以简化布局并且可以获得更高的图案化精确度。

因此，如在第一实施例中一样，每个有源区域(Ac)不应当具有弯曲部分(阶梯部分)，并且易于使得存取晶体管和驱动晶体管之间的栅极宽度比例为1∶2。

此外，因为存取晶体管(TNA1，TNA2，TNA3和TNA4)分别布置在有源区域(AcP1，AcP2，AcP4和AcP3)之中，可以减小有源区域的数目。这允许简化布局并且有助于减小存储器单元区域尺寸。

此外，因为有源区域(Ac)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改进有源区域(Ac)的图案化精确度，还可以改进栅极电极(G)的图案化精确度。特别地，如结合第一实施例所述的，易于采用多次曝光技术以便增强图案化精确度。此外，易于创建仿真模型，因此有助于改进校验精确度。

[P1，M1，P2]

如图50中所示，第一插塞P1布置在以上参照图49所述的十个晶体管(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3和TNA3)的源极/漏极区域之上。此外，第一插塞P1布置在如图49所述的六个栅极电极之上。

第一层布线M1布置在第一插塞P1之上，以用于在第一插塞P1之间的电耦合。

具体地，通过第一层布线(第一节点布线)M1A耦合TND2和TNA2的共用源极/漏极区域之上的第一插塞P1a、TND1和TNA1的共用源极/漏极区域之上的第一插塞P1b、TP1的一个源极/漏极区域之上的第一插塞P1c、以及TP2和TND3和TND4的共用栅极电极G3之上的第一插塞P1d。该第一层布线M1A对应于图48中所示存储节点A。在以上说明中，“一个”意味着如图49中所示相应晶体管(TP1)的上部的源极/漏极区域。

通过第一层布线M1B耦合TND3和TNA3的共用源极/漏极区域之上的第一插塞P1e、TND4和TNA4的共用源极/漏极区域之上的第一插塞P1f、TP2的一个源极/漏极区域之上的第一插塞P1g、以及TP1、TND1和TND2的共用栅极电极G之上的第一插塞P1h。该第一层布线M1B对应于图48中所示存储节点B。对应于存储节点(A或B)的该第一层布线M1(M1A或M1B)通常沿X方向延伸。在以上说明中，“一个”意味着如图49中所示相应晶体管(TP2)的下部的源极/漏极区域。

通过第一层布线M1S耦合TND2的另一源极/漏极区域之上的第一插塞P1j和TND1的另一源极/漏极区域之上的第一插塞P1i。该第一层布线M1S对应于图48中的接地电压(VSS)，并且耦合至如稍后所述的接地电压线(LVSS)。

通过第一层布线M1S耦合TND3的另一源极/漏极区域之上的第一插塞P1k和TND4的另一源极/漏极区域之上的第一插塞P1m。该第一层布线M1S对应于图48中的接地电压(VSS)，并且耦合至如稍后所述的接地电压线(LVSS)。

此外，第一层布线M1(M1BL)布置在TNA2的另一源极/漏极区域之上的第一插塞P1t以及TNA1的另一源极/漏极区域之上的第一插塞P1n之上，并且第一层布线M1(M1D)布置在TP1的另一源极/漏极区域之上的第一插塞P1o之上。此外，第一层布线M1(M1BL)布置在TNA3的另一源极/漏极区域之上的第一插塞P1u以及TNA4的另一源极/漏极区域之上的第一插塞P1p之上，并且第一层布线M1(M1D)布置在TP2的另一源极/漏极区域之上的第一插塞P1q之上。

此外，第一层布线M1W分别布置在TNA2的栅极电极(G2a)之上的第一插塞P1r、TNA1的栅极电极(G2b)之上的第一插塞P1v、TNA4的栅极电极(G4b)之上的第一插塞P1w、以及TNA3的栅极电极(G4a)之上的第一插塞P1s之上。

可以以各种方式修改由第一层布线M1在第一插塞P1之间的耦合，只要满足图48的电路图中所示的互连结构。

[P2，M2，P3，M3]

如图51中所示，第二插塞P2布置在如图50所述的第一层布线M1之中不是对应于存储节点(A和B)的第一层布线M1(M1A和M1B)的第一层布线M1(M1S，M1D，和M1BL)之上，并且第二层布线M2布置在第二插塞P2之上。

特别地，耦合至TNA2的栅极电极(G2b)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。耦合至TNA4的栅极电极(G4b)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。这两个第二层布线M2W在存储器单元区域中沿Y方向延伸。此外，第三插塞P3布置在两个第二层布线M2W之上，并且第三层布线M3(WLB)沿X方向延伸，以便耦合两个第三插塞P3。该第三层布线M3(WLB)是字线。

具体地，耦合至TNA3的栅极电极(G4a)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。耦合至TNA1的栅极电极(G2b)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。这两个第二层布线M2W在存储器单元区域中沿Y方向延伸。此外，第三插塞P3布置在两个第二层布线M2W之上，并且第三层布线M3(WLA)沿X方向延伸，以便耦合两个第三插塞P3。该第三层布线M3(WLA)是字线。

耦合至TND2的另一源极/漏极区域(P1j)以及TND1的另一源极/漏极区域(P1i)的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线(LVSS)是接地电压线。耦合至TND4的另一源极/漏极区域(P1m)以及TND3的另一源极/漏极区域(P1k)的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线(LVSS)是接地电压线。

耦合至TNA2的另一源极/漏极区域(P1t)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BLB)。耦合至TNA4的另一源极/漏极区域(P1p)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BLB)。这两个第二层布线M2(位线BLB和/BLB)构成位线配对并且沿Y方向延伸。

耦合至TNA1的另一源极/漏极区域(P1n)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BLA)。耦合至TNA3的另一源极/漏极区域(P1u)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BLA)。这两个第二层布线M2(位线BLA和/BLA)构成位线配对并且沿Y方向延伸。

布置第二层布线M2(LVDD)，以使得耦合至TP1的另一源极/漏极区域(P1o)的第一层布线M1D之上的第二插塞P2与耦合至TP2的另一源极/漏极区域(P1q)之上的第二插塞P2耦合。该第二层布线M2(LVDD)是电源电压线。该电源电压线通常沿Y方向延伸并且包括沿Y方向延伸的线性部分以及从该线性部分突出并且覆盖第二插塞P2的部分。

可以以各种方式修改第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的耦合，只要满足图48的电路图中所示的互连结构。然而，应该注意的是，当如上所述第二层布线M2通常沿Y方向延伸并且第三层布线M3通常沿X方向延伸时，可以简化布局。尽管图49至图51中为了方便说明而仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置，因此在存储器单元阵列中，接地电压线(LVSS)、位线(BLA、/BLA、BLB、/BLB)以及电源电压线(LVDD)沿Y方向延伸，而字线(WLA、WLB)沿X方向延伸。

在该实施例中，有源区域(AcP2和AcP1，或者AcP4和AcP3)相互分离，因此因为有源区域之间元件隔离区域(STI)的存在，增大了用于形成驱动晶体管(TND1和TND2，或者TND3和TND4)的区域。通过使用该区域，位线和接地电压线(LVSS)可以如上所述布置在第二层布线M2(耦合至字线的第二层布线M2W)之间。此外，因为每个接地电压线LVSS布置在位线之间，由于接地电压线(LVSS)的屏蔽效应，减小了位线之间的交互作用(串扰噪声)。

如以上参照图49至图51所述的图案相对于存储器单元区域的中心点对称。

作为参考，图52是示出了十个晶体管(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3和TNA3)如何根据上述“存储器单元图案布局”来设置和互连的电路图。

第十实施例

尽管第九实施例关于双端口SRAM(图48)，其中实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度等于两个晶体管的长度的总和，也可能的是，实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度等于四个晶体管的长度的总和。第十实施例关于双端口SRAM(图53)，其中如以下所述，实质上为矩形的存储器单元区域的沿Y方向延伸的边的长度等于四个晶体管的长度的总和。

在该实施例中的SRAM存储器单元电路结构与参照图48所述的第九实施例中的相同。

[SRAM的结构]

[存储器单元结构]

图53至图55是示出了根据第十实施例的SRAM存储器单元结构的平面图。图53示出了有源区域A、栅极电极G和第一插塞P1的设置。图54示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图55示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图53和图54的平面图参照第一插塞P1相互叠置时，图53和图54中所示的图案之间的位置关系变得明晰。当图54和图55的平面图参照第二插塞P2相互叠置时，图54和图55中所示图案之间的位置关系变得明晰。图中链条线围绕的矩形区域表示一个存储器单元区域(对于1位)。

[存储器单元图案布局]

[A，G，P1]

如图53中所示，p-型阱(P-阱)、n-型阱(N-阱)和p-型阱(P-阱)在半导体衬底之上沿X方向并排设置。尽管图53中仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向(图12)重复布置，因此这些阱(P-阱、N-阱和P-阱)视作沿Y方向连续地延伸。这些阱的暴露区域是有源区域(A)。

在半导体衬底之上，三个有源区域(AP1、AN、AP2)沿X方向并排设置。元件隔离区域(STI)位于有源区域(A)之间。换言之，元件隔离区域(STI)划定了有源区域(A)。阱(P-阱、N-阱和P-阱)在元件隔离区域STI之下相互连续。

具体地，有源区域AP1是p-型阱(P-阱)的暴露区域，其是具有在存储器单元区域中沿Y方向的长边的实质上矩形。尽管图53中为了方便说明仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置(图12)，因此在存储器单元阵列中，有源区域AP1视作以线性形式沿Y方向连续地延伸。

有源区域AN是具有沿Y方向的长边的实质上矩形的、n-型阱(N-阱)的暴露区域。

有源区域AP2是位于图53中所示n-型阱的右侧上的p-型阱(P-阱)的暴露区域，并且其是具有在存储器单元区域中沿Y方向的长边的实质上矩形。存储器单元沿X方向和Y方向重复布置(图12)，因此在存储器单元阵列中，有源区域AP2视作以线性形式沿Y方向连续地延伸。

栅极电极G以沿X方向跨越有源区域的方式通过栅极绝缘膜(GO)在三个有源区域(AP1、AN和AP2)之上延伸，作为第九实施例的说明中上述“电路结构”部分所述的十个晶体管的部件。

具体地，两个共用栅极电极(G1和G3)以跨越有源区域的方式布置在有源区域AP1、AN和AP2之上。因此，TND2和TND4串联布置在有源区域AP2中，从而共享源极/漏极区域，而TND1和TND3串联布置在有源区域AP1中，从而共享源极/漏极区域，以及TP1和TP2串联布置在有源区域AN中，从而共享源极/漏极区域。TND1、TP1和TND2的栅极电极(G)相连成为共用栅极电极G3，TND3、TP2和TND4的栅极电极(G)相连成为共用栅极电极G1。这两个共用栅极电极(G1和G3)相互平行地沿X方向延伸。

栅极电极G4b与两个共用栅极电极(G1和G3)平行地布置在有源区域AP1之上。因此，TNA1布置在有源区域Ap1之上，并且TNA1的源极/漏极区域和TND1的源极/漏极区域相连(成为共用源极/漏极区域)。此外，另一栅极电极G2a与两个共用栅极电极(G1和G3)平行地布置在有源区域AP1之上。因此，TNA3布置在有源区域AP1之上，并且TNA3的源极/漏极区域和TND3的源极/漏极区域相连(成为共用源极/漏极区域)。

栅极电极G4a与两个共用栅极电极(G1和G3)平行地布置在有源区域AP2之上。因此，TNA2布置在有源区域AP2之上，并且TNA2的源极/漏极区域和TND2的源极/漏极区域相连(成为共用源极/漏极区域)。此外，另一栅极电极G2b与两个共用栅极电极(G1和G3)平行地布置在有源区域AP2之上。因此，TNA4布置在有源区域AP2之上，并且TNA4的源极/漏极区域和TND4的源极/漏极区域相连(成为共用源极/漏极区域)。

如上所述，在该实施例中，每个驱动晶体管划分为两个晶体管(TND1和TND2，或者TND3和TND4)，并且这些晶体管位于不同的有源区域(Ap1和AP2)之上。此外，因为这些有源区域(AP1和AP2)沿Y方向延伸，可以简化布局并且可以获得更高的图案化精确度。

因此，如在第一实施例中一样，每个有源区域(A)不应当具有弯曲部分(阶梯部分)，并且易于使得存取晶体管与驱动晶体管之间的栅极宽度比例为1∶2。

此外，因为存取晶体管(TNA1、TNA2、TNA3和TNA4)也布置在有源区域(AP1和AP2)之上，减小了有源区域的数目。这允许简化布局并且有助于减小存储器单元区域尺寸。

此外，因为有源区域(A)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改进有源区域(A)的图案化精确度，还可以改进栅极电极(G)的图案化精确度。特别地，如结合第一实施例详述的，易于采用多次曝光技术以便增强图案化精确度。此外，易于创建仿真模型，因此有助于改进校验精确度。

[P1，M1，P2]

如图54中所示，第一插塞P1布置在如以上参照图53所述的十个晶体管(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3和TNA3)的源极/漏极区域之上。此外，第一插塞P1布置在如图53所述的六个栅极电极之上。

第一层布线M1布置在第一插塞P1之上，以用于在第一插塞P1之间的电耦合。

具体地，通过第一层布线(第一节点布线)M1A耦合TNA2和TND2的共用源极/漏极区域之上的第一插塞P1F、TND1和TNA1的共用源极/漏极区域之上的第一插塞P1E、TP1的一个源极/漏极区域之上的第一插塞P1G、以及TP2、TND3和TND4的共用栅极电极(G1)之上的第一插塞P1H。该第一层布线M1A对应于图48中所示的存储节点A。在上述说明中，“一个”意味着如图53所示相应晶体管(TP1)的上部的源极/漏极区域。

通过第一层布线(第二节点布线)M1B耦合TNA3和TND3的共用源极/漏极区域之上的第一插塞P1B、TND4和TNA4的共用源极/漏极区域之上的第一插塞P1A、TP2的一个源极/漏极区域之上的第一插塞P1C、以及TP1、TND1和TND2的共用栅极电极(G3)之上的第一插塞P1D。该第一层布线M1B对应于图48中所示的存储节点B。在以上说明中，“一个”意味着如图53所示相应晶体管(TP2)的下部的源极/漏极区域。

第一层布线M1S布置在TND2和TND4的共用源极/漏极区域之上的第一插塞P1I之上。第一层布线M1S布置在TND1和TND3的共用源极/漏极区域之上的第一插塞P1J之上。这些第一层布线M1S对应于图48中的接地电压(VSS)，并且如稍后所述耦合至接地电压线(LVSS)。

此外，第一层布线(焊盘区域)M1D布置在TP1和TP2的共用源极/漏极区域之上的第一插塞P1K之上。该第一层布线M1D对应于图48中的电源电压(VDD)，并且耦合至如稍后所述的电源电压线(LVDD)。

第一层布线M1BL分别布置在TNA1的另一源极/漏极区域之上的第一插塞P1W、以及TNA2的另一源极/漏极区域之上的第一插塞P1M之上。

第一层布线M1BL分别布置在TNA3的另一源极/漏极区域之上的第一插塞P1L、以及TNA4的另一源极/漏极区域之上的第一插塞P1X之上。

此外，布置第一层布线M1W，以耦合TNA1的栅极电极(G4b)之上的第一插塞P1Y与TNA3的栅极电极(G2b)之上的第一插塞P1N。布置第一层布线M1W，以耦合TNA2的栅极电极(G4a)之上的第一插塞P1O、以及TNA4的栅极电极(G2b)之上的第一插塞P1Z。

可以以各种方式修改由第一层布线M1在第一插塞P1之间的耦合，只要满足图48的电路图中所示的互连结构。

[P2，M2，P3，M3]

如图55中所示，第二插塞P2布置在如图54所示的第一层布线M1之中不是对应于存储节点(A和B)的第一层布线M1(M1A和M1B)的第一层布线M1(M1S，M1D，M1W，M1BL)之上，并且第二层布线M2布置在第二插塞P2之上。

具体地，耦合至TNA1和TNA3的栅极电极(G4b，G2a)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。第三层布线M3(WLA)通过第三插塞P3布置在第二层布线M2W之上。该第三层布线M3(WLA)是沿X方向延伸的字线。耦合至TNA2和TNA4的栅极电极(G4a，G2b)的第一层布线M1W通过第二插塞P2耦合至第二层布线M2W。第三层布线M3(WLB)通过第三插塞P3布置在第二层布线M2W之上。该第三层布线M3(WLB)是沿X方向延伸的字线。

耦合至TND2和TND4的共用源极/漏极区域(P1I)的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。耦合至TND3和TND1的共用源极/漏极区域(P1J)的第一层布线M1S通过第二插塞P2耦合至第二层布线M2(LVSS)。该第二层布线M2(LVSS)是接地电压线。这两个接地电压线沿Y方向延伸。

耦合至TNA2的另一源极/漏极区域(P1M)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BLB)。耦合至TNA4的另一源极/漏极区域(P1X)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BLB)。这两条第二层布线M2(位线BLB和/BLB)构成位线配对并且沿Y方向延伸。

耦合至TNA1的另一源极/漏极区域(P1W)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(BLA)。耦合至TNA3的另一源极/漏极区域(P1L)的第一层布线M1BL通过第二插塞P2耦合至第二层布线M2(/BLA)。这两条第二层布线M2(位线BLA和/BLA)构成位线配对并且沿Y方向延伸。

第二层布线M2(LVDD)通过第二插塞P2布置在耦合至TP1和TP2的共用源极/漏极区域的第一层布线M1D之上。该第二层布线M2(LVDD)是沿Y方向延伸的电源电压线。

可以以各种方式修改第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的耦合，只要满足图48的电路图中所示的互连结构。然而，应该注意的是，当如上所述第二层布线M2通常沿Y方向延伸并且第三层布线M3通常沿X方向延伸时，可以简化布局。尽管图53至图55为了方便说明仅示出了一个存储器单元区域(1位)，存储器单元沿X方向和Y方向重复布置，因此在存储器单元阵列中，接地电压线(LVSS)、位线(BLA，/BLA，BLB，/BLB)以及电源电压线(LVDD)沿Y方向延伸，并且字线(WLA，WLB)沿X方向延伸。

在该实施例中，因为每个接地电压线(LVSS)位于第二层布线M2W和位线之间，由于接地电压线的屏蔽效应，减小了布线之间的交互作用(串扰噪声)。

如以上参照图53至图55所述的图案相对于存储器单元区域的中心点对称。

作为参考，图56是示出了十个晶体管(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3和TNA3)是如何根据上述“存储器单元图案布局”来设置和互连的电路图。

第十一实施例

对于SRAM结构，根据第一实施例的电路中的每个晶体管的导电类型可以反转。在第十一实施例中的SRAM存储器单元电路结构中，晶体管的导电类型与第一实施例中的那些相反。

[电路结构]

图57是示出了根据第十一实施例的SRAM存储器单元的等效电路图。如图57中所示，与在第一实施例中一样，存储器单元包括八个晶体管，但是与第一实施例的不同之处在于采用p-型晶体管(TPA1，TPA2，TPD1，TPD2，TPD3，TPD4)替代了图1中所示的n-型晶体管(TNA1，TNA2，TND1，TND2，TND3，TND4)。此外，采用n-型晶体管(TN1，TN2)替代了图1中所示的p-型晶体管(TP1，TP2)。

换言之，在该实施例中，每个晶体管的导电类型与第一实施例中的那些目反。

p-型(在该实施例中的第二导电类型)晶体管(TPA1，TPA2，TPD1，TPD2，TPD3，TPD4)耦合至电源电压(VDD，副电源电压，不同于副电源电压的电压，或者在该实施例中比副电源电压更高的电压)。

n-型(在该实施例中的第一导电类型)晶体管(TN1，TN2)耦合至接地电压(VSS，在该实施例的主电源电压)。

电路的其余部分与图1所示电路结构中的相同，因此在此省略了晶体管的耦合设置的详细描述。

如上所述，在根据第十一实施例的SRAM存储器单元中，每个驱动晶体管也划分为两个晶体管(TPD1和TPD2，TPD3和TPD4)。

[SRAM的结构]

[存储器单元结构]

图58至图60是示出了根据第十一实施例的SRAN存储器单元结构的平面图。图58示出了有源区域Ac、栅极电极G和第一插塞P1的设置。图59示出了第一插塞P1、第一层布线M1和第二插塞P2的设置。图60示出了第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3的设置。当图58和图59的平面图参照第一插塞P1相互叠置时，图58和图59中所示图案之间的位置关系变得明晰。当图59和图60的平面图参照第二插塞P2相互叠置时，图59和图60中所示图案的位置关系变得明晰。图中链条线包围的矩形区域代表一个存储器单元区域(对于1位)。

[存储器单元图案布局]

如上所述，根据该实施例的SRAM存储器单元包括在导电类型方面与第一实施例(图1)中的晶体管相反的晶体管。因此，如图58中所示，阱的导电类型与第一实施例(图2)中的那些阱相反。六个有源区域(AcN2，AcN1，AcP1，AcP2，AcN3和AcN4)沿X方向并排设置。元件隔离区域(STI)位于有源区域(Ac)之间。换言之，元件隔离区域(STI)划定了有源区域(Ac)。

第十一实施例中的图案与第一实施例(图2)中的相同，除了在六个有源区域(AcN2，AcN1，AcP1，AcP2，AcN3和AcN4)之中，AcN2、AcN1、AcN3和AcN4是n-型阱(N-阱)的暴露区域，而AcP1和AcP2是p-型阱(P-阱)的暴露区域。不可避免地，注入到晶体管源极/漏极区域中的杂质的导电类型也反转。具体地，作为n-型阱(N-阱)的暴露区域的有源区域的源极/漏极区域具有p-型导电，而作为p-型阱(P-阱)的暴露区域的有源区域的源极/漏极区域具有n-型导电。

栅极电极G和第一插塞P1的设置与第一实施例中的相同(图2)，因此省略了其描述。此外，如图59中所示的第一插塞P1、第一层布线M1和第二插塞P2的设置与第一实施例(图3)中所示的相同。此外，如图60中所示的第二插塞P2、第二层布线M2、第三插塞P3和第三层布线M3与第一实施例(图4)中的相同，除了布置第二层布线M2(LVDD)来替代第一实施例(图4)中的接地电压线(LVSS)，而布置第二层布线M2(LVSS)来替代第二层布线M2(LVDD)，因此省略了其描述。

如在第一实施例中一样，在该实施例中，每个驱动晶体管划分为两个晶体管(TPD1和TPD2，或者TPD3和TPD4)，并且这些晶体管布置在不同的有源区域(AcN2和AcN1，或者AcN4和AcN3)之上。此外，因为这些有源区域(AcN2和AcN1，AcN4和AcN3)沿Y方向延伸，可以简化布局并且可以获得更高的图案化精确度。此外，因为存取晶体管(TPA1和TPA2)布置在有源区域之上，减小了有源区域的数目。

此外，可以使得驱动晶体管(TPD1，TPD3)的驱动性能高于存取晶体管(TPA1，TPA2)的驱动性能。例如，通过使得有源区域(AcN2和AcN1，或者AcN4和AcN3)之间宽度比例为1∶1，可以使得存取晶体管和驱动晶体管之间栅极宽度比例为1∶2。

因为有源区域相互分离(TPD1和TPD2，或者TPD3和TPD4)，每个有源区域可以实质上为矩形，意味着如上所述其应该不具有弯曲部分(阶梯部分)。因此，改进了图案化精确度，并且改进了形成在有源区域(Ac)之上的晶体管的特性。此外，减小了产品质量不稳定性，并且改进了SRAM存储器单元阵列的性能特性。此外，增加了产品产率。

此外，因为不仅驱动晶体管(TPD1或者TPD3)而且存取晶体管(TPA1或者TPA2)也布置在有源区域(对于TPD1和TPD2，或者TPD3和TPD4)的一个中，减小了有源区域的数目。这允许简化布局，并且有助于减小存储器区域尺寸。

此外，因为有源区域(Ac)沿Y方向延伸，栅极电极(G)可以沿X方向延伸，因此不仅可以改进有源区域(Ac)的图案化精确度，还可以改进栅极电极(G)的图案化精确度。特别地，如以上结合第一实施例所述的，可以采用多次曝光技术以便增强图案化精确度。此外，易于创建仿真模型，因此有助于改进校验精确度。

如第一实施例中一样，第二层布线M2通常沿Y方向延伸并且第三布线层M3通常沿X方向延伸(图60)，因此可以简化布局。

在该实施例中，有源区域相互分离(AcN2和AcN1，或者AcN4和AcN3)，因此由于有源区域之间元件隔离区域(STI)的存在，增大了用于形成驱动晶体管(TPD1和TPD2，或者TPD3和TPD4)的区域。该区域可以用于电源电压线(LVDD)。

如以上参照图58至图60所述的图案相对于存储器单元区域的中心点对称。

作为参考，图61是示出了八个晶体管(TPD2，TPA1，TPD1，TN1，TN2，TPD3，TPA2和TPD4)是如何根据上述“存储器单元图案布局”来设置和互连的电路图。

第十二实施例

已由优选实施例详细说明的所示SRAM可以应用于任何类型的半导体器件(包括半导体部件和电子设备)。例如，SRAM可以被并入具有包括SoC(片上系统)或微计算机的系统的半导体芯片中。图62示出了根据第十二实施例的半导体芯片的布局。如图62所示，半导体芯片包括CPU(中央处理单元)、SRAM和逻辑电路(LOGIC)。在该芯片中，使用如上所述的单端口SRAM(SP-SRAM)和双端口SRAM(DP-SRAM)。除了SRAM之外，该芯片可以包括其他类型的存储器，诸如EEPROM(电可擦除可编程只读存储器)，或者可以包括模拟电路。

CPU或者中央处理单元是计算机的核心。CPU从存储单元读取并且翻译命令，并且根据命令执行各种运算和控制功能。CPU包括其中安装了SRAM的CPU核心。高性能SRAM用作在CPU核心中的SRAM。上述根据第一实施例至第十一实施例详述的SRAM适用于这种SRAM。无需多言的是，根据第一实施例至第十一实施例的SRAM可以用于芯片中的单端口SRAM(SP-SRAM)和双端口SRAM(DP-SRAM)。

可以通过在微计算机中安装根据第一实施例至第十一实施例的SRAM来改进微计算机的特性。

迄今已参照第一实施例至第十一实施例具体说明了由本发明人做出的本发明。然而，本发明不限于此，并且明显的是，可以在不脱离本发明的精神和范围情况下以各种方式修改这些细节。

例如，在第一实施例等等中，有源区域(AcP1，AcP2等等)被限定为实质上矩形；然而，尽管刻线板(曝光掩模)上的有源区域的形状是矩形，曝光和刻蚀之后完成的有源区域的真实形状不限于矩形。例如，有源区域可以如图63所示具有圆角。此外，有源区域的一部分的宽度可以不同于其另一部分的宽度。即便在此情形下，也实现了上述相同的有益效果，因此本发明不排除如图63所示的这种有源区域形状。

此外，尽管许多附图(图2等等)中所示的栅极电极(G)是矩形，它们的角在完成形式中可以是圆的。本发明不排除这些圆角的栅极电极。

上述优选实施例的一些可以组合。例如，第五实施例(图30)中共享第一插塞SP1可以应用于第一实施例(图2)中的图案布局。此外，第六实施例(图34)中的n-型阱(N-阱)图案可以应用于第一实施例(图2)中的TP1和TP2。在此可以应用共享第一插塞SP1。此外，其中如第七实施例(图38)的p-型阱(P-阱)两者均位于一侧上的布局可以应用于第一实施例中的图案布局。此外，根据第十一实施例的其中晶体管导电类型反转的SRAM可以应用于其他实施例中的图案布局。因此，可以做出各种改变而不脱离本发明的精神和范围。

本发明可以应用于半导体器件并且更具体地应用于具有SRAM的半导体器件。

Claims (20)

1.一种半导体器件，包括：

存储器单元，包括：

(a1)第一导电类型的第一MIS晶体管，耦合在第一电压和第一节点之间；

(a2)第二导电类型的第一MIS晶体管，耦合在所述第一节点和不同于所述第一电压的第二电压之间；

(a3)第二导电类型的第二MIS晶体管，与所述第二导电类型的第一MIS晶体管并联地耦合在所述第一节点和所述第二电压之间；

(a4)第一导电类型的第二MIS晶体管，耦合在所述第一电压和第二节点之间；

(a5)第二导电类型的第三MIS晶体管，耦合在所述第二节点和所述第二电压之间；

(a6)第二导电类型的第四MIS晶体管，与所述第二导电类型的第三MIS晶体管并联地耦合在所述第二节点和所述第二电压之间；

(a7)第二导电类型的第五MIS晶体管，耦合在所述第一节点和第一位线之间；以及

(a8)第二导电类型的第六MIS晶体管，耦合在所述第二节点和第二位线之间，

所述器件进一步包括：

(b1)单块的第一有源区域，所述第二导电类型的第一MIS晶体管和所述第二导电类型的第五MIS晶体管布置在所述第一有源区域中；

(b2)与所述第一有源区域分离的第二有源区域，所述第二导电类型的第二MIS晶体管布置在所述第二有源区域中；

(b3)单块的第三有源区域，所述第二导电类型的第三MIS晶体管和所述第二导电类型的第六MIS晶体管布置在所述第三有源区域中；以及

(b4)与所述第三有源区域分离的第四有源区域，所述第二导电类型的第四MIS晶体管布置在所述第三有源区域中，

其中所述第一有源区域至所述第四有源区域沿第一方向并排设置并且相互分离；

其中第一栅极布线在所述第一有源区域之上沿所述第一方向延伸；

其中第二栅极布线在所述第一有源区域和所述第二有源区域之上沿所述第一方向延伸；

其中第三栅极布线在所述第三有源区域之上沿所述第一方向延伸；以及

其中第四栅极布线在所述第三有源区域和所述第四有源区域之上沿所述第一方向延伸。

2.根据权利要求1所述的半导体器件，进一步包括：

沿所述第一方向并排设置的第一区域、第二区域和第三区域，

其中所述第一有源区域和所述第二有源区域布置在所述第一区域中；以及

其中所述第三有源区域和所述第四有源区域布置在所述第三区域中。

3.根据权利要求2所述的半导体器件，

其中保持所述第一导电类型的第一MIS晶体管的第五有源区域以及保持所述第一导电类型的第二MIS晶体管的第六有源区域布置在所述第二区域中；

其中所述第五有源区域和所述第六有源区域沿所述第一方向并排设置并且与所述第一有源区域至所述第四有源区域一起相互隔开；

其中所述第二栅极布线也在所述第五有源区域之上延伸；以及

其中所述第四栅极布线也在所述第六有源区域之上延伸。

4.根据权利要求3所述的半导体器件，

其中所述第二导电类型的第一MIS晶体管的栅极宽度等于所述第二导电类型的第五MIS晶体管的栅极宽度；以及

其中所述第二导电类型的第三MIS晶体管的栅极宽度等于所述第二导电类型的第六MIS晶体管的栅极宽度。

5.根据权利要求3所述的半导体器件，

其中所述第二导电类型的第一MIS晶体管的栅极宽度等于所述第二导电类型的第二MIS晶体管的栅极宽度；以及

其中所述第二导电类型的第三MIS晶体管的栅极宽度等于所述第二导电类型的第四MIS晶体管的栅极宽度。

6.根据权利要求3所述的半导体器件，其中作为所述第二导电类型的第五MIS晶体管的栅极宽度(a)与所述第二导电类型的第一MIS晶体管的栅极宽度和所述第一导电类型的第二MIS晶体管的栅极宽度的总和(b)之间的比例a∶b在假设a是1时处于1∶1.1至1∶3的范围内。

7.根据权利要求1所述的半导体器件，

其中多个布线层相互堆叠，并且所述第一栅极布线耦合至沿与所述第一方向相交的第二方向延伸的第一布线；

其中所述第二导电类型的第一MIS晶体管的一端耦合至与所述第一布线在相同层中的第二布线，所述第二布线沿所述第二方向延伸并且耦合至所述第一电压；

其中所述第二导电类型的第五MIS晶体管的一端耦合至与所述第一布线在相同层中的第三布线，所述第三布线沿所述第二方向延伸并且成为所述第一位线；以及

其中所述第二布线位于所述第一布线与所述第三布线之间。

8.根据权利要求7所述的半导体器件，其中所述第二布线和所述第三布线之间的距离大于所述第一布线和所述第二布线之间的距离。

9.根据权利要求8所述的半导体器件，进一步包括：

第四布线，所述第四布线与所述第一布线位于相同的层中，沿所述第二方向延伸并且耦合至所述第二电压，

其中所述第三布线位于所述第二布线和所述第四布线之间；以及

其中所述第四布线和所述第三布线之间的距离大于所述第一布线和所述第二布线之间的距离。

10.根据权利要求3所述的半导体器件，

其中从所述第一区域和所述第二区域之间的第一边界至所述第一有源区域的距离大于从所述第一边界至所述第二有源区域的距离；以及

其中从所述第二区域和所述第三区域之间的第二边界至所述第三有源区域的距离大于从所述第二边界至所述第四有源区域的距离。

11.一种半导体器件，所述半导体器件包括SRAM存储器单元，所述存储器单元包括：

第一CMIS反相器，包括：

第一导电类型的第一MIS晶体管，耦合在供应有主电源电压的主电源电压线与第一节点的第一节点布线之间；

第二导电类型的第一MIS晶体管，耦合在供应有副电源电压的副电源电压线与所述第一节点布线之间；以及

第二导电类型的第二MIS晶体管，耦合在所述副电源电压线与所述第一节点布线之间；

第二CMIS反相器，包括：

第一导电类型的第二MIS晶体管，耦合在所述主电源电压线和第二节点的第二节点布线之间；

第二导电类型的第三MIS晶体管，耦合在所述副电源电压线和所述第二节点布线之间；以及

第二导电类型的第四MIS晶体管，耦合在所述副电源电压线和所述第二节点布线之间；

第二导电类型的第五MIS晶体管，耦合在所述第一节点布线和第一位线之间；以及

第二导电类型的第六MIS晶体管，耦合在所述第二节点布线和第二位线之间，

沿第一方向，延伸有作为用于所述第二导电类型的第五MIS晶体管的栅极电极的第一栅极布线，作为用于所述第二导电类型的第一MIS晶体管、所述第二导电类型的第二MIS晶体管以及所述第一导电类型的第一MIS晶体管的栅极电极的第二栅极布线，作为用于所述第二导电类型的第六MIS晶体管的栅极电极的第三栅极布线，以及作为用于所述第二导电类型的第三MIS晶体管、所述第二导电类型的第四MIS晶体管以及所述第一导电类型的第二MIS晶体管的栅极电极的第四栅极布线，

所述器件进一步包括：

第一有源区域，在其中用于所述第二导电类型的第一MIS晶体管的有源区域与用于所述第二导电类型的第五MIS晶体管的有源区域彼此相连并且沿垂直于所述第一方向的第二方向延伸；

第二有源区域，用于所述第二导电类型的第二MIS晶体管，所述第二有源区域被定位成与所述第一有源区域沿所述第一方向夹设元件隔离区域；

第三有源区域，其中用于所述第二导电类型的第三MIS晶体管的有源区域和用于所述第二导电类型的第六MIS晶体管的有源区域彼此相连并且沿垂直于所述第一方向的所述第二方向延伸；

第四有源区域，用于所述第二导电类型的第四MIS晶体管，所述第四有源区域被定位成与所述第三有源区域沿所述第一方向夹设元件隔离区域；

第五有源区域，用于所述第一导电类型的第一MIS晶体管；

第六有源区域，用于所述第一导电类型的第二MIS晶体管，所述第六有源区域被定位成与所述第五有源区域沿所述第一方向夹设所述元件隔离区域；以及

沿所述第一方向并排设置的第一导电类型的第一阱、第二导电类型的第二阱和第一导电类型的第三阱，

其中所述第一有源区域和所述第二有源区域位于所述第一导电类型的第一阱中；

其中所述第三有源区域和所述第四有源区域位于所述第一导电类型的第三阱中；以及

其中所述第五有源区域和所述第六有源区域位于所述第二导电类型的第二阱中。

12.根据权利要求11所述的半导体器件，

其中所述第二导电类型的第一MIS晶体管在沿所述第一方向上的有源区域的宽度上等于所述第二导电类型的第五MIS晶体管；以及

其中所述第二导电类型的第三MIS晶体管在沿所述第一方向的有源区域的宽度上等于所述第二导电类型的第六MIS晶体管。

13.根据权利要求11所述的半导体器件，

其中所述第二导电类型的第一MIS晶体管在沿所述第一方向的有源区域的宽度上等于所述第二导电类型的第二MIS晶体管；以及

其中所述第二导电类型的第三MIS晶体管在沿所述第一方向的有源区域的宽度上等于所述第二导电类型的第四MIS晶体管。

14.一种半导体器件，包括：

(a1)第一负载元件，耦合在第一电压和第一节点之间；

(a2)第一晶体管，耦合在所述第一节点和低于所述第一电压的第二电压之间；

(a3)第二晶体管，与所述第一晶体管并联地耦合在所述第一节点和所述第二电压之间；

(a4)第二负载元件，耦合在所述第一电压和第二节点之间；

(a5)第三晶体管，耦合在所述第二节点和所述第二电压之间；

(a6)第四晶体管，与所述第三晶体管并联地耦合在所述第二节点和所述第二电压之间；

(a7)第五晶体管，耦合在所述第一节点和第一位线之间；以及

(a8)第六晶体管，耦合在所述第二节点和第二位线之间，所述器件进一步包括：

(b1)单块的第一有源区域，所述第一晶体管、所述第四晶体管以及所述第五晶体管布置在所述第一有源区域中；以及

(b2)单块的第二有源区域，所述第三晶体管、所述第二晶体管以及所述第六晶体管布置在所述第二有源区域中；

(c)其中所述第一有源区域和所述第二有源区域沿第一方向并排设置；

(d1)其中第一栅极布线在所述第一有源区域之上沿所述第一方向延伸；

(d2)其中第二栅极布线在所述第一有源区域和所述第二有源区域之上沿所述第一方向延伸；

(d3)其中第三栅极布线在所述第一有源区域和所述第二有源区域之上沿第一方向延伸；以及

(d4)其中第四栅极布线在所述第二有源区域之上沿所述第一方向延伸。

15.根据权利要求14所述的半导体器件，进一步包括：

沿所述第一方向并排设置的第一区域、第二区域以及第三区域，

其中所述第一有源区域位于所述第一区域中；以及

其中所述第二有源区域位于所述第三区域中。

16.根据权利要求15所述的半导体器件，

其中所述第一负载元件(a1)是第七晶体管；

其中所述第二负载元件(a4)是第八晶体管；

其中，在其中布置有所述第七晶体管和第八晶体管的第三有源区域位于所述第二区域中；

其中，所述第三有源区域与所述第一有源区域和所述第二有源区域沿所述第一方向并排设置；以及

其中，所述第二栅极布线和所述第三栅极布线位于所述第一有源区域至第三有源区域之间，在所述第二有源区域之上延伸。

17.一种半导体器件，包括：

(a1)第一负载元件，耦合在第一电压和第一节点之间；

(a2)第一晶体管，耦合在所述第一节点和低于所述第一电压的第二电压之间；

(a3)第二晶体管，与所述第一晶体管并联地耦合在所述第一节点和所述第二电压之间；

(a4)第二负载元件，耦合在所述第一电压和第二节点之间；

(a5)第三晶体管，耦合在所述第二节点和所述第二电压之间；

(a6)第四晶体管，与所述第三晶体管并联地耦合在所述第二节点和所述第二电压之间；

(a7)第五晶体管，耦合在所述第一节点和第一位线之间；以及

(a8)第六晶体管，耦合在所述第二节点和第二位线之间，所述器件进一步包括：

(b1)单块的第一有源区域，所述第一晶体管、所述第四晶体管以及所述第五晶体管布置在所述第一有源区域中；以及

(b2)单块的第二有源区域，所述第三晶体管、所述第二晶体管以及所述第六晶体管布置在所述第二有源区域中；

(c)其中所述第一有源区域和所述第二有源区域沿第一方向并排设置；

(d1)其中第一栅极布线在所述第一有源区域之上沿所述第一方向延伸；

(d2)其中第二栅极布线在所述第一有源区域和所述第二有源区域之上沿所述第一方向延伸；

(d3)其中第三栅极布线在所述第一有源区域和所述第二有源区域之上沿所述第一方向延伸；

(d4)其中第四栅极布线在所述第一有源区域之上沿所述第一方向延伸。

18.根据权利要求17所述的半导体器件，进一步包括：

沿所述第一方向并排设置的第一区域和第二区域，

其中所述第一有源区域和所述第二有源区域位于所述第二区域中。

19.根据权利要求18所述的半导体器件，

其中所述第一负载元件(a1)是第七晶体管；

其中所述第二负载元件(a4)是第八晶体管；

其中，在其中布置有所述第七晶体管和所述第八晶体管的第三有源区域位于所述第一区域中；以及

其中，所述第三有源区域与所述第一有源区域和所述第二有源区域沿所述第一方向并排设置。

20.根据权利要求1所述的半导体器件，进一步包括：

(a9)第七晶体管，耦合在所述第一节点和第三位线之间；以及

(a10)第八晶体管，耦合在所述第二节点和第四位线之间；

其中，所述第七晶体管布置在所述第二有源区域中；以及

其中，所述第八晶体管布置在所述第四有源区域中。

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