CN107799524B - 半导体装置、存储器件以及制造方法 - Google Patents

半导体装置、存储器件以及制造方法 Download PDF

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Abstract

本发明公开了一种半导体装置、存储器件以及制造方法，涉及半导体技术领域。该半导体装置包括：半导体衬底；在该半导体衬底中的沟槽隔离部；在该半导体衬底上方的伪栅极；在该半导体衬底中位于沟槽隔离部与伪栅极之间的第一掺杂区；以及将该伪栅极与该第一掺杂区电连接的第一连接件。本发明中，通过第一连接件将伪栅极与第一掺杂区电连接，从而使得包含伪栅极的晶体管被关断，进而可以防止发生漏电，提高存储器件的可靠性。

Description

半导体装置、存储器件以及制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置、存储器件以及制造方法。
背景技术
图1A是示意性地示出现有技术中SRAM(Static Random Access Memory，静态随机存取存储器)的部分电路结构的顶视图。图1A所示的结构包括P+掺杂区111和131、STI(Shallow Trench Isolation，浅沟槽隔离)150和160、伪栅极结构112和132、单元阵列的栅极113和133、P+掺杂区的金属接触件114和134、N+掺杂区121和N+掺杂区的金属接触件124。
图1B是示意性地示出图1A所示的SRAM的部分结构沿A-A’线截取的横截面示意图。其中，图1B示出了图1A中虚线框中的部分结构的横截面示意图。图1B所示的结构包括了单元阵列(Cell Array)部分180和伪单元(Dummy Cell)部分170。需要说明的是，图1B中的虚线仅是为了方便区分上述两个部分，并不一定是真实存在的。如图1B所示，金属接触件124连接到电源电压VDD。另外，图1B中还示出了N型阱区NW、P+掺杂区和N+掺杂区(需要说明的是，本文中，P和N表示掺杂类型分别为P型和N型，符号“+”表示掺杂区的掺杂浓度大于阱区的掺杂浓度)。
关于图1B的结构的等效电路图可以参考图1C所示。如图1C所示，该电路结构中，电阻191的一端连接电源电压VDD(这里VDD为正电压)，另一端连接二极管192的负极，该二极管192的正极连接至PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)晶体管193的源极，该PMOS晶体管193的栅极为悬置栅极(Floating Gate)。这里，电阻191为N型阱区NW的电阻，二极管192为N型阱区与P+掺杂区111形成的二极管，PMOS晶体管193为伪栅极结构(该伪栅极结构包括伪栅极氧化物层和伪栅极氧化物层上的伪栅极)112与其下面的N型阱区的部分以及栅极结构112两侧的P+掺杂区形成的PMOS晶体管。
目前，在进行N+离子注入时，需要光刻胶将P+掺杂区111遮挡，但是由于光刻胶比较细长，可能会发生收缩，导致光刻胶仅阻挡了P+掺杂区111的一部分，然后N+离子注入会异常侵入到P+掺杂区111(该P+掺杂区111为源极)，如图2A所示。P+掺杂区有可能会被置于电源电压VDD，如图2B所示。在图2B所示的电路结构中，电阻194为掺杂区111(即P+/N+掺杂区)的表面上的硅化物(Silicide)电阻。由于PMOS晶体管193的栅极为悬置状态，而且单元阵列部分的P+掺杂区(即该PMOS晶体管193的漏极)也是悬置状态，PMOS晶体管193的源极和漏极之间存在电压差，那么该未关断的PMOS晶体管193可能会有电流流过而使得SRAM中如图2A所示的部分结构产生漏电。
发明内容
本发明需要解决的一个技术问题是：在存储器件的部分结构中可能存在漏电的问题。
本发明一个实施例的目的之一是：提供一种半导体装置。本发明一个实施例的目的之一是：提供一种存储器件。本发明一个实施例的目的之一是：一种半导体装置的制造方法。
根据本发明的第一方面，提供了一种半导体装置，包括：
半导体衬底；
在所述半导体衬底中的沟槽隔离部；
在所述半导体衬底上方的伪栅极；
在所述半导体衬底中位于所述沟槽隔离部与所述伪栅极之间的第一掺杂区；以及
将所述伪栅极与所述第一掺杂区电连接的第一连接件。
在一个实施例中，所述半导体衬底形成有阱区，所述沟槽隔离部位于所述阱区中，所述第一掺杂区与所述阱区邻接。
在一个实施例中，所述半导体装置还包括：在所述半导体衬底中位于所述沟槽隔离部的与所述第一掺杂区相对的一侧的第二掺杂区，所述第二掺杂区与所述阱区邻接。
在一个实施例中，所述半导体装置还包括：与所述第二掺杂区接触的第二连接件。
在一个实施例中，所述阱区具有第一导电类型；所述第一掺杂区的至少一部分具有第二导电类型，所述第二导电类型与所述第一导电类型相反；所述第二掺杂区具有所述第一导电类型。
在一个实施例中，所述第一掺杂区全部具有所述第二导电类型；或者，所述第一掺杂区的一部分具有所述第二导电类型，所述第一掺杂区的另一部分具有所述第一导电类型。
在一个实施例中，所述第一掺杂区的掺杂浓度和所述第二掺杂区的掺杂浓度分别大于所述阱区的掺杂浓度。
在一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型，所述第二连接件连接至正电源电压端；或者，所述第一导电类型为P型，所述第二导电类型为N型，所述第二连接件连接至接地端。
在一个实施例中，所述半导体装置还包括：位于所述半导体衬底与所述伪栅极之间的伪栅极绝缘物层。
在一个实施例中，所述半导体装置还包括：在所述半导体衬底上且与所述伪栅极相隔离的栅极结构，其中，所述栅极结构与所述伪栅极位于所述沟槽隔离部的同一侧，所述栅极结构包括：位于所述阱区上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
在一个实施例中，所述半导体装置还包括：在所述半导体衬底中且分别位于所述栅极两侧的第三掺杂区和第四掺杂区，其中，所述第三掺杂区位于所述栅极和所述伪栅极之间，所述第三掺杂区和所述第四掺杂区均具有所述第二导电类型。
在一个实施例中，所述半导体装置还包括：与所述第三掺杂区接触的第三连接件；以及在所述半导体衬底上包围所述第一连接件、所述第二连接件和所述第三连接件的层间电介质层。
根据本发明的第二方面，提供了一种存储器件，包括：如前所述的半导体装置。
根据本发明的第三方面，提供了一种半导体装置的制造方法，包括：
提供衬底结构，所述衬底结构包括：半导体衬底和在所述半导体衬底中的沟槽隔离部；
在所述半导体衬底的上方形成伪栅极；
对所述衬底结构执行第一掺杂以在所述半导体衬底中在所述沟槽隔离部与所述伪栅极之间形成第一掺杂区；以及
形成将所述伪栅极与所述第一掺杂区电连接的第一连接件。
在一个实施例中，在所述半导体衬底的上方形成伪栅极之前，所述方法还包括：对所述衬底结构执行阱区掺杂以在所述半导体衬底中形成阱区，其中所述沟槽隔离部位于所述阱区中，所述第一掺杂使得所述第一掺杂区形成在所述阱区中。
在一个实施例中，在形成所述第一掺杂区之后以及在形成所述第一连接件之前，所述方法还包括：对所述衬底结构执行第二掺杂以在所述阱区中在所述沟槽隔离部的与所述第一掺杂区相对的一侧形成第二掺杂区。
在一个实施例中，在形成所述第一连接件的过程中，所述方法还包括：形成与所述第二掺杂区接触的第二连接件。
在一个实施例中，在对所述衬底结构执行阱区掺杂的步骤中，所述阱区具有第一导电类型；在对所述衬底结构执行第一掺杂的步骤中，所述第一掺杂区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；在对所述衬底结构执行第二掺杂的步骤中，所述第二掺杂区具有所述第一导电类型。
在一个实施例中，在对所述衬底结构执行第二掺杂的步骤中，所述第二掺杂还使得所述第一掺杂区的一部分具有所述第一导电类型。
在一个实施例中，所述第一掺杂区的掺杂浓度和所述第二掺杂区的掺杂浓度分别大于所述阱区的掺杂浓度。
在一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型，所述第二连接件连接至正电源电压端；或者，所述第一导电类型为P型，所述第二导电类型为N型，所述第二连接件连接至接地端。
在一个实施例中，在所述半导体衬底的上方形成伪栅极的步骤包括：在所述半导体衬底上形成伪栅极绝缘物层；以及在所述伪栅极绝缘物层上形成伪栅极。
在一个实施例中，在所述半导体衬底的上方形成伪栅极的过程中，所述方法还包括：在所述半导体衬底上形成与所述伪栅极相隔离的栅极结构，其中，所述栅极结构与所述伪栅极位于所述沟槽隔离部的同一侧，所述栅极结构包括：位于所述阱区上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
在一个实施例中，在对所述衬底结构执行第一掺杂的步骤中，所述第一掺杂还在所述半导体衬底中且分别在所述栅极两侧形成第三掺杂区和第四掺杂区，其中，所述第三掺杂区位于所述栅极和所述伪栅极之间，所述第三掺杂区和所述第四掺杂区均具有所述第二导电类型。
在一个实施例中，在形成所述第一连接件的过程中，所述方法还包括：形成与所述第三掺杂区接触的第三连接件。
在一个实施例中，形成所述第一连接件、所述第二连接件和所述第三连接件的步骤包括：在所述半导体衬底上形成层间电介质层；刻蚀所述层间电介质层以形成露出所述伪栅极和所述第一掺杂区的第一通孔、露出所述第二掺杂区的第二通孔以及露出所述第三掺杂区的第三通孔；以及形成分别填充所述第一通孔、所述第二通孔和所述第三通孔的第一连接件、第二连接件和第三连接件。
本发明中，通过第一连接件将伪栅极与第一掺杂区电连接，从而使得包含伪栅极的晶体管被关断，进而可以防止发生漏电，提高存储器件的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中SRAM的部分电路结构的顶视图。
图1B是示意性地示出图1A所示的SRAM的部分结构沿A-A’线截取的横截面示意图。
图1C是示意性地示出图1B所示的结构的等效电路图。
图2A是示意性地示出在制造图1B所示结构的过程中发生N+离子注入异常侵入延伸到P+源极区域后所形成的结构的横截面示意图。
图2B是示意性地示出图2A所示的结构的等效电路图。
图3是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图4A至图4H是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干步骤的结构的横截面示意图。
图5是示意性地示出根据本发明一个实施例的半导体装置的等效电路图。
图6是示意性地示出根据本发明另一个实施例的半导体装置的等效电路图。
图7是示意性地示出根据本发明一个实施例的存储器件的部分结构的顶视图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图3是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S101，提供衬底结构，该衬底结构包括：半导体衬底和在该半导体衬底中的沟槽隔离部。
在步骤S102，在半导体衬底的上方形成伪栅极。例如，该步骤S102可以包括：在半导体衬底上形成伪栅极绝缘物层；以及在该伪栅极绝缘物层上形成伪栅极。该伪栅极的材料例如可以包括多晶硅等。该伪栅极绝缘物层的材料例如可以包括二氧化硅等。
在步骤S103，对衬底结构执行第一掺杂以在半导体衬底中在沟槽隔离部与伪栅极之间形成第一掺杂区。
在步骤S104，形成将伪栅极与第一掺杂区电连接的第一连接件。
在该实施例中，通过形成第一连接件以将伪栅极与第一掺杂区电连接，从而包含伪栅极的晶体管被关断，进而可以防止发生漏电，提高存储器件的可靠性。
在一个实施例中，在步骤S102之前，所述方法还可以包括：对衬底结构执行阱区掺杂以在半导体衬底中形成阱区。其中沟槽隔离部位于阱区中，并且该第一掺杂使得第一掺杂区形成在阱区中。例如该阱区具有第一导电类型。
在一个实施例中，在对衬底结构执行第一掺杂的步骤中，第一掺杂区具有第二导电类型，该第二导电类型与第一导电类型相反。在一个实施例中，第一掺杂区的掺杂浓度大于阱区的掺杂浓度。
在一个实施例中，在步骤S103之后以及在步骤S104之前，所述方法还可以包括：对衬底结构执行第二掺杂以在阱区中在沟槽隔离部的与第一掺杂区相对的一侧形成第二掺杂区。在一个实施例中，该第二掺杂区具有第一导电类型。在另一个实施例中，该第二掺杂还可能使得第一掺杂区的一部分具有第一导电类型，即有可能会发生第二掺杂异常侵入到第一掺杂区的情况。在一个实施例中，第二掺杂区的掺杂浓度大于阱区的掺杂浓度。
在一个实施例中，在形成第一连接件的过程中，所述方法还可以包括：形成与第二掺杂区接触的第二连接件。即在形成第一连接件的同时，可以形成与第二掺杂区接触的第二连接件。
在前面的描述中，经过阱区掺杂获得具有第一导电类型的阱区，经过第一掺杂获得具有第二导电类型的第一掺杂区，经过第二掺杂获得具有第一导电类型的阱区。下面就第一导电类型和第二导电类型在不同的情况下来详细说明本发明的实施例如何防止漏电的发生。
在一个实施例中，第一导电类型为N型，第二导电类型为P型，第二连接件连接至正电源电压端。例如，阱区为N型，第一掺杂区为P+型，第二掺杂区为N+型，第二连接件连接至正电源电压端(VDD)。如果发生N+离子注入异常侵入到第一掺杂区，由于第二连接件连接至正电源电压端，那么所形成的PMOS晶体管的栅极将被施加正电压，导致该PMOS晶体管关断，从而可以防止漏电的发生，提高了存储器件的可靠性。
在另一个实施例中，第一导电类型为P型，第二导电类型为N型，第二连接件连接至接地端。例如，阱区为P型，第一掺杂区为N+型，第二掺杂区为P+型，第二连接件连接至接地端。如果发生P+离子注入异常侵入到第一掺杂区，由于第二连接件连接接地端，那么所形成的NMOS晶体管的栅极将接地，导致该NMOS晶体管关断，从而可以防止漏电的发生，提高了存储器件的可靠性。
在一个实施例中，步骤S104可以包括：在半导体衬底上形成层间电介质层；刻蚀该层间电介质层以形成露出伪栅极和第一掺杂区的通孔；以及形成填充该通孔的第一连接件。例如该第一连接件的材料可以包括：诸如铜、钨等金属。
图4A至图4H是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干步骤的结构的横截面示意图。下面结合图4A至图4H详细说明根据本发明一个实施例的半导体装置的制造过程。
首先，如图4A所示，提供衬底结构400。该衬底结构400可以包括：半导体衬底(例如硅)401和在该半导体衬底401中的沟槽隔离部402。该沟槽隔离部例如可以为STI。该沟槽隔离部可以包括位于半导体衬底中的沟槽以及填充沟槽的绝缘物层(例如二氧化硅)。
接下来，如图4B所示，对衬底结构执行阱区掺杂以在半导体衬底401中形成阱区4011。其中沟槽隔离部402位于阱区4011中。例如该阱区4011具有第一导电类型。
接下来，如图4C所示，在半导体衬底401上形成伪栅极绝缘物层4122，以及在该伪栅极绝缘物层4122上形成伪栅极4121。在一个实施例中，在该过程中，所述方法还可以包括：如图4C所示，在半导体衬底401上形成与伪栅极4121相隔离的栅极结构。其中，该栅极结构与该伪栅极位于沟槽隔离部的同一侧。该栅极结构可以包括：位于阱区4011上的栅极绝缘物层4132和在该栅极绝缘物层4132上的栅极4131。其中，伪栅极4121位于伪单元部分470上，栅极结构位于单元阵列部分480上。需要说明的是，图中的虚线仅是为了方便区分上述伪单元部分和单元阵列部分，并不一定是真实存在的。
在一个实施例中，伪栅极绝缘物层4122和栅极绝缘物层4132的材料可以分别包括二氧化硅等。在一个实施例中，伪栅极4121和栅极4131的材料可以分别包括多晶硅等。
可选地，所述制造方法还可以包括：在伪栅极4121的侧面上以及在栅极4131的侧面上形成间隔物(图中未示出)。例如，可以采用现有技术中形成间隔物的工艺方法来形成这里的间隔物。
接下来，如图4D所示，(例如通过离子注入工艺)对衬底结构执行第一掺杂以在半导体衬底401(例如在半导体衬底401的阱区4011)中在沟槽隔离部402与伪栅极4121之间形成第一掺杂区421。该第一掺杂区421具有第二导电类型，该第二导电类型与第一导电类型相反。该第一掺杂区421的掺杂浓度例如大于阱区4011的掺杂浓度。
在一个实施例中，如图4D所示，在对衬底结构执行第一掺杂的步骤中，该第一掺杂还可以在半导体衬底401(例如在半导体衬底401的阱区4011)中且分别在栅极4131两侧形成第三掺杂区423和第四掺杂区424。该第三掺杂区423位于栅极4131和伪栅极4121之间。该第三掺杂区423和该第四掺杂区424均可以具有第二导电类型。
接下来，如图4E所示，(例如通过离子注入工艺)对衬底结构执行第二掺杂以在阱区4011中在沟槽隔离部402的与第一掺杂区421相对的一侧形成第二掺杂区422。在一个实施例中，该第二掺杂区422具有第一导电类型。在一个实施例中，该第二掺杂还可能使得第一掺杂区421的一部分具有第一导电类型，如图4E所示，即有可能会发生第二掺杂异常侵入到第一掺杂区的情况。在一个实施例中，第二掺杂区422的掺杂浓度大于阱区4011的掺杂浓度。
接下来，形成将伪栅极4121与第一掺杂区421电连接的第一连接件。在该过程中，所述制造方法还可以包括：形成与第二掺杂区422接触的第二连接件，以及形成与第三掺杂区423接触的第三连接件。
在一个实施例中，形成第一连接件、第二连接件和第三连接件的步骤可以包括如下步骤：
如图4F所示，例如通过沉积工艺在半导体衬底401上形成层间电介质层430。例如该层间电介质层的材料可以包括二氧化硅。
接下来，如图4G所示，(例如通过光刻和刻蚀工艺)刻蚀该层间电介质层430以形成露出伪栅极4121和第一掺杂区421的第一通孔441、露出第二掺杂区422的第二通孔442以及露出第三掺杂区423的第三通孔443。
接下来，如图4H所示，形成分别填充第一通孔441、第二通孔442和第三通孔443的第一连接件451、第二连接件452和第三连接件453。例如，可以沉积导电材料层(例如该导电材料层可以包括诸如铜或钨等金属)来填充这三个通孔，然后对该导电材料层进行平坦化以形成分别位于第一通孔441、第二通孔442和第三通孔443中的第一连接件451、第二连接件452和第三连接件453。
至此，提供了根据本发明一个实施例中半导体装置的制造方法。
由本发明实施例的制造方法，还形成了一种半导体装置。例如如图4H所示，该半导体装置可以包括半导体衬底401和在该半导体衬底401中的沟槽隔离部402。该半导体装置还可以包括在半导体衬底401上方的伪栅极4121。该半导体装置还可以包括在半导体衬底401中位于沟槽隔离部402与伪栅极4121之间的第一掺杂区421，以及将伪栅极4121与第一掺杂区421电连接的第一连接件451。例如，该第一连接件的材料可以包括诸如铜或钨等金属。在一个实施例中，该半导体装置还可以还包括：位于半导体衬底401与伪栅极4121之间的伪栅极绝缘物层4122。
在该实施例中，通过第一连接件将伪栅极与第一掺杂区电连接，从而使得包含伪栅极的晶体管(例如PMOS晶体管)被关断，进而可以防止发生漏电，提高存储器件的可靠性。
在一个实施例中，如图4H所示，半导体衬底401形成有阱区4011。沟槽隔离部402位于该阱区4011中。第一掺杂区421与阱区4011邻接。该阱区4011可以具有第一导电类型。
在一个实施例中，该第一掺杂区421的至少一部分可以具有第二导电类型，该第二导电类型与该第一导电类型相反。例如，该第一掺杂区全部具有第二导电类型(即未发生第二掺杂异常侵入到第一掺杂区的情况)。又例如，该第一掺杂区的一部分具有第二导电类型，该第一掺杂区的另一部分具有第一导电类型(即发生了第二掺杂异常侵入到第一掺杂区的情况)，如图4H所示。在一个实施例中，第一掺杂区421的掺杂浓度可以大于阱区4011的掺杂浓度。
在一个实施例中，该半导体装置还可以包括：如图4H所示，在半导体衬底401中位于沟槽隔离部的与第一掺杂区421相对的一侧的第二掺杂区422。该第二掺杂区422与阱区4011邻接。该第二掺杂区可以具有第一导电类型。在一个实施例中，第二掺杂区422的掺杂浓度可以大于阱区4011的掺杂浓度。
在一个实施例中，该半导体装置还可以包括：如图4H所示，与第二掺杂区422接触的第二连接件452。该第二连接件可以用于连接到电源电压端或者接地端。例如，该第二连接件的材料可以包括诸如铜或钨等金属。
在一个实施例中，该半导体装置还可以包括：如图4H所示，在半导体衬底401上且与伪栅极4121相隔离的栅极结构。其中，该栅极结构与伪栅极位于沟槽隔离部402的同一侧。该栅极结构可以包括：位于阱区4011上的栅极绝缘物层4132和在该栅极绝缘物层4132上的栅极4131。
在一个实施例中，该半导体装置还可以包括：如图4H所示，在半导体衬底401中且分别位于栅极4131两侧的第三掺杂区423和第四掺杂区424。其中，该第三掺杂区423位于栅极4131和伪栅极4121之间。该第三掺杂区423和该第四掺杂区424均可以具有第二导电类型。该第三掺杂区423和该第四掺杂区424分别与阱区4011邻接。
在一个实施例中，该半导体装置还可以包括：如图4H所示，与第三掺杂区423接触的第三连接件453。例如，该第三连接件的材料可以包括诸如铜或钨等金属。
在一个实施例中，该半导体装置还可以包括：如图4H所示，在半导体衬底401上包围第一连接件451、第二连接件452和第三连接件453的层间电介质层430。
在前面的描述中，该阱区4011可以具有第一导电类型；该第一掺杂区421的至少一部分可以具有第二导电类型，该第二导电类型与该第一导电类型相反；该第二掺杂区422可以具有第一导电类型；该第三掺杂区423和该第四掺杂区424均可以具有第二导电类型。下面就第一导电类型和第二导电类型在不同的情况下来详细说明本发明实施例的半导体装置如何防止漏电的发生。
在一个实施例中，第一导电类型为N型，第二导电类型为P型，第二连接件连接至正电源电压端。例如，阱区为N型，第一掺杂区为P+型，第二掺杂区为N+型，第三掺杂区为P+型，第二连接件连接至正电源电压端(VDD)，其等效电路结构可以参见图5所示。在图5所示的电路结构中，第一电阻591的一端连接至正电源电压VDD，另一端连接至二极管592的负极，该二极管592的正极连接至PMOS晶体管593的源极，并且该二极管592与第二电阻594并联，PMOS晶体管593的源极与其栅极相连。这里，第一电阻591为N型阱区的电阻，二极管592为N型阱区与P+型的第一掺杂区形成的二极管，PMOS晶体管593为由伪栅极4121、伪栅极绝缘物层4122与伪栅极下方的N型阱区的部分以及P+型的第一掺杂区421和P+型的第三掺杂区423形成的PMOS晶体管，第二电阻594为第一掺杂区421表面上的硅化物的电阻。如果在进行第二掺杂时发生N+离子注入异常侵入到第一掺杂区421的情况，由于第二连接件连接至正电源电压端，那么所形成的PMOS晶体管的栅极将被施加正电压，导致该PMOS晶体管关断，从而可以防止漏电的发生，提高了存储器件的可靠性。
在另一个实施例中，第一导电类型为P型，第二导电类型为N型，第二连接件连接至接地端。例如，阱区为P型，第一掺杂区为N+型，第二掺杂区为P+型，第三掺杂区为N+型，第二连接件连接至接地端。其等效电路结构可以参见图6所示。在图6所示的电路结构中，第一电阻691的一端连接至接地端，另一端连接至二极管692的正极，该二极管692的负极连接至NMOS晶体管693的源极，并且该二极管692与第二电阻694并联，NMOS晶体管693的源极与其栅极相连。这里，第一电阻691为P型阱区的电阻，二极管692为P型阱区与N+型的第一掺杂区形成的二极管，NMOS晶体管693为由伪栅极4121、伪栅极绝缘物层4122与伪栅极下方的P型阱区的部分以及N+型的第一掺杂区421和N+型的第三掺杂区423形成的NMOS晶体管，第二电阻694为第一掺杂区421表面上的硅化物的电阻。如果在进行第二掺杂时发生P+离子注入异常侵入到第一掺杂区的情况，由于第二连接件连接至接地端，那么所形成的NMOS晶体管的栅极将接地，导致该NMOS晶体管关断，从而可以防止漏电的发生(例如在栅极和源极没有相连的情况下，如果NMOS晶体管693的漏极连接到正电压端，导致漏极和源极之间存在电压差，则有可能发生漏电)，提高了存储器件的可靠性。
本发明还提供了一种存储器件(例如SRAM)。该存储器件可以包括前面所述的半导体装置(例如图4H所示的半导体装置)。该存储器件的部分结构可以参考图7所示。从图7所示的部分结构的顶视图可以看出，伪栅极4121与第一掺杂区421通过第一连接件451连接起来。通过前面的分析和描述，这可以提高存储器件的可靠性。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (20)

1.一种半导体装置，其特征在于，包括：
半导体衬底，所述半导体衬底形成有阱区，所述阱区具有第一导电类型；
在所述半导体衬底中的沟槽隔离部，所述沟槽隔离部位于所述阱区中；
在所述半导体衬底上方的伪栅极；
在所述半导体衬底中位于所述沟槽隔离部与所述伪栅极之间的第一掺杂区，所述第一掺杂区与所述阱区邻接，所述第一掺杂区的至少一部分具有第二导电类型，所述第二导电类型与所述第一导电类型相反；
将所述伪栅极与所述第一掺杂区电连接的第一连接件；以及
在所述半导体衬底中位于所述沟槽隔离部的与所述第一掺杂区相对的一侧的第二掺杂区，所述第二掺杂区与所述阱区邻接，所述第二掺杂区具有所述第一导电类型。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
与所述第二掺杂区接触的第二连接件。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一掺杂区全部具有所述第二导电类型；
或者，
所述第一掺杂区的一部分具有所述第二导电类型，所述第一掺杂区的另一部分具有所述第一导电类型。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第一掺杂区的掺杂浓度和所述第二掺杂区的掺杂浓度分别大于所述阱区的掺杂浓度。
5.根据权利要求2所述的半导体装置，其特征在于，
所述第一导电类型为N型，所述第二导电类型为P型，所述第二连接件连接至正电源电压端；
或者，
所述第一导电类型为P型，所述第二导电类型为N型，所述第二连接件连接至接地端。
6.根据权利要求1所述的半导体装置，其特征在于，还包括：
位于所述半导体衬底与所述伪栅极之间的伪栅极绝缘物层。
7.根据权利要求2所述的半导体装置，其特征在于，还包括：在所述半导体衬底上且与所述伪栅极相隔离的栅极结构，
其中，所述栅极结构与所述伪栅极位于所述沟槽隔离部的同一侧，所述栅极结构包括：位于所述阱区上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
8.根据权利要求7所述的半导体装置，其特征在于，还包括：
在所述半导体衬底中且分别位于所述栅极两侧的第三掺杂区和第四掺杂区，
其中，所述第三掺杂区位于所述栅极和所述伪栅极之间，所述第三掺杂区和所述第四掺杂区均具有所述第二导电类型。
9.根据权利要求8所述的半导体装置，其特征在于，还包括：
与所述第三掺杂区接触的第三连接件；以及
在所述半导体衬底上包围所述第一连接件、所述第二连接件和所述第三连接件的层间电介质层。
10.一种存储器件，其特征在于，包括：如权利要求1至9任意一项所述的半导体装置。
11.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：半导体衬底和在所述半导体衬底中的沟槽隔离部；
对所述衬底结构执行阱区掺杂以在所述半导体衬底中形成阱区，其中，所述沟槽隔离部位于所述阱区中，所述阱区具有第一导电类型；
在所述半导体衬底的上方形成伪栅极；
对所述衬底结构执行第一掺杂以在所述半导体衬底中在所述沟槽隔离部与所述伪栅极之间形成第一掺杂区，其中，所述第一掺杂使得所述第一掺杂区形成在所述阱区中，所述第一掺杂区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；
对所述衬底结构执行第二掺杂以在所述阱区中在所述沟槽隔离部的与所述第一掺杂区相对的一侧形成第二掺杂区，所述第二掺杂区具有所述第一导电类型；以及
形成将所述伪栅极与所述第一掺杂区电连接的第一连接件。
12.根据权利要求11所述的方法，其特征在于，在形成所述第一连接件的过程中，所述方法还包括：
形成与所述第二掺杂区接触的第二连接件。
13.根据权利要求11所述的方法，其特征在于，
在对所述衬底结构执行第二掺杂的步骤中，所述第二掺杂还使得所述第一掺杂区的一部分具有所述第一导电类型。
14.根据权利要求11所述的方法，其特征在于，
所述第一掺杂区的掺杂浓度和所述第二掺杂区的掺杂浓度分别大于所述阱区的掺杂浓度。
15.根据权利要求12所述的方法，其特征在于，
所述第一导电类型为N型，所述第二导电类型为P型，所述第二连接件连接至正电源电压端；
或者，
所述第一导电类型为P型，所述第二导电类型为N型，所述第二连接件连接至接地端。
16.根据权利要求11所述的方法，其特征在于，在所述半导体衬底的上方形成伪栅极的步骤包括：
在所述半导体衬底上形成伪栅极绝缘物层；以及
在所述伪栅极绝缘物层上形成伪栅极。
17.根据权利要求12所述的方法，其特征在于，在所述半导体衬底的上方形成伪栅极的过程中，所述方法还包括：
在所述半导体衬底上形成与所述伪栅极相隔离的栅极结构，
其中，所述栅极结构与所述伪栅极位于所述沟槽隔离部的同一侧，所述栅极结构包括：位于所述阱区上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
18.根据权利要求17所述的方法，其特征在于，
在对所述衬底结构执行第一掺杂的步骤中，所述第一掺杂还在所述半导体衬底中且分别在所述栅极两侧形成第三掺杂区和第四掺杂区，
其中，所述第三掺杂区位于所述栅极和所述伪栅极之间，所述第三掺杂区和所述第四掺杂区均具有所述第二导电类型。
19.根据权利要求18所述的方法，其特征在于，在形成所述第一连接件的过程中，所述方法还包括：
形成与所述第三掺杂区接触的第三连接件。
20.根据权利要求19所述的方法，其特征在于，形成所述第一连接件、所述第二连接件和所述第三连接件的步骤包括：
在所述半导体衬底上形成层间电介质层；
刻蚀所述层间电介质层以形成露出所述伪栅极和所述第一掺杂区的第一通孔、露出所述第二掺杂区的第二通孔以及露出所述第三掺杂区的第三通孔；以及
形成分别填充所述第一通孔、所述第二通孔和所述第三通孔的第一连接件、第二连接件和第三连接件。
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