KR101699612B1 - 고전압 반도체 소자 및 그 제조 방법 - Google Patents

고전압 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101699612B1
KR101699612B1 KR1020150074769A KR20150074769A KR101699612B1 KR 101699612 B1 KR101699612 B1 KR 101699612B1 KR 1020150074769 A KR1020150074769 A KR 1020150074769A KR 20150074769 A KR20150074769 A KR 20150074769A KR 101699612 B1 KR101699612 B1 KR 101699612B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
gate structure
region
semiconductor device
Prior art date
Application number
KR1020150074769A
Other languages
English (en)
Other versions
KR20160139593A (ko
Inventor
정진효
이정현
김범석
이승하
김창희
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020150074769A priority Critical patent/KR101699612B1/ko
Priority to US15/091,952 priority patent/US9941364B2/en
Publication of KR20160139593A publication Critical patent/KR20160139593A/ko
Application granted granted Critical
Publication of KR101699612B1 publication Critical patent/KR101699612B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

고전압 반도체 소자와 이를 제조하는 방법이 개시된다. 상기 고전압 반도체 소자는, 기판 상에 형성된 게이트 구조물과, 상기 게이트 구조물의 일측에 인접하는 상기 기판의 표면 부위에 형성된 소스 영역과, 상기 게이트 구조물의 타측에 인접하는 상기 기판의 표면 부위에 형성된 드리프트 영역과, 상기 게이트 구조물로부터 이격되도록 상기 드리프트 영역의 표면 부위에 형성된 드레인 영역과, 상기 드리프트 영역 상에 형성되며 상기 게이트 구조물과 상기 드레인 영역 사이에서 수직 전계를 형성하기 위한 전극 구조물을 포함할 수 있다.

Description

고전압 반도체 소자 및 그 제조 방법{High voltage semiconductor device and method of manufacturing the same}
본 발명의 실시예들은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 디이모스(DEMOS; Drain Extended Metal Oxide Semiconductor) 소자와 같은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 디이모스 소자는 전력 스위칭 회로와 같은 응용 회로에 사용될 수 있다. 상기 디이모스 소자는 동작 전압을 실질적으로 증가시키는 드레인 확장 영역을 포함할 수 있다. 일 예로서, 대한민국 등록특허공보 제10-0752194호에는 디이모스 소자의 제조 방법이 개시되어 있다.
도 1은 일반적인 디이모스 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 일반적인 디이모스 소자(10)는 기판(12) 상에 형성된 게이트 구조물(20)과, 상기 게이트 구조물(20)의 양측에 인접하도록 상기 기판(12)의 표면 부위들에 형성된 드리프트 영역들(30, 32)과, 상기 드리프트 영역들(30, 32)의 표면 부위들에 형성된 소스/드레인 영역들(40, 42)을 포함할 수 있다.
상기 게이트 구조물(20)의 양측면들 상에는 게이트 스페이서들(22)이 형성될 수 있으며, 상기 드리프트 영역들(30, 32) 상에는 실리사이드 차단막으로서 기능하는 절연막 패턴들(50, 52)이 형성될 수 있다.
한편, 상기 게이트 구조물(20)에 구동 전압이 인가되는 경우 상기 드레인 영역(42)에서는 캐리어들에 의한 임팩트이온화(impact ionization)가 발생될 수 있으며, 상기 디이모스 소자의 누설 전류, 예를 들면, 기판(12)을 통한 누설 전류는 상기 임팩트이온화에 의해 증가될 수 있다.
본 발명의 실시예들은 임팩트이온화에 의한 누설 전류를 감소시킬 수 있는 고전압 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
본 발명의 일 측면에 따르면, 고전압 반도체 소자는, 기판 상에 형성된 게이트 구조물과, 상기 게이트 구조물의 일측에 인접하는 상기 기판의 표면 부위에 형성된 소스 영역과, 상기 게이트 구조물의 타측에 인접하는 상기 기판의 표면 부위에 형성된 드리프트 영역과, 상기 게이트 구조물로부터 이격되도록 상기 드리프트 영역의 표면 부위에 형성된 드레인 영역과, 상기 드리프트 영역 상에 형성되며 상기 게이트 구조물과 상기 드레인 영역 사이에서 수직 전계를 형성하기 위한 전극 구조물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물의 측면 상에는 게이트 스페이서가 형성되고 상기 전극 구조물의 측면 상에는 전극 스페이서가 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물과 상기 전극 구조물 사이의 공간은 상기 게이트 스페이서와 전극 스페이서에 의해 매립될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 스페이서와 상기 전극 스페이서 사이에서 노출되는 상기 드리프트 영역의 표면 부위 상에는 절연막 패턴이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역과 상기 전극 구조물은 전기적으로 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 전극 구조물에는 상기 수직 전계를 형성하기 위한 전압이 인가될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물은 상기 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함할 수 있으며, 상기 전극 구조물은 상기 드리프트 영역 상에 형성된 절연막 패턴 및 상기 절연막 패턴 상에 형성된 전극 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 절연막과 상기 절연막 패턴은 서로 동일한 물질로 이루어질 수 있으며, 상기 게이트 전극과 상기 전극 패턴은 서로 동일한 물질로 이루어질 수 있다.
본 발명의 다른 측면에 따르면, 고전압 반도체 소자는, 기판 상에 형성된 게이트 구조물과, 상기 게이트 구조물의 일측에 인접하는 상기 기판의 표면 부위에 형성된 제1 드리프트 영역과, 상기 게이트 구조물로부터 이격되도록 상기 제1 드리프트 영역의 표면 부위에 형성된 소스 영역과, 상기 게이트 구조물의 타측에 인접하는 상기 기판의 표면 부위에 형성된 제2 드리프트 영역과, 상기 게이트 구조물로부터 이격되도록 상기 제2 드리프트 영역의 표면 부위에 형성된 드레인 영역과, 상기 게이트 구조물과 상기 소스 영역 사이에서 상기 제1 드리프트 영역 상에 형성되는 제1 전극 구조물과, 상기 게이트 구조물과 상기 드레인 영역 사이에서 상기 제2 드리프트 영역 상에 형성되는 제2 전극 구조물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물의 측면들 상에는 게이트 스페이서들이 형성되고 상기 제1 전극 구조물의 측면들 상에는 제1 전극 스페이서들이 형성되며 상기 제2 전극 구조물의 측면들 상에는 제2 전극 스페이서들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물과 상기 제1 및 제2 전극 구조물들 사이의 공간들은 상기 게이트 스페이서들과 상기 제1 및 제2 전극 스페이서들에 의해 매립될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 스페이서들과 상기 제1 및 제2 전극 스페이서들 사이에서 노출되는 상기 제1 및 제2 드리프트 영역들의 표면 부위들 상에는 제1 및 제2 절연막 패턴들이 각각 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 제1 전극 구조물은 전기적으로 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 전극 구조물에는 제1 전압이 인가될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 전극 구조물은 전기적으로 부유될 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역과 상기 제2 전극 구조물은 전기적으로 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 전극 구조물에는 상기 게이트 구조물과 상기 드레인 영역 사이에서 수직 전계를 형성하기 위한 제2 전압이 인가될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 구조물은 상기 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하고, 상기 제1 전극 구조물은 상기 제1 드리프트 영역 상에 형성된 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 형성된 제1 전극 패턴을 포함하며, 상기 제2 전극 구조물은 상기 제2 드리프트 영역 상에 형성된 제2 절연막 패턴 및 상기 제2 절연막 패턴 상에 형성된 제2 전극 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 절연막과 상기 제1 및 제2 절연막 패턴들이 서로 동일한 물질로 이루어지며, 상기 게이트 전극과 상기 제1 및 제2 전극 패턴들이 서로 동일한 물질로 이루어질 수 있다.
본 발명의 또 다른 측면에 따르면, 고전압 반도체 소자를 제조하는 방법은, 기판의 표면 부위에 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역에 인접하도록 상기 기판 상에 게이트 구조물을 형성하는 단계와, 상기 드리프트 영역 내에서 수직 전계를 형성하기 위한 전극 구조물을 상기 게이트 구조물로부터 이격되도록 상기 드리프트 영역 상에 형성하는 단계와, 상기 게이트 구조물과 상기 전극 구조물에 각각 인접하도록 소스 영역과 드레인 영역을 형성할 수 있다. 이때, 상기 소스 영역과 상기 드레인 영역 사이에 상기 게이트 구조물과 상기 전극 구조물이 위치될 수 있다.
본 발명의 또 다른 측면에 따르면, 고전압 반도체 소자를 제조하는 방법은, 기판의 표면 부위들에 서로 이격되도록 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 단계와, 상기 제1 및 제2 드리프트 영역들 사이에 위치되도록 게이트 구조물을 상기 기판 상에 형성하는 단계와, 상기 게이트 구조물의 양측으로부터 이격되도록 제1 및 제2 전극 구조물들을 상기 제1 및 제2 드리프트 영역들 상에 각각 형성하는 단계와, 상기 제1 및 제2 전극 구조물에 각각 인접하도록 소스 영역과 드레인 영역을 형성할 수 있다. 이때, 상기 소스 영역과 상기 드레인 영역 사이에 상기 제1 전극 구조물과 상기 게이트 구조물 및 상기 제2 전극 구조물이 위치될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자는 게이트 구조물에 인접하도록 형성된 드리프트 영역과 상기 드리프트 영역의 표면 부위에 형성된 드레인 영역을 포함할 수 있다. 특히, 상기 게이트 구조물과 상기 드레인 영역 사이의 상기 드리프트 영역 상에는 수직 전계를 형성하기 위한 전극 구조물이 형성될 수 있다.
상기 게이트 구조물과 상기 드레인 영역 사이의 상기 드리프트 영역 내에서 캐리어의 이동 속도는 상기 수직 전계에 의해 충분히 감소될 수 있다. 결과적으로, 상기 드리프트 영역 및/또는 드레인 영역에서의 임팩트이온화가 감소될 수 있으며, 이에 따라 기판을 통한 누설 전류가 충분히 감소될 수 있다.
도 1은 일반적인 디이모스 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3은 도 1에 도시된 일반적인 디이모스 소자와 도 2에 도시된 본 발명의 제1 실시예에 따른 고전압 반도체 소자의 누설 전류를 비교하는 그래프이다.
도 4는 본 발명의 제2 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 10은 본 발명의 제8 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 12는 본 발명의 제10 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 13 내지 도 16은 도 2에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 17 내지 도 20은 도 10에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 2는 본 발명의 제1 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따르면, 디이모스와 같은 고전압 반도체 소자(100)는, 기판(102) 상에 형성된 게이트 구조물(110)과, 상기 게이트 구조물(110)의 일측에 인접하는 기판(102)의 표면 부위에 형성된 제1 드리프트 영역(120)과, 상기 게이트 구조물(110)로부터 이격되도록 상기 제1 드리프트 영역(120)의 표면 부위에 형성된 소스 영역(130)과, 상기 게이트 구조물(110)의 타측에 인접하는 상기 기판(102)의 표면 부위에 형성된 제2 드리프트 영역(122)과, 상기 게이트 구조물(110)로부터 이격되도록 상기 제2 드리프트 영역(122)의 표면 부위에 형성된 드레인 영역(132)과, 상기 게이트 구조물(110)과 상기 소스 영역(130) 사이에서 상기 제1 드리프트 영역(120) 상에 형성되는 제1 전극 구조물(140)과, 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이에서 상기 제2 드리프트 영역(122) 상에 형성되는 제2 전극 구조물(150)을 포함할 수 있다.
상기 기판(102)의 표면 부위에는 액티브 영역으로 사용되는 웰 영역(WELL)이 형성될 수 있으며, 상기 액티브 영역에는 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통해 소자 분리 영역들(104)이 형성될 수 있다.
상기 제1 및 제2 드리프트 영역들(120, 122)로는 제1 도전형, 예를 들면, N형의 제1 및 제2 저농도 불순물 영역들이 사용될 수 있으며, 상기 소스 및 드레인 영역들(130, 132)로는 제1 도전형, 예를 들면, N형의 제1 및 제2 고농도 불순물 영역들이 사용될 수 있다. 상기 웰 영역으로는 제2 도전형, 예를 들면, P형 불순물 영역이 사용될 수 있다.
상기 게이트 구조물(110)은 상기 기판(102)의 액티브 영역 상에 형성된 게이트 절연막(112)과 상기 게이트 절연막(112) 상에 형성된 게이트 전극(114)을 포함할 수 있다. 상기 제1 전극 구조물(140)은 상기 제1 드리프트 영역(120) 상에 형성된 제1 절연막 패턴(142)과 상기 제1 절연막 패턴(142) 상에 형성된 제1 전극 패턴(144)을 포함할 수 있으며, 상기 제2 전극 구조물(150)은 상기 제2 드리프트 영역(122) 상에 형성된 제2 절연막 패턴(152)과 상기 제2 절연막 패턴(152) 상에 형성된 제2 전극 패턴(154)을 포함할 수 있다.
본 발명의 제1 실시예에 따르면, 상기 게이트 절연막(112)과 상기 제1 및 제2 절연막 패턴들(142, 152)은 동일한 물질로 이루어질 수 있으며, 상기 게이트 전극(114)과 상기 제1 및 제2 전극 패턴들(144, 154)은 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(112)과 상기 제1 및 제2 절연막 패턴들(142, 152)은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 전극(114)과 상기 제1 및 제2 전극 패턴들(144, 154)은 제1 도전형을 갖는 폴리 실리콘으로 이루어질 수 있다.
본 발명의 제1 실시예에 따르면, 상기 게이트 구조물(110)의 측면들 상에는 게이트 스페이서들(116)이 형성될 수 있으며, 상기 제1 전극 구조물(140)과 제2 전극 구조물(150)의 측면들 상에는 제1 전극 스페이서들(146)과 제2 전극 스페이서들(156)이 각각 형성될 수 있다. 특히, 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150) 사이의 공간들은 상기 게이트 스페이서들(116)과 상기 제1 및 제2 전극 스페이서들(146, 156)에 의해 매립될 수 있다.
상기 게이트 스페이서들(116)과 상기 제1 및 제2 전극 스페이서들(146, 156)은 상기 게이트 전극(114)과 상기 소스 및 드레인 영역들(130, 132) 상에 금속 실리사이드를 형성하기 위한 실리사이데이션(silicidation) 공정에서 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150) 사이의 상기 제1 및 제2 드리프트 영역들(120, 122)의 표면 부위들 상에 금속 실리사이드가 형성되는 것을 방지하기 위한 실리사이드 차단막으로서 기능할 수 있다.
본 발명의 제1 실시예에 따르면, 상기 소스 영역(130)과 상기 제1 전극 구조물(140)이 전기적으로 서로 연결될 수 있으며, 상기 드레인 영역(132)과 상기 제2 전극 구조물(150)이 전기적으로 서로 연결될 수 있다. 따라서, 상기 드레인 영역(132)에 인가되는 전압에 의해 상기 제2 전극 구조물(150) 아래의 제2 드리프트 영역(122) 내에서 수직 전계(vertical electric field)가 형성될 수 있으며, 이에 의해 상기 소스 및 드레인 영역들(130, 132) 사이에서 캐리어의 이동 속도가 감소될 수 있다. 결과적으로, 상기 드레인 영역(132)에서 임팩트이온화 현상이 감소될 수 있으며, 이에 의해 상기 기판(102)을 통한 누설 전류가 충분히 감소될 수 있다.
한편, 상기 소스 및 드레인 영역들(130, 132) 상에는 제1 및 제2 콘택 플러그들(160, 162)이 형성될 수 있으며 상기 금속 실리사이드는 상기 소스 및 드레인 영역들(130, 132)과 상기 제1 및 제2 콘택 플러그들(160, 162) 사이에서 접촉 저항을 감소시키기 위하여 형성될 수 있다.
도 3은 도 1에 도시된 일반적인 디이모스 소자와 도 2에 도시된 본 발명의 제1 실시예에 따른 고전압 반도체 소자의 누설 전류를 비교하는 그래프이다.
도 3을 참조하면, 도 1에 도시된 일반적인 디이모스 소자(10)의 소스 영역(40)에 0V의 소스 전압(Vs)을 인가하고, 드레인 영역(42)에 18V의 드레인 전압(Vd)을 인가한 상태에서, 상기 게이트 전극(20)에 인가되는 전압(Vg)을 증가시키는 경우, 기판(12)을 통한 누설 전류(Isub)가 약 65㎂/㎛ 정도로 증가되고 있으나, 도 2에 도시된 고전압 반도체 소자(100)의 경우 기판(102)을 통한 누설 전류(Isub)가 약 15㎂/㎛ 정도로 감소됨을 알 수 있다.
도 4는 본 발명의 제2 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 상기 제1 전극 구조물(140)에는 제1 전압(V1)이 인가될 수 있으며, 상기 제2 전극 구조물(150)에는 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 제2 드리프트 영역(122) 즉 상기 제2 전극 구조물(150)의 아래에서 수직 전계를 형성하기 위한 제2 전압(V2)이 인가될 수 있다. 이때, 상기 제1 전압(V1)은 소스 전압, 드레인 전압 또는 상기 제2 전압(V2)과 동일할 수 있다. 따라서, 상기 제1 전압에 의해 상기 게이트 구조물(110)과 상기 소스 영역(130) 사이의 상기 제1 드리프트 영역(120) 즉 상기 제1 전극 구조물(140)의 아래에서 수직 전계가 형성될 수 있다.
도 5는 본 발명의 제3 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 5를 참조하면, 상기 제1 전극 구조물(140)과 상기 소스 영역(130)은 전기적으로 서로 연결될 수 있으며, 상기 제2 전극 구조물(150)에는 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 제2 드리프트 영역(122) 즉 상기 제2 전극 구조물(150)의 아래에서 수직 전계를 형성하기 위한 제2 전압(V2)이 인가될 수 있다.
도 6은 본 발명의 제4 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 6을 참조하면, 상기 제1 전극 구조물(140)에는 제1 전압(V1)이 인가될 수 있으며, 상기 드레인 영역(132)과 상기 제2 전극 구조물(150)은 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 제2 드리프트 영역(122) 즉 상기 제2 전극 구조물(150)의 아래에서 수직 전계를 형성하기 위하여 전기적으로 서로 연결될 수 있다. 이때, 상기 제1 전압(V1)은 소스 전압 또는 드레인 전압과 동일할 수 있다. 따라서, 상기 제1 전압에 의해 상기 게이트 구조물(110)과 상기 소스 영역(130) 사이의 상기 제1 드리프트 영역(120) 즉 상기 제1 전극 구조물(140)의 아래에서 수직 전계가 형성될 수 있다.
도 7은 본 발명의 제5 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 7을 참조하면, 상기 제1 전극 구조물(140)은 전기적으로 부유될 수 있으며, 상기 드레인 영역(132)과 상기 제2 전극 구조물(150)은 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 제2 드리프트 영역(122) 즉 상기 제2 전극 구조물(150)의 아래에서 수직 전계를 형성하기 위하여 전기적으로 서로 연결될 수 있다.
도 8은 본 발명의 제6 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 8을 참조하면, 상기 제1 전극 구조물(140)은 전기적으로 부유될 수 있으며, 상기 제2 전극 구조물(150)에는 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 제2 드리프트 영역(122) 즉 상기 제2 전극 구조물(150)의 아래에서 수직 전계를 형성하기 위한 제2 전압(V2)이 인가될 수 있다.
도 9는 본 발명의 제7 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 9를 참조하면, 상기 제1 및 제2 드리프트 영역들(120, 122)의 표면 부위들이 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150) 사이에서 노출될 수 있다. 본 발명의 제7 실시예에 따르면, 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150) 사이에서 노출되는 상기 제1 및 제2 드리프트 영역들(120, 122)의 표면 부위들 상에는 실리사이드 차단막으로서 기능하는 제3 및 제4 절연막 패턴들(170, 172)이 형성될 수 있다.
도 10은 본 발명의 제8 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 10을 참조하면, 본 발명의 제8 실시예에 따른 고전압 반도체 소자(200)는, 기판(202) 상에 형성된 게이트 구조물(210)과, 상기 게이트 구조물(210)의 일측에 인접하는 상기 기판(202)의 표면 부위에 형성된 소스 영역(220)과, 상기 게이트 구조물(210)의 타측에 인접하는 상기 기판(202)의 표면 부위에 형성된 드리프트 영역(230)과, 상기 게이트 구조물(210)로부터 이격되도록 상기 드리프트 영역(230)의 표면 부위에 형성된 드레인 영역(232)과, 상기 드리프트 영역(230) 상에 형성되며 상기 게이트 구조물(210)과 상기 드레인 영역(232) 사이에서 수직 전계를 형성하기 위한 전극 구조물(250)을 포함할 수 있다.
상기 게이트 구조물(210)의 측면 상에는 게이트 스페이서(216)가 형성될 수 있으며, 상기 전극 구조물(250)의 측면 상에는 전극 스페이서(256)가 형성될 수 있다. 특히, 상기 게이트 구조물(210)과 상기 전극 구조물(250) 사이의 공간은 상기 게이트 스페이서(216)와 상기 전극 스페이서(256)에 의해 매립될 수 있다.
본 발명의 제8 실시예에 따르면, 상기 드레인 영역(232)과 상기 전극 구조물(250)은 상기 게이트 구조물(210)과 상기 드레인 영역(232) 사이의 상기 드리프트 영역(230) 즉 상기 전극 구조물(250)의 아래에서 수직 전계를 형성하기 위하여 전기적으로 서로 연결될 수 있다.
상기 게이트 구조물(210)은 상기 기판(202) 상에 형성된 게이트 절연막(212)과 상기 게이트 절연막(212) 상에 형성된 게이트 전극(214)을 포함할 수 있으며, 상기 전극 구조물(250)은 상기 드리프트 영역(230) 상에 형성된 절연막 패턴(252)과 상기 절연막 패턴(252) 상에 형성된 전극 패턴(254)을 포함할 수 있다.
상기 게이트 절연막(212)과 상기 절연막 패턴(252)은 동일한 물질로 이루어질 수 있으며, 상기 게이트 전극(214)과 상기 전극 패턴(254)은 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(212)과 상기 절연막 패턴(252)은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 전극(214)과 상기 전극 패턴(254)은 제1 도전형을 갖는 폴리 실리콘으로 이루어질 수 있다.
도 11은 본 발명의 제9 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 11을 참조하면, 상기 전극 구조물(250)에는 상기 게이트 구조물(110)과 상기 드레인 영역(232) 사이의 상기 드리프트 영역(230) 즉 상기 전극 구조물(250)의 아래에서 수직 전계를 형성하기 위한 전압(V)이 인가될 수 있다.
도 12는 본 발명의 제10 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 12를 참조하면, 상기 드리프트 영역(230)의 표면 부위가 상기 게이트 구조물(210)과 상기 전극 구조물(250) 사이에서 부분적으로 노출될 수 있다. 본 발명의 제10 실시예에 따르면, 상기 게이트 구조물(110)과 상기 전극 구조물(250) 사이에서 노출되는 상기 드리프트 영역(230)의 표면 부위 상에는 실리사이드 차단막으로서 기능하는 제2 절연막 패턴(270)이 형성될 수 있다.
상기에서는 제1 도전형 즉 N 타입의 디이모스 소자들(100, 200)이 설명되고 있으나, 이와 다르게 고전압 반도체 소자는 제2 도전형, 예를 들면, P형의 드리프트 영역(들)과 P형의 소스 및 드레인 영역들을 포함할 수도 있다. 즉, P형의 디이모스 소자에도 본 발명의 실시예들이 바람직하게 적용될 수 있다.
도 13 내지 도 16은 도 2에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 13을 참조하면, 기판(102)의 표면 부위에 제2 도전형, 예를 들면, P형의 웰 영역(WELL)을 형성하고, 소자 분리 영역들(104)을 형성함으로써 액티브 영역을 정의할 수 있다. 상기 웰 영역(WELL)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 소자 분리 영역들(104)은 STI 공정을 통해 형성될 수 있다.
이어서, 상기 액티브 영역의 표면 부위들에 소정 간격 이격되도록 제1 드리프트 영역(120)과 제2 드리프트 영역(122)을 형성할 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 액티브 영역의 표면 부위들에 형성된 제1 도전형, 예를 들면, N형의 저농도 불순물 영역들이 상기 제1 및 제2 드리프트 영역들(120, 122)로서 사용될 수 있다.
도 14를 참조하면, 상기 제1 및 제2 드리프트 영역들(120, 122) 사이에 위치되도록 게이트 구조물(110)을 형성하고, 상기 게이트 구조물(110)의 양측으로부터 이격되도록 제1 및 제2 전극 구조물들(140, 150)을 상기 제1 및 제2 드리프트 영역들(120, 122) 상에 각각 형성할 수 있다.
예를 들면, 상기 기판(102) 상에 절연막과 도전막을 순차적으로 형성한 후, 상기 도전막과 절연막을 패터닝함으로써, 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150)을 형성할 수 있다. 예를 들면, 상기 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 도전막으로는 제1 도전형, 즉 N형 도펀트들로 도핑된 폴리실리콘막이 사용될 수 있다.
상기 게이트 구조물(110)은 게이트 절연막(112)과 상기 게이트 절연막(112) 상에 형성된 게이트 전극(114)을 포함할 수 있으며, 상기 제1 및 제2 전극 구조물들(140, 150)은 제1 및 제2 절연막 패턴들(142, 152)과 상기 제1 및 제2 절연막 패턴들(142, 152) 상에 형성된 제1 및 제2 전극 패턴들(144, 154)을 각각 포함할 수 있다.
도 15를 참조하면, 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150)의 측면들 상에 게이트 스페이서들(116)과 제1 및 제2 전극 스페이서들(146, 156)을 각각 형성할 수 있다. 이때, 상기 게이트 구조물(110)과 제1 및 제2 전극 구조물들(140, 150) 사이의 공간들은 상기 게이트 스페이서들(116)과 제1 및 제2 전극 스페이서들(146, 156)에 의해 매립될 수 있다.
한편, 상기와 다르게, 상기 게이트 스페이서들(116)과 상기 제1 및 제2 전극 스페이서들(146, 156) 사이에서 상기 제1 및 제2 드리프트 영역들(120, 122)이 부분적으로 노출되는 경우, 상기 노출된 제1 및 제2 드리프트 영역들(120, 122)의 표면 부위들 상에는 제3 및 제4 절연막 패턴들(170, 172; 도 9 참조)이 추가적으로 형성될 수 있다. 상기 제3 및 제4 절연막 패턴들(170, 172)은 후속하는 실리사이데이션 공정에서 실리사이드 차단막들로서 기능할 수 있다.
도 16을 참조하면, 이온 주입 공정을 통해 상기 제1 및 제2 드리프트 영역들(120, 122)의 표면 부위들에 소스 및 드레인 영역들(130, 132)을 각각 형성할 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 소스 및 드레인 영역들(130, 132)로서 사용되는 제1 도전형, 예를 들면, N형의 제1 및 제2 고농도 불순물 영역들을 형성할 수 있다. 이때, 도시된 바와 같이 상기 소스 및 드레인 영역들(130, 132) 사이에 상기 게이트 구조물(110)과 상기 제1 및 제2 전극 구조물들(140, 150)이 위치될 수 있다.
도시되지는 않았으나, 실리사이데이션 공정을 통해 상기 게이트 전극(114)과 상기 드레인 및 소스 영역들(130, 132) 상에 금속 실리사이드, 예를 들면, 티타늄 실리사이드를 형성할 수 있다.
상기 실리사이데이션 공정이 수행된 후 상기 기판(102) 상에는 층간 절연막(미도시)이 형성될 수 있으며, 상기 층간 절연막을 통해 상기 소스 및 드레인 영역들(130, 132)과 연결되는 제1 및 제2 콘택 플러그들(160, 162)이 형성될 수 있다. 또한, 도시되지는 않았으나, 상기 층간 절연막을 통해 상기 제1 및 제2 전극 패턴들(144, 154)과 연결되는 제3 및 제4 콘택 플러그들(미도시)이 형성될 수 있으며, 상기 층간 절연막 상에는 상기 제1 및 제2 전극 구조물들(140, 150)과 상기 소스 및 드레인 영역들(130, 132)을 전기적으로 연결하는 금속 배선들(미도시)이 형성될 수 있다.
도 17 내지 도 20은 도 10에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 17을 참조하면, 기판(202)의 표면 부위에 제2 도전형을 갖는 웰 영역을 형성하고, 소자 분리 영역들(204)을 형성함으로써 액티브 영역을 정의할 수 있다. 이어서, 상기 액티브 영역의 표면 부위에 이온 주입 공정을 통해 제1 도전형을 갖는 드리프트 영역(230)을 형성할 수 있다.
도 18을 참조하면, 상기 드리프트 영역(230)에 인접하도록 상기 기판(202) 상에 게이트 구조물(210)을 형성하고, 상기 게이트 구조물(210)로부터 이격되도록 상기 드리프트 영역(230) 상에 전극 구조물(250)을 형성할 수 있다. 예를 들면, 상기 기판(202) 상에 절연막과 도전막을 순차적으로 형성한 후, 상기 도전막과 절연막을 패터닝함으로써, 상기 게이트 구조물(210)과 상기 전극 구조물(250)을 형성할 수 있다.
상기 게이트 구조물(210)은 게이트 절연막(212)과 상기 게이트 절연막(212) 상에 형성된 게이트 전극(214)을 포함할 수 있으며, 상기 전극 구조물(250)은 절연막 패턴(252)과 상기 절연막 패턴(252) 상에 형성된 전극 패턴(254)을 포함할 수 있다.
도 19를 참조하면, 상기 게이트 구조물(210)과 상기 전극 구조물(250)의 측면들 상에 게이트 스페이서(216)와 전극 스페이서(256)를 각각 형성할 수 있다. 이때, 상기 게이트 구조물(210)과 전극 구조물(250) 사이의 공간은 상기 게이트 스페이서(216)와 전극 스페이서(256)에 의해 매립될 수 있다.
한편, 상기와 다르게, 상기 게이트 스페이서(216)와 상기 전극 스페이서(256) 사이에서 상기 드리프트 영역(230)이 부분적으로 노출되는 경우, 상기 노출된 드리프트 영역(230)의 표면 부위 상에는 제2 절연막 패턴(270; 도 12 참조)이 추가적으로 형성될 수 있다. 상기 제2 절연막 패턴(270)은 후속하는 실리사이데이션 공정에서 실리사이드 차단막로서 기능할 수 있다.
도 20을 참조하면, 이온 주입 공정을 통해 상기 게이트 구조물(210)에 인접하는 상기 기판(202)의 표면 부위와 상기 전극 구조물(250)에 인접하는 상기 드리프트 영역(230)의 표면 부위에 소스 및 드레인 영역들(220, 232)을 각각 형성할 수 있다. 이때, 도시된 바와 같이 상기 소스 및 드레인 영역들(220, 232) 사이에 상기 게이트 구조물(210)과 상기 전극 구조물(250)이 위치될 수 있다.
도시되지는 않았으나, 실리사이데이션 공정을 통해 상기 게이트 전극(214)과 상기 드레인 및 소스 영역들(220, 232) 상에 금속 실리사이드, 예를 들면, 티타늄 실리사이드를 형성할 수 있다.
상기 실리사이데이션 공정이 수행된 후 상기 기판(202) 상에는 층간 절연막(미도시)이 형성될 수 있으며, 상기 층간 절연막을 통해 상기 소스 및 드레인 영역들(220, 232)과 연결되는 제1 및 제2 콘택 플러그들(260, 262)이 형성될 수 있다. 또한, 도시되지는 않았으나, 상기 층간 절연막을 통해 상기 전극 패턴(254)과 연결되는 제3 콘택 플러그(미도시)가 형성될 수 있으며, 상기 층간 절연막 상에는 상기 전극 구조물(250)과 상기 드레인 영역(232)을 전기적으로 연결하는 금속 배선(미도시)이 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자(100)는 게이트 구조물(110)에 인접하도록 형성된 드리프트 영역(122)과 상기 드리프트 영역(122)의 표면 부위에 형성된 드레인 영역(132)을 포함할 수 있다. 특히, 상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 드리프트 영역(122) 상에는 수직 전계를 형성하기 위한 전극 구조물(150)이 형성될 수 있다.
상기 게이트 구조물(110)과 상기 드레인 영역(132) 사이의 상기 드리프트 영역(122) 내에서 캐리어의 이동 속도는 상기 수직 전계에 의해 충분히 감소될 수 있다. 결과적으로, 상기 드리프트 영역(122) 및/또는 드레인 영역(132)에서의 임팩트이온화가 감소될 수 있으며, 이에 따라 기판(102)을 통한 누설 전류가 충분히 감소될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 고전압 반도체 소자 102 : 기판
104 : 소자 분리 영역 110 : 게이트 구조물
112 : 게이트 절연막 114 : 게이트 전극
116 : 게이트 스페이서 120 : 제1 드리프트 영역
122 : 제2 드리프트 영역 130 : 소스 영역
132 : 드레인 영역 140 : 제1 전극 구조물
142 : 제1 절연막 패턴 144 : 제1 전극 패턴
146 : 제1 전극 스페이서 150 : 제2 전극 구조물
152 ; 제2 절연막 패턴 154 : 제2 전극 패턴
156 : 제2 전극 스페이서 160 : 제1 콘택 플러그
162 : 제2 콘택 플러그 170 : 제3 절연막 패턴
172 : 제4 절연막 패턴

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 일측에 인접하는 상기 기판의 표면 부위에 형성된 제1 드리프트 영역;
    상기 게이트 구조물로부터 이격되도록 상기 제1 드리프트 영역의 표면 부위에 형성된 소스 영역;
    상기 게이트 구조물의 타측에 인접하는 상기 기판의 표면 부위에 형성된 제2 드리프트 영역;
    상기 게이트 구조물로부터 이격되도록 상기 제2 드리프트 영역의 표면 부위에 형성된 드레인 영역;
    상기 게이트 구조물과 상기 소스 영역 사이에서 상기 제1 드리프트 영역 상에 형성되며 상기 소스 영역과 전기적으로 연결되는 제1 전극 구조물; 및
    상기 게이트 구조물과 상기 드레인 영역 사이에서 상기 제2 드리프트 영역 상에 형성되며 상기 드레인 영역과 전기적으로 연결되는 제2 전극 구조물을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제9항에 있어서, 상기 게이트 구조물의 측면들 상에는 게이트 스페이서들이 형성되고 상기 제1 전극 구조물의 측면들 상에는 제1 전극 스페이서들이 형성되며 상기 제2 전극 구조물의 측면들 상에는 제2 전극 스페이서들이 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  11. 제10항에 있어서, 상기 게이트 구조물과 상기 제1 및 제2 전극 구조물들 사이의 공간들은 상기 게이트 스페이서들과 상기 제1 및 제2 전극 스페이서들에 의해 매립되는 것을 특징으로 하는 고전압 반도체 소자.
  12. 제10항에 있어서, 상기 게이트 스페이서들과 상기 제1 및 제2 전극 스페이서들 사이에서 노출되는 상기 제1 및 제2 드리프트 영역들의 표면 부위들 상에는 제1 및 제2 절연막 패턴들이 각각 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제9항에 있어서, 상기 게이트 구조물은 상기 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하고,
    상기 제1 전극 구조물은 상기 제1 드리프트 영역 상에 형성된 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 형성된 제1 전극 패턴을 포함하며,
    상기 제2 전극 구조물은 상기 제2 드리프트 영역 상에 형성된 제2 절연막 패턴 및 상기 제2 절연막 패턴 상에 형성된 제2 전극 패턴을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  19. 제18항에 있어서, 상기 게이트 절연막과 상기 제1 및 제2 절연막 패턴들이 서로 동일한 물질로 이루어지며, 상기 게이트 전극과 상기 제1 및 제2 전극 패턴들이 서로 동일한 물질로 이루어지는 것을 특징으로 하는 고전압 반도체 소자.
  20. 삭제
  21. 기판의 표면 부위들에 서로 이격되도록 제1 드리프트 영역과 제2 드리프트 영역을 형성하는 단계;
    상기 제1 및 제2 드리프트 영역들 사이에 위치되도록 게이트 구조물을 상기 기판 상에 형성하는 단계;
    상기 게이트 구조물의 양측으로부터 이격되도록 제1 및 제2 전극 구조물들을 상기 제1 및 제2 드리프트 영역들 상에 각각 형성하는 단계;
    상기 제1 및 제2 전극 구조물들에 각각 인접하도록 소스 영역과 드레인 영역을 상기 제1 및 제2 드리프트 영역들의 표면 부위들에 각각 형성하는 단계; 및
    상기 제1 및 제2 전극 구조물들을 상기 소스 영역과 드레인 영역에 각각 전기적으로 연결하는 단계를 포함하되,
    상기 소스 영역과 상기 드레인 영역 사이에 상기 제1 전극 구조물과 상기 게이트 구조물 및 상기 제2 전극 구조물이 위치되는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
KR1020150074769A 2015-05-28 2015-05-28 고전압 반도체 소자 및 그 제조 방법 KR101699612B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150074769A KR101699612B1 (ko) 2015-05-28 2015-05-28 고전압 반도체 소자 및 그 제조 방법
US15/091,952 US9941364B2 (en) 2015-05-28 2016-04-06 High voltage semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150074769A KR101699612B1 (ko) 2015-05-28 2015-05-28 고전압 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160139593A KR20160139593A (ko) 2016-12-07
KR101699612B1 true KR101699612B1 (ko) 2017-01-24

Family

ID=57398972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150074769A KR101699612B1 (ko) 2015-05-28 2015-05-28 고전압 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9941364B2 (ko)
KR (1) KR101699612B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102088548B1 (ko) 2016-03-25 2020-04-14 주식회사 디비하이텍 고전압 반도체 소자
KR20170114703A (ko) * 2016-04-06 2017-10-16 주식회사 동부하이텍 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
KR101856338B1 (ko) * 2016-07-15 2018-05-10 매그나칩 반도체 유한회사 디스플레이 드라이버 반도체 소자 및 그 제조 방법
US10985192B2 (en) 2016-07-15 2021-04-20 Key Foundry., Ltd. Display driver semiconductor device and manufacturing method thereof
KR102424768B1 (ko) 2017-12-13 2022-07-25 주식회사 디비하이텍 Pldmos 트랜지스터 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070312A1 (en) * 2012-09-07 2014-03-13 Freescale Semiconductor, Inc. Semiconductor device and related fabrication methods

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH171497A (de) 1933-09-27 1934-08-31 Angeli Jun Angelo Selbsttätiger Überstromausschalter mit einer Einsetzpatrone als Steuereinrichtung zur Auslösung des Schalters.
KR100559719B1 (ko) * 2003-12-05 2006-03-10 매그나칩 반도체 유한회사 반도체 소자의 고전압 트랜지스터
KR100752194B1 (ko) 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7608513B2 (en) * 2007-01-25 2009-10-27 Freescale Semiconductor, Inc. Dual gate LDMOS device fabrication methods
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
KR20130123153A (ko) * 2012-05-02 2013-11-12 삼성전자주식회사 반도체 장치
US9859399B2 (en) * 2013-11-05 2018-01-02 Vanguard International Semiconductor Corporation Lateral diffused semiconductor device with ring field plate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070312A1 (en) * 2012-09-07 2014-03-13 Freescale Semiconductor, Inc. Semiconductor device and related fabrication methods

Also Published As

Publication number Publication date
KR20160139593A (ko) 2016-12-07
US20160351706A1 (en) 2016-12-01
US9941364B2 (en) 2018-04-10

Similar Documents

Publication Publication Date Title
US8022446B2 (en) Integrated Schottky diode and power MOSFET
EP3188248B1 (en) High voltage tolerant ldmos
KR101699612B1 (ko) 고전압 반도체 소자 및 그 제조 방법
KR101699585B1 (ko) 고전압 반도체 소자 및 그 제조 방법
US10062704B2 (en) Buried-channel MOSFET and a surface-channel MOSFET of a same type and fabrication method thereof
CN103180930B (zh) N阱/p阱结构带结构
JP2014203851A (ja) 半導体装置及びその製造方法
US20190237571A1 (en) Bidirectional power mosfet structure with a cathode short structure
CN102723278A (zh) 半导体结构形成方法
US7948031B2 (en) Semiconductor device and method of fabricating semiconductor device
KR20170114703A (ko) 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
KR100559719B1 (ko) 반도체 소자의 고전압 트랜지스터
JP6368105B2 (ja) トレンチ型ｍｏｓｆｅｔ半導体装置
TWI505436B (zh) 半導體元件、靜電放電保護元件及其製造方法
KR101093148B1 (ko) 반도체 장치 및 그 제조방법
US20150243776A1 (en) Laterally diffused metal oxide semiconductor and field drift metal oxide semiconductor
CN106558571B (zh) 一种esd布局结构、电子装置
TWI566419B (zh) 半導體裝置
CN118472040B (zh) 一种ldmos器件及其制备方法
TWI742221B (zh) 溝槽金氧半導體元件及其製造方法
CN110690267B (zh) 高压元件及其制造方法
KR20180032397A (ko) 필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자
KR20170111102A (ko) 고전압 반도체 소자
US9748339B1 (en) Semiconductor device and method for fabricating the same
TWI575570B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant