KR20130123153A - 반도체 장치 - Google Patents

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KR20130123153A
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장훈
장재준
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삼성전자주식회사
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Abstract

반도체 장치는 제1 도전형의 기판, 서로 이격되어 상기 기판 상에 형성된 제2 도전형의 소오스 영역 및 드레인 영역, 상기 소오스 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제1 도전형의 바디 영역, 상기 드레인 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제2 도전형의 드리프트 영역, 상기 바디 영역 상에 형성된 제1 게이트, 및 상기 제1 게이트로부터 이격되어 상기 드리프트 영역 상에 형성되고 전기적으로 플로팅된 제2 게이트를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOS Field Effect Transistor; MOSFET)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(Lateral Double diffused MOSFET; LDMOS)와 같이 이중 확산(double diffusion) 기술을 이용한 디모스 트랜지스터가 널리 사용되고 있다.
횡형 디모스 트랜지스터의 드리프트 영역 상에는 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성된 산화막이 위치할 수 있다. 산화막에 의해, 횡형 디모스 트랜지스터의 드리프트(drift) 영역에서 전기장(electric field)이 집중되어 브레이크다운 전압(breakdown voltage)이 저하되는 것을 방지할 수 있다. 그러나, 전류 패스(current path)가 산화막의 측면 및 하면을 따라 형성되기 때문에, 전류 패스의 길이가 길어지게 되므로, 온저항(Ron)의 크기가 커질 수 있다.
20V 이하의 전압을 이용하는 횡형 디모스 트랜지스터는, LOCOS 공정 또는 STI 공정에 의해 형성된 산화막 대신 실리사이드 블록막(silicide block layer)을 사용할 수 있다. 실리사이드 블록막을 사용하면 온저항의 크기가 커지는 것을 방지할 수 있다. 그러나, 실리사이드 블록막 상에 형성되는 질화막(nitride layer)의 불완전한 막질로 인하여, 횡형 디모스 트랜지스터가 동작시 전하 트래핑(charge trapping)이 발생할 수 있다. 전하 트래핑에 의해 횡형 디모스 트랜지스터의 신뢰성이 저하될 수 있다.
본 발명이 해결하려는 과제는, LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성된 산화막을 사용하지 않음으로써 전류 패스의 길이를 줄여서 온저항의 크기를 최소화하고, 질화막을 사용하지 않음으로써 전하 트래핑(charge trapping)의 발생을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는 제1 도전형의 기판, 서로 이격되어 상기 기판 상에 형성된 제2 도전형의 소오스 영역 및 드레인 영역, 상기 소오스 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제1 도전형의 바디 영역, 상기 드레인 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제2 도전형의 드리프트 영역, 상기 바디 영역 상에 형성된 제1 게이트, 및 상기 제1 게이트로부터 이격되어 상기 드리프트 영역 상에 형성되고 전기적으로 플로팅된 제2 게이트를 포함한다.
상기 제1 게이트의 양측에 형성된 제1 스페이서와, 상기 제2 게이트의 양측에 형성된 제2 스페이서를 더 포함하되, 상기 제1 게이트와 상기 제2 게이트 사이에 위치한 상기 제1 스페이서와 상기 제2 스페이서는 서로 접할 수 있다. 그리고, 상기 드리프트 영역 중 상기 제1 게이트와 상기 제2 게이트 사이에 위치하는 영역 상에는 실리사이드 패턴이 형성되지 않을 수 있다.
상기 제1 게이트는 상기 바디 영역 상으로부터 상기 드리프트 영역 상까지 연장되어, 상기 제1 게이트의 일부 영역은 상기 드리프트 영역 상에 위치하고, 상기 드리프트 영역 중 상기 제1 게이트와 상기 제2 게이트 사이에 위치하는 영역 상에 형성된 실리사이드 패턴을 더 포함할 수 있다. 그리고, 상기 제1 게이트의 양측에 형성된 제1 스페이서와, 상기 제2 게이트의 양측에 형성된 제2 스페이서를 더 포함하되, 상기 제1 게이트와 상기 제2 게이트 사이에 위치한 상기 제1 스페이서와 상기 제2 스페이서는 서로 이격될 수 있다.
상기 제1 및 제2 게이트는 상기 소오스 영역과 상기 드레인 영역 사이에 위치하고, 상기 제1 게이트는 상기 소오스 영역에 인접하여 위치하고, 상기 제2 게이트는 상기 드레인 영역에 인접하여 위치할 수 있다. 그리고, 상기 드레인 영역의 측면 및 하면을 둘러싸도록 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 웰 영역, 상기 바디 영역 및 상기 드리프트 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제2 도전형의 에피택시얼층, 및 상기 에피택시얼층과 상기 기판 사이에 형성된 상기 제2 도전형의 매몰층을 더 포함할 수 있다. 또한, 상기 바디 영역의 형성 깊이는 상기 웰 영역의 형성 깊이와 실질적으로 동일하고, 상기 드리프트 영역의 형성 깊이는 상기 바디 영역의 형성 깊이보다 깊을 수 있다.
상기 제1 게이트와 전기적으로 연결되며, 상기 제1 게이트 상에 형성된 컨택 플러그를 더 포함하되, 상기 제2 게이트 상에는 상기 제2 게이트와 전기적으로 연결되는 컨택 플러그가 형성되지 않을 수 있다.
상기 제1 및 제2 게이트는 폴리 실리콘 게이트일 수 있다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는 제1 도전형의 기판, 상기 기판 상에 형성된 제2 도전형의 드리프트 영역, 상기 드리프트 영역 상에 형성된 전기적으로 플로팅된 플로팅 게이트, 상기 기판 상에, 상기 드리프트 영역에 인접하여 형성된 상기 제1 도전형의 바디 영역, 상기 바디 영역 내에 형성된 상기 제2 도전형의 소오스 영역, 상기 플로팅 게이트의 제1 측에 위치하되, 상기 드리프트 영역 상으로부터 상기 바디 영역 상까지 연장되어 형성되고, 정해진 전압이 인가되는 게이트, 및 상기 플로팅 게이트의 제2 측에 위치하되, 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 드레인 영역을 포함한다.
상기 게이트의 양측에 형성된 제1 스페이서와, 상기 플로팅 게이트의 양측에 형성된 제2 스페이서를 더 포함하되, 상기 게이트와 상기 플로팅 게이트 사이에 위치한 상기 제1 스페이서와 상기 제2 스페이서는 서로 접할 수 있다.
상기 게이트와 상기 플로팅 게이트 사이에 위치하되 상기 게이트에 인접하여 형성된 제1 스페이서, 상기 게이트와 상기 플로팅 게이트 사이에 위치하되 상기 플로팅 게이트에 인접하여 형성된 제2 스페이서, 및 상기 드리프트 영역 중 상기 제1 스페이서와 상기 제2 스페이서 사이에 위치하는 영역 상에 형성된 실리사이드 패턴을 더 포함할 수 있다.
상기 게이트와 전기적으로 연결되며, 상기 게이트 상에 형성된 컨택 플러그를 더 포함하되, 상기 플로팅 게이트 상에는 상기 플로팅 게이트와 전기적으로 연결되는 컨택 플러그가 형성되지 않을 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 5 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 14은 본 발명의 제3 실시예에 따른 반도체 시스템을 설명하기 위한 개념도이다.
도 15는 본 발명의 제4 실시예에 따른 반도체 시스템을 설명하기 위한 개념도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한다. 그리고, 본 발명의 제1 실시예에 따른 반도체 장치는 횡형 디모스 트랜지스터(Lateral Double diffused MOSFET; LDMOS)일 수 있지만, 이에 제한되지 않는다. 또한, 설명의 편의를 위해, 본 발명의 제1 실시예에 따른 반도체 장치가 제2 도전형(예를 들어, N형)의 횡형 디모스 트랜지스터인 경우에 대하여 설명한다. 다만, 이에 제한되지 않고, 제1 도전형(예를 들어, P형)의 횡형 디모스 트랜지스터인 경우에도 본 발명의 제1 실시예에 따른 반도체 장치의 기술적 사상이 적용될 수 있음은 당업자에게 자명하다. 이 경우, 아래의 설명에서 예시된 도전형을 변경함으로써 가능할 수 있다. 도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
기판(10)은 제1 도전형(예를 들어, P형)의 불순물로 도핑된 반도체 기판일 수 있다. 이러한 기판(10)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있고, SOI(Semiconductor On Insulator) 기판일 수도 있지만, 이에 제한되지 않는다.
매몰층(Buried Layer)(20)은 제1 도전형과 다른 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 그리고, 매몰층(20)은 기판(10) 상에 형성될 수 있다. 또한 본 발명의 몇몇 실시예에서, 제2 도전형(예를 들어, N형)의 매몰층(20)은 기판(10)과 에피택시얼층(30)의 경계에 형성될 수 있다.
구체적으로, 매몰층(20)의 일부가 기판(10)에 형성되고, 나머지는 에피택시얼층(30)에 형성되기 위해, 기판(10) 내에 매몰층(20)을 형성하고 기판(10) 상에 에피택시얼층(30)을 형성한 후, 열처리를 수행할 수 있다. 이러한 열처리가 진행되면, 매몰층(20)이 기판(10)과 에피택시얼층(30)으로 확산되기 때문에, 매몰층(20)의 일부가 기판(10)에 형성되고, 나머지는 에피택시얼층(30)에 형성될 수 있다.
에피택시얼층(30)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 다만, 에피택시얼층(30)의 도핑 농도는 매몰층(20)의 도핑 농도보다 낮을 수 있다. 그리고, 에피택시얼층(30)은 매몰층(20) 상에 형성될 수 있으며, 에피택시얼층(30) 내에는 드리프트 영역(40), 바디 영역(50), 및 소자 분리 영역(15) 등이 형성될 수 있다.
드리프트 영역(40)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 다만, 드리프트 영역(40)의 도핑 농도는 에피택시얼층(30)의 도핑 농도보다 높을 수 있다. 그리고, 드리프트 영역(40)은 에피택시얼층(30) 내에 형성될 수 있으며, 예를 들어, 제1 깊이로 형성될 수 있다. 드리프트 영역(40)은 바디 영역(50)과 인접하여 형성될 수 있다. 도 1에는 바디 영역(50)의 상부 영역과 드리프트 영역(40)의 상부 영역이 접하는 것으로 도시되었지만, 이에 제한되지 않는다. 예를 들어, 바디 영역(50)과 드리프트 영역(40)이 서로 이격되어 형성될 수도 있으며, 드리프트 영역(40)이 바디 영역(50)을 둘러싸도록 형성될 수도 있다.
드리프트 영역(40) 내에는 웰 영역(42), 드레인 영역(45)이 형성될 수 있다. 웰 영역(42)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 다만, 웰 영역(42)의 도핑 농도는 드리프트 영역(40)의 도핑 농도보다 높을 수 있다. 그리고, 웰 영역(42)의 형성 깊이는 제1 깊이보다 얕은 제2 깊이일 수 있다. 즉, 웰 영역(42)의 형성 깊이는 드리프트 영역(40)의 형성 깊이 보다는 얕지만, 바디 영역(50)의 형성 깊이와 실질적으로 동일할 수 있다.
드레인 영역(45)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 다만, 드레인 영역(45)의 도핑 농도는 웰 영역(42)의 도핑 농도보다 높을 수 있다. 드레인 영역(45)의 측면 및 하면은 웰 영역(42) 및 드리프트 영역(40)에 의해 둘러싸일 수 있다.
그리고, 드레인 영역(45) 상에는 드레인 실리사이드 패턴(98)이 형성될 수 있다. 드레인 실리사이드 패턴(98) 상에는 예를 들어, 고전압(예를 들어, 20V 이하)을 인가하기 위한 컨택 플러그가 형성될 수 있다.
소자 분리 영역(15)은 예를 들어, 드레인 영역(45)에 인접하여 형성될 수 있다. 구체적으로, 소자 분리 영역(15)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성된 산화막일 수 있지만, 이에 제한되지 않는다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서 소자 분리 영역(15)은 활성 영역(active region)을 정의하기 위하여 형성된 것일 뿐, 반도체 장치(1)의 드리프트 영역(40)의 브레이크다운 전압(breakdown voltage)의 저하를 방지하고자 형성된 것이 아니다. 그러므로, 드레인 영역(45)과 소오스 영역(55) 사이의 드리프트 영역(40)에는 소자 분리 영역이 위치하지 않는다.
바디 영역(50)은 제1 도전형(예를 들어, P형)의 불순물로 도핑될 수 있다. 그리고, 바디 영역(50)은 에피택시얼층(30) 내에 형성될 수 있으며, 예를 들어, 제1 깊이보다 얕은 제2 깊이로 형성될 수 있다. 바디 영역(50) 내에는 소오스 영역(55)과 오믹 컨택 영역(57)이 형성될 수 있다. 구체적으로, 바디 영역(50)의 상면에 인접하여 소오스 영역(55)과 오믹 컨택 영역(57)이 형성될 수 있다. 본 발명의 제1 실시예예 따른 반도체 장치(1)가 제2 도전형(예를 들어, N형)의 횡형 디모스 트랜지스터인 경우, 바디 영역(50)과 오믹 컨택 영역(57)은 제1 도전형(예를 들어, P형)일 수 있고, 소오스 영역(55)은 제2 도전형(예를 들어, N형)일 수 있다.
소오스 영역(55)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 그리고, 바디 영역(50)은 예를 들어, 소오스 영역(55)의 측면 및 하면을 둘러싸도록 형성될 수 있다.
오믹 컨택 영역(57)은 제1 도전형(예를 들어, P형)의 불순물로 도핑될 수 있다. 다만, 오믹 컨택 영역(57)의 도핑 농도는 바디 영역(50)의 도핑 농도보다 높을 수 있다. 그리고, 오믹 컨택 영역(57)을 통해 바디 영역(50)의 바이어스 전압이 인가될 수 있다.
도 1을 참조하면, 소오스 영역(55)과 오믹 컨택 영역(57)이 이웃하여 접해있는 것으로 도시되었다. 그러나, 이에 제한되지 않으며, 소오스 영역(55)과 오믹 컨택 영역(57)이 이격되어 형성될 수도 있다.
그리고, 소오스 영역(55) 및 오믹 컨택 영역(57) 상에는 바디 실리사이드 패턴(92)이 형성될 수 있다. 바디 실리사이드 패턴(92) 상에는 예를 들어, 바이어스 전압을 인가하기 위한 컨택 플러그가 형성될 수 있다.
제1 게이트(70)는 바디 영역(50) 상에 형성될 수 있다. 구체적으로, 드리프트 영역(40) 상으로부터 바디 영역(50) 상까지 제1 게이트(70)가 연장되어 형성될 수 있다. 즉, 제1 게이트(70)의 일부 영역은 드리프트 영역(40) 상에 형성될 수 있고, 제1 게이트(70)의 일부 영역은 바디 영역(50) 상에 형성될 수 있다. 그리고, 제1 게이트(70)는 드레인 영역(45)과 소오스 영역(55) 사이에 형성될 수 있으며, 소오스 영역(55)에 인접하여 형성될 수 있다.
제1 게이트(70)는 예를 들어, 폴리 실리콘 게이트 및 메탈 게이트 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 그리고, 반도체 장치(1)의 동작을 위해, 제1 게이트(70)에는 정해진 전압이 인가될 수 있다.
제1 게이트(70)의 하측에는 제1 게이트 절연막 패턴(60)이 형성될 수 있다. 제1 게이트 절연막 패턴(60)은 고유전율(high-K)막 패턴일 수 있지만, 이에 제한되지 않는다. 제1 게이트(70) 상에는 제1 게이트 실리사이드 패턴(94)이 형성될 수 있다. 그리고, 제1 게이트(70)의 양측에는 제1 스페이서(80)가 형성될 수 있다. 제1 스페이서(80)는 예를 들어, 산화막 스페이서일 수 있지만, 이에 제한되지 않는다.
제2 게이트(75)는 제1 게이트(70)로부터 이격되어 드리프트 영역(40) 상에 형성될 수 있다. 그리고, 제2 게이트(75)는 드레인 영역(45)과 소오스 영역(55) 사이에 형성될 수 있으며, 드레인 영역(45)에 인접하여 형성될 수 있다.
제2 게이트(75)는 제1 게이트(70)와 동일한 소재로 형성될 수 있지만, 이에 제한되지 않는다. 제2 게이트(75)는 예를 들어, 폴리 실리콘 게이트 및 메탈 게이트 중 어느 하나일 수 있지만, 이에 제한되지 않는다.
제2 게이트(75)의 하측에는 제2 게이트 절연막 패턴(65)이 형성될 수 있다. 제2 게이트 절연막 패턴(65)은 고유전율(high-K)막 패턴일 수 있지만, 이에 제한되지 않는다. 제2 게이트(75) 상에는 제2 게이트 실리사이드 패턴(96)이 형성될 수 있다. 그리고, 제2 게이트(75)의 양측에는 제2 스페이서(85)가 형성될 수 있다. 제2 스페이서(85)는 예를 들어, 산화막 스페이서일 수 있지만, 이에 제한되지 않는다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 예를 들어, 스페이서의 폭의 두 배 이하일 수 있다. 그러므로, 제1 게이트(70)와 제2 게이트(75) 사이에 위치한 제1 스페이서(80)와 제2 스페이서(85)는 서로 접할 수 있다. 즉, 제1 게이트(70)와 제2 게이트(75) 사이의 공간이 제1 및 제2 스페이서(80, 85)에 의해 채워지므로, 제1 스페이서(80)와 제2 스페이서(85) 사이에 위치한 드리프트 영역(40)은 반도체 장치(1)의 제조 공정 중에 노출되지 않는다. 그러므로, 드리프트 영역(40) 중 제1 게이트(70)와 제2 게이트(75) 사이에 위치하는 영역 상에는 실리사이드 패턴이 형성되지 않을 수 있다.
제2 게이트(75)는 제1 게이트(70)와는 달리, 전기적으로 플로팅(floating)된 플로팅 게이트일 수 있다. 제2 게이트(75)의 제1 측에는 제1 게이트(70)가 위치하고, 제2 게이트(75)의 제2 측에는 드레인 영역(45)이 위치할 수 있다. 즉, 제2 게이트(75)에 의해서, 제1 게이트(70)와 드레인 영역(45)이 이격될 수 있다. 그러므로, 드레인 영역(45)에 고전압(예를 들어, 20V 이하)이 인가되더라도, 드레인 영역(45)과 제1 게이트(70)의 에지(edge) 사이에 형성되는 높은 전기장에 의해, 브레이크다운 전압(breakdown voltage)이 저하되는 것을 방지할 수 있다.
더욱이, 제2 게이트(75)가 제1 게이트(70)와 드레인 영역(45) 사이의 드리프트 영역(40) 상에 형성되기 때문에, 제2 게이트(75) 상에 제2 게이트 실리사이드 패턴(96)이 형성될 뿐, 제1 게이트(70)와 드레인 영역(45) 사이의 드리프트 영역(40) 상에는 실리사이드 패턴이 형성되지 않을 수 있다. 즉, 제2 게이트(75)와 드리프트 영역(40) 사이에는 실리사이드 패턴이 형성되지 않을 수 있기 때문에, 드레인 영역(45)에 인가되는 고전압이 실리사이드 패턴에 의해 전달되어 제1 게이트(70)의 에지(edge)에 높은 전기장이 형성되는 것이 방지될 수 있다.
또한, 상술한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는, 드레인 영역(45)과 소오스 영역(55) 사이의 드리프트 영역(40) 내에 LOCOS 공정 또는 STI 공정에 의해 형성된 산화막이 위치하지 않고, 대신에 드레인 영역(45)과 소오스 영역(55) 사이의 드리프트 영역(40) 상에 전기적으로 플로팅된 제2 게이트(75)가 형성될 수 있다. 그러므로, 전류 패스가 산화막에 의해 막혀, 산화막의 측면 및 하면을 따라 돌아가도록 형성되지 않고, 드레인 영역(45)과 소오스 영역(55) 사이에서 직선 방향으로 형성될 수 있다. 그러므로, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 이용하면, 전류 패스의 길이를 줄일 수 있으므로, 온저항(Ron)의 크기를 최소화할 수 있다.
또한, 상술한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는, 제1 게이트(70)와 드레인 영역(45)을 이격시키기 위해, 실리사이드 블록막(silicide block layer)을 사용하지 않고, 대신에 전기적으로 플로팅된 제2 게이트(75)가 사용될 수 있다. 즉, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 이용하면, 실리사이드 블록막을 사용하지 않기 때문에, 실리사이드 블록막을 사용하는 경우 필요한 질화막(nitride layer)을 사용하지 않을 수 있다. 그러므로, 전하 트래핑(charge trapping)의 발생을 방지할 수 있으며, 이를 통해, 반도체 장치(1)의 신뢰성을 확보할 수 있다.
도 2를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 예를 들어, 스페이서의 폭의 두 배보다 큰 거리일 수 있다. 그러므로, 제1 게이트(70)와 제2 게이트(75) 사이에 위치한 제1 스페이서(80)와 제2 스페이서(85)는 서로 이격될 수 있다. 즉, 제1 게이트(70)와 제2 게이트(75) 사이에 위치한 제1 스페이서(80)와 제2 스페이서(85)는 서로 접하지 않을 수 있다.
제1 게이트(70)와 제2 게이트(75) 사이의 공간이 제1 및 제2 스페이서(80, 85)에 의해 완전히 채워지지 못하므로, 제1 스페이서(80)와 제2 스페이서(85) 사이에 위치한 드리프트 영역(40)의 일부가 반도체 장치(2)의 제조 공정 중에 노출될 수 있다. 그러므로, 드리프트 영역(40) 중 제1 게이트(70)와 제2 게이트(75) 사이에 위치하는 영역 상에 드리프트 실리사이드 패턴(99)이 형성될 수 있다.
그러나, 드리프트 실리사이드 패턴(99)이 형성되더라도, 전기적으로 플로팅(floating)된 제2 게이트(75)에 의해, 본 발명의 제2 실시예에 따른 반도체 장치(2)을 이용하면, 브레이크다운 전압이 저하되는 것을 방지하고, 온저항(Ron)의 크기를 최소화할 수 있으며, 반도체 장치(2)의 신뢰성을 확보할 수 있다.
도 3을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 매몰층, 에피택시얼층, 및 웰 영역을 포함하지 않을 수 있다. 기판(10) 상에 바디 영역(50)과 드리프트 영역(40)이 형성될 수 있다. 구체적으로, 드레인 영역(45)의 측면 및 하면을 둘러싸도록 드리프트 영역(40)이 형성될 수 있다.
도 4를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 내지 제3 컨택 플러그(100, 110, 120)를 포함할 수 있다. 제1 컨택 플러그(100)는 제1 게이트(70) 상에 형성될 수 있으며, 제1 게이트(70)와 전기적으로 연결될 수 있다. 구체적으로, 제1 컨택 플러그(100)는 예를 들어, 제1 게이트 실리사이드 패턴(94) 상에 형성될 수 있다. 반도체 장치(4)의 동작을 위해, 제1 컨택 플러그(100)를 통해 제1 게이트(70)에 정해진 전압이 인가될 수 있다. 그러나, 제2 게이트(75)는 전기적으로 플로팅된 게이트이기 때문에, 제2 게이트(75) 상에는 제2 게이트(75)와 전기적으로 연결되는 컨택 플러그가 형성되지 않을 수 있다.
제2 컨택 플러그(110)는 바디 영역(50) 상에 형성될 수 있다. 구체적으로, 제2 컨택 플러그(110)는 예를 들어, 소오스 영역(55) 및 오믹 컨택 영역(57) 상의 바디 실리사이드 패턴(92) 상에 형성될 수 있다. 그리고, 제2 컨택 플러그(110)를 통해, 바이어스 전압이 인가될 수 있다.
제3 컨택 플러그(120)는 드레인 영역(45) 상에 형성될 수 있다. 구체적으로, 제3 컨택 플러그(120)는 예를 들어, 드레인 영역(45) 상의 드레인 실리사이드 패턴(98) 상에 형성될 수 있다. 그리고, 제3 컨택 플러그(120)를 통해, 예를 들어, 고전압(예를 들어, 20V 이하)이 드레인 영역(45)에 인가될 수 있다.
도 1, 도 5 내지 도 8을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 5 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 5를 참조하여, 제1 도전형(예를 들어, P형)의 기판(10) 내에 제2 도전형(예를 들어, N형)의 매몰층(20)을 형성할 수 있다. 그리고, 예를 들어, 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식, 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식 등을 이용하여, 매몰층(20) 상에 제2 도전형(예를 들어, N형)의 에피택시얼층(30)을 형성할 수 있다.
이어서, 에피택시얼층(30) 내에, 제1 깊이의 제2 도전형(예를 들어, N형)의 드리프트 영역(40)을 형성할 수 있다. 그리고, 에피택시얼층(30) 내에, 제1 깊이보다 얕은 제2 깊이의 제1 도전형(예를 들어, P형)의 바디 영역(50)을 형성할 수 있다. 또한, 드리프트 영역(40) 내에, 제2 깊이의 제2 도전형(예를 들어, N형)의 웰 영역(42)을 형성할 수 있다.
또한, 활성 영역(active region)을 정의하기 위하여, 기판(10) 상에, LOCOS 공정 또는 STI 공정을 이용하여 소자 분리 영역(15)을 형성할 수 있다.
이어서, 도 6을 참조하여, 도 5에 의해 형성된 중간 구조물 상에 게이트 절연막 및 게이트막을 차례로 형성할 수 있다. 그리고, 게이트 절연막과 게이트막을 패터닝하여, 제1 및 제2 게이트 절연막 패턴(60, 65), 및 제1 및 제2 게이트(70, 75)를 형성할 수 있다.
제1 게이트(70)와 제2 게이트(75)는 서로 이격될 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 예를 들어, 스페이서의 폭의 두 배 이하일 수 있다.
구체적으로, 제1 게이트 절연막 패턴(60) 및 제1 게이트(70)는 드리프트 영역(40) 상으로부터 바디 영역(50) 상까지 연장되어 형성될 수 있다. 그리고, 제2 게이트 절연막 패턴(65) 및 제2 게이트(75)는 드리프트 영역(40) 상에 형성될 수 있다.
제1 게이트(70) 및 제2 게이트(75)를 형성하기 위한 게이트막은 폴리 실리콘막 및 메탈 게이트 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 게이트막으로 폴리 실리콘막을 사용하는 경우, 미세 피치(fine pitch)의 제1 및 제2 게이트(70, 75)를 형성하기 용이하므로, 반도체 장치(도 1의 1 참조)의 크기를 줄일 수 있다.
이어서, 도 7을 참조하여, 제1 게이트(70)의 양측에 제1 스페이서(80)를 형성하고, 제2 게이트(75)의 양측에 제2 스페이서(85)를 형성할 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 스페이서의 폭의 두 배 이하이므로, 제1 게이트(70)와 제2 게이트(75) 사이의 제1 스페이서(80)와 제2 스페이서(85)는 서로 접할 수 있다.
그리고, 웰 영역(42) 상에 제2 도전형(예를 들어, N형)의 소오스 영역(55)을 형성할 수 있다. 그리고, 바디 영역(50) 상에 제2 도전형(예를 들어, N형)의 소오스 영역(55), 및 제1 도전형(예를 들어, P형)의 오믹 컨택 영역(57)을 형성할 수 있다.
이어서, 도 8을 참조하여, 도 7에 의해 형성된 중간 구조물 상에 코발트막(90)을 형성할 수 있다. 드레인 영역(45)과 제1 게이트(70) 사이에 제2 게이트(75)가 위치하기 때문에, 드리프트 영역(40) 중 드레인 영역(45)과 제1 게이트(70) 사이에 위치하는 영역은 코발트막(90)과 접하지 않는다. 더욱이, 제1 게이트(70)와 제2 게이트(75) 사이는 제1 및 제2 스페이서(80, 85)에 의해 완전히 채워지기 때문에, 드리프트 영역(40) 중 제1 게이트(70)와 제2 게이트(75) 사이에 위치하는 영역은 코발트막(90)과 접하지 않는다.
이어서, 도 1을 참조하여, 도 8에 의해 형성된 중간 구조물에 대하여 어닐링(annealing)을 실시하여, 실리사이드를 형성할 수 있다. 이어서, 반응하지 않은 코발트막(90)를 제거할 수 있다. 구체적으로, 바디 실리사이드 패턴(92), 제1 및 제2 게이트 실리사이드 패턴(94, 96), 드레인 실리사이드 패턴(98)이 형성될 수 있다. 그러나, 드리프트 영역(40) 중 제1 게이트(70)와 드레인 영역(45) 사이에 위치한 영역은 코발트막(90)과 접하지 않았기 때문에, 실리사이드가 형성되지 않을 수 있다.
도 2, 도 5, 도 9 내지 도 11을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 도 9 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하여, 기판(10), 소자 분리 영역(15), 매몰층(20), 에피택시얼층(30), 드리프트 영역(40), 웰 영역(42), 및 바디 영역(50)을 형성할 수 있다.
이어서, 도 9를 참조하여, 도 5에 의해 형성된 중간 구조물 상에 게이트 절연막 및 게이트막을 차례로 형성할 수 있다. 그리고, 게이트 절연막과 게이트막을 패터닝하여, 제1 및 제2 게이트 절연막 패턴(60, 65), 및 제1 및 제2 게이트(70, 75)를 형성할 수 있다.
다만, 제1 게이트(70)와 제2 게이트(75)는 서로 이격될 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 예를 들어, 스페이서의 폭의 두 배 보다 큰 거리일 수 있다.
이어서, 도 10을 참조하여, 제1 게이트(70)의 양측에 제1 스페이서(80)를 형성하고, 제2 게이트(75)의 양측에 제2 스페이서(85)를 형성할 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 이격된 거리는, 스페이서의 폭의 두 배 보다 큰 거리일 수 있으므로, 제1 게이트(70)와 제2 게이트(75) 사이의 제1 스페이서(80)와 제2 스페이서(85)는 서로 접하지 않고 서로 이격될 수 있다.
그리고, 웰 영역(42) 상에 제2 도전형(예를 들어, N형)의 소오스 영역(55)을 형성할 수 있다. 그리고, 바디 영역(50) 상에 제2 도전형(예를 들어, N형)의 소오스 영역(55), 및 제1 도전형(예를 들어, P형)의 오믹 컨택 영역(57)을 형성할 수 있다.
이어서, 도 11을 참조하여, 도 10에 의해 형성된 중간 구조물 상에 코발트막(90)을 형성할 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 제1 스페이서(80)와 제2 스페이서(85)는 서로 접하지 않고 서로 이격될 수 있으므로, 드리프트 영역(40) 중 제1 게이트(70)와 제2 게이트(75) 사이에 위치하는 영역은 코발트막(90)과 접할 수 있다. 구체적으로, 드리프트 영역(40) 중 제1 스페이서(80)와 제2 스페이서(85) 사이에 위치하는 영역은 코발트막(90)과 접할 수 있다.
이어서, 도 2를 참조하여, 도 11에 의해 형성된 중간 구조물에 대하여 어닐링(annealing)을 실시하여, 실리사이드를 형성할 수 있다. 이어서, 반응하지 않은 코발트막(90)를 제거할 수 있다. 제1 게이트(70)와 제2 게이트(75) 사이의 드리프트 영역(40) 상에도 드리프트 실리사이드 패턴(99)이 형성될 수 있다.
이하에서, 도 12 내지 도 15를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 이용한 반도체 시스템을 설명한다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템은 배터리(210), PMIC(power management IC)(220), 다수의 모듈(231~244)를 포함할 수 있다. PMIC(220)는 배터리(210)로부터 전압을 제공받아서 각각의 모듈(231~244)에 필요한 크기의 전압 레벨로 변환하여, 각 모듈(231~244)에 제공한다. PMIC(220)는 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템은 휴대단말기일 수 있다. 휴대단말기는 컨트롤러(310), PMIC(312), 배터리(315), 신호 처리부(323), 오디오 처리부(325), 메모리(330), 표시부(350) 등을 포함할 수 있다.
키패드(327)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능키들을 포함한다.
신호 처리부(323)는 휴대단말기의 무선 통신 기능을 수행하며, RF부와 모뎀(MODEM)을 포함할 수 있다. RF부는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF수신기 등을 포함한다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기 및 RF부에서 수신되는 신호를 복조 및 복호화하는 수신기 등을 포함한다.
오디오 처리부(325)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함한다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리한다. 또한, 오디오 처리부(325)는 모뎀에서 수신되는 디지털 오디오신호를 상기 오디오 코덱을 통해 아날로그신호를 변환하여 재생하거나 또는 마이크로부터 발생되는 아날로그 오디오 신호를 상기 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행한다. 코덱은 별도로 구비되거나 휴대단말기의 제어부(310)에 포함될 수 있다.
메모리부(330)는 롬(ROM)과 램(RAM)로 구성된다. 메모리부(330)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(350)는 영상신호 및 사용자 데이터를 화면으로 표시하거나 통화수행과 관련된 데이터를 표시한다. 이때, 표시부(350)는 LCD(Liquid Crystal Display) 또는 OLED(Organic Light Emitting Diodes)등으로 이루어질 수 있다. LCD 또는 OLED를 터치스크린(Touch Screen)방식으로 구현하는 경우, 표시부(350)는 키패드(327)와 함께 휴대단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(310)는 휴대단말기의 전반적인 동작을 제어하는 기능을 수행한다. 제어부(310)는 PMIC(312)를 포함할 수 있다. PMIC(312)는 배터리(315)로부터 전압을 제공받아서 필요한 크기의 전압 레벨로 변환한다. PMIC(312)는 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나를 포함할 수 있다.
도 14 및 도 15는 본 발명의 제3 및 제4 실시예에 따른 반도체 시스템을 설명하기 위한 개념도이다. 도 14는 태블릿PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 실시예들에 따른 반도체 장치(1~4)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3: 반도체 장치 10: 기판
15: 소자 분리 영역 20: 매몰층
30: 에피택시얼층 40: 드리프트 영역
42: 웰 영역 45: 드레인 영역
50: 바디 영역 55: 소오스 영역
57: 오믹 컨택 영역 60: 제1 게이트 절연막 패턴
65: 제2 게이트 절연막 패턴 70: 제1 게이트
75: 제2 게이트 80: 제1 스페이서
85: 제2 스페이서 90: 코발트막
92: 바디 실리사이드 패턴 94: 제1 게이트 실리사이드 패턴
96: 제2 게이트 실리사이드 패턴 98: 드레인 실리사이드 패턴
99: 드리프트 실리사이드 패턴
100, 110, 120: 제1 내지 제3 컨택 플러그

Claims (10)

  1. 제1 도전형의 기판;
    서로 이격되어 상기 기판 상에 형성된 제2 도전형의 소오스 영역 및 드레인 영역;
    상기 소오스 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제1 도전형의 바디 영역;
    상기 드레인 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제2 도전형의 드리프트 영역;
    상기 바디 영역 상에 형성된 제1 게이트; 및
    상기 제1 게이트로부터 이격되어 상기 드리프트 영역 상에 형성되고 전기적으로 플로팅된 제2 게이트를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트의 양측에 형성된 제1 스페이서와, 상기 제2 게이트의 양측에 형성된 제2 스페이서를 더 포함하되,
    상기 제1 게이트와 상기 제2 게이트 사이에 위치한 상기 제1 스페이서와 상기 제2 스페이서는 서로 접하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 드리프트 영역 중 상기 제1 게이트와 상기 제2 게이트 사이에 위치하는 영역 상에는 실리사이드 패턴이 형성되지 않는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트는 상기 바디 영역 상으로부터 상기 드리프트 영역 상까지 연장되어, 상기 제1 게이트의 일부 영역은 상기 드리프트 영역 상에 위치하고,
    상기 드리프트 영역 중 상기 제1 게이트와 상기 제2 게이트 사이에 위치하는 영역 상에 형성된 실리사이드 패턴을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 게이트의 양측에 형성된 제1 스페이서와, 상기 제2 게이트의 양측에 형성된 제2 스페이서를 더 포함하되,
    상기 제1 게이트와 상기 제2 게이트 사이에 위치한 상기 제1 스페이서와 상기 제2 스페이서는 서로 이격된 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 게이트는 상기 소오스 영역과 상기 드레인 영역 사이에 위치하고, 상기 제1 게이트는 상기 소오스 영역에 인접하여 위치하고, 상기 제2 게이트는 상기 드레인 영역에 인접하여 위치하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 드레인 영역의 측면 및 하면을 둘러싸도록 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 웰 영역, 상기 바디 영역 및 상기 드리프트 영역의 측면 및 하면을 둘러싸도록 상기 기판 상에 형성된 상기 제2 도전형의 에피택시얼층, 및 상기 에피택시얼층과 상기 기판 사이에 형성된 상기 제2 도전형의 매몰층을 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 게이트와 전기적으로 연결되며, 상기 제1 게이트 상에 형성된 컨택 플러그를 더 포함하되,
    상기 제2 게이트 상에는 상기 제2 게이트와 전기적으로 연결되는 컨택 플러그가 형성되지 않는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 게이트는 폴리 실리콘 게이트인 반도체 장치.
  10. 제1 도전형의 기판;
    상기 기판 상에 형성된 제2 도전형의 드리프트 영역;
    상기 드리프트 영역 상에 형성된 전기적으로 플로팅된 플로팅 게이트;
    상기 기판 상에, 상기 드리프트 영역에 인접하여 형성된 상기 제1 도전형의 바디 영역;
    상기 바디 영역 내에 형성된 상기 제2 도전형의 소오스 영역;
    상기 플로팅 게이트의 제1 측에 위치하되, 상기 드리프트 영역 상으로부터 상기 바디 영역 상까지 연장되어 형성되고, 정해진 전압이 인가되는 게이트; 및
    상기 플로팅 게이트의 제2 측에 위치하되, 상기 드리프트 영역 내에 형성된 상기 제2 도전형의 드레인 영역을 포함하는 반도체 장치.
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