CN118136686A - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制备方法，方法包括：提供衬底，在衬底中形成漂移区；在漂移区中形成多个沟道间隔区，每两个沟道间隔区之间存在有间隔以形成沟道区；在漂移区中形成源极接触区、漏极接触区以及栅极接触区，以及在衬底中形成衬底接触区，衬底接触区与漂移区彼此间隔设置，其中，栅极接触区位于源极接触区和漏极接触区之间，沟道区连通源极接触区与漏极接触区。本发明的方案形成多个沟道间隔区，在每两个沟道间隔区之间都存在有间隔以形成沟道区，能够在通过调整沟道区的宽度来调节器件的夹断电压的同时，保证器件在导通时有足够高的导通电流，进而降低了器件的导通电阻，减小了器件的功耗，提高了器件性能。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法。
背景技术
随着集成电路的不断发展，为了节省面积，往往在同一衬底上同时制备多种器件，例如，在BCD(Bipolar-CMOS-DMOS)工艺中，能够在同一衬底上制备双极管(Bipolar)、互补金属氧化物半导体(CMOS)和扩散金属氧化物半导体(DMOS)等高压功率器件。BCD工艺已被广泛应用于移动设备、家用电器、显示器、汽车、数据中心等领域。
结型场效应晶体管(JFET)是BCD工艺中常用的一种器件，其具有非常高的输入阻抗，允许输入和输出电路之间的高度隔离，且不存在电子管和晶体管的固有噪声，且因具有负温度系数而能够避免热失控的风险，除此之外，还具有非常高的功率增益。
在JFET中，夹断电压是一个非常重要的参数，其对于调节源极到漏极的电流以及控制JFET的工作状态起着关键的作用。然而，相关技术中的JFET的夹断电压一般不可调控，或者，虽然夹断电压可以调控，但在夹断电压较小时，JFET的导通电流较低，从而导致JFET的导通电阻增大，进而增大了JFET在实际应用中的功耗，使得器件性能降低。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种半导体器件的制备方法，包括：
衬底，所述衬底具有第一导电类型；
漂移区，自所述衬底的第一表面延伸至所述衬底中，所述漂移区具有第二导电类型；
多个沟道间隔区，位于所述漂移区中且暴露于所述第一表面，每相邻两个所述沟道间隔区之间存在有间隔以形成沟道区，所述沟道间隔区具有第一导电类型；
源极接触区、漏极接触区与栅极接触区，位于所述漂移区中，所述栅极接触区位于所述源极接触区与所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区，所述源极接触区与所述漏极接触区具有所述第二导电类型，所述栅极接触区具有所述第一导电类型；
衬底接触区，位于所述衬底中且与所述漂移区彼此间隔设置，所述衬底接触区具有所述第一导电类型。
在一个实施例中，所述漏极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述源极接触区外侧，所述漏极接触区环绕在所述栅极接触区外侧；或者，
所述源极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述漏极接触区外侧，所述源极接触区环绕在所述栅极接触区外侧。
在一个实施例中，所述半导体器件还包括：
第一场氧化层与第二场氧化层，位于所述漂移区中，其中，所述第一场氧化层位于所述栅极接触区与所述漏极接触区之间，所述第二场氧化层位于所述栅极接触区与所述源极接触区之间；
第一栅极结构与第二栅极结构，其中，所述第一栅极结构位于所述第一场氧化层上并部分延伸至所述漂移区上，所述第二栅极结构位于所述第一场氧化层上且位于所述第一栅极结构靠近所述漏极接触区的一侧。
在一个实施例中，所述第二栅极结构为浮置栅极结构。
在一个实施例中，所述半导体器件还包括位于所述漂移区中的源极缓变区与漏极缓变区，所述源极接触区位于所述源极缓变区中，所述漏极接触区位于所述漏极缓变区中，所述源极接触区与所述漏极接触区具有所述第二导电类型。
本发明实施例另一方面提供一种半导体器件的制备方法，所述方法包括：
提供衬底，所述衬底具有第一导电类型；
在所述衬底中形成自所述衬底的第一表面延伸至所述衬底中的漂移区，所述漂移区具有第二导电类型；
在所述漂移区中形成具有所述第一导电类型的多个沟道间隔区，每两个所述沟道间隔区之间存在有间隔以形成沟道区；
在所述漂移区中形成具有第二导电类型的源极接触区、漏极接触区和具有第一导电类型的栅极接触区，以及在所述衬底中形成具有第一导电类型的衬底接触区，所述衬底接触区与所述漂移区彼此间隔设置，其中，所述栅极接触区位于所述源极接触区和所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区。
在一个实施例中，所述漏极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述源极接触区外侧，所述漏极接触区环绕在所述栅极接触区外侧；或者，
所述源极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述漏极接触区外侧，所述源极接触区环绕在所述栅极接触区外侧。
在一个实施例中，所述方法还包括：
在所述漂移区内形成第一场氧化层与第二场氧化层，其中，所述第一场氧化层位于所述栅极接触区与所述漏极接触区之间，所述第二场氧化层位于所述栅极接触区与所述源极接触区之间；
形成第一栅极结构与第二栅极结构，其中，所述第一栅极结构位于所述第一场氧化层上并部分延伸至所述漂移区上，所述第二栅极结构位于所述第一场氧化层上且位于所述第一栅极结构靠近所述漏极接触区的一侧。
在一个实施例中，所述第二栅极结构为浮置栅极结构。
在一个实施例中，在形成所述源极接触区与所述漏极接触区之前，所述方法还包括：
在所述漂移区中形成具有第二导电类型的源极缓变区与漏极缓变区，所述源极接触区位于所述源极缓变区中，所述漏极接触区位于所述漏极缓变区中。
本发明实施例的半导体器件及其制备方法，形成多个沟道间隔区，在每相邻两个沟道间隔区之间都存在有间隔以形成沟道区，每个沟道区均可从两个方向上进行夹断，能够在通过调整沟道区的宽度来调节器件的夹断电压的同时，保证器件在导通时有足够高的导通电流，进而降低了器件的导通电阻，减小了器件的功耗，提高了器件性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一具体实施例方式的半导体器件的制备方法的流程图；
图2A-图2J示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图；
图3示出了本发明另一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图；
图4示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的版图示意图；
图5示出了本发明一具体实施例方式的半导体器件夹断时的俯视示意图；
图6示出了本发明另一具体实施例方式的半导体器件夹断时的俯视示意图；
图7示出了本发明一具体实施例方式的半导体器件夹断时的剖面示意图；
图8示出了本发明另一具体实施例方式的半导体器件的剖面示意图；
图9示出了本发明另一具体实施例方式的半导体器件夹断时的剖面示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
鉴于前述技术问题的存在，本发明实施例提供一种半导体器件，包括：衬底，所述衬底具有第一导电类型；
漂移区，自所述衬底的第一表面延伸至所述衬底中，所述漂移区具有第二导电类型；
多个沟道间隔区，位于所述漂移区中且暴露于所述第一表面，每相邻两个所述沟道间隔区之间存在有间隔以形成沟道区，所述沟道间隔区具有第一导电类型；
源极接触区、漏极接触区与栅极接触区，位于所述漂移区中，所述栅极接触区位于所述源极接触区与所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区，所述源极接触区与所述漏极接触区具有所述第二导电类型，所述栅极接触区具有所述第一导电类型；
衬底接触区，位于所述衬底中且与所述漂移区彼此间隔设置，所述衬底接触区具有所述第一导电类型。
本发明还提出一种半导体器件的制备方法，其主要包括以下步骤：
提供衬底，所述衬底具有第一导电类型，在所述衬底中形成自所述衬底的第一表面延伸至所述衬底中的具有第二导电类型的漂移区；
在所述漂移区中形成具有第一导电类型的多个沟道间隔区，每相邻两个所述沟道间隔区之间存在有间隔以形成沟道区；
在所述漂移区中形成具有第二导电类型的源极接触区、漏极接触区以及具有第一导电类型的栅极接触区，以及在所述衬底中形成自所述衬底的第一表面延伸至所述衬底中的具有第一导电类型的衬底接触区，所述衬底接触区与所述漂移区彼此间隔设置，其中，所述栅极接触区位于所述源极接触区和所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区。
本发明实施例的半导体器件及其制备方法，形成多个沟道间隔区，在每相邻两个沟道间隔区之间都存在有间隔以形成沟道区，每个沟道区均连通源极接触区与漏极接触区以形成电流通道，能够在通过调整沟道区的宽度来调节器件的夹断电压的同时，保证器件在导通时有足够高的导通电流，进而降低了器件的导通电阻，减小了器件的功耗，提高了器件性能。
实施例一
下面，参考图1至图9对本发明的半导体器件的制备方法做详细描述，其中，图1示出了本发明一具体实施例方式的半导体器件的制备方法的流程图，图2A-图2J示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图，图3示出了本发明另一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图，图4示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的版图示意图，图5示出了本发明一具体实施例方式的半导体器件夹断时的俯视示意图，图6示出了本发明另一具体实施例方式的半导体器件夹断时的俯视示意图，图7示出了本发明一具体实施例方式的半导体器件夹断时的剖面示意图，图8示出了本发明另一具体实施例方式的半导体器件的剖面示意图，图9示出了本发明另一具体实施例方式的半导体器件夹断时的剖面示意图。
示例性地，本发明实施例的半导体器件的制备方法包括以下步骤：
首先，执行步骤S1，提供衬底，所述衬底具有第一导电类型；在所述衬底中形成自所述衬底的第一表面延伸至所述衬底中的具有第二导电类型的漂移区。
示例性地，本申请的半导体器件包括JFET器件，所述半导体器件可以是本领域技术人员熟知的任何适合的器件，本实施例中主要以所述半导体器件为JFET器件的情况为例对本申请的技术方案进行解释和说明。
在一个示例中，如图2A所示，衬底200可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者衬底200还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成衬底200的材料的几个示例，但是可以作为衬底200的任何材料均落入本申请的精神和范围。
示例性地，衬底200包括半导体基底以及形成于半导体基底上的外延层。可选地，半导体基底和外延层可以具有相同的导电类型。示例性地，半导体基底和外延层可以具有不同的掺杂浓度，例如外延层的掺杂浓度可以低于半导体基底的掺杂浓度。示例性地，衬底200具有第一导电类型，第一导电类型可以为N型，或者第一导电类型还可以为P型。
在一个示例中，如图2A所示，在形成漂移区202之前，还包括：形成浅沟槽隔离结构201。示例性地，形成浅沟槽隔离结构201，可以包括如下步骤：自衬底200的第一表面刻蚀一定深度的衬底200，以形成浅沟槽；在所述浅沟槽内形成氧化硅层，以形成浅沟槽隔离结构201。示例性地，浅沟槽隔离结构201位于器件的有源区之间。
在一个示例中，如图2B所示，在衬底200中形成自衬底200的第一表面延伸至衬底200中的具有第二导电类型的漂移区202，具体地，可以通过如下步骤形成漂移区202：在衬底200的第一表面上形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成漂移区202；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。示例性地，当第一导电类型为P型导电类型时，第二导电类型为N型导电类型；当第一导电类型为N型导电类型时，第二导电类型为P型导电类型。示例性地，漂移区202的掺杂浓度大于衬底200的掺杂浓度，因此具有更低的电阻率。示例性地，漂移区202位于器件的有缘区内。
如图2D所示，在形成漂移区202之后，以及在执行步骤S2之前，本申请的方法还包括：在漂移区202中形成第一注入区204，第一注入区204具有第二导电类型。具体地，可以通过如下步骤形成第一注入区204：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成第一注入区204；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。示例性地，第一注入区204的掺杂浓度大于漂移区202的掺杂浓度，能够进一步降低电阻率。
接着，执行步骤S2，在漂移区中形成具有第一导电类型的多个沟道间隔区，每相邻两个所述沟道间隔区之间存在有间隔以形成沟道区。
具体地，如图2E、图4以及图5、图6所示，在漂移区202中形成具有第一导电类型的多个沟道间隔区205，多个沟道间隔区205暴露于衬底的第一表面，且沿着衬底的第一表面间隔排列；每相邻两个沟道间隔区205之间存在有间隔以形成沟道区，当漂移区202中形成有第一注入区204时，每两个沟道间隔区205之间的间隔即为第一注入区204，或者说每两个沟道间隔区205之间的第一注入区204即为沟道区。
在一个示例中，如图2E所示，可以通过如下步骤形成沟道间隔区205：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成沟道间隔区205；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。
在一个示例中，如图2E与图5、图6所示，沟道间隔区205的深度小于漂移区202的深度，更进一步，沟道间隔区205的深度还小于第一注入区204的深度，此时沟道间隔区205与衬底200之间的第一注入区204与漂移区202也为沟道区。在其它示例中，沟道间隔区205的深度也可以大于或等于漂移区202的深度，此时沟道区位于相邻两个沟道间隔区205之间。
接着，执行步骤S3，如图2H所示，在漂移区中形成具有第二导电类型的源极接触区211与漏极接触区210，且沟道区连通源极接触区211与漏极接触区210。具体地，可以通过如下步骤形成源极接触区211与漏极接触区210：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成源极接触区211与漏极接触区210；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。
如图2I所示，在漂移区中形成具有第一导电类型的栅极接触区212，以及在衬底200中形成自衬底200的第一表面延伸至衬底200中的具有第一导电类型的衬底接触区213，其中，栅极接触区212位于源极接触区211与漏极接触区210之间，衬底接触区213与漂移区202彼此间隔设置。具体地，可以通过如下步骤形成栅极接触区212与衬底接触区213：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成栅极接触区212与衬底接触区213；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。示例性地，源极接触区211、漏极接触区210、栅极接触区212与衬底接触区213均为重掺杂区域，使得在后续与接触塞214电连接时能够有效降低接触电阻。示例性地，衬底接触区213位于浅沟槽隔离结构201之间。
在一个示例中，如图2C与图2G所示，本申请的方法还包括：在漂移区202内形成第一场氧化层2031与第二场氧化层2032，其中，第一场氧化层2031位于栅极接触区212与漏极接触区210之间，第二场氧化层2032位于栅极接触区212与源极接触区211之间；形成第一栅极结构2091与第二栅极结构2092，其中，第一栅极结构2091位于第一场氧化层2031上并部分延伸至漂移区202上，第二栅极结构2092位于第一场氧化层2031上且位于第一栅极结构2091靠近漏极接触区210的一侧。
示例性地，可以采用本领域技术人员熟知的任意适合的方法形成第一场氧化层2031与第二场氧化层2032，例如可以通过热氧化的方法来第一场氧化层2031与第二场氧化层2032。
示例性地，第一栅极结构2091与第二栅极结构2092均包括栅极层与位于栅极层两侧的侧墙。示例性地，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。示例性地，侧墙的材质包括氮化硅、氧化硅或者氮氧化硅等绝缘材质，侧墙可以为单层结构或多层结构。
在一个示例中，如图2J所示，栅极接触区212与第一栅极结构2091分别通过接触塞电连接至同一外部金属层以形成栅极，即栅极接触区212与第一栅极结构2091通过接触塞电连接，使得当在栅极施加偏置电压时，第一栅极结构2091与第一场氧化层2031能够形成偏置场板结构，以增加漂移区202的平均电场，减小电场峰值，从而达到抑制热载流子效应、提高击穿电压等目的。示例性地，第二栅极结构2092为浮置栅极结构，即第二栅极结构2092不需要与外部电极连接，第二栅极结构2092能够与第一场氧化层2031形成浮空场板结构，使漂移区202中的电场分布更加均匀，保证电场集中的拐角处不易被击穿，从而能够进一步提高击穿电压。
在一个示例中，如图2J所示，接触塞214还电连接源极接触区211与外部金属层以形成源极，接触塞214还电连接漏极接触区210与外部金属层以形成漏极，同时接触塞214还电连接衬底接触区213与外部金属层以达到将衬底200引出形成衬底端。示例性地，接触塞214的材料包括但不限于铜、钨、金、银、铝等。
在一个示例中，如图2F所示，在形成源极接触区211与漏极接触区210之前，本申请的方法还包括：在漂移区202中形成具有第二导电类型的源极缓变区208与漏极缓变区207，源极接触区211位于源极缓变区208中，漏极接触区210位于所述漏极缓变区207中。具体地，可以通过如下步骤形成源极缓变区208与漏极缓变区207：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成源极缓变区208与漏极缓变区207；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。示例性地，源极缓变区208的掺杂浓度小于源极接触区211的掺杂浓度，漏极缓变区207的掺杂浓度小于漏极接触区210的掺杂浓度，通过形成源极缓变区208与漏极缓变区207，能够增加器件的抗静电性能，且能够有效改变载流子过于集中的现象，进而能够有效缓解热电效应。示例性地，可以先形成第一场氧化层2031与第二场氧化层2032，再形成源极缓变区208与漏极缓变区207，再形成第一栅极结构2091与第二栅极结构2092。
在一个示例中，如图2E所示，本申请的方法还包括：在衬底200中形成第二注入区206，衬底接触区213位于第二注入区206中，具体地，可以通过如下步骤形成第二注入区206：形成图案化的掩膜层；以该掩膜层为掩膜进行离子注入工艺以形成第二注入区206；最后去除该掩膜层。示例性地，该掩膜层包括光刻胶层。示例性地，第二注入区206具有第一导电类型。
在一个示例中，综合图2J与图4所示，漏极接触区210与栅极接触区212呈环状，栅极接触区212环绕在源极接触区211外侧，漏极接触区210环绕在栅极接触区212外侧；或者，如图3所示，源极接触区211与栅极接触区212呈环状，栅极接触区212环绕在漏极接触区210外侧，源极接触区211环绕在栅极接触区212外侧，其中，图3示出的为本申请另一实施例方式得到的半导体器件的剖面图，能够实现与经过图2A-图2J得到的半导体器件的相同的功能。这种整体呈环状的包围结构能够有效节省器件的面积。示例性地，此时第一栅极结构2091与第二栅极结构2092也呈环状结构。示例性地，如图5所示，栅极接触区212还可以位于沟道间隔区205中，而不位于第一注入区204中，此时栅极接触区212整体呈间隔设置的环状。
在一个示例中，上述通过离子注入工艺形成的各区域在离子注入工艺后紧接着进行快速升温退火工艺，以激活经离子注入的区域中的掺杂质，并同时修补在离子注入工艺中受损的晶格结构。
在一个示例中，可以通过调整沟道间隔区205之间的沟道区的宽度来调整器件的夹断电压，以满足实际需求。
在一个示例中，如图5所示，栅极接触区212可以位于沟道间隔区205中，而不位于第一注入区204中。或者，如图6所示，栅极接触区212可以位于沟道间隔区205和第一注入区204中。
在一个示例中，如图4与图5、图6所示，以第一导电类型为P型导电类型、第二导电类型为N型导电类型为例，当未在栅极与衬底端施加反向偏置电压时，电流能够从源极经过沟道间隔区205之间的沟道区流向漏极，而因为本申请在沟道间隔区205之间均形成有沟道区，则能够形成多个电流通道，从而能够保证器件在具有较小夹断电压时仍能够具有较高的导通电流，进而能够降低器件的导通电阻，减少器件的功耗，提高器件性能；当在栅极与衬底端施加反向偏置电压时，沟道间隔区205与沟道区之间的耗尽层逐渐变宽直至彻底布满沟道区，此时沟道区夹断，器件也处于夹断状态，图5与图6中示出的箭头即为耗尽层夹断沟道区的方向。
示例性地，如图7所示，当沟道间隔区205的深度小于漂移区202的深度时，沟道间隔区205与衬底200之间也能够形成沟道区，沟道间隔区205与衬底200之间的沟道区也能够形成电流通道，从而能够进一步提高器件的导通电流，图7中的箭头为耗尽层夹断沟道间隔区205与衬底200之间的沟道区的方向。示例性地，如图8所示，当沟道间隔区205的深度等于或大于漂移区202的深度时，沟道间隔区205与衬底200之间无法形成沟道区。
此外，如图9所示，当栅极接触区212位于沟道间隔区205和第一注入区204中，在相邻沟道间隔区205之间，栅极接触区212与衬底200的导电类型均为P型，二者之间的第一注入区204的导电类型为N型，因此栅极接触区212与衬底200之间也能够形成沟道区，具体地，栅极接触区212与衬底200之间的第一注入区204能够形成沟道区，并通过栅极接触区212和衬底200以及第一注入区204两边的沟道间隔区205同时对栅极接触区212与衬底200之间的沟道区进行夹断，图9中的箭头为耗尽层夹断栅极接触区212与衬底200之间的沟道区的方向。
至此完成了对本发明的半导体器件的制备方法的关键步骤的描述，对于完整的半导体器件的制备还可以包括其他的步骤，在此不做一一赘述，值得一提的是上述步骤顺序在不冲突的前提下可以进行调整。
综上，本发明实施例的半导体器件的制备方法，形成多个沟道间隔区，在每两个沟道间隔区之间都存在有间隔以形成沟道区，每个沟道区均连通源极接触区与漏极接触区以形成电流通道，即能够形成多个电流通道，能够在通过调整沟道区的宽度来调节器件的夹断电压的同时，保证器件在导通时有足够高的导通电流，进而降低了器件的导通电阻，减小了器件的功耗，提高了器件性能。示例性地，当沟道间隔区的深度小于漂移区的深度时，沟道间隔区与衬底之间也形成有沟道区，也能够形成电流通道，进而能够进一步提高器件的导通电流。示例性地，漏极接触区与栅极接触区呈环状，栅极接触区环绕在源极接触区外侧，漏极接触区环绕在栅极接触区外侧；或者，源极接触区与栅极接触区呈环状，栅极接触区环绕在漏极接触区外侧，源极接触区环绕在栅极接触区外侧，这种环状的包围结构能有效节省器件的面积。示例性地，第二栅极结构能够与第一场氧化层形成偏置场板结构，能够增加漂移区的平均电场，减小电场峰值，从而达到抑制热载流子效应、提高击穿电压等目的；第二栅极结构能够与第一场氧化层形成浮空场板结构，使漂移区中的电场分布更加均匀，保证电场集中的拐角处不易被击穿，从而能够进一步提高击穿电压。
实施例二
本发明还提供一种半导体器件，该半导体器件可以由前述实施例一中的方法制备获得。具体地，如图2J所示，该半导体器件包括：
衬底200，衬底200具有第一导电类型；
漂移区202，自衬底200的第一表面延伸至衬底200中，漂移区202具有第二导电类型；
多个沟道间隔区205，位于漂移区202中且暴露于衬底的第一表面，每两个沟道间隔区205之间存在有间隔以形成沟道区，沟道间隔区205具有第一导电类型；
源极接触区211、漏极接触区210与栅极接触区212，位于漂移区202中，栅极接触区212位于源极接触区211与漏极接触区210之间，沟道区连通源极接触区211与漏极接触区210，源极接触区211与漏极接触区210具有第二导电类型，栅极接触区212具有第一导电类型；
衬底接触区213，自衬底200的第一表面延伸至衬底200中且与漂移区202彼此间隔设置，衬底接触区213具有第一导电类型。
示例性地，衬底200可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者衬底200还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成衬底200的材料的几个示例，但是可以作为衬底200的任何材料均落入本申请的精神和范围。
示例性地，第一导电类型可以为N型，第二导电类型为P型；或者第一导电类型还可以为P型，此时第二导电类型为N型。
在一个示例中，如图2J所示，本申请的半导体器件还包括位于漂移区202中的第一注入区204，第一注入区204具有第二导电类型。示例性地，当漂移区202中形成有第一注入区204时，每两个沟道间隔区205之间的间隔即为第一注入区204，或者说每两个沟道间隔区205之间的第一注入区204即为沟道区。
在一个示例中，沟道间隔区205的深度小于漂移区202的深度，更进一步，沟道间隔区205的深度还小于第一注入区204的深度，此时沟道间隔区205与衬底200之间的第一注入区204与漂移区202也为沟道区。在其它示例中，沟道间隔区205的深度也可以大于或等于漂移区202的深度。
在一个示例中，本申请的半导体器件还包括浅沟槽隔离结构201，浅沟槽隔离结构201位于器件的有源区之间。示例性地，衬底接触区213位于浅沟槽隔离结构201之间。示例性地，漂移区202位于器件的有源区内。
在一个示例中，本申请的半导体器件还包括位于漂移区202内的第一场氧化层2031与第二场氧化层2032，其中，第一场氧化层2031位于栅极接触区212与漏极接触区210之间，第二场氧化层2032位于栅极接触区212与源极接触区211之间；同时，本申请的半导体器件还包括第一栅极结构2091与第二栅极结构2092，其中，第一栅极结构2091位于第一场氧化层2031上并部分延伸至漂移区202上，第二栅极结构2092位于第一场氧化层2031上且位于第一栅极结构2091靠近漏极接触区210的一侧。
在一个示例中，第一栅极结构2091与第二栅极结构2092均包括栅极层与位于栅极层两侧的侧墙。
在一个示例中，栅极接触区212与第一栅极结构2091分别通过接触塞电连接至同一外部金属层以形成栅极，即栅极接触区212与第一栅极结构2091通过接触塞电连接，使得当在栅极施加偏置电压时，第一栅极结构2091与第一场氧化层2031能够形成偏置场板结构，以增加漂移区202的平均电场，减小电场峰值，从而达到抑制热载流子效应、提高击穿电压等目的。示例性地，第二栅极结构2092为浮置栅极结构，即第二栅极结构2092不需要与外部电极连接，第二栅极结构2092能够与第一场氧化层2031形成浮空场板结构，使漂移区202中的电场分布更加均匀，保证电场集中的拐角处不易被击穿，从而能够进一步提高击穿电压。
在一个示例中，栅极接触区212与第一栅极结构2091分别通过接触塞电连接至同一外部金属层以形成栅极，即栅极接触区212与第一栅极结构2091通过接触塞电连接，使得当在栅极施加偏置电压时，第一栅极结构2091与第一场氧化层2031能够形成偏置场板结构，以增加漂移区202的平均电场，减小电场峰值，从而达到抑制热载流子效应、提高击穿电压等目的。示例性地，第二栅极结构2092为浮置栅极结构，即第二栅极结构2092不需要与外部电极连接，第二栅极结构2092能够与第一场氧化层2031形成浮空场板结构，使漂移区202中的电场分布更加均匀，保证电场集中的拐角处不易被击穿，从而能够进一步提高击穿电压。
在一个示例中，如图2J所示，接触塞214还电连接源极接触区211与外部金属层以形成源极，接触塞214还电连接漏极接触区210与外部金属层以形成漏极，同时接触塞214还电连接衬底接触区213与外部金属层以达到将衬底200引出形成衬底端。示例性地，接触塞214的材料包括但不限于铜、钨、金、银、铝等。
在一个示例中，如图2F所示，本申请的半导体器件还包括位于漂移区202中的源极缓变区208与漏极缓变区207，源极接触区211位于源极缓变区208中，漏极接触区210位于所述漏极缓变区207中，源极缓变区208与漏极缓变区207具有第二导电类型。示例性地，源极缓变区208的掺杂浓度小于源极接触区211的掺杂浓度，漏极缓变区207的掺杂浓度小于漏极接触区210的掺杂浓度，通过形成源极缓变区208与漏极缓变区207，能够增加器件的抗静电性能，且能够有效改变载流子过于集中的现象，进而能够有效缓解热电效应。
在一个示例中，如图2E所示，本申请的半导体器件还包括第二注入区206，衬底接触区213位于第二注入区206中，第二注入区206具有第一导电类型。
在一个示例中，综合图2J与图4所示，漏极接触区210与栅极接触区212呈环状，栅极接触区212环绕在源极接触区211外侧，漏极接触区210环绕在栅极接触区212外侧；或者，如图3所示，源极接触区211与栅极接触区212呈环状，栅极接触区212环绕在漏极接触区210外侧，源极接触区211环绕在栅极接触区212外侧，其中，图3示出的为本申请另一实施例方式得到的半导体器件的剖面图，能够实现与经过图2A-图2J得到的半导体器件的相同的功能。这种整体呈环状的包围结构能够有效节省器件的面积。示例性地，此时第一栅极结构2091与第二栅极结构2092也呈环状结构。示例性地，如图5所示，栅极接触区212还可以位于沟道间隔区205中，而不位于第一注入区204中，此时栅极接触区212整体呈间隔设置的环状。
在一个示例中，可以通过调整沟道间隔区205之间的沟道区的宽度来调整器件的夹断电压，以满足实际需求。
在一个示例中，如图5所示，栅极接触区212可以位于沟道间隔区205中，而不位于第一注入区204中。或者，如图6所示，栅极接触区212可以位于沟道间隔区205和第一注入区204中。
在一个示例中，如图4与图5、图6所示，以第一导电类型为P型导电类型、第二导电类型为N型导电类型为例，当未在栅极与衬底端施加反向偏置电压时，电流能够从源极经过沟道间隔区205之间的沟道区流向漏极，而因为本申请在沟道间隔区205之间均形成有沟道区，则能够形成多个电流通道，从而能够保证器件在具有较小夹断电压时仍能够具有较高的导通电流，进而能够降低器件的导通电阻，减少器件的功耗，提高器件性能；当在栅极与衬底端施加反向偏置电压时，沟道间隔区205与沟道区之间的耗尽层逐渐变宽直至彻底布满沟道区，此时沟道区夹断，器件也处于夹断状态，图5与图6中示出的箭头即为耗尽层夹断沟道区的方向。
示例性地，如图7所示，当沟道间隔区205的深度小于漂移区202的深度时，沟道间隔区205与衬底200之间也能够形成沟道区，沟道间隔区205与衬底200之间的沟道区也能够形成电流通道，从而能够进一步提高器件的导通电流，图7中的箭头为耗尽层夹断沟道间隔区205与衬底200之间的沟道区的方向。示例性地，如图8所示，当沟道间隔区205的深度等于或大于漂移区202的深度时，沟道间隔区205与衬底200之间无法形成沟道区。
此外，如图9所示，当栅极接触区212位于沟道间隔区205和第一注入区204中时，在相邻沟道间隔区205之间，栅极接触区212与衬底200的导电类型均为P型，二者之间的第一注入区204的导电类型为N型，因此栅极接触区212与衬底200之间也能够形成沟道区，具体地，栅极接触区212与衬底200之间的第一注入区204能够形成沟道区，并通过栅极接触区212和衬底200以及第一注入区204两边的沟道间隔区205同时对栅极接触区212与衬底200之间的沟道区进行夹断，图9中的箭头为耗尽层夹断栅极接触区212与衬底200之间的沟道区的方向。
示例性地，本申请的半导体器件包括JFET器件，所述半导体器件可以是本领域技术人员熟知的任何适合的器件，本实施例中主要以所述半导体器件为JFET器件的情况为例对申请的技术方案进行解释和说明。
至此完成了对本发明的半导体器件的结构的介绍，对于完整的器件还可能包括其他的组成结构，在此不做一一赘述。
实施例三
本发明另一实施例中还提供了一种电子装置，包括前述的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本发明公开的构思的精神和范围内。更特别地，在本发明公开、附图、以及所附权利要求的范围内，可以在主题的结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方式的修改和改变以外，可替换方式的使用对于本领域技术人员来说也是显而易见的选择。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有第一导电类型；
漂移区，自所述衬底的第一表面延伸至所述衬底中，所述漂移区具有第二导电类型；
多个沟道间隔区，位于所述漂移区中且暴露于所述第一表面，每相邻两个所述沟道间隔区之间存在有间隔以形成沟道区，所述沟道间隔区具有第一导电类型；
源极接触区、漏极接触区与栅极接触区，位于所述漂移区中，所述栅极接触区位于所述源极接触区与所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区，所述源极接触区与所述漏极接触区具有所述第二导电类型，所述栅极接触区具有所述第一导电类型；
衬底接触区，位于所述衬底中且与所述漂移区彼此间隔设置，所述衬底接触区具有所述第一导电类型。
2.根据权利要求1所述的半导体器件，其特征在于，所述漏极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述源极接触区外侧，所述漏极接触区环绕在所述栅极接触区外侧；或者，
所述源极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述漏极接触区外侧，所述源极接触区环绕在所述栅极接触区外侧。
3.根据权利要求1所述的半导体器件，其特征在于，还包括：
第一场氧化层与第二场氧化层，位于所述漂移区中，其中，所述第一场氧化层位于所述栅极接触区与所述漏极接触区之间，所述第二场氧化层位于所述栅极接触区与所述源极接触区之间；
第一栅极结构与第二栅极结构，其中，所述第一栅极结构位于所述第一场氧化层上并部分延伸至所述漂移区上，所述第二栅极结构位于所述第一场氧化层上且位于所述第一栅极结构靠近所述漏极接触区的一侧。
4.根据权利要求3所述的半导体器件，其特征在于，所述第二栅极结构为浮置栅极结构。
5.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述漂移区中的源极缓变区与漏极缓变区，所述源极接触区位于所述源极缓变区中，所述漏极接触区位于所述漏极缓变区中，所述源极接触区与所述漏极接触区具有所述第二导电类型。
6.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底具有第一导电类型；
在所述衬底中形成自所述衬底的第一表面延伸至所述衬底中的漂移区，所述漂移区具有第二导电类型；
在所述漂移区中形成具有所述第一导电类型的多个沟道间隔区，每两个所述沟道间隔区之间存在有间隔以形成沟道区；
在所述漂移区中形成具有第二导电类型的源极接触区、漏极接触区和具有第一导电类型的栅极接触区，以及在所述衬底中形成具有第一导电类型的衬底接触区，所述衬底接触区与所述漂移区彼此间隔设置，其中，所述栅极接触区位于所述源极接触区和所述漏极接触区之间，所述沟道区连通所述源极接触区与所述漏极接触区。
7.根据权利要求6所述的制备方法，其特征在于，所述漏极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述源极接触区外侧，所述漏极接触区环绕在所述栅极接触区外侧；或者，
所述源极接触区与所述栅极接触区呈环状，所述栅极接触区环绕在所述漏极接触区外侧，所述源极接触区环绕在所述栅极接触区外侧。
8.根据权利要求6所述的制备方法，其特征在于，所述方法还包括：
在所述漂移区内形成第一场氧化层与第二场氧化层，其中，所述第一场氧化层位于所述栅极接触区与所述漏极接触区之间，所述第二场氧化层位于所述栅极接触区与所述源极接触区之间；
形成第一栅极结构与第二栅极结构，其中，所述第一栅极结构位于所述第一场氧化层上并部分延伸至所述漂移区上，所述第二栅极结构位于所述第一场氧化层上且位于所述第一栅极结构靠近所述漏极接触区的一侧。
9.根据权利要求8所述的制备方法，其特征在于，所述第二栅极结构为浮置栅极结构。
10.根据权利要求6所述的制备方法，其特征在于，在形成所述源极接触区与所述漏极接触区之前，所述方法还包括：
在所述漂移区中形成具有第二导电类型的源极缓变区与漏极缓变区，所述源极接触区位于所述源极缓变区中，所述漏极接触区位于所述漏极缓变区中。
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