CN114823841A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：栅极结构，位于基底上，以平行于基底表面，且垂直于栅极结构的延伸方向为横向；漏极，位于栅极结构的一侧；第一漂移区，与漏极位于栅极结构的同一侧，第一漂移区在基底中的投影覆盖漏极在基底中的投影；第二漂移区，位于栅极结构中靠近漏极的一端，且第一漂移区和第二漂移区在横向上相间隔，第二漂移区的离子掺杂浓度高于第一漂移区的离子掺杂浓度。本发明实施例中，第一漂移区在基底中的投影覆盖漏极在基底中的投影，因此第一漂移区承载的漏极压降较高，使得LDMOS的击穿电压较高；且因为第二漂移区的离子掺杂浓度高于第一漂移区的离子掺杂浓度，从而第一漂移区的导通电阻较小，使得LDMOS的导通电流较大。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度、更高的集成度和更高的性能方向发展。功率半导体器件(Power Electronic Device)是主要用于电力设备的电能变换和控制电路方面大功率的电子器件(通常指电流为数十至数千安培，电压为数百伏以上)。
其中，LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)是一种双扩散结构的功率器件，常用于射频功率电路，在高压功率集成电路中，常采用高压LDMOS满足耐高压、实现功率控制等方面的要求。横向双扩散场效应管(LDMOS)具有诸多优点，例如，具有较高的热稳定性和频率稳定性、较好的增益和耐久性、较低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。此外，LDMOS还能够与CMOS具有很好的工艺兼容性，因此，LDMOS正被广泛应用。
但是，目前LDMOS器件的击穿电压(Breakdown Voltage)和导通电流难以同时提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，同时提高LDMOS器件的击穿电压和导通电流，提升LDMOS器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括用于形成LDMOS器件的LDMOS区；栅极结构，位于所述基底上，以平行于所述基底表面，且垂直于所述栅极结构的延伸方向为横向；漏极，位于所述栅极结构的一侧，且与所述栅极结构横向间隔；第一漂移区，与所述漏极位于所述栅极结构的同一侧，且所述第一漂移区的区域覆盖所述漏极的区域；第二漂移区，位于所述栅极结构底部靠近所述漏极的一端，所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括LDMOS区，所述LDMOS区包括用于形成栅极结构的栅极区和用于形成漏极的漏区，所述栅极区和漏区均沿纵向延伸，以平行于所述基底表面，且垂直于所述纵向的方向为横向，所述漏区和栅极区在横向上相间隔；在所述LDMOS区中形成第一漂移区和第二漂移区，所述第一漂移区和第二漂移区的延伸方向相同，所述第一漂移区在所述基底中的投影覆盖所述漏区在所述基底中的投影，所述第二漂移区位于所述栅极区中靠近所述漏区的一端，且所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度；在所述栅极区中形成栅极结构，所述栅极结构沿所述纵向延伸；在所述漏区中形成漏极。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，所述第一漂移区的离子掺杂浓度较低，相应的所述第一漂移区的电阻较大，且因为所述第一漂移区，与所述漏极位于所述栅极结构的同一侧，所述第一漂移区的区域覆盖所述漏极的区域，因此所述第一漂移区承载的漏极压降较高，使得LDMOS的击穿电压较高；且因为所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度，从而，所述第二漂移区的导通电阻小于所述第一漂移区的导通电阻，进而第一漂移区的导通电阻较小，降低LDMOS整体的导通电阻，使得所述LDMOS的导通电流较大。本发明实施例，在提高LDMOS的击穿电压的同时，使得LDMOS具有较大的导通电流，有利于提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是本发明半导体结构一实施例的结构示意图；
图3至图15是本发明半导体结构的形成方法一实施例中各步骤对应的剖面示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构电学性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构示出了一种LDMOS的设计，所述半导体结构包括：基底，所述基底内形成有相邻接的阱区11和漂移区12；栅极结构20，位于所述阱区11和漂移区12交界处的基底上；源区31，位于所述栅极结构20一侧的所述阱区11内；漏区32，位于所述栅极结构20另一侧的漂移区12内。
LDMOS器件的击穿电压(Break down Voltage)，是LDMOS的研究重点之一，通常通过下述的两种方式来提高LDMOS的击穿电压。
第一种，在垂直于所述栅极结构20侧壁的延伸方向的上，增大所述漂移区12的尺寸，增大了载流子的流动路径，在半导体结构工作时，使得漂移区12能够承担更大的压降，进而提高了LDMOS的击穿电压。
需要说明的是，增大载流子的流动路程，能够使得漂移区12承担更大的压降，提高LDMOS的击穿电压，但相应的，漂移区12的导通电阻较大，LDMOS的导通电流较小，导致LDMOS的电学性能不佳。
第二种，通过在所述漂移区12中形成隔离层(STI)(图中未示出)，所述隔离层的材料是介电材料，因此，在半导体结构工作时，载流子围绕隔离层流动，增大了载流子的流动路径，使得漂移区12能够承担更大的压降，进而提高LDMOS的击穿电压。
需要说明的是，在LDMOS工作时，隔离层使得载流子的流动路径变大，相应的漂移区12的导通电阻较大，LDMOS的导通电流较小，导致LDMOS的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构，半导体结构中，所述第一漂移区的离子掺杂浓度较低，相应的所述第一漂移区的电阻较大，且因为所述第一漂移区，与所述漏极位于所述栅极结构的同一侧，所述第一漂移区的区域覆盖所述漏极的区域，因此所述第一漂移区承载的漏极压降较高，使得LDMOS的击穿电压较高；且因为所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度，从而，所述第二漂移区的导通电阻小于所述第一漂移区的导通电阻，从而第一漂移区的导通电阻较小，降低LDMOS整体的导通电阻，使得所述LDMOS的导通电流较大。本发明实施例，在提高LDMOS的击穿电压的同时，使得LDMOS具有较大的导通电流，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明半导体结构一实施例的剖面示意图。
参考图2，本实施例提供的半导体结构包括：基底，包括用于形成LDMOS器件的LDMOS区；栅极结构210，位于所述基底上，以平行于所述基底表面，且垂直于所述栅极结构210的延伸方向为横向；漏极216，位于所述栅极结构210的一侧，且与所述栅极结构210横向间隔；第一漂移区201，与所述漏极216位于所述栅极结构210的同一侧，且所述第一漂移区201的区域覆盖所述漏极216的区域；第二漂移区202，位于所述栅极结构210底部靠近所述漏极216的一端，所述第二漂移区202的离子掺杂浓度高于所述第一漂移区201的离子掺杂浓度。
本发明实施例提供的半导体结构中，所述第一漂移区201的离子掺杂浓度较低，相应的所述第一漂移区201的电阻较大，且因为所述第一漂移区201，与所述漏极216位于所述栅极结构210的同一侧，所述第一漂移区201的区域覆盖所述漏极216的区域，因此所述第一漂移区201承载的漏极216压降较高，使得LDMOS的击穿电压较高；且因为所述第二漂移区202的离子掺杂浓度高于所述第一漂移区201的离子掺杂浓度，从而，所述第二漂移区202的导通电阻小于所述第一漂移区201的导通电阻，从而第一漂移区201的导通电阻较小，降低LDMOS整体的导通电阻，使得所述LDMOS的导通电流较大。本发明实施例，在提高LDMOS的击穿电压的同时，使得LDMOS具有较大的导通电流，有利于提高半导体结构的电学性能。
本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，所述基底包括衬底200以及分立于所述衬底200上的鳍部209。其他实施例中，所述LDMOS还可以为平面晶体管，相应的所述基底为平面衬底。
本实施例中，衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部209与衬底200为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
因此，所述鳍部209的材料与所述衬底200的材料相同，所述鳍部209的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在半导体结构工作时，所述栅极结构210用于控制LDMOS沟道的开启和关断。具体的，所述栅极结构210横跨于所述鳍部209上，且覆盖所述鳍部209的部分顶壁和部分侧壁。
所述栅极结构210覆盖所述第二漂移区202和阱区206的交叠区域，被所述栅极结构210覆盖的所述阱区206作为有效沟道区D(如图12所示)。
所述栅极结构210包括：栅介质层2101，位于所述阱区206和第二漂移区202交界处的鳍部209表面；栅极层2102，位于所述栅介质层2101上。
本实施例中，所述栅极结构210为多晶硅栅极，相应的，所述栅介质层2101的材料为氧化硅、氮化硅或者氮氧化硅；所述栅极层2102的材料包括多晶硅。其他实施例中，所述栅极结构还可为金属栅极，相应的，所述栅介质层的材料包括HfO2或者Al2O3，相应的所述栅极层的材料为镁铝合金或者钨。
本实施例中，所述LDMOS区中，所述栅极结构210的数量为两个，所述漏极216的数量为一个，所述栅极结构210横向间隔于所述漏极216的两侧。
需要说明的是，所述栅极结构210还位于所述核心区和周边区中，用于控制核心区和周边区中沟道的开启与断开。
所述半导体结构还包括：阱区206，位于所述栅极结构210背离所述第一漂移区201一侧的所述基底中。本实施例中，所述阱区206位于所述鳍部209中，所述阱区206作为横向扩散区以形成具有浓度梯度的沟道区。
本实施例中，所述LDMOS为NLDMOS，相应的，所述阱区206中掺杂有P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
所述半导体结构还包括：源极215，位于所述阱区206中。具体的，所述源极215，位于所述鳍部209中。源极215用于提供载流子源。本实施例中，所述LDMOS器件为NLDMOS，相应的，所述源极215中掺杂离子为N型掺杂，N型掺杂的掺杂离子为P、As或者Sb。
本实施例中，所述漏极216位于所述鳍部209中。在半导体结构工作时，漏极216用于提供载流子源。在半导体结构工作时，源极215和漏极216一同为沟道提供应力，增大沟道中载流子的迁移速率。
本实施例中，所述LDMOS器件为N型器件，相应的，所述漏极216中掺杂离子为N型掺杂，N型掺杂的掺杂离子为P、As或者Sb。
需要说明的是，本实施例中，所述LDMOS区中，所述漏极216的数量为一个，所述栅极结构210的数量为两个。与LDMOS区中只有一个漏极和一个栅极结构情况相比，在LDMOS工作时，两个栅极结构210下方的电流均会通过漏极216，相应的，流经漏极216的电流较大，有利于提高LDMOS的电学性能，此外，还提高了半导体结构的集成度。
需要说明的是，所述半导体结构还包括：源漏结构(图未示)，位于所述核心区和周边区的栅极结构两侧的基底内。用于为核心区和周边区中的沟道提供应力，增大沟道中载流子的迁移速率。
本实施例中，所述LDMOS为NLDMOS时，所述第一漂移区201和第二漂移区202中掺杂有N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
所述第一漂移区201在所述基底上的投影覆盖漏极216在所述基底上的投影，从而在LDMOS工作时，第一漂移区201能够承载漏极216的电压。
所述半导体结构还包括：扩散区221，位于第一漂移区201和第二漂移区202之间，扩散区221中掺杂离子的掺杂类型与第一漂移区201和第二漂移区202中掺杂离子的类型相同，将所述第一漂移区201和第二漂移区202连接。
扩散区221是所述第一漂移区201和第二漂移区202中的掺杂离子扩散至所述第一漂移区201和第二漂移区202之间的基底中形成的。
所述扩散区221在将第一漂移区201和第二漂移区202连接的同时，所述扩散区221作为缓冲带，仍能够使得第一漂移区201和第二漂移区202具有较大的浓度差异。使得所述第一漂移区201承载的漏极216压降较高，使得LDMOS的击穿电压较高，第一漂移区201的导通电阻较小，降低LDMOS整体的导通电阻，使得所述LDMOS的导通电流较大。
本实施例中，所述第二漂移区202位于所述栅极结构210底部靠近所述第一漂移区201的一端，使得扩散形成的扩散区，能够将第一漂移区201和第二漂移区202连接起来，使得LDMOS不易出现断路。
需要说明的是，扩散区221的横向间隔L不宜过大也不宜过小。若所述扩散区221的横向间隔L过大，在LDMOS工作时，载流子流经扩散区221，载流子流通路径较大，导致LDMOS的导通电流较小，不利于提高LDMOD的电学性能。若扩散区221的横向间隔L过小，扩散区221起到的缓冲带的作用不显著，第二漂移区202中的掺杂离子易通过扩散区221扩散至所述第一漂移区中，导致第一漂移区201的离子浓度升高，在LDMOS工作时，第一漂移区201用于承载的漏极压降较小，导致LDMOS的击穿电压较小。本实施例中，所述第一漂移区201和第二漂移区202之间的横向间隔L为100纳米至200纳米。
本实施例中，所述第二漂移区202为两个，所述第一漂移区201为一个，所述第二漂移区202横向间隔于所述第一漂移区201的两侧。与LDMOS中，仅有一个第一漂移区和一个第二漂移区的情况相比，本实施例中，提高了LDMOS的集成度，在LDMOS工作时，流经漏极的导通电流较大。
需要说明的是，在垂直于所述基底表面的方向上，所述第二漂移区202的尺寸大于所述源极的尺寸。若在垂直于所述基底表面的方向上，所述第二漂移区202的尺寸小于等于所述源极的尺寸，在LDMOS工作时，漏极216的耗尽层和源极215的耗尽层易在第二漂移区102的下方扩展、接触，增大LDMOS源极和漏极穿通(punch through)的概率，导致LDMOS的电学性能不佳。
需要说明的是，在其他实施例中，所述第二漂移区还位于所述栅极结构和所述第一漂移区之间的所述基底中。具体的，第二漂移区位于所述栅极区A和所述第一漂移区之间的所述鳍部中。所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度，因此所述第二漂移区在横向上占据的区域越大，相应的，在所述LDMOS在工作时，LDMOS的整体电阻越小，LDMOS的导通电流越大，有利于提高半导体结构的电学性能。
所述第二漂移区202在横向上占据的区域越大，相应的，在所述LDMOS在工作时，LDMOS的整体电阻越小，LDMOS的导通电流越大，有利于提高半导体结构的电学性能。
还需要说明的是，在所述LDMOS区中形成第一漂移区201和第二漂移区202的步骤中，所述第二漂移区202的离子掺杂浓度与所述第一漂移区201中的离子掺杂浓度的比值不宜过小。若所述比值过小，所述第二漂移区202用于降低LDMOS整体导通电阻的作用不显著，相应的LDMOS工作时的导通电流较小，导致半导体结构的能耗较高，电学性能不佳。本实施例中，所述第二漂移区202的离子掺杂浓度至少为所述第一漂移区201的离子掺杂浓度的十倍。
所述半导体结构还包括：体接触极218，位于所述源极215背离所述栅极结构210一侧的所述基底中。
所述体接触极218的掺杂类型与所述阱区206的掺杂类型相同，所述体接触极218用于作为阱区206的信号接头，实现阱区206与外部电路或其他互连结构之间的电连接。
半导体结构还包括：隔离结构212，位于体接触极218和源极215之间。隔离结构212用于将源极215与体接触极218电隔离。
本实施例中，所述隔离结构212的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离结构212的工艺难度和工艺成本。
需要说明的是，所述半导体结构还包括：伪栅极219，位于所述基底上，所述伪栅极219露出所述源极215、漏极216以及体接触极218。
源极215、漏极216以及体接触极218的形成过程包括选择性外延生长工艺。所述伪栅极219在形成源极215、漏极216以及体接触极218的过程中，起到限定外延生长区域的作用，提高了源极215、漏极216以及体接触极218的形成质量。
所述伪栅极219的材料与栅极结构210中的栅极层2102的材料相同。
所述半导体结构还包括：层间介质层222，覆盖所述源极215、漏极216以及体接触极218，且覆盖所述栅极结构210和伪栅极219的侧壁。
需要说明的是，提供基底的步骤中，所述基底还包括其他类型的器件区，例如：用于形成核心器件(Core device)的核心区(图未示)、以及用于形成输入/输出器件(Input/Output device，I/O device)的周边区(图未示)。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且工作频率较高；输入/输出器件通常指芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作电压通常大于核心器件的工作电压，且输入/输出器件的工作频率通常小于核心器件的工作频率。
相应的，本发明还提供一种半导体结构的形成方法。图3至图15为本发明半导体结构的形成方法一实施例中各步骤对应的剖面示意图。以下将结合附图对本发明实施例提供的半导体结构的形成方法进行详细说明。
参考图3和图4所示，图4为图3在aa处的剖面图，提供基底100，包括LDMOS区，所述LDMOS区包括用于形成栅极结构的栅极区A和用于形成漏极(Drain Area)的漏区B，所述栅极区A和漏区B均沿纵向延伸，以平行于所述基底表面，且垂直于所述纵向的方向为横向，所述漏区B和栅极区A在横向上相间隔。
所述基底用于为后续形成LDMOS提供工艺平台。本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，所述基底包括衬底100以及分立于所述衬底100上的鳍部109。其他实施例中，所述LDMOS还可以为平面晶体管，相应的所述基底为平面衬底。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部109与衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
因此，所述鳍部109的材料与所述衬底100的材料相同，所述鳍部109的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述栅极区A用于为后续形成栅极结构提供空间位置，漏区B用于为后续形成漏极提供空间位置，所述漏区B和栅极区A在横向上相间隔，有利于使得后续形成的漏极和栅极结构在横向上相间隔。
需要说明的是，提供基底的步骤中，LDMOS区中的所述栅极区A的数量为两个，漏区B的数量为一个，且所述栅极区A横向间隔于所述漏区B的两侧。
与LDMOS区中只有一个漏区B和一个栅极区A的情况相比，在后续形成的LDMOS工作时，两个栅极结构下方的电流均会通过漏极，相应的，流经漏极的电流较大，有利于提高LDMOS的电学性能，此外，还提高了半导体结构的集成度。
本实施例中，提供基底的步骤中，所述LDMOS还包括：横向相间隔的第一区域I和第二区域II，所述第一区域I用于形成第一漂移区，所述第二区域II用于形成第二漂移区，所述第一区域I的区域覆盖所述漏区B的区域，所述第二区域II在所述栅极区A靠近所述漏区B的一端。
第一区域I和第二区域在横向上相间隔，使得后续形成第一漂移区和第二漂移区在横向上相间隔，即使在后续半导体结构的形成过程中，所述第一漂移区和第二漂移区中的掺杂离子，扩散至第一漂移区和第二漂移区之间的基底中形成扩散区，扩散区在将第一漂移区101和第二漂移区102连接的同时，所述扩散区作为缓冲带，仍能够使得第一漂移区和第二漂移区具有较大的浓度差异。
所述第一区域I的区域覆盖漏区B的区域，从而在后续形成的LDMOS工作时，第一漂移区能够承载漏极的电压。
所述第二区域II在所述栅极区A中靠近所述漏区B的一端，相应的，后续形成第二漂移区位于所述栅极结构底部靠近所述第一漂移区的一端，在此状况下，所述第二漂移区与所述第一漂移区的横向尺寸较小，后续过程中易使得所述第一漂移区和第二漂移区中的掺杂离子扩散到所述第一漂移区和第二漂移区之间的所述基底中形成扩散区，使得所述扩散区将所述第一漂移区和第二漂移区连接。
需要说明的是，所述LDMOS区中，所述栅极区A的数量为两个，所述漏区B的数量为一个，且所述栅极区A横向间隔位于所述漏区B的两侧。相应的所述第二区域II的数量为两个，且两个所述第二区域II横向间隔于所述第一区域I的两侧。
需要说明的是，提供基底的步骤中，LDMOS区还包括：源区C，位于所述栅极区A背离所述漏区B的一侧。源区C用于后续形成源极(Source Area)。
需要说明的是，提供基底的步骤中，所述LDMOS还包括：体接触区(Body ContactRegion)D，位于所述源区C背离所述栅极区A的一侧。所述体接触区D为后续形成体接触极做准备。
还需要说明的是，所述鳍部109中的源区C和体接触区D之间隔离槽111，所述隔离槽111为后续形成隔离结构做准备。
本实施例中，所述隔离槽111采用干法刻蚀工艺形成，从而隔离槽111具有较好的剖面控制性。
需要说明的是，提供基底的步骤中，所述基底还包括其他类型的器件区，例如：用于形成核心器件(Core device)的核心区(图未示)、以及用于形成输入/输出器件(Input/Output device，I/O device)的周边区(图未示)。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且工作频率较高；输入/输出器件通常指芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作电压通常大于核心器件的工作电压，且输入/输出器件的工作频率通常小于核心器件的工作频率。
参考图5至图9，在所述LDMOS区中形成第一漂移区101和第二漂移区102，所述第一漂移区101和第二漂移区102的延伸方向相同，所述第一漂移区101在所述基底中的投影覆盖所述漏区B在所述基底中的投影，所述第二漂移区102位于所述栅极区A中靠近所述漏区B的一端，且所述第二漂移区102的离子掺杂浓度高于所述第一漂移区101的离子掺杂浓度。
后续在所述漏区B中形成漏极，在栅极区A中形成栅极结构。所述第一漂移区101的离子掺杂浓度较低，相应的所述第一漂移区101的电阻较大，且因为所述第一漂移区101，与所述漏极位于所述栅极结构的同一侧，所述第一漂移区的区域覆盖所述漏极的区域，因此所述第一漂移区101承载的漏极压降较高，使得LDMOS的击穿电压较高；且因为所述第二漂移区102的离子掺杂浓度高于所述第一漂移区101的离子掺杂浓度，从而，所述第二漂移区102的导通电阻小于所述第一漂移区101的导通电阻，从而第一漂移区101的导通电阻较小，降低LDMOS整体的导通电阻，使得所述LDMOS的导通电流较大。本发明实施例，在提高LDMOS的击穿电压的同时，使得LDMOS具有较大的导通电流，有利于提高半导体结构的电学性能。
本实施例中，所述LDMOS为NLDMOS时，所述第一漂移区101中掺杂有N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
具体的，在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤包括：
如图5所示，图6为基于图3剖面的示意图，所述半导体结构的形成方法还包括：提供基底后，形成覆盖所述衬底100和所述鳍部109的隔离材料膜(图中未示出)；采用平坦化工艺去除高于所述鳍部109顶部的隔离材料膜，剩余的所述隔离材料膜作为隔离材料层105。
所述隔离材料层105覆盖鳍部109的侧壁和所述衬底100，因此后续采用离子注入方式形成第一漂移区101和第二漂移区102的过程中，隔离材料层105起到保护所述衬底100和鳍部109的作用，使得衬底100和鳍部109不易受损伤。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离材料膜。
本实施例中，所述平坦化工艺包括化学机械研磨(chemical mechanicalplanarization，CMP)。
本实施例中，所述隔离材料层105的材料包括氧化硅。在其他实施例中，所述隔离材料层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
如图6和图7所示，图6为基于图4剖面的示意图，形成覆盖第二区域II且露出第一区域I的第一遮挡层103；在所述第一遮挡层103露出的所述第一区域I中形成第一漂移区101。具体的，第一漂移区101位于所述鳍部109中。
所述第一遮挡层103作为第一漂移区101的形成掩膜，所述第一遮挡层103为能够起到掩膜作用且易于去除的材料，使得在去除第一遮挡层103时减少对其他膜层结构的损伤。
本实施例中，第一区域I和第二区域II在横向上间隔，所述第一遮挡层103覆盖所述第二区域II的同时，还覆盖所述第一区域I和第二区域II之间的区域。
所述第一遮挡层103包括：有机材料层1031、位于所述有机材料层1031上的抗反射涂层1032以及位于所述抗反射涂层1032上的光刻胶层1033。
具体的，所述有机材料层1031包括：DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料、APF(Advanced Patterning Film，先进图膜)材料、ODL(organicdielectric layer，有机介电层)材料或SOC(Spin on Carbon)。
抗反射涂层1032包括：BARC(bottom anti-reflective coating，底部抗反射涂层)材料或DARC(dielectric anti-reflective coating，介电抗反射涂层)材料。
本实施例中，采用离子注入工艺在所述第一遮挡层103露出的所述第一区域I中形成第一漂移区101。离子注入工艺具有操作简单，成本低等特点。
如图7所示，所述半导体结构的形成方法还包括：形成所述第一漂移区101后，去除所述第一遮挡层103。
去除所述第一遮挡层103，为后续形成第二漂移区102的掩膜做准备。形成所述第一漂移区101后，及时去除所述第一遮挡层103，使得第一遮挡层103不易污染机台。本实施例中，采用灰化工艺去除所述第一遮挡层103。
如图8所示，形成覆盖第一区域I且露出所述第二区域II的第二遮挡层104；在所述第二遮挡层104露出的所述第二区域II中形成第二漂移区102。具体的，所述第二漂移区102位于所述鳍部109中。
所述第二遮挡层104作为第二漂移区102的形成掩膜，所述第二遮挡层104为能够起到掩膜作用且易于去除的材料，使得在去除第二遮挡层104时减少对其他膜层结构的损伤。
本实施例中，第二遮挡层104包括：有机材料层1041、位于所述有机材料层1041上的抗反射涂层1042以及位于抗反射涂层1042上的光刻胶层1043。
本实施例中，采用离子注入工艺，在所述第二遮挡层104露出的所述第二区域II中形成第二漂移区102。离子注入工艺具有操作简单，成本低等特点。
本实施例中，第一区域I和第二区域II在横向上间隔，所述第二遮挡层104覆盖所述第一区域I的同时，还覆盖所述第一区域I和第二区域II之间的区域。
需要说明的是，在其他实施例中，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第二漂移区还位于所述栅极区和所述第一漂移区之间的所述基底中。具体的，第二漂移区位于所述栅极区和所述第一漂移区之间的所述鳍部中。所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度，因此所述第二漂移区在横向上占据的区域越大，相应的，在所述LDMOS在工作时，LDMOS的整体电阻越小，LDMOS的导通电流越大，有利于提高半导体结构的电学性能。
还需要说明的是，在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤中，所述第二漂移区102的离子掺杂浓度与所述第一漂移区101中的离子掺杂浓度的比值不宜过小。若所述比值过小，所述第二漂移区102用于降低LDMOS整体导通电阻的作用不显著，相应的LDMOS工作时的导通电流较小，导致半导体结构的能耗较高，电学性能不佳。本实施例中，所述第二漂移区102的离子掺杂浓度至少为所述第一漂移区101的离子掺杂浓度的十倍。
在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤中，在垂直于所述基底表面的方向上，所述第二漂移区102的尺寸大于所述源极的尺寸。需要说明的是，后续在所述栅极结构背离所述第一漂移区101一侧的所述基底中形成阱区，所述阱区的区域覆盖所述源区C，后续在源区C中形成源极，若在垂直于所述基底表面的方向上，所述第二漂移区102的尺寸小于等于所述源极的尺寸，在LDMOS工作时，漏极的耗尽层和源极的耗尽层易在第二漂移区102的下方扩展、接触，增大LDMOS源极和漏极穿通(punch through)的概率，导致LDMOS的电学性能不佳。
本实施例中，在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤中，所述第一漂移区101和第二漂移区102在所述横向上相间隔。后续过程中，所述第一漂移区101和第二漂移区102中的掺杂离子扩散至所述第一漂移区101和第二漂移区102之间的基底中形成扩散区，所述扩散区在将第一漂移区101和第二漂移区102连接的同时，所述扩散区作为缓冲带，仍能够使得第一漂移区101和第二漂移区102具有较大的浓度差异。
在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤中，所述第一漂移区101和第二漂移区102之间的横向间隔L不宜过大也不宜过小。若所述第一漂移区101和第二漂移区102之间横向间隔L过大，在LDMOS工作时，载流子流经第一漂移区101和第二漂移区102之间间隔路径较大，导致第一漂移区101和第二漂移区102之间的导通电阻较大，相应的，导致导通电流较小，后续过程中第一漂移区101和第二漂移区102中的掺杂离子扩散到第一漂移区101和第二漂移区102之间的基底中形成的扩散区，不能将第一漂移区101和第二漂移区102连接，极端情况下会阻断第一漂移区101和第二漂移区102导通，不利于提高LDMOS的电学性能。若所述横向间隔L过小，所述扩散区起到的缓冲带的作用不显著，第二漂移区102中的掺杂离子易通过扩散区扩散至所述第一漂移区中，导致第一漂移区101的离子浓度升高，在LDMOS工作时，第一漂移区101用于承载的漏极压降较小，导致LDMOS的击穿电压较小。本实施例中，所述第一漂移区101和第二漂移区102之间的横向间隔L为100纳米至200纳米。
本实施例中，先形成第一漂移区101，后形成第二漂移区102。在其他实施例中，还可以先形成第二漂移区，后形成第一漂移区。
需要说明的是，在所述LDMOS区中形成第一漂移区101和第二漂移区102的步骤中，因为所述第二区域II的数量为两个，且位于所述第一区域I横向的两侧，相应的，所述第二漂移区102的数量为两个，所述第一漂移区101的数量为一个，所述第二漂移区102横向间隔于所述第一漂移区101的两侧。
与LDMOS区中，仅有一个第一漂移区和一个第二漂移区的情况相比，所述第二漂移区102的数量为两个，所述第一漂移区101的数量为一个，提高了LDMOS的集成度，在LDMOS工作时，流经漏极的导通电流较大。
如图9所示，所述半导体结构的形成方法还包括：在所述栅极区A背离所述第一区域I一侧的所述基底中形成阱区106。所述阱区106作为横向扩散区以形成具有浓度梯度的沟道区。
本实施例中，所述LDMOS为NLDMOS，相应的，所述阱区106中掺杂有P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
在所述栅极区A背离所述第一区域I一侧的所述基底中形成阱区106的步骤包括：形成覆盖所述第一区域I、第二区域II以及扩散区，且露出其余LDMOS区的第三遮挡层107。
所述第三遮挡层107包括：有机材料层1071、位于所述有机材料层1071上的抗反射涂层1072以及位于所述抗反射涂层1072上的光刻胶层1073。
本实施例中，先形成第一漂移区101和第二漂移区102，后形成阱区106。其他实施例中，还可以先形成阱区后形成第一漂移区和第二漂移区。
半导体结构的形成方法还包括：所述阱区106后，去除所述第三遮挡层107。
去除所述第三遮挡层107为后续形成源极和漏极做准备，即使去除所述第三遮挡层107也可以避免第三遮挡层107污染机台。本实施例中，采用灰化工艺去除所述第三遮挡层107。
参考图10和图11，所述半导体结构的形成方法还包括：形成所述第一漂移区101、第二漂移区102以及阱区106后，刻蚀部分厚度的所述隔离材料层105，形成隔离层108，所述隔离层108覆盖所述鳍部109部分侧壁。
所述隔离层108覆盖所述鳍部109的部分侧壁，为后续在隔离层108上形成横跨鳍部109的栅极结构做准备。
需要说明的是，刻蚀部分厚度的所述隔离材料层105，形成隔离层108的步骤中，还在所述隔离槽111(如图4所示)中形成隔离结构112。
隔离结构112用于将后续形成在源区C中的源极与后续形成在体接触区D中的体接触极电隔离。
本实施例中，刻蚀部分厚度的所述隔离材料层105，形成隔离层108的步骤包括：在所述鳍部109的正上方形成掩膜层(图中未示出)，所述掩膜层覆盖隔离槽111(如图4所示)；以所述掩膜层为掩膜刻蚀所述隔离材料层105。
本实施例中，采用干法刻蚀工艺刻蚀部分厚度的所述隔离材料层105。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述隔离结构112和隔离层108满足工艺需求。且采用干法刻蚀工艺刻蚀隔离材料层105，有利于精确控制所述隔离材料层105的去除厚度，使得隔离层108的厚度满足工艺需求。
参考图12，在所述栅极区A中形成栅极结构110，所述栅极结构110沿所述纵向延伸。本实施例中，所述栅极结构110用于控制LDMOS沟道的开启和关断。具体的，所述栅极结构110横跨于所述鳍部109上，且覆盖所述鳍部109的部分顶壁和部分侧壁。
所述栅极结构110覆盖所述第二漂移区102和阱区106的交叠区域，被所述栅极结构110覆盖的所述阱区106作为有效沟道区D(如图12所示)。
所述栅极结构110包括：栅介质层1101，位于所述阱区106和第二漂移区102交界处的鳍部109表面；栅极层1102，位于所述栅介质层1101上。
本实施例中，所述栅极结构110为多晶硅栅(poly gate)结构，相应的，所述栅介质层1101的材料为氧化硅；所述栅极层1102的材料为多晶硅。在其他实施例中，栅极结构为后续形成金属栅极结构占据空间位置，后续过程中，去除所述多晶硅栅极结构，形成栅极开口，在栅极开口中形成金属栅极结构。
需要说明的是，在栅极区A中形成所述栅极结构110的步骤中，还在所述基底上形成伪栅极119，所述伪栅极119露出漏区B以及待形成源区C和体接触区D的区域，为后续形成漏极、源极和体接触极做准备。
需要说明的是，在栅极区A中形成所述栅极结构110的步骤中，所述栅极结构110还在形成在所述核心区和周边区中。
参考图13和图14，在所述漏区B中形成漏极116。在半导体结构工作时，漏极116用于提供载流子源。
本实施例中，漏极116的离子掺杂浓度高于所述第一漂移区101的离子掺杂浓度。漏极116中掺杂离子类型与所述第一漂移区101的掺杂离子类型相同。
需要说明的是，在漏区B中形成所述漏极116的步骤中，在所述阱区106中形成源极115。源极115用于提供载流子源，本实施例中，源极115的离子掺杂浓度高于所述阱区106的离子掺杂浓度。源极115中掺杂离子类型与所述第一漂移区101的掺杂离子类型相同。
在半导体结构工作时，源极115和漏极116一同为沟道提供应力，增大沟道中载流子的迁移速率。具体的，漏极116和源极115位于所述鳍部109中。
本实施例中，所述LDMOS为NLDMOS，所述源极115和漏极116与第一漂移区101和第二漂移区102离子掺杂类型相同。相应的，所述源极115和漏极116均掺杂有N型离子。具体的，所述源极115为掺杂有N型离子的硅、碳化硅或者磷化硅。
具体的，在所述漏区B中形成漏极116的步骤包括：
如图13所示，刻蚀所述伪栅极119和栅极结构110露出的漏区B，在所述鳍部109中形成第一凹槽114。
本实施例中，采用干法刻蚀工艺刻蚀伪栅极119和栅极结构110露出的漏区B和源区C，在所述鳍部109中形成第一凹槽114。具体的，形成所述第一凹槽114的过程中，刻蚀所述漏区B的栅介质层1101和部分厚度的鳍部109。
需要说明的是，刻蚀所述伪栅极119和栅极结构110露出的漏区B的过程中，还刻蚀所述伪栅极119和栅极结构110露出的源区C，也形成第二凹槽120。
如图14所示，采用选择性外延生长工艺(selective epitaxy growth，SEG)在所述第一凹槽114中形成第一外延层，形成所述第一外延层的过程中，对所述第一外延层进行原位掺杂，形成漏极116。
本实施例中，采用选择性外延工艺形成所述第一外延层，使得所述第一外延层的形成质量较高，且通过选择性外延生长工艺得到的第一外延层的纯度高、缺陷少，有利于提高所述漏极116的形成质量。
需要说明的是，所述栅介质层1101的材料包括氧化硅，相应的，在采用选择性外延生长工艺形成第一外延层的步骤中，所述氧化硅不能提供第一外延层生长的界面，从而所述第一外延层仅生长在所述第一凹槽114中。
在所述第一凹槽114中形成漏极116的过程中，在所述第二凹槽120中形成源极115。
采用选择性外延生长工艺在所述第二凹槽120中形成第二外延层，形成所述第二外延层的过程中，对所述第二外延层进行原位掺杂，形成源极115。
本实施例中，采用选择性外延工艺形成所述第二外延层，使得所述第二外延层的形成质量较高，且通过选择性外延生长工艺得到的第二外延层的纯度高、缺陷少，有利于提高所述源极115的形成质量。
需要说明的是，在漏区B中形成漏极116的步骤中，还在核心区和周边区的所述栅极结构两侧的基底内形成源漏结构。
需要说明的是，形成所述漏极116和源极115后，通常会对漏极116和源极115进行退火处理来激活漏极116和源极115的掺杂离子。
继续参考图14，刻蚀所述伪栅极119和栅极结构110露出的所述体接触区D，在所述鳍部109中形成第三凹槽117。所述第三凹槽117为后续形成体接触极提供工艺空间。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅极119和栅极结构110露出的体接触区D，在所述鳍部109中形成第三凹槽117。具体的，形成所述第三凹槽117的过程中，刻蚀所述体接触区D的栅介质层1101和部分厚度的所述鳍部109。
如图15所示，在所述第三凹槽117中，形成体接触极118。所述体接触极118的掺杂类型与所述阱区106的掺杂类型相同，且所述体接触极118的离子掺杂浓度高于所述阱区106的离子掺杂浓度，所述体接触极118用于作为阱区106的信号接头，实现阱区106与外部电路或其他互连结构之间的电连接。
本实施例中，采用选择性外延生长工艺形成第三外延层，形成所述第三外延层的过程中，对所述第三外延层进行原位掺杂，在所述第三凹槽117中形成体接触极118。采用选择性外延工艺形成所述第三外延层，使得所述第三外延层的形成质量较高，且通过选择性外延生长工艺得到的第三外延层的纯度高、缺陷少，有利于提高所述体接触极118的形成质量。
需要说明的是，所述栅介质层1101的材料包括氧化硅，相应的，在采用选择性外延生长工艺形成第三外延层的步骤中，所述氧化硅不能提供第三外延层生长的界面，从而所述第三外延层仅生长在所述第三凹槽117中，相应的源漏结构仅形成在第三凹槽117中。
继续参考图15，所述半导体结构的形成方法还包括：后续形成覆盖栅极结构110、源极115、漏极116以及体接触极118的层间介质层122，形成层间介质层122的过程中，也包括快速热退火处理(rapid thermal anneal)，在所述快热退火处理的过程中，会使得第一漂移区101和第二漂移区102中的掺杂离子往所述第一漂移区101和第二漂移区102之间的所述基底扩散，形成扩散区121，扩散区121将所述第一漂移区101和第二漂移区102连接，使得在LDMOS工作时，降低LDMOS的导通电阻，第一漂移区101和第二漂移区102之间不存在阻隔导通的区域，提高半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，包括用于形成LDMOS器件的LDMOS区；
栅极结构，位于所述基底上，以平行于所述基底表面，且垂直于所述栅极结构的延伸方向为横向；
漏极，位于所述栅极结构的一侧，且与所述栅极结构横向间隔；
第一漂移区，与所述漏极位于所述栅极结构的同一侧，且所述第一漂移区的区域覆盖所述漏极的区域；
第二漂移区，位于所述栅极结构底部靠近所述漏极的一端，所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度。
2.如权利要求1所述的半导体结构，其特征在于，所述第二漂移区还位于所述栅极结构和所述第一漂移区之间的所述基底中。
3.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：扩散区，位于所述第一漂移区和第二漂移区之间，所述扩散区中掺杂离子的掺杂类型与第一漂移区和第二漂移区中掺杂离子的类型相同，将所述第一漂移区和第二漂移区连接。
4.如权利要求3所述的半导体结构，其特征在于，所述扩散区的横向间隔为100纳米至200纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述第二漂移区的离子掺杂浓度至少为所述第一漂移区的离子掺杂浓度的十倍。
6.如权利要求1所述的半导体结构，其特征在于，LDMOS区中，所述漏极的数量为一个，所述栅极结构的数量为两个，所述栅极结构横向间隔于所述漏极的两侧；
所述第二漂移区为两个，所述第一漂移区为一个，所述第二漂移区横向间隔于所述第一漂移区的两侧。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：阱区，位于所述栅极结构背离所述第一漂移区一侧的所述基底中；源极，位于所述阱区中；在垂直于所述基底表面法线方向上，所述第二漂移区的尺寸大于所述源极的尺寸。
8.如权利要求1所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁；所述漏极位于所述鳍部中；所述第一漂移区，位于所述鳍部中；所述第二漂移区，位于所述鳍部中。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括LDMOS区，所述LDMOS区包括用于形成栅极结构的栅极区和用于形成漏极的漏区，所述栅极区和漏区均沿纵向延伸，以平行于所述基底表面，且垂直于所述纵向的方向为横向，所述漏区和栅极区在横向上相间隔；
在所述LDMOS区中形成第一漂移区和第二漂移区，所述第一漂移区和第二漂移区的延伸方向相同，所述第一漂移区在所述基底中的投影覆盖所述漏区在所述基底中的投影，所述第二漂移区位于所述栅极区中靠近所述漏区的一端，且所述第二漂移区的离子掺杂浓度高于所述第一漂移区的离子掺杂浓度；
在所述栅极区中形成栅极结构，所述栅极结构沿所述纵向延伸；
在所述漏区中形成漏极。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第二漂移区还位于所述栅极区和所述第一漂移区之间的所述基底中。
11.如权利要求9或10所述的半导体结构的形成方法，其特征在于，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第一漂移区和第二漂移区在所述横向上相间隔。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤包括：
提供基底的步骤中，所述LDMOS区包括：横向相间隔的第一区域和第二区域，所述第一区域用于形成所述第一漂移区，所述第二区域用于形成所述第二漂移区，所述第一区域的区域覆盖所述漏区的区域，所述第二区域在所述栅极区中靠近所述漏区的一端；
形成覆盖所述第二区域且露出所述第一区域的第一遮挡层；
在所述第一遮挡层露出的所述第一区域中形成第一漂移区；
形成覆盖第一区域且露出所述第二区域的第二遮挡层；
在所述第二遮挡层露出的所述第二区域中形成第二漂移区。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，采用离子注入工艺形成所述第一漂移区；
采用离子注入工艺形成所述第二漂移区。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第一漂移区和第二漂移区之间的横向间隔为100纳米至200纳米。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第二漂移区的离子掺杂浓度至少为所述第一漂移区的离子掺杂浓度的十倍。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：提供所述基底后，形成栅极结构前，在所述栅极区背离所述漏极一侧的所述基底中形成阱区；
在所述漏区中形成漏极的步骤中，在所述阱区中形成源极；
在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，在垂直于所述基底表面的方向上，所述第二漂移区的尺寸大于所述源极的尺寸。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述LDMOS区中所述漏区的数量为一个，所述栅极区的数量为两个，且所述栅极区横向间隔于所述漏区的两侧；
在所述LDMOS区中形成第一漂移区和第二漂移区的步骤中，所述第二漂移区的数量为两个，所述第一漂移区的数量为一个，所述第二漂移区横向间隔于所述第一漂移区的两侧。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述栅极区中形成栅极结构的步骤中，还在所述基底上形成伪栅极，所述伪栅极露出所述漏区；
在所述漏区中形成漏极的步骤包括：刻蚀所述伪栅极露出的所述漏区，在所述漏区中形成第一凹槽；采用选择性外延生长工艺在所述第一凹槽中形成第一外延层，形成所述第一外延层的过程中，对所述第一外延层进行原位掺杂，形成漏极。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底还包括用于形成核心器件的核心区、以及用于形成输入/输出器件的周边区；
在所述栅极区中形成栅极结构的步骤中，所述栅极结构还形成在所述核心区和周边区中；
在所述漏区中形成所述漏极的步骤中，在所述核心区和周边区的所述栅极结构两侧的基底内形成源漏结构。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁；所述第一漂移区，位于所述鳍部中；所述第二漂移区，位于所述鳍部中；在所述漏区中形成漏极的步骤中，所述漏极位于所述鳍部中。
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