CN110767548B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底内形成有相邻接的阱区和漂移区；在所述漂移区内形成凹槽；在所述凹槽内形成隔离层；在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层。本发明在漂移区内形成凹槽后，在所述凹槽内形成隔离层，随后在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层，与采用场极板技术相比，本发明能够避免栅极层受到鸟嘴效应的影响，而且，所述隔离层位于所述漂移区内，当LDMOS沟道导通后，能够起到延长电流流通路径长度的作用，从而提高了LDMOS的击穿电压、改善LDMOS的热载流子注入效应，使LDMOS的耐压性能和可靠性得到改善。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。
为了提高耐压性，源区和漏区之间的衬底内还设置有一个漂移区，漂移区的掺杂浓度较低，因此当LDMOS接高压时，漂移区由于是高阻，所以分压较高，能够承受更高的电压。
随着半导体技术的不断发展，LDMOS的应用日益广泛，对LDMOS的性能相应也提出了更高的要求。因此，目前主要采用场极板技术来进一步提高LDMOS的击穿电压，即在漂移区的衬底上形成场氧化层(Field Oxide，FOX)，并使LDMOS的栅极层从阱区对应的衬底上延伸至所述场氧化层的顶部，位于所述场氧化层上的栅极层用于作为场极板，从而弱化所述漂移区的表面电场、避免电力线在场氧化层边缘过于集中，进而实现提高击穿电压的效果。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善LDMOS的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和漂移区；在所述漂移区内形成凹槽；在所述凹槽内形成隔离层；在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层。
可选的，在所述漂移区内形成凹槽的步骤中，所述凹槽的深度为至
可选的，在所述漂移区内形成凹槽的步骤包括：采用干法刻蚀工艺，刻蚀所述漂移区对应的部分厚度基底材料，在所述基底内形成所述凹槽。
可选的，所述隔离层的材料为多晶硅。
可选的，通过沉积工艺，在所述凹槽内形成隔离层。
可选的，在所述凹槽内形成隔离层的步骤中，所述沉积工艺为化学气相沉积工艺。
可选的，在同一工艺步骤中形成所述隔离层和栅极层。
可选的，形成所述栅极层和隔离层的步骤包括：通过沉积工艺，形成覆盖所述基底的栅极材料层，所述栅极材料层还位于所述凹槽内；图形化所述栅极材料层，保留所述凹槽内的剩余栅极材料层作为所述隔离层，保留所述阱区和漂移区交界处基底上的剩余栅极材料层作为所述栅极层，且所述栅极层位于所述隔离层的一侧。
可选的，在所述漂移区内形成凹槽后，在所述凹槽内形成隔离层之前，还包括：在所述凹槽的底部和侧壁形成线性氧化层。
可选的，所述提供基底的步骤中，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；形成所述栅极层和隔离层之后，还包括：在所述栅极层远离所述隔离层一侧的阱区内形成源区，在所述隔离层远离所述栅极层一侧的漂移区内形成漏区，所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；形成所述源区和漏区后，在所述基底上形成硅化物阻挡层，所述硅化物阻挡层覆盖所述栅极层和隔离层露出的漂移区和漏区，且还覆盖所述隔离层以及所述栅极层靠近所述隔离层一侧的侧壁和部分顶部。
可选的，形成所述源区和漏区的步骤包括：在所述基底上形成图形层，所述图形层覆盖所述隔离层，且露出所述栅极层远离所述隔离层一侧的部分区域基底以及所述隔离层远离所述栅极层一侧的部分区域基底；以所述图形层为掩膜，对所述基底进行掺杂处理，形成所述源区和漏区；形成所述源区和漏区后，去除所述图形层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底内形成有相邻接的阱区和漂移区；隔离层，位于所述漂移区内；栅极层，位于所述隔离层一侧的阱区和漂移区交界处的基底上。
可选的，所述隔离层底部至所述基底顶部的距离为至/>
可选的，所述隔离层的材料为多晶硅。
可选的，所述隔离层的材料与所述栅极层的材料相同。
可选的，所述栅极层位于所述隔离层的一侧。
可选的，所述半导体结构还包括：凹槽，位于所述漂移区内；所述隔离层位于所述凹槽内。
可选的，所述半导体结构还包括：线性氧化层，位于所述隔离层和所述凹槽底部的基底之间、以及所述隔离层和所述凹槽侧壁的基底之间。
可选的，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同，所述半导体结构还包括：源区，位于所述栅极层远离所述隔离层一侧的阱区内，所述源区的掺杂离子与所述漂移区内的掺杂离子类型相同；漏区，位于所述隔离层远离所述栅极层一侧的漂移区内，所述漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；位于所述基底上的硅化物阻挡层，所述硅化物阻挡层覆盖所述栅极层和隔离层露出的漂移区和漏区，且还覆盖所述隔离层以及所述栅极层靠近所述隔离层一侧的侧壁和部分顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在漂移区内形成凹槽后，在所述凹槽内形成隔离层，在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层，与采用场极板技术相比，本发明能够避免栅极层受到鸟嘴效应(Bird’s Beak Effect)的影响，而且，所述隔离层位于所述漂移区内，当LDMOS沟道导通后，能够起到延长电流流通路径长度的作用，因此通过所述隔离层，也能提高LDMOS的击穿电压、改善LDMOS的热载流子注入效应(Hot Carrier Injection，HCI)，使LDMOS的耐压性能和可靠性得到改善。
可选方案中，通过在同一工艺步骤中形成所述隔离层和栅极层，有利于简化形成所述隔离层的工艺步骤，而且栅极层的材料通常为介电材料(例如：多晶硅)，则所述隔离层的材料相应也为介电材料，因此所述隔离层仍能够延长LDMOS沟道导通后电流流通路径的长度，从而提升LDMOS的耐压性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，在LDMOS的形成工艺中引入场极板技术后，LDMOS的耐压性能仍有待提高。现结合一种半导体结构的形成方法分析其耐压性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10；在所述衬底10内形成相邻接的阱区11和漂移区12；形成所述阱区11和漂移区12后，在所述衬底10上形成衬垫氧化层(Pad Oxide)13；在所述衬垫氧化层13上形成氮化硅层14。
参考图2，依次刻蚀所述氮化硅层14和衬垫氧化层13，在所述氮化硅层14和衬垫氧化层13内形成露出所述衬底10的开口15。
参考图3，在所述开口15露出的衬底10表面形成场氧化层20；形成所述场氧化层20后，去除所述氮化硅层14和衬垫氧化层13。
参考图4，去除所述氮化硅层14(如图3所示)和衬垫氧化层13(如图3所示)后，在所述场氧化层20露出的衬底10表面形成栅氧化层(图未示)；在所述阱区11和漂移区12交界处的栅氧化层上形成栅极层30，所述栅极层还延伸至所述场氧化层20的部分顶部上；在所述栅极层30一侧的阱区11内形成源区31，在所述栅极层30另一侧的衬底10内形成漏区32。
目前，形成所述场氧化层20的工艺通常为局部氧化(Local Oxidation OfSilicon，LOCOS)工艺，在局部氧化工艺过程中，O2在各个方向上进行扩散，因此在所述氮化硅层14(如图3所示)下方的氧化生长会抬高所述氮化硅层14的边缘，在形成栅极层30(如图4所示)后，容易发生鸟嘴效应(如图4中虚线圈a所示)。
鸟嘴位置处的电场强度较大，容易发生击穿，导致LDMOS的耐压性能降低；而且，靠近源区31的鸟嘴位置处为所述场氧化层20和栅氧化层的交界处，电场强度较大，当源区31加载电压时，容易导致LDMOS的热载流子注入效应加大，不利于LDMOS的可靠性。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和漂移区；在所述漂移区内形成凹槽；在所述凹槽内形成隔离层；在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层。
本发明实施例在漂移区内形成凹槽后，在所述凹槽内形成隔离层，随后在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层，与采用场极板技术相比，本发明能够避免栅极层受到鸟嘴效应的影响，而且，所述隔离层位于所述漂移区内，当LDMOS沟道导通后，能够起到延长电流流通路径长度的作用，因此通过所述隔离层，也能提高LDMOS的击穿电压、改善LDMOS的热载流子注入效应，使LDMOS的耐压性能和可靠性得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，所述基底100内形成有相邻接的阱区110和漂移区120。
所述基底100用于为后续形成半导体结构提供工艺平台。具体地，所形成的半导体结构为LDMOS。
本实施例中，以所形成的LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所形成的LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述阱区110和漂移区120形成于所述基底100内，且所述阱区110和漂移区120相接触，所述阱区110作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区120用于承受较大的分压。
所述阱区110和漂移区120内具有掺杂离子，且所述漂移区120内的掺杂离子类型与所述阱区110内的掺杂离子类型不同。
当所述LDMOS为N型晶体管时，所述阱区110内的掺杂离子为P型离子，例如B离子、Ga离子或In离子，所述漂移区120内的掺杂离子为N型离子，例如P离子、As离子或Sb离子；当所述LDMOS为P型晶体管时，所述阱区110内的掺杂离子为N型离子，所述漂移区120内的掺杂离子为P型离子。
具体地，通过选择性地对所述衬底进行掺杂处理，在所述衬底的不同区域内分别形成所述阱区110和漂移区120。
继续参考图5，需要说明的是，在所述衬底内形成所述阱区110和漂移区120后，还包括：在所述衬底上形成衬垫氧化层101；在所述衬垫氧化层101上形成硬掩膜层102。
所述硬掩膜层102用于作为后续刻蚀工艺的刻蚀掩膜，有利于提高后续刻蚀所形成凹槽的形貌质量，所述硬掩膜层102还能在后续工艺中对所述基底100表面起到保护作用。本实施例中，所述硬掩膜层102的材料为氮化硅。
氮化硅材料的应力较大，当所述硬掩膜层102形成于所述基底100表面时，容易在所述基底100表面产生位错，因此所述衬垫氧化层101形成于所述基底100和硬掩膜层102之间，作为应力缓冲层；此外，所述衬垫氧化层101还用于在后续去除所述硬掩膜层102的过程中对所述基底100表面起到保护作用，防止所述基底100表面受到化学玷污。本实施例中，所述衬垫氧化层101的材料为氧化硅。
本实施例中，通过沉积工艺，依次形成所述衬垫氧化层101和硬掩膜层102。具体地，所述沉积工艺可以为炉管工艺。
参考图6，在所述漂移区120内形成凹槽125。
所述凹槽125用于为后续形成隔离层提供空间位置。
具体地，在所述漂移区120内形成凹槽125的步骤包括：在所述硬掩膜层102上形成第一图形层(图未示)；以所述第一图形层为掩膜，依次刻蚀所述硬掩膜层102和衬垫氧化层101，在所述硬掩膜层102和衬垫氧化层101内形成开口105，所述开口105露出部分漂移区120所对应的基底100；形成所述开口105后，去除所述第一图形层；去除所述第一图形层后，以剩余硬掩膜层102为掩膜，沿所述开口105刻蚀所述漂移区120所对应的部分厚度基底100材料，在所述基底100内形成所述凹槽125。
本实施例中，所述第一图形层的材料为光刻胶，形成所述开口105后，通过灰化或湿法去胶的方式去除所述第一图形层。
本实施例中，为了提高所述凹槽125的形成质量，采用干法刻蚀工艺，刻蚀所述漂移区120所对应的部分厚度基底100材料。
本实施例中，后续形成于所述凹槽内的隔离层用于对LDMOS的源区和漏区起到隔离作用，能够延长漏区和源区之间的距离，当LDMOS沟道导通后，相应延长了电流流通路径的长度，从而提升LDMOS的耐压性能和可靠性。
当LDMOS沟道导通后，电流从漏区流出，所述电流绕过所述隔离层，并经由沟道流向源区，也就是说，所述电流的流通路径长度包括所述凹槽125的底部长度和侧壁长度，因此为了有效改善LDMOS的耐压性能和可靠性，所述凹槽125的深度H不宜过小；但是，所述凹槽125的深度H也不宜过大，如果所述凹槽125的深度H过大，则所述凹槽125底部的剩余漂移区120所对应的基底100材料厚度相应过小，容易对电流的流通产生不良影响，反而容易降低LDMOS的性能。为此，本实施例中，在所述漂移区120内形成所述凹槽125后，所述凹槽125的深度H为至/>
需要说明的是，增大所述凹槽125的宽度(未标示)也能延长电流流通路径的长度，因此在实际工艺中，根据器件特征尺寸的设定，合理设定所述凹槽125的宽度(未标示)，从而在工艺可实现的基础上，提升LDMOS的耐压性能和可靠性。
具体地，根据实际工艺需求，合理设定所述凹槽125的深度H和所述凹槽125的宽度，并将所述凹槽125的深度H和所述凹槽125的宽度相互配合，从而在降低工艺风险的基础上，有效提升LDMOS的耐压性能和可靠性。
结合参考图7和图8，在所述漂移区120内形成所述凹槽125后，还包括：在所述凹槽125的底部和侧壁上形成线性氧化(Liner Oxide)层103(如图8所示)。
本实施例中，通过对所述凹槽125底部和侧壁进行氧化处理，在所述凹槽125的底部表面和侧壁表面形成所述线性氧化层103。
其中，所述凹槽125通过对所述基底100进行刻蚀的方式形成，形成所述凹槽125后，所述基底100通常具有凸出的棱角且表面具有缺陷，在所述氧化处理的过程中，所述基底100凸出的棱角部分的比表面更大，更容易被氧化，因此通过形成所述线性氧化层103，不仅能够修复所述基底100表面的缺陷，还能去除棱角部分，使所述基底100表面更为光滑、晶格质量得到改善，改善所述凹槽125顶部拐角处发生顶角尖端放电的问题，有利于改善LDMOS的耐压性能和可靠性。
所述氧化处理所采用的工艺可以为氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用原位蒸汽生成(In-situ Stream Generation，ISSG)氧化工艺对所述凹槽125底部和侧壁进行氧化处理，形成所述线性氧化层103。
需要说明的是，在所述氧化处理的过程中，所述基底100表面形成有所述衬垫氧化层101以及位于所述衬垫氧化层101上的硬掩膜层102，从而使所述线性氧化层103仅形成于所述凹槽125的底部和侧壁。
本实施例中，所述基底100的材料为硅，所述线性氧化层103的材料相应为氧化硅。
还需要说明的是，如图7所示，在所述漂移区120内形成所述凹槽125后，在所述凹槽125的底部和侧壁上形成所述线性氧化层103(如图8所示)之前，还包括：沿所述开口105侧壁的方向，对所述硬掩膜层102进行横向刻蚀(即Pull Back)处理。
通过对所述硬掩膜层102进行横向刻蚀处理，有利于使所述凹槽125顶部拐角处实现圆化顶角(corner rounding)的效果，从而进一步改善LDMOS的耐压性能和可靠性；而且，通过在形成所述线性氧化层103之前对所述硬掩膜层102进行横向刻蚀处理，还有利于提高所述线性氧化层103所产生的效果。
本实施例中，采用湿法刻蚀工艺对所述硬掩膜层102进行横向刻蚀处理，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。湿法刻蚀工艺具有较高的刻蚀选择比，且对所述基底100的损伤较小，有利于降低工艺风险。
参考图9，在所述凹槽125的底部和侧壁上形成线性氧化层103(如图8所示)后，去除所述硬掩膜层102和衬垫氧化层101。
通过去除所述硬掩膜层102和衬垫氧化层101，露出所述基底100表面，从而为后续制程提供工艺基础。
本实施例中，采用湿法刻蚀工艺，依次去除所述硬掩膜层102和衬垫氧化层101。
具体地，在去除所述硬掩膜层102的步骤中，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液，在去除所述衬垫氧化层101的步骤中，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
需要说明的是，由于所述衬垫氧化层101的材料与所述线性氧化层103的材料相同，因此在去除所述衬垫氧化层101的过程中，还去除所述线性氧化层103。
参考图10，还需要说明的是，由于LDMOS为高压器件，即LDMOS的阈值电压较高，因此去除所述硬掩膜层102和衬垫氧化层101后，还包括：在所述基底100表面形成栅氧化层200。
所述栅氧化层200用于对LDMOS的沟道和栅极层进行电隔离。
本实施例中，所述栅氧化层200的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
本实施例中，通过对所述基底100表面进行氧化处理的方式形成所述栅氧化层200，从而有利于提高所述栅氧化层200的形成质量和致密度。具体地，所述氧化处理所形成的工艺可以为原位水汽生成氧化工艺。
相应的，所述栅氧化层200还形成于所述凹槽125的底部和侧壁上。
结合参考图10至图11，在所述凹槽125(如图9所示)内形成隔离层220(如图11所示)；在所述凹槽125一侧的阱区110和漂移120交界处的基底100上形成栅极层210(如图11所示)。
所述隔离层220位于所述漂移区120内，所述隔离层220用于延长LDMOS沟道导通后电流流通路径的长度，从而提升LDMOS的耐压性能。
本实施例中，所述栅极层210位于所述隔离层220的一侧，与采用场极板技术相比，本实施例能够避免栅极层受到鸟嘴效应的影响，而且，通过所述隔离层，在不引入场极板技术的情况下，也能提高LDMOS的击穿电压、改善LDMOS的热载流子注入效应，使LDMOS的耐压性能和可靠性得到改善。
本实施例中，通过沉积工艺形成所述隔离层220，从而避免出现鸟嘴效应，有利于提高所述隔离层220的形成质量和性能。
具体地，所述沉积工艺为化学气相沉积工艺。
所述栅极层210用于控制LDMOS沟道的开启和关断。本实施例中，所述栅极层210的材料为多晶硅。
本实施例中，在同一工艺步骤中形成所述隔离层220和栅极层210。相应的，所述隔离层220的材料为多晶硅。
通过在同一工艺步骤中形成所述隔离层220和栅极层210，有利于简化形成所述隔离层220的工艺步骤；而且，多晶硅为介电材料，因此所述隔离层220仍能够对漏区和源区起到隔离作用，从而起到提升LDMOS耐压性能和可靠性的作用。
具体地，形成所述栅极层210和隔离层220的步骤包括：通过沉积工艺，形成覆盖所述基底100的栅极材料层250(如图10所示)，所述栅极材料层250还填充于所述凹槽125内；图形化所述栅极材料层250，保留所述凹槽125内的剩余栅极材料层250作为所述隔离层220，保留所述阱区110和漂移区120交界处基底100上的剩余栅极材料层250作为所述栅极层210，且所述栅极层210位于所述隔离层220的一侧。
本实施例中，采用化学气相沉积工艺，形成覆盖所述栅氧化层200的栅极材料层250。
形成所述栅极材料层250后，位于所述栅氧化层200顶部的栅极材料层250厚度根据所形成LDMOS的实际性能需求而定。本实施例中，形成所述栅极材料层250后，位于所述凹槽125中的栅极材料层250顶部高于所述凹槽125顶部。
在其他实施例中，根据所述栅极材料层的厚度设定以及所述凹槽的深度设定，位于所述凹槽中的栅极材料层顶部还可以低于所述凹槽顶部或者与所述凹槽顶部齐平。
相应的，本实施例中，形成所述隔离层220后，所述隔离层220的顶部高于所述凹槽125顶部。
本实施例中，图形化所述栅极材料层250的步骤包括：通过光刻工艺和干法刻蚀工艺，图形化所述栅极材料层250，形成分立的栅极层210和隔离层220。
通过采用干法刻蚀的方式，能有效提高所述栅极层210和隔离层220的侧壁形貌质量。
图形化所述栅极材料层250后，所述栅极层210位于所述隔离层220的一侧，即所述栅极层210和隔离层220相隔离，从而能够使所述栅极层210和隔离层220各自实现相应的功能，避免产生交叉影响。
需要说明的是，本实施例中，为了降低光刻工艺的对准难度，降低所述隔离层220露出部分凹槽125底部的概率，形成所述隔离层220后，所述隔离层220还覆盖所述凹槽125两侧的部分栅氧化层200。在其他实施例中，所述隔离层侧壁还可以与所述凹槽侧壁齐平。
还需要说明的是，本实施例中，以在同一工艺步骤中形成所述隔离层220和栅极层210为例进行说明。在其他实施例中，还可以在不同工艺步骤中分别形成所述栅极层和隔离层，例如：在形成所述栅极层后，形成所述隔离层；或者，在形成所述隔离层后，形成所述栅极层。
此外，结合图12，形成所述栅极层210和隔离层220之后，还包括：在所述栅极层210侧壁和隔离层220侧壁形成侧墙230。
所述侧墙230用于定义后续源区和漏区的形成区域，还用于在后续工艺过程中对所述栅极层210侧壁和隔离层220侧壁起到保护作用。
所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。
参考图13，形成所述侧墙230后，在所述栅极层210远离所述隔离层220一侧的阱区110内形成源区310，在所述隔离层220远离所述栅极层210一侧的漂移区120内形成漏区320，所述源区310和漏区320内的掺杂离子与所述漂移区120内的掺杂离子类型相同。
当静电放电时，由静电产生的大电压被施加于所述漏区320，从而使所述漂移区120和阱区110构成的PN结发生击穿，进而导致由所述漂移区120、阱区110和源区310构成的NPN双极结型晶体管发生导通，也就说，位于所述栅极层210下方基底100内的沟道实现导通，从所述漏区320至所述源区310产生通路，用于释放静电，从而起到保护电路的作用。
当所述LDMOS为N型晶体管时，所述漂移区120内的掺杂离子为N型离子，因此所述源区310和漏区320内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述LDMOS为P型晶体管时，所述漂移区120内的掺杂离子为P型离子，所述源区310和漏区320内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，通过掩膜(Mask)，在预设区域的阱区110内形成所述源区310，在预设区域的漂移区120内形成所述漏区320，从而避免向其他区域的基底100内掺杂离子。
具体地，形成所述源区310和漏区320的步骤包括：在所述栅氧化层200上形成第二图形层330，所述第二图形层330覆盖所述隔离层220，且露出所述栅极层210远离所述隔离层220一侧的部分区域栅氧化层200以及所述隔离层220远离所述栅极层210一侧的部分区域栅氧化层200；以所述第二图形层330为掩膜，对所述基底100进行掺杂处理，形成所述源区310和漏区320；形成所述源区310和漏区320后，去除所述第二图形层330。
需要说明的是，形成所述第二图形层330后，所述第二图形层330还露出所述栅极层210靠近所述漏区320一侧的部分顶部，因此对所述基底100进行掺杂处理后，靠近所述漏区320一侧的部分栅极层210内也掺杂有离子，从而有利于降低所述栅极层210的电阻。
通过使所述第二图形层330露出所述栅极层210靠近所述漏区320一侧的部分顶部，有利于降低光刻工艺的工艺难度，降低所述栅极层210和隔离层220之间的基底100以及所述隔离层220被暴露的可能性，从而保证器件的正常工作。而且，对所述栅极层210的部分顶部进行掺杂处理后，在所掺杂离子的自扩散作用下，所述栅极层210内也能够均匀掺杂有所述离子。
本实施例中，所述第二图形层330覆盖所述隔离层220，从而避免向所述隔离层220内掺杂离子，从而保证了所述隔离层220内的绝缘特性。
本实施例中，第二图形层330的材料为光刻胶，形成所述源区310和漏区320后，采用灰化或湿法去胶的方式去除所述第二图形层330。
参考图14，形成所述源区310和漏区320后，还包括：在所述基底100上形成硅化物阻挡(Salicide Block，SAB)层350，所述硅化物阻挡层350覆盖所述栅极层210和隔离层220露出的漂移区120和漏区320，且还覆盖所述隔离层220以及所述栅极层210靠近所述隔离层220一侧的侧壁和部分顶部。
通过所述硅化物阻挡层350，以防止后续硅化物(Salicide)层的生长，从而保证器件的正常工作。
需要说明的是，所述栅极层210侧壁和隔离层220侧壁上形成有侧墙230，因此所述硅化物阻挡层350还覆盖所述隔离层220侧壁上的侧墙230、以及所述栅极层210靠近所述隔离层220一侧的侧壁上的侧墙230。
本实施例中，通过沉积工艺、光刻工艺和刻蚀工艺，形成所述硅化物阻挡层350。具体地，所述硅化物阻挡层350的材料为氧化硅。在其他实施例中，所述硅化物阻挡层的材料还可以为氮化硅，或者，所述硅化物阻挡层还可以为氧化硅层和氮化硅层构成的叠层结构。
相应的，本发明实施例还提供一种半导体结构。继续参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，所述基底100内形成有相邻接的阱区110和漂移区120；隔离层220，位于所述漂移区120内；栅极层210，位于所述隔离层220一侧的阱区110和漂移区120交界处的基底100上。
所述基底100为所述半导体结构的形成提供工艺平台。具体地，所述半导体结构为LDMOS。
本实施例中，以所形成的LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所形成的LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述阱区110和漂移区120位于所述基底100内，且所述阱区110和漂移区120相接触，所述阱区110作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区120用于承受较大的分压。
所述阱区110和漂移区120内具有掺杂离子，且所述漂移区120内的掺杂离子类型与所述阱区110内的掺杂离子类型不同。
当所述LDMOS为N型晶体管时，所述阱区110内的掺杂离子为P型离子，例如B离子、Ga离子或In离子，所述漂移区120内的掺杂离子为N型离子，例如P离子、As离子或Sb离子；当所述LDMOS为P型晶体管时，所述阱区110内的掺杂离子为N型离子，所述漂移区120内的掺杂离子为P型离子。
所述隔离层220位于所述漂移区120内，所述隔离层220用于对所述源区310和漏区320起到隔离作用，从而延长源区310和漏区320之间的距离，当LDMOS沟道导通后，相应延长了电流流通路径的长度，从而提升LDMOS的耐压性能和可靠性。
本实施例中，所述栅极层210位于所述隔离层220的一侧，与采用场极板技术相比，本实施例能够避免栅极层210受到鸟嘴效应的影响，而且，通过所述隔离层220，在不引入场极板技术的情况下，也能提高LDMOS的击穿电压、改善LDMOS的热载流子注入效应，使LDMOS的耐压性能和可靠性得到改善。
因此，所述隔离层220的材料为介电材料。
本实施例中，所述隔离层220通过沉积工艺(例如：化学气相沉积工艺)形成，与采用局部氧化工艺形成场氧化层的方案相比，本实施例能够避免出现鸟嘴效应，有利于提高所述隔离层220的形成质量和性能。
需要说明的是，当LDMOS沟道导通后，电流从所述漏区320流出，所述电流绕过所述隔离层220，并经由沟道流向源区310，也就是说，所述电流的流通路径长度包括所述隔离层220位于所述漂移区120的侧壁长度和底部长度，因此为了有效改善LDMOS的耐压性能和可靠性，所述隔离层220底部至所述基底100顶部的距离(未标示)不宜过小；但是，所述隔离层220底部至所述基底100顶部的距离也不宜过大，所述隔离层220位于所述漂移区120内，如果所述隔离层220底部至所述基底100顶部的距离过大，则所述隔离层220下方的剩余漂移区120所对应的基底100材料厚度相应过小，容易对电流的流通产生不良影响，反而容易降低LDMOS的性能。为此，本实施例中，所述隔离层220底部至所述基底100顶部的距离为至/>
还需要说明的是，沿所述漏区320指向所述源区310的方向，增大所述隔离层220位于所述漂移区120内的宽度(未标示)也能延长电流流通路径的长度，因此在实际工艺中，根据器件特征尺寸的设定，合理设定所述隔离层220位于所述漂移区120内的宽度，从而在工艺可实现的基础上，提升LDMOS的耐压性能和可靠性。
具体地，根据实际工艺需求，合理设定所述隔离层220底部至所述基底100顶部的距离以及所述隔离层220位于所述漂移区120内的宽度，并将所述深度和宽度相互配合，从而在降低工艺风险的基础上，有效提升LDMOS的耐压性能和可靠性。
所述栅极层210用于控制LDMOS沟道的开启和关断。本实施例中，所述栅极层210的材料为多晶硅。
本实施例中，所述隔离层220的材料与所述栅极层210的材料相同。具体地，所述隔离层220和栅极层210在同一工艺步骤中形成，从而有利于简化形成所述隔离层220的工艺步骤；而且，多晶硅为介电材料，因此所述隔离层220仍能够对漏区320和源区310起到隔离作用，从而起到提升LDMOS耐压性能和可靠性的作用。
相应的，本实施例中，所述隔离层220的材料为多晶硅。
本实施例中，所述栅极层210位于所述隔离层220的一侧，即所述栅极层210和隔离层220相隔离，还有利于使所述栅极层210和隔离层220各自实现相应的功能，避免产生交叉影响。
所述栅极层210的厚度根据所述LDMOS的实际性能需求而定，且所述隔离层220的厚度根据所述栅极层210的厚度而定。本实施例中，所述隔离层220的顶部高于所述基底100的顶部。
在其他实施例中，根据所述栅极层的厚度设定以及所述凹槽的深度设定，位于所述凹槽中的隔离层顶部还可以低于所述基底顶部或者与所述基底顶部齐平。
在半导体工艺中，形成所述栅极层210和隔离层220的工艺通常包括沉积工艺、光刻工艺和刻蚀工艺，因此本实施例中，为了降低光刻工艺的对准难度，沿所述漏区320指向所述源区310的方向，高于所述基底100顶部的隔离层220宽度大于位于所述漂移区120内的隔离层220宽度，即高于所述基底100顶部的隔离层220还覆盖部分基底100。在其他实施例中，还可以为：高于所述基底顶部的隔离层侧壁与位于所述漂移区内的隔离层侧壁齐平。
需要说明的是，由于LDMOS为高压器件，即LDMOS的阈值电压较高，因此所述半导体结构还包括位于所述基底100表面的栅氧化层200。
具体地，所述栅氧化层200位于所述栅极层210和基底100之间、所述隔离层220和所述基底100之间、以及所述栅极层210和隔离层220露出的基底100上。
所述栅氧化层200用于对LDMOS的沟道和栅极层210进行电隔离。
本实施例中，所述栅氧化层200的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
需要说明的是，所述栅极层210的侧壁和所述隔离层220的侧壁上形成有侧墙230。
所述侧墙230用于定义源区和漏区的形成区域，还用于在所述半导体结构的形成过程中对所述栅极层210侧壁和隔离层220侧壁起到保护作用。
所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。
本实施例中，所述半导体结构还包括：源区310，位于所述栅极层210远离所述隔离层220一侧的阱区110内，所述源区310的掺杂离子与所述漂移区120内的掺杂离子类型相同；漏区320，位于所述隔离层220远离所述栅极层210一侧的漂移区120内，所述漏区320内的掺杂离子与所述漂移区120内的掺杂离子类型相同。
当静电放电时，由静电产生的大电压被施加于所述漏区320，从而使所述漂移区120和阱区110构成的PN结发生击穿，进而导致由所述漂移区120、阱区110和源区310构成的NPN双极结型晶体管发生导通，也就说，位于所述栅极层210下方基底100内的沟道实现导通，从所述漏区320至所述源区310产生通路，用于释放静电，从而起到保护电路的作用。
当所述LDMOS为N型晶体管时，所述漂移区120内的掺杂离子为N型离子，因此所述源区310和漏区320内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述LDMOS为P型晶体管时，所述漂移区120内的掺杂离子为P型离子，所述源区310和漏区320内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，所述源区310和漏区320通过对所述基底100进行掺杂处理的方式形成，且在形成所述源区310和漏区320的过程中，还会对所述栅极层210顶部进行所述掺杂处理，因此所述栅极层210内也具有掺杂离子，所述栅极层210内的掺杂离子类型与所述源区310的掺杂离子类型相同，从而有利于降低所述栅极层210的电阻。
本实施例中，所述隔离层220的材料为未掺杂有离子的多晶硅，即所述隔离层220的材料为本征材料，从而保证了所述隔离层220内的绝缘特性。
本实施例中，所述半导体结构还包括：位于所述基底100上的硅化物阻挡层350，所述硅化物阻挡层350覆盖所述栅极层210和隔离层220露出的漂移区120和漏区320，且还覆盖所述隔离层220以及所述栅极层210靠近所述隔离层220一侧的侧壁和部分顶部。
所述硅化物阻挡层350覆盖所述栅极层210和隔离层220露出的漂移区120和漏区320，且还覆盖所述隔离层220以及所述栅极层210靠近所述隔离层220一侧的侧壁和部分顶部，用于防止硅化物层的生长，从而保证器件的正常工作。
需要说明的是，所述栅极层210侧壁和隔离层220侧壁上形成有侧墙230，因此所述硅化物阻挡层350还覆盖所述隔离层220侧壁上的侧墙230、以及所述栅极层210靠近所述隔离层220一侧的侧壁上的侧墙230。
本实施例中，所述硅化物阻挡层350的材料为氧化硅。在其他实施例中，所述硅化物阻挡层的材料还可以为氮化硅，或者，所述硅化物阻挡层还可以为氧化硅层和氮化硅层构成的叠层结构。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有相邻接的阱区和漂移区；
在所述漂移区内形成凹槽；
在所述凹槽内形成隔离层，所述隔离层具有绝缘特性；
在所述凹槽一侧的阱区和漂移区交界处的基底上形成栅极层；
其中，在同一工艺步骤中形成所述隔离层和所述栅极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述漂移区内形成凹槽的步骤中，所述凹槽的深度为至/>
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述漂移区内形成凹槽的步骤包括：采用干法刻蚀工艺，刻蚀所述漂移区对应的部分厚度基底材料，在所述基底内形成所述凹槽。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为多晶硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，通过沉积工艺，在所述凹槽内形成隔离层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述凹槽内形成隔离层的步骤中，所述沉积工艺为化学气相沉积工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极层和隔离层的步骤包括：通过沉积工艺，形成覆盖所述基底的栅极材料层，所述栅极材料层还位于所述凹槽内；
图形化所述栅极材料层，保留所述凹槽内的剩余栅极材料层作为所述隔离层，保留所述阱区和漂移区交界处基底上的剩余栅极材料层作为所述栅极层，且所述栅极层位于所述隔离层的一侧。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述漂移区内形成凹槽后，在所述凹槽内形成隔离层之前，还包括：在所述凹槽的底部和侧壁形成线性氧化层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述阱区和漂移区内具有掺杂离子，且所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同；
形成所述栅极层和隔离层之后，还包括：在所述栅极层远离所述隔离层一侧的阱区内形成源区，在所述隔离层远离所述栅极层一侧的漂移区内形成漏区，所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同；形成所述源区和漏区后，在所述基底上形成硅化物阻挡层，所述硅化物阻挡层覆盖所述栅极层和隔离层露出的漂移区和漏区，且还覆盖所述隔离层以及所述栅极层靠近所述隔离层一侧的侧壁和部分顶部。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述源区和漏区的步骤包括：在所述基底上形成图形层，所述图形层覆盖所述隔离层，且露出所述栅极层远离所述隔离层一侧的部分区域基底以及所述隔离层远离所述栅极层一侧的部分区域基底；
以所述图形层为掩膜，对所述基底进行掺杂处理，形成所述源区和漏区；
形成所述源区和漏区后，去除所述图形层。
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