CN104701366A

CN104701366A - Ldmos晶体管及其形成方法

Info

Publication number: CN104701366A
Application number: CN201310655007.2A
Authority: CN
Inventors: 曹国豪; 郑大燮
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-05
Filing date: 2013-12-05
Publication date: 2015-06-10

Abstract

一种LDMOS晶体管及其形成方法，所述LDMOS晶体管包括：位于半导体衬底中的体区和漂移区，所述体区和漂移区之间具有间距；位于横跨在所述体区和漂移区上的栅极区；位于所述体区中的源区和位于所述漂移区中的漏区，所述源区和所述漏区分别位于所述栅极区的两侧；位于所述漂移区内且位于所述栅极区和所述漏区之间的第一隔离结构；还包括：位于所述第一隔离结构上的控制极，所述控制极的底部位于所述第一隔离结构内。所述LDMOS晶体管可以在不增加器件尺寸的情况下，提高击穿电压，且降低导通电阻。

Description

LDMOS晶体管及其形成方法

技术领域

本发明涉及半导体制造领域，尤其是涉及一种LDMOS晶体管及其形成方法。

背景技术

横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)晶体管主要应用于功率集成电路，例如面向移动电话基站的射频功率放大器，也可以应用于高频(HF)、特高频(VHF)与超高频(UHF)广播传输器以及微波雷达与导航系统等。LDMOS技术为新一代基站放大器带来较高的功率峰均比、更高增益与线性度，同时为多媒体服务带来更高的数据传输率。

对于用作功率集成电路的LDMOS晶体管，其导通电阻(Rdson)和击穿电压(Breakdown Voltage，BV)是衡量其器件性能的两个重要指标。对于LDMOS来说，通常希望其具有较大的击穿电压和较小的导通内阻。

请参考图1，现有LDMOS晶体管包括：衬底10；衬底10中的体区20和漂移区30；衬底10中具有隔离器件的隔离结构11；体区20中具有由轻掺杂区21和源区22；漂移区30中具有隔离结构31和漏区32；衬底10上还具有栅介质层41和栅极42。为增加击穿电压，现有LDMOS中，通常通过延长隔离结构31的横向距离FX（如图1中箭头所示）来实现。

然而，增加隔离结构31的横向距离FX同时带来三个方面的不利影响：1.导通电阻增加；2.栅极42和隔离结构31边缘的电场的增强，增加击穿风险；3.不适合现今器件尺寸缩小的趋势。

为此，需要一种新的LDMOS晶体管及其形成方法，以防止在增加击穿电压时，造成导通电阻增加，边缘电场的增强和器件尺寸增加的问题。

发明内容

本发明解决的问题是提供一种LDMOS晶体管及其形成方法，从而使得在增加击穿电压时，同时降低导通电阻，减弱边缘电场，并且不影响器件的尺寸。

为解决上述问题，本发明提供一种LDMOS晶体管，包括：

半导体衬底；

位于所述半导体衬底中的体区和漂移区，所述体区和漂移区之间具有间距；

位于横跨在所述体区和漂移区上的栅极区；

位于所述体区中的源区和位于所述漂移区中的漏区，所述源区和所述漏区分别位于所述栅极区的两侧；

位于所述漂移区内且位于所述栅极区和所述漏区之间的第一隔离结构；

还包括：

位于所述第一隔离结构上的控制极，所述控制极的底部位于所述第一隔离结构内。

可选的，所述控制极位于所述第一隔离结构内的高度范围为0.3μm～0.5μm，所述控制极位于所述第一隔离结构内的宽度范围为0.2μm～2μm。

可选的，所述控制极的底部离所述漂移区的底部距离大于或者等于0.20μm，所述控制极离所述栅极区的距离大于或者等于0.18μm，所述控制极离所述漏区的距离大于或者等于0.18μm。

可选的，所述控制极的材料为多晶硅、铝、铜、钨、锗或者砷化镓。

可选的，所述体区中还包括第二隔离结构和和基区，所述第二隔离结构位于所述基区和所述源区之间。

本解决上述问题，本发明还提供了一种LDMOS晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底中形成体区和漂移区，所述体区和漂移区之间具有间距；

在所述半导体衬底中形成第一隔离结构；

在所述半导体衬底上形成栅介质层，所述栅介质层横跨所述体区和漂移区。

在所述第一隔离结构内形成凹槽；

填充所述凹槽形成控制极；

在所述栅介质层上形成栅极，所述栅介质层和所述栅极形成栅极区；

以所述栅极区为掩模，在所述体区中形成源区，在所述漂移区中形成漏区。

可选的，填充所述凹槽形成控制极和在所述半导体衬底上形成栅极区采用相同的步骤形成。

可选的，所述凹槽的高度范围为0.3μm～0.5μm，所述凹槽的宽度范围为0.2μm～2μm。

可选的，在所述漂移区中形成所述第一隔离结构的同时，在所述体区中形成第二隔离结构，在所述体区中形成所述源区的后，在所述体区中形成基区，所述源区和所述基区分别位于所述第二隔离结构两侧。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案通过在第一隔离结构上设置控制极，控制极的底部位于第一隔离结构内，因此控制极的设置不增加第一隔离结构的长度。控制极能够加强对第一隔离结构底部的控制，在LDMOS晶体管关断的时候，可以将控制极和栅极接在一起，降低第一隔离结构下方漂移区的拥挤程度，从而提高击穿电压，还可以在控制极加负的电压，从而使第一隔离结构下方的漂移区电场降低更多，进一步提高击穿电压。而在LDMOS晶体管导通状态下，由于可以对控制极施加自由加压，因此，可以提高第一隔离结构下方的漂移区的电流，即降低导通电阻。

进一步，控制极位于第一隔离结构内的高度范围为0.3μm～0.5μm，控制极位于第一隔离结构内的宽度范围为0.2μm～2μm。由于第一隔离结构本身的深度范围为，宽度范围为，因此，当控制极的底部可以形成在第一隔离结构内，并且控制极的设置基本不会对整个LDMOS晶体管的尺寸产生影响。此外，当控制极位于第一隔离结构内部的尺寸为上述值时，控制极还能够对漂移区中的电场产生足够的影响，从而使整个LDMOS晶体管的击穿电压升高，导电电阻降低。

进一步，控制极的底部离漂移区的底部距离大于或者等于0.20μm。通过控制上述距离，本实施例可以使得控制极对漂移区的控制更加灵敏和简单。控制极离栅极区的距离大于或者等于0.18μm，从而防止控制极与栅极区直接电连接。控制极离漏区的距离大于或者等于0.18μm，防止控制极对漏区产生影响。

附图说明

图1为现有LDMOS晶体管的剖面结构示意图；

图2为本发明实施例LDMOS晶体管的剖面结构示意图；

图3至图6为本发明实施例LDMOS晶体管的形成方法各步骤对应的剖面结构示意图。

具体实施方式

现有LDMOS晶体管通过延长漂移区中的隔离结构达到增大击穿电压的目的，然而这种做法带来种种不利影响，例如导通电阻随着隔离结构长度的增加而增加，栅极和隔离结构边缘的电场也随着隔离结构长度的增加而增加，并且整个器件结构的尺寸也随之增加。

为此，本发明提供一种新的LDMOS晶体管，所述LDMOS晶体管具有位于所述半导体衬底上的栅极区，位于所述栅极区两侧半导体衬底中的体区和漂移区，位于所述体区中的源区，位于所述漂移区中的漏区，位于所述漂移区内且位于所述栅极区和所述漏区之间的第一隔离结构，还具有位于所述第一隔离结构上的控制极，所述控制极的底部位于所述第一隔离结构内。由于控制极设置在第一隔离结构内，因此控制极的设置不增加第一隔离结构的长度。由于设置有控制极，并且控制极的底部位于第一隔离结构内，因此控制极能够加强对第一隔离结构底部的控制，从而提高LDMOS晶体管关断的击穿电压，并降低LDMOS晶体管导通状态下的导通电阻。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2，本实施例所提供的LDMOS晶体管如图2所示，其包括半导体衬底200，半导体衬底200上具有栅极区（未标注），栅极区包括栅介质层231和栅极232。半导体衬底200中具有体区210和漂移区220，而栅极区横跨在体区210和漂移区220上。体区210中具有轻掺杂区211和源区212。漂移区220中具有第一隔离结构221和漏区222，源区212和漏区222分别位于栅极区两侧，而第一隔离结构221位于漂移区220内，且位于栅极区和漏区222之间。

本实施例中，半导体衬底200可以为硅衬底或者锗衬底，还可以是绝缘体上硅（SOI）衬底，本发明对此不作限定。

本实施例中，栅介质层231的材料可以为二氧化硅，栅极232的材料可以为多晶硅、铝、铜、钨、锗或者砷化镓等。

本实施例中，漂移区220为低浓度离子掺杂区域，同时也是高阻区，漂移区220能承受较高的电压。漂移区220中的漏区222为高浓度离子掺杂区域。

本实施例中，体区210可用于调整晶体管的开启电压。体区210与漂移区220之间存在间距，并且体区210的掺杂类型与漂移区220的掺杂类型相反。在实际制作过程中，体区210与漂移区220之间的间距可根据需要随作调整。体区210中的源区212可以为中等浓度的离子掺杂区域。

请继续参考图2，本实施例所提供的LDMOS晶体管还包括位于第一隔离结构221上的控制极223，控制极223的底部位于第一隔离结构221内。在栅极区与漏区222之间设置第一隔离结构221可以使整个漂移区220分担更多的电压，从而提高整个LDMOS晶体管的击穿电压。需要说明的是，在本发明的其它实施例中，漂移区220中可以设置有多个第一隔离结构221。

本实施例中，控制极223位于第一隔离结构221内的高度范围为0.3μm～0.5μm，控制极223位于第一隔离结构221内的宽度范围为0.2μm～2μm。由于第一隔离结构本身的深度范围为，宽度范围为，因此，当控制极223的底部可以形成在第一隔离结构221内，并且控制极223的设置基本不会对整个LDMOS晶体管的尺寸产生影响。此外，当控制极223位于第一隔离结构221内部的尺寸为上述值时，控制极223还能够对漂移区220中的电场产生足够的影响，从而使整个LDMOS晶体管的击穿电压升高，导电电阻降低。

本实施例中，控制极223的底部离漂移区220的底部距离SP3大于或者等于0.20μm。通过控制距离SP3，本实施例可以使得控制极223对漂移区220的控制更加灵敏和简单。控制极223离栅极区的距离SP1大于或者等于0.18μm，从而防止控制极223与栅极区直接电连接。控制极223离漏区222的距离SP2大于或者等于0.18μm，防止控制极223对漏区222产生影响。

本实施例中，控制极223的材料可以为多晶硅、铝、铜、钨、锗或者砷化镓，并且控制极223可以在形成栅极232时同时形成，此时控制极223的材料与栅极232的材料相同。

当所提供的LDMOS晶体管为LDNMOS晶体管时，则半导体衬底200中的掺杂类型为P型，体区210的掺杂类型也为P型（源区212和漏区222的掺杂类型为N型，但基区214的掺杂类型为P型），而漂移区220的掺杂类型为N型。

反之，当所提供的LDMOS晶体管为LDPMOS晶体管时，则半导体衬底200中的掺杂类型为N型，体区210的掺杂类型也为N型（源区212和漏区222的掺杂类型为P型，但基区214的掺杂类型为N型），而漂移区220的掺杂类型为P型。

本实施例中，体区210中还包括第二隔离结构213和基区214，其中，第二隔离结构213位于基区214和源区212之间。基区214可以为中等浓度的离子掺杂区域，基区214用于调整和控制体区210的电位。第二隔离结构213可以使得基区214对体区210电位的控制更加灵活，并且不受源区212电位的影响。

本实施例中，在漏区222背离第一隔离结构221的一侧还具有第三隔离结构240，第三隔离结构240的设置有助于加强漏区222与其它结构的隔离作用。

本实施例中，第一隔离结构221、第二隔离结构213、和第三隔离结构240都可以是局部氧化隔离结构，也可以是浅沟槽隔离结构，并且，三种隔离结构可以采用同一工艺过程同时完成，从而节省工艺步骤。但是，在本发明的其它实施例中，第二隔离结构213和第三隔离结构240可以省略。

本实施例所提供的LDMOS晶体管中，通过在第一隔离结构221上设置控制极223，控制极223的底部位于第一隔离结构221内，由于控制极223设置在第一隔离结构221内，因此控制极223的设置不增加第一隔离结构221的长度。控制极223能够加强对第一隔离结构221底部的控制，在LDMOS晶体管关断的时候，可以将控制极223和栅极接在一起，降低第一隔离结构221下方漂移区的拥挤程度，从而提高击穿电压，还可以在控制极223加负的电压，从而使第一隔离结构221下方的漂移区电场降低更多，进一步提高击穿电压。而在LDMOS晶体管导通状态下，由于可以对控制极223施加自由加压，因此，可以提高第一隔离结构221下方的漂移区的电流，即降低导通电阻。

综上所述，经仿真模拟验证，采用本实施例的LDMOS晶体管，第一隔离结构221的长度FD可以控制在2μm～2.3μm，虽然此长度与现有隔离结构长度（如图1中的长度FX）基本相等，但是，此LDMOS晶体管的击穿电压可以控制在50V～60V，导通电阻可以控制在53mΩ/mm²～55mΩ/mm²，而原来未采用本发明技术方案的LDMOS晶体管，击穿电压通常仅为35V～42V，导通电阻为56mΩ/mm²～58mΩ/mm²。未采用本发明技术方案的LDMOS晶体管想要提高击穿电压，势必需要延长第一隔离结构，从而需要使整个器件的尺寸增大，而本实施例的LDNMOS晶体管在不需要增大器件尺寸的情况下，同时达到提高击穿电压和降低导通电阻的效果。

本发明实施例还提供了图2所示LDMOS晶体管的形成方法，请结合参考图3至图6。

首先请参考图3，提供半导体衬底200，然后在半导体衬底200中形成体区210和漂移区220，体区210和漂移区220之间具有间距（未标注），并且此间距可以根据需要进行调整。

本实施例中，漂移区220的掺杂类型与导流区240的掺杂类型相反。漂移区220的形成过程可以为：在半导体衬底200上形成图形化光刻胶，以图形化光刻胶为掩模，进行离子注入，离子注入为低浓度离子注入，去除光刻胶。体区210的形成过程可以为：在半导体衬底200上形成图形化光刻胶，以图形化光刻胶为掩模，进行离子注入，去除光刻胶。

请继续参考图3，在半导体衬底200中形成在漂移区220中形成第一隔离结构221，同时在体区210中形成第二隔离结构213，在漂移区220背离栅介质层231的一侧形成第三隔离结构240。

本实施例中，各隔离结构的形成过程可以为：在半导体衬底200上淀积硬掩膜层，在硬掩膜层上形成图形化光刻胶，干法刻蚀硬掩膜层进行图案化，以图案化的硬掩膜层为掩模蚀刻半导体衬底200形成浅沟槽；去掉光刻胶；用化学气相沉积形成氧化硅层以填充所述浅沟槽；采用化学机械抛光平坦化所述氧化硅层直至露出所述硬掩膜层，这时氮化物充当抛光阻挡层；去除硬掩膜层。

需要说明的是，本实施例中，体区210、漂移区220、第一隔离结构221和第二隔离结构213的形成顺序可以调整，即可以以任意顺序形成上述结构。

请继续参考图3，在半导体衬底200上形成横跨体区210和漂移区220的栅介质层231。

本实施例中，具体的，可在半导体衬底200上热氧化生长氧化层，氧化层上形成抗反射涂层(ARC)，在抗反射涂层上形成图形化光刻胶，干法刻蚀氧化层以形成栅介质层231，去除光刻胶及下方的抗反射涂层。

请参考图4，在第一隔离结构221内形成凹槽224。

本实施例中，具体的，可在半导体衬底200上形成光刻胶层250，并图案化光刻胶层250，然后以光刻胶层250为掩模，蚀刻第一隔离结构221形成凹槽224，再去除光刻胶层250。

本实施例中，凹槽224的高度范围为0.3μm～0.5μm，凹槽224的宽度范围为0.2μm～2μm，所述高度和宽度的选取原因可参考上述实施例相应内容。

请参考图5，形成导电材料层260填充图4所示凹槽224，并且导电材料层260同时覆盖栅介质层231，事实上，导电材料层260还可时覆盖半导体衬底200所暴露出的表面。

本实施例中，可以采用物理气相沉积法（Physical Vapor Deposition,PVD）、化学气相沉积法（Chemical Vapor Deposition,CVD）或者原子层沉积法（AtomicLayer Deposition,ALD）形成导电材料层260，导电材料层260的材料可以为多晶硅、铝、铜、钨、锗或者砷化镓。

请参考图6，蚀刻导电材料层260，形成位于栅介质层231上的栅极232和控制极223，栅极232和栅介质层231形成栅极区（未标注）。

本实施例中，可以在导电材料层260上形成光刻胶层（未示出），然后利用曝光和显影工艺对光刻胶层进行图案化，再以图案化的光刻胶层为掩模，蚀刻导电材料层260，最终同时形成图6所示的栅极232和控制极223。

从以上步骤可知，本实施例采用相同的步骤同时在半导体衬底200上形成栅极232和控制极223，简化了工艺过程，节省了工艺步骤，同时也节省了工艺成本。

本实施例后续可以包括在栅极区和控制极223的两侧形成侧墙（未标注），然后，以具有侧墙的栅极区和控制极223为掩模，进行离子注入，以在体区210中形成轻掺杂区211和源区212，在漂移区320中形成漏区222。并且，在形成源区212之后，继续在体区210中形成基区214，此时源区212和基区214分别形成在第二隔离结构213两侧。

本实施例中，控制极223的底部离漂移区220的底部距离SP3大于或者等于0.20μm，控制极223离栅极区的距离SP1大于或者等于0.18μm，控制极223离漏区222的距离SP2大于或者等于0.18μm，可参考上述实施例相应内容。

本实施例所提供的LDMOS晶体管的形成方法，通过在第一隔离结构221上形成凹槽224，然后形成导电材料层覆盖栅介质层231并填充凹槽224，同时形成栅极232和控制极223，最终得到的LDMOS晶体管的击穿电压升高，且导电电阻不会增加，整个器件的尺寸不受影响。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种LDMOS晶体管，包括：

半导体衬底；

横跨在所述体区和漂移区上的栅极区；

其特征在于，还包括：

2.如权利要求1所述的LDMOS晶体管，其特征在于，所述控制极位于所述第一隔离结构内的高度范围为0.3μm～0.5μm，所述控制极位于所述第一隔离结构内的宽度范围为0.2μm～2μm。

3.如权利要求所述1的LDMOS晶体管，其特征在于，所述控制极的底部离所述漂移区的底部距离大于或者等于0.20μm，所述控制极离所述栅极区的距离大于或者等于0.18μm，所述控制极离所述漏区的距离大于或者等于0.18μm。

4.如权利要求1所述的LDMOS晶体管，其特征在于，所述控制极的材料为多晶硅、铝、铜、钨、锗或者砷化镓。

5.如权利要求1所述的LDMOS晶体管，其特征在于，所述体区中还包括第二隔离结构和基区，所述第二隔离结构位于所述基区和所述源区之间。

6.一种LDMOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底中形成第一隔离结构；

在所述半导体衬底上形成栅介质层，所述栅介质层横跨所述体区和漂移区；

在所述第一隔离结构内形成凹槽；

填充所述凹槽形成控制极；

7.如权利要求6所述的LDMOS晶体管的形成方法，其特征在于，填充所述凹槽形成控制极和在所述半导体衬底上形成栅极区采用相同的步骤形成。

8.如权利要求6所述的LDMOS晶体管的形成方法，其特征在于，所述凹槽的高度范围为0.3μm～0.5μm，所述凹槽的宽度范围为0.2μm～2μm。

9.如权利要求6所述的LDMOS晶体管的形成方法，其特征在于，所述控制极的底部离所述漂移区的底部距离大于或者等于0.20μm，所述控制极离所述栅极区的距离大于或者等于0.18μm，所述控制极离所述漏区的距离大于或者等于0.18μm。

10.如权利要求6所述的LDMOS晶体管的形成方法，其特征在于，所述控制极的材料为多晶硅、铝、铜、钨、锗或者砷化镓。

11.如权利要求6所述的LDMOS晶体管的形成方法，其特征在于，在所述漂移区中形成所述第一隔离结构的同时，在所述体区中形成第二隔离结构，在所述体区中形成所述源区的后，在所述体区中形成基区，所述源区和所述基区分别位于所述第二隔离结构两侧。