CN203967092U - finFET结构 - Google Patents

finFET结构 Download PDF

Info

Publication number
CN203967092U
CN203967092U CN201420017133.5U CN201420017133U CN203967092U CN 203967092 U CN203967092 U CN 203967092U CN 201420017133 U CN201420017133 U CN 201420017133U CN 203967092 U CN203967092 U CN 203967092U
Authority
CN
China
Prior art keywords
fin
substrate
finfet
multiple fins
described multiple
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201420017133.5U
Other languages
English (en)
Inventor
柳青
王俊利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
International Business Machines Corp
Original Assignee
STMicroelectronics lnc USA
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA, International Business Machines Corp filed Critical STMicroelectronics lnc USA
Application granted granted Critical
Publication of CN203967092U publication Critical patent/CN203967092U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本实用新型公开了一种finFET结构，所述finFET结构包括为多个finFET形成的多个鳍部，所述多个鳍部的第一部分由与所述第一部分相邻的支撑结构支撑，所述第一部分在所述多个鳍部与衬底之间的空隙之上。

Description

finFET结构
技术领域
本公开涉及用于在体半导体晶片上制作绝缘鳍式场效应晶体管的结构。
背景技术
晶体管是现代数字处理器和存储器器件的基本器件元件。目前有可以用于不同应用的多种晶体管设计或者类型。各种晶体管类型包括例如双极结型晶体管(BJT)、结型场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、竖直沟道或者沟槽场效应晶体管和超结(superjunction)或者多漏极晶体管。已经在MOSFET系列晶体管内出现的一类晶体管是鳍式场效应晶体管(finFET)。
在图1A的透视图中描绘finFET的示例。可以在体半导体衬底110(例如硅衬底)上制作finFET，并且finFET包括沿着衬底的表面在长度方向上伸展并且在与衬底表面正交的高度方向上延伸的鳍状结构115。鳍部115可以具有窄宽度，例如少于250纳米。在衬底的表面上可以存在绝缘层105，例如氧化物层。可以在鳍部的区域之上形成包括传导栅极材料130和栅极绝缘体135的栅极结构。可以与栅极相邻形成源极区域120和漏极区域140。
图1B描绘finFET的经过图1A中的虚线所示截面的正视图。在一些实施例中，finFET的栅极结构可以包括间隔物132。线155指示鳍部115的近似竖直范围，并且线150指示如例如图1A中所示包围鳍部的栅极材料130的近似竖直范围。
FinFET具有用于互补MOS缩减成更小尺寸的有利静电性质。由于鳍部是三维结构，所以可以在鳍部的三个表面上形成晶体管的沟道，使得finFET对于在衬底上占用的给定的表面区域可以表现高电流切换能力。由于可以从衬底表面升高沟道和器件，所以与常规平面MOSFET比较可以有在相邻器件之间的减少的电场耦合。
实用新型内容
本实用新型的实施例旨在解决现有技术中的器件在关断状态下经过下层传导衬底的电流泄漏的问题。
根据本实用新型的一个方面，提供了一种finFET结构，所述finFET结构包括为多个finFET形成的多个鳍部，所述多个鳍部的第一部分由与所述第一部分相邻的支撑结构支撑，所述第一部分在所述多个鳍部与衬底之间的空隙之上。
优选地，所述衬底包括体半导体。
优选地，所述多个鳍部包括外延生长的半导体。
优选地，所述支撑结构包括伪栅极结构。
优选地，所述伪栅极结构由在所述多个鳍部的第二部分之上沉积的填充材料支撑。
优选地，所述支撑结构包括非晶硅。
优选地，还包括在所述多个鳍部与所述支撑结构之间沉积的硬掩模材料。
优选地，所述第一层包括第二半导体材料，并且沉积所述第一层包括外延生长所述第二半导体材料。
优选地，所述多个鳍部包括Si。
优选地，所述多个鳍部具有在近似10nm与近似70nm之间的高度。
优选地，所述多个鳍部的高度在±15％内是均匀的。
优选地，所述多个鳍部中的鳍部的宽度在近似10nm与近似150nm之间。
优选地，在所述多个鳍部中的鳍部之间的间距大于近似20nm。
描述的技术涉及用于制作与体衬底绝缘的finFET的结构。无需在制作finFET时使用绝缘体上半导体(SOI)衬底。在各种实施例中，晶体管的鳍部由在鳍部下面设置的绝缘层支撑。绝缘层可以防止器件中的在没有绝缘层的情况下原本会出现的电流泄漏。
可以结合附图从以下描述中更完全理解本教导的前述和其它方面、实施例及特征。
附图说明
本领域技术人员将理解这里描述的附图仅用于示例目的。将理解在一些实例中可以扩大或者放大示出实施例的各种方面以有助于理解实施例。在附图中，相似标号一般贯穿各图指代相似特征、在功能上相似和／或在结构上相似的单元。附图未必按比例绘制，代之以着重于图示本教导的原理。在附图涉及集成器件的微制作时，可以示出可以并行制作的大量多个器件中的仅一个器件。附图未旨在于以任何方式限制本教导的范围。
图1A是在体衬底上形成的finFET的透视图。
图1B是图1A中描绘的finFET的一部分的正视图。
图2A-2I描绘可以用来在体半导体衬底上形成具有下层绝缘层的finFET的工艺步骤的实施例。
图3A描绘在体半导体衬底上形成的多个绝缘finFET的正视图。
图3B描绘沿着图3A的虚线截取的finFET的一部分的正视图。
本实施例的特征和优点将在结合附图时从以下阐述的具体描述中变得更清楚。
具体实施方式
虽然finFET表现用于缩减成更小尺寸的有利静电性质并且对于在衬底上占用的给定的表面区域可以表现高电流切换能力，但是器件的一个缺点是在关断状态下经过下层传导衬底的电流泄漏。例如在体半导体衬底上制作的finFET可能在栅极区域以下的鳍部115结构之下在衬底中表现电流泄漏。在finFET中的这样的电流泄漏图1B中被描绘为电流J，该电流代表在器件的源极120与漏极140之间的电流泄漏流量。虽然这一电流泄漏可以很小，但是它在可以具有数以百万计的相同或者相似finFET的芯片上是不希望的。
一种防止在鳍部之下的电流泄漏的解决方案是从薄半导体层形成鳍部，该半导体层包括绝缘体上半导体(SOI)衬底的绝缘半导体层。然而制作和／或使用SOI衬底可能给制造工艺增添成本。
无论使用SOI衬底或者体衬底，与从体半导体材料形成finFET关联的附加问题是鳍部在相同晶片上可以具有可变高度，这可能导致不同器件性质，例如不同阈值电压Vth或者不同I-V特性。再次参照图1A，栅极包围的鳍部的高度取决于用于限定鳍部的蚀刻步骤与绝缘层105的后续沉积的组合。在一些实施例中，在高纵横比的蚀刻与后续沉积的组合可能导致跨半导体衬底的明显高度变化。
可以使用以下描述的制作方法来避免与制作和操作finFET关联的以上描述的问题中的一些问题。根据这里描述的一些处理实施例，可以使用体半导体衬底而不是SOI衬底来形成在鳍部以下具有绝缘层以防止电流泄漏的finFET。例如可以从其中无掩埋或者下层绝缘层的体半导体材料开始形成具有下层绝缘层的finFET。此外，可以使用半导体材料的外延生长来限定鳍部，这可以造成在衬底上制作多个finFET时提高鳍部高度的均匀性。
在图2A-2G的工艺图中描绘使用体半导体衬底来形成多栅极finFET器件的工艺的实施例。图中的一些图反映多于一个工艺步骤的执行。在图3A-3B中描绘根据公开的处理实施例制作的finFET的示例。
参照图2A，用于形成具有下层绝缘层的多栅极finFET的工艺可以从提供或者制作多层衬底100开始。多层衬底可以包括也称为“半导体衬底”或者“衬底”的体半导体部分110和在衬底110上形成的多层。多层可以包括但不限于第一层210、第二层220和掩模层230。
在各种实施例中，衬底包括第一半导体类型的体半导体材料，例如硅衬底、锗化硅衬底、砷化镓衬底、碳化硅衬底等。衬底110的厚度根据应用可以是在近似5微米(μm)与近似2毫米(mm)之间的任何值。根据一些实施例，衬底110的厚度可以在近似20μm与近似500μm之间。在一些实施例中，薄衬底110可以由另一材料(例如聚合物、陶瓷、金属、玻璃、操纵晶片(handle wafer))支撑。在一些实施例中，衬底110可以不是晶态。衬底110可以是用于微制作目的的任何面积大小。例如衬底可以包括具有如下直径的半导体晶片，该直径在一些实施例中等于或者大于50mm、在一些实施例中等于或者大于100mm、在一些实施例中等于或者大于150mm、在一些实施例中等于或者大于200mm而在一些实施例中等于或者大于300mm。
第一层210可以包括与衬底110的第一半导体类型不同的第二半导体类型的半导体材料。例如根据一个实施例，如果衬底110包括体硅(Si)，则第一层可以包括锗化硅(SiGe)。第一层210可以是牺牲性材料，其中在形成finFET的工艺中后续去除该层的至少部分。在各种实施例中，第一层210表现相对衬底110的蚀刻选择性，使得可以通过未明显去除衬底110材料的蚀刻工艺来去除第一层。第一层210的厚度可以是在近似10纳米(nm)与近似100nm之间的任何值。在一些实施例中，第一层的厚度在近似10nm与近似50nm之间。根据一个实施例，第一层近似30nm厚。
可以通过任何适当手段(例如通过物理沉积或者化学沉积)在衬底110上沉积第一层210。根据一些实施例，通过外延生长(例如使用化学气相沉积)来沉积第一层210，使得第一层与下层衬底110的晶态结构对齐(register to)或者受由该晶态结构引导，并且在衬底110上提供晶态薄膜层。
第二层220可以包括与衬底110相同类型的半导体材料。在一些实施例中，第二层220可以包括与衬底材料不同的材料。第二层220可以包括finFET晶体管的鳍部所需的半导体材料。无论用于第二层220的材料类型如何，第一层210也可以表现相对第二层220的蚀刻选择性。第二层220的厚度可以是在近似10nm与近似100nm之间的任何值。在一些实施例中，第二层的厚度在近似10nm与近似50nm之间。根据一个实施例，第二层的厚度近似为25nm。
可以通过任何适当手段(例如针对第一层描述的任何手段)沉积第二层220。在一些实施例中，通过外延生长来沉积第二层220，使得它形成与第一层210的下层晶态结构对齐或者受该晶态结构引导的薄膜晶态层。将理解第二层220的外延生长可以提供跨多层衬底100的选定值的高度地均匀厚度。第二层的均匀厚度与依赖于蚀刻以在体衬底中限定鳍部结构高度的工艺比较可以提供用于finFET的所得鳍部结构的更高均匀性。
可以在第二层220之上沉积掩模层230。掩模层可以在一些实施例中包括硬掩模(例如金属、氧化物、氮化物)，并且可以在其它实施例中包括抗蚀剂或者烘烤的抗蚀剂(例如光敏聚合物)。根据一个实施例，掩模层包括氮化硅(SiN)。在各种实施例中，掩模层表现相对至少第二层220和第一层210的蚀刻选择性。掩模层230也可以表现相对衬底110的蚀刻选择性。掩模层230的厚度可以是在近似10nm与近似10微米之间的任何值。在一些实施例中，掩模层的厚度在近似20nm与近似100nm之间。根据一个实施例，掩模层的厚度近似40nm。
用于形成具有下层绝缘层的多栅极finFET的工艺可以包括图案化掩模层230并且向第二层220和第一层210中蚀刻。在图2B中描绘所得结构。作为示例，可以图案化(例如使用光刻工艺)掩模层230以形成剩余掩模层的沿着多层衬底的表面伸展的带232。这些带可以提供用于向下层中蚀刻的蚀刻掩模。在各种实施例中，带232提供用于finFET器件的鳍部的蚀刻掩模。
形成的鳍部220可以在一些实施例中具有在近似10nm与近似150nm之间的宽度。鳍部的宽度可以在±15％或者更少内是均匀的。在一些实施例中，形成的鳍部220可以具有在近似10nm与近似50nm之间的宽度。根据一些实施例，形成的鳍部220可以具有近似30nm的宽度。在鳍部之间的间距可以均匀或者非均匀。在鳍部之间的间距可以是在20nm与1微米之间的任何值或者更多。在一些实施例中，在鳍部之间的间距可以在近似50nm与近似300nm之间。
向第二层220和第一层210中的蚀刻可以是各向异性蚀刻，例如在低压等离子体中的反应离子蚀刻。可以使用在蚀刻的特征上提供基本上竖直的侧壁的任何适当蚀刻工艺。蚀刻可以经过第二层220并且基本上向第一层210的底部继续。在一些实施例中，蚀刻可以穿过第一层210的底部并且向衬底110中继续。
在蚀刻第二和第一层之后，可以如图2C中所示在图案化的多层衬底上沉积填充材料240。填充材料可以是表现相对至少掩模层材料230、第二层材料220和第一层材料210的蚀刻选择性的任何适当材料。在一些实施例中，填充材料240还表现相对衬底110的蚀刻选择性。根据一个实施例，填充材料包括氧化物(例如通过高纵横比工艺(HARP)沉积的氧化硅)。
可以沉积填充材料以完全覆盖蚀刻的特征，例如至与图2B中所示鳍部结构近似相等或者更大的高度。如果沉积填充材料240至比鳍部结构更大的高度，则可以回蚀和／或抛光(例如使用化学机械抛光(CMP))所得结构以形成平面表面242。可以形成平面表面242，使得CMP工艺近似停止于掩模层材料230的顶部。在一些实施例中，可以在CMP工艺期间去除掩模层材料的一部分。在一些实施例中，可以在掩模层材料附近和在掩模层材料的顶部上方形成平面表面242。
可以在填充材料240之上沉积并且图案化后续掩模层250。后续掩模层250可以表现相对填充材料240的蚀刻选择性并且可以表现或者可以未表现相对掩模层230、第二层220、第一层210和衬底110中的任何一个的蚀刻选择性。后续掩模层可以包括硬掩模材料或者抗蚀剂。根据一个实施例，后续掩模层250包括非晶硅。后续掩模层的厚度可以是在近似10nm与近似10微米之间的任何值。在一些实施例中，后续掩模层的厚度在近似20nm与近似100nm之间。根据一些实施例，后续掩模层的厚度近似40nm。
可以将后续掩模层250图案化成以相对于图2B中所示鳍部结构的角度定向的带。根据一个实施例，如图2D中所示图案化后续掩模层为伪栅极(pseudo-gate)结构252。伪栅极结构可以如附图中所示穿越一个或者多个鳍部结构。伪栅极结构可以以近似90度角度穿越鳍部结构，但是可以实施以其它角度的穿越。在一些实施例中，可以按组(例如两个一组、三个一组、或者任何数目一组)布置鳍部结构，并且伪栅极结构可以穿越一组或者多组。
在图案化后续掩模层250作为伪栅极结构时，通常用来图案化用于finFET的栅极的光刻光掩模或者刻线也可以用来图案化伪栅极结构。多次使用光掩模避免附加掩模的增添成本。在其它实施例中，具有不如栅极掩模严格的设计规则的不同光掩模可以用于图案化伪栅极结构252。
根据一个实施例，可以蚀刻图2C和2D的多层结构以形成图2E和2F中所示结构。图2D的平面图中的虚线指示用于图2E和2F的正视图的截面的位置。该蚀刻可以去除在伪栅极结构252未覆盖的暴露区域中的填充材料240。用于去除填充材料240的蚀刻可以是任何适当的各向异性蚀刻。该蚀刻可以去除在暴露的区域中的基本上所有填充材料240，但是一些填充材料可以如图2F中所示保留。在一些实施例中，在暴露的区域中去除所有填充材料。
如图2F中所示，在衬底的一些区域中，鳍部结构在蚀刻之后变得暴露。例如如图2E中所示，在衬底的其它区域中，未去除填充材料，并且鳍部结构由填充材料240与伪栅极结构252的组合局部支撑。
在一些实施例中，图2E和2F中所示结构可以受到短暂氧化物去除蚀刻，例如化学氧化物去除(COR)蚀刻，该蚀刻可以去除在第一层210的暴露的表面上的残留物或者形成的氧化物。结构然后可以受到选择性蚀刻，该蚀刻去除在图2F中所示暴露的区域中的第一层材料210。选择性蚀刻可以是各向异性，例如高压等离子体蚀刻或者湿化学蚀刻。根据一些实施例，选择性蚀刻包括盐酸蚀刻。在一些实施例中，选择性蚀刻也可以去除图2E中所示区域中的第一层材料中的至少一些第一层材料。在去除第一层材料之后，图2F中的鳍部结构(包括剩余第二层220和掩模层230)变成悬置的结构，而在悬置的结构与衬底110之间具有空隙。由于图2E中的区域具有填充材料240和伪栅极结构252，所以它们向图2F中的悬置的鳍部结构提供支撑。
然后可以执行沉积工艺以填充空隙和在悬置的鳍部结构周围的区域以提供如图2G中所示结构。空隙可以由绝缘材料(例如氧化硅)填充。任何适当绝缘材料可以用来使第二层材料与衬底110绝缘。根据一个实施例，绝缘材料240是通过HARP过程沉积的二氧化硅，该HARP过程是与用来沉积图2C中所示填充材料240的基本上相同材料和工艺。所得材料可以覆盖如图2G中所示鳍部结构。
在沉积绝缘材料之后，可以对处理的衬底进行退火以提高HARP沉积的材料的质量。作为示例，可以使用浅沟槽隔离(STI)退火工艺来退火HARP氧化物。
可以执行蚀刻和／或抛光以去除伪栅极结构252、掩模材料230和绝缘材料240的一部分以便暴露第一层材料210中的鳍部结构280。去除工艺可以包括化学机械抛光(CMP)步骤，该CMP步骤平坦化表面并且近似停止于鳍部材料220的掩模材料230处。后续蚀刻(例如RIE蚀刻)可以用来去除掩模材料和／或绝缘材料，使得鳍部280变成如图2H中所示的那样暴露。在所得结构中，如图2H中所示，鳍部结构具有将鳍部结构与半导体衬底110电绝缘的下层绝缘层270。
图2I描绘在用于形成具有下层绝缘层的多栅极finFET的工艺的一个备选实施例中获得的结构。在这一实施例中，用于去除填充材料240的蚀刻步骤可以包括对图2D中的虚线框245所示的暴露的区域的各向同性蚀刻。可以在图2C中所示结构之上图案化抗蚀剂(未示出)以限定虚线框245所示的暴露的区域。各向同性蚀刻、半各向异性蚀刻或者各向同性与各向异性蚀刻的组合可以用来去除在暴露的区域以下并且在一些情况下在伪栅极结构252以下的填充材料以创建空隙区域260。伪栅极结构仍然可以由剩余填充材料240锚定(anchor)并且向悬置的鳍部结构提供支撑。可以后续沉积填充材料240，并且抛光和／或蚀刻总体结构以产生图2H中所示结构。
在获得如图2H中所示结构之后，可以执行finFET工艺步骤以从鳍部结构280形成finFET。例如可以如图3A中所示在与一个或者多个鳍部之上形成绝缘栅极结构。绝缘栅极结构可以包括在鳍部结构280之上沉积的薄绝缘体336(例如氧化物)和栅极导体330。绝缘体335可以在一些实施例中是热氧化物或者是可以后续退火的蒸汽相沉积氧化物。
可以在氧化物之上沉积并且后续图案化和蚀刻栅极导体330以形成栅极结构。可以图案化栅极结构为带，该带用作为用于多于一个鳍部结构280的栅极。栅极导体可以包括任何适当传导材料，例如多晶硅、金属。图案化的栅极导体330可以用作为用于从与栅极结构相邻的鳍部部分去除暴露的氧化物区域335的掩模。
可以在形成栅极结构之后形成鳍部的源极和漏极部分320、340。在一些实施例中，通过自对准离子注入工艺来形成源极和漏极区域，在该离子注入工艺中，栅极导体330用作用于离子注入的掩模。在一些实现方式中，可以如图3B中所示与栅极结构相邻形成间隔物332。间隔物可以在由适合于离子注入工艺期间阻挡离子的任何材料(例如氮化物或者氧化物)形成。源极和漏极部分320、340可以在一些实施例中向鳍部315中部分延伸而可以在其它实施例中延伸至鳍部的底部。鳍部315可以是第一传导性类型(例如P型或者N型半导体)，并且源极和漏极部分320、340可以是第二相反传导性类型(例如分别是N型或者P型半导体)。
可以在图3A-3B中所示器件之上沉积钝化层(未示出)并且经过钝化层形成栅极、源极和漏极接触。无论如何形成栅极结构和接触，所得finFET包括由下层绝缘层270支撑的有源finFET器件。例如每个finFET处于绝缘层270上。参照图1B，绝缘层270防止原本会在体半导体衬底中出现于鳍部下面的漏电流流量J。另外，即使该工艺从体半导体衬底开始，仍然在鳍部结构以下形成下层绝缘层以将finFET与衬底绝缘。该工艺无需使用SOI晶片。
可以理解用于形成finFET的以上描述的工艺可以提供在芯片或者晶片的区域之上的均匀鳍部高度，因为鳍部结构280的高度初始地取决于外延生长或者适当沉积工艺。外延生长可以是良好控制的工艺，该工艺在大区域之上提供高度地均匀的鳍部高度。例如在芯片的区域之上，鳍部高度可以在一些实施例中变化少于±15％、在一些实施例中变化少于±10％、在一些实施例中变化少于±5％而在一些实施例中变化少于±2％。此外，在公开的实施例中使用的沉积和蚀刻步骤中的一些步骤具有宽工艺裕度，因为这些步骤未具体用来限定鳍部的高度。例如填充和绝缘材料240的沉积和蚀刻可以具有宽工艺范围，因为在这些步骤之前限定鳍部的高度。第一和第二半导体材料210、220的蚀刻也可以具有宽范围，因为向衬底110中的过度蚀刻(如图2B中那样)在finFET的性能方面无关紧要。
可以体现这里描述的技术为方法，已经提供该方法的至少一个示例。可以用任何适当方式对作为方法的部分而执行的动作排序。因而，可以构造其中可以按照与所示顺序不同的顺序执行动作的实施例，该顺序可以包括同时执行即使在示例实施例中示出为依次动作的一些动作。附加地，方法可以包括在一些实施例中包括比所示动作更多的动作而在其它实施例中包括比所示动作更少的动作。
因此已经描述本实用新型的至少一个示例实施例，本领域技术人员将容易想到各种变更、修改和改进。这样的变更、修改和改进旨在于在本实用新型的精神实质和范围内。因而，前文描述仅为举例说明而并非旨在于作为限制。仅如在所附权利要求及其等效含义中限定的那样限制本实用新型。

Claims (13)

1.一种finFET结构，其特征在于，所述finFET结构包括为多个finFET形成的多个鳍部，所述多个鳍部的第一部分由与所述第一部分相邻的支撑结构支撑，所述第一部分在所述多个鳍部与衬底之间的空隙之上。 
2.根据权利要求1所述的结构，其特征在于，所述衬底包括体半导体。 
3.根据权利要求1所述的结构，其特征在于，所述多个鳍部包括外延生长的半导体。 
4.根据权利要求1所述的结构，其特征在于，所述支撑结构包括伪栅极结构。 
5.根据权利要求4所述的结构，其特征在于，所述伪栅极结构由在所述多个鳍部的第二部分之上沉积的填充材料支撑。 
6.根据权利要求1所述的结构，其特征在于，所述支撑结构包括非晶硅。 
7.根据权利要求1所述的结构，其特征在于，还包括在所述多个鳍部与所述支撑结构之间沉积的硬掩模材料。 
8.根据权利要求1所述的结构，其特征在于，所述多个鳍部的第一层包括第二半导体材料，并且沉积所述第一层包括外延生长所述第二半导体材料。 
9.根据权利要求1所述的结构，其特征在于，所述多个鳍部包括Si。 
10.根据权利要求1所述的结构，其特征在于，所述多个鳍部具有在10nm与70nm之间的高度。 
11.根据权利要求10所述的结构，其特征在于，所述多个鳍部的高度变化少于±15％。 
12.根据权利要求1所述的结构，其特征在于，所述多个鳍部中的鳍部的宽度在10nm与150nm之间。 
13.根据权利要求1所述的结构，其特征在于，在所述多个鳍部中的鳍部之间的间距大于20nm。 
CN201420017133.5U 2013-01-30 2014-01-09 finFET结构 Expired - Fee Related CN203967092U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/754,614 2013-01-30
US13/754,614 US8866204B2 (en) 2013-01-30 2013-01-30 Method to form finFET/trigate devices on bulk semiconductor wafers

Publications (1)

Publication Number Publication Date
CN203967092U true CN203967092U (zh) 2014-11-26

Family

ID=51221999

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410012908.4A Pending CN103972098A (zh) 2013-01-30 2014-01-09 用于在体半导体晶片上形成finfet/三栅极器件的方法
CN201420017133.5U Expired - Fee Related CN203967092U (zh) 2013-01-30 2014-01-09 finFET结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410012908.4A Pending CN103972098A (zh) 2013-01-30 2014-01-09 用于在体半导体晶片上形成finfet/三栅极器件的方法

Country Status (3)

Country Link
US (2) US8866204B2 (zh)
CN (2) CN103972098A (zh)
TW (1) TW201442121A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972098A (zh) * 2013-01-30 2014-08-06 意法半导体公司 用于在体半导体晶片上形成finfet/三栅极器件的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975125B2 (en) * 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US9224865B2 (en) 2013-07-18 2015-12-29 Globalfoundries Inc. FinFET with insulator under channel
US9349730B2 (en) 2013-07-18 2016-05-24 Globalfoundries Inc. Fin transformation process and isolation structures facilitating different Fin isolation schemes
US9093496B2 (en) 2013-07-18 2015-07-28 Globalfoundries Inc. Process for faciltiating fin isolation schemes
US9716174B2 (en) * 2013-07-18 2017-07-25 Globalfoundries Inc. Electrical isolation of FinFET active region by selective oxidation of sacrificial layer
US9269712B2 (en) * 2013-10-31 2016-02-23 Stmicroelectronics, Inc. Semiconductor device providing enhanced fin isolation and related methods
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
TW201622158A (zh) * 2014-12-10 2016-06-16 中華映管股份有限公司 薄膜電晶體以及其製作方法
US9595599B1 (en) 2015-10-06 2017-03-14 International Business Machines Corporation Dielectric isolated SiGe fin on bulk substrate
US9449882B1 (en) * 2015-10-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI624064B (zh) * 2016-08-29 2018-05-11 雋佾科技有限公司 波浪式場效電晶體結構
KR102568718B1 (ko) * 2016-11-09 2023-08-21 삼성전자주식회사 반도체 장치
US10867866B2 (en) * 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102620595B1 (ko) 2018-01-22 2024-01-03 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
US10665514B2 (en) 2018-06-19 2020-05-26 International Business Machines Corporation Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605497B1 (ko) * 2003-11-27 2006-07-28 삼성전자주식회사 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
KR101113628B1 (ko) * 2005-09-20 2012-02-17 고에키자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치의 제조 방법 및 반도체 제조 장치
US7700983B2 (en) * 2005-12-15 2010-04-20 Qimonda Ag Transistor, memory cell, memory cell array and method of forming a memory cell array
EP1835530A3 (en) * 2006-03-17 2009-01-28 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
KR100785018B1 (ko) * 2006-06-09 2007-12-12 삼성전자주식회사 핀들에 비스듬한 각도로 신장하는 제어 게이트 전극을 갖는비휘발성 메모리 소자
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
KR101225641B1 (ko) * 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7838373B2 (en) * 2008-07-30 2010-11-23 Intel Corporation Replacement spacers for MOSFET fringe capacitance reduction and processes of making same
US8242559B2 (en) * 2009-04-13 2012-08-14 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with a floating dielectric region and method of manufacture thereof
CN101604705B (zh) * 2009-06-19 2011-07-20 上海新傲科技股份有限公司 四周环绕栅极鳍栅晶体管及其制作方法
US9373694B2 (en) * 2009-09-28 2016-06-21 Semiconductor Manufacturing International (Shanghai) Corporation System and method for integrated circuits with cylindrical gate structures
US8519481B2 (en) * 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
CN102104069B (zh) * 2009-12-16 2012-11-21 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
US8575013B2 (en) * 2011-10-25 2013-11-05 GlobalFoundries, Inc. Replacement gate fabrication methods
US8866204B2 (en) * 2013-01-30 2014-10-21 Stmicroelectronics, Inc. Method to form finFET/trigate devices on bulk semiconductor wafers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972098A (zh) * 2013-01-30 2014-08-06 意法半导体公司 用于在体半导体晶片上形成finfet/三栅极器件的方法

Also Published As

Publication number Publication date
US20140377923A1 (en) 2014-12-25
CN103972098A (zh) 2014-08-06
US8866204B2 (en) 2014-10-21
US8999815B2 (en) 2015-04-07
US20140210010A1 (en) 2014-07-31
TW201442121A (zh) 2014-11-01

Similar Documents

Publication Publication Date Title
CN203967092U (zh) finFET结构
US9508850B2 (en) Epitaxial block layer for a fin field effect transistor device
US10355020B2 (en) FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US6645797B1 (en) Method for forming fins in a FinFET device using sacrificial carbon layer
US6709982B1 (en) Double spacer FinFET formation
US9660057B2 (en) Method of forming a reduced resistance fin structure
US9530777B2 (en) FinFETs of different compositions formed on a same substrate
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
US9461174B2 (en) Method for the formation of silicon and silicon-germanium fin structures for FinFET devices
TWI511292B (zh) 形成具有替代通道材料之鰭式場效電晶體設備的方法
KR20130109920A (ko) ＦｉｎＦＥＴ 디바이스를 위한 핀 구조
US9640662B2 (en) Method for fabricating semiconductor device
US9461042B2 (en) Sublithographic width finFET employing solid phase epitaxy
CN107180784B (zh) 半导体结构及其形成方法
US9793174B1 (en) FinFET device on silicon-on-insulator and method of forming the same
US8927406B2 (en) Dual damascene metal gate
US9953976B2 (en) Effective device formation for advanced technology nodes with aggressive fin-pitch scaling
US10483395B2 (en) Method for fabricating semiconductor device
US20090256207A1 (en) Finfet devices from bulk semiconductor and methods for manufacturing the same
TWI604569B (zh) 半導體裝置及其形成方法
CN109148580B (zh) 一种FinFET器件及其制作方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141126

Termination date: 20170109

CF01 Termination of patent right due to non-payment of annual fee