KR102568718B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 기판 상에 형성되고 제1 불순물이 도핑된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성된 제1 채널 패턴, 상기 제1 채널 패턴 양단 상면에 각각 접촉하고 제2 불순물이 도핑된 제2 반도체 패턴들, 및 상기 제1 채널 패턴의 적어도 일부 측벽을 둘러싸는 제1 게이트 구조물을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 로직 소자의 트랜지스터에 관한 것이다.
로직 디바이스의 코어 트랜지스터 및 입출력 트랜지스터는 각기 요구하는 특성이 서로 다르다. 예를 들어, 상기 입출력 트랜지스터는 상기 코어 트랜지스터에 비해 긴 게이트 길이를 필요로 한다. 이에 상기 트랜지스터들이 핀펫(finFET) 구조를 갖는 경우, 서로 다른 게이트 길이를 구현하기 위해서는 별도의 마스크를 사용하여 추가적인 패터닝 공정을 수행해야 한다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성되고 제1 불순물이 도핑된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성된 제1 채널 패턴, 상기 제1 채널 패턴 양단 상면에 각각 접촉하고 제2 불순물이 도핑된 제2 반도체 패턴들, 및 상기 제1 채널 패턴의 적어도 일부 측벽을 둘러싸는 제1 게이트 구조물을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 반도체 장치는 제1 및 제2 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터는 기판 상에 형성되고, 제1 불순물이 도핑된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성된 제1 채널 패턴, 상기 제1 채널 패턴 양단 상면에 각각 접촉하고 제2 불순물이 도핑된 제2 반도체 패턴들, 및 상기 제1 채널 패턴의 적어도 일부 측벽을 둘러싸는 제1 게이트 구조물을 포함할 수 있다. 상기 제2 트랜지스터는 상기 기판 상에 형성되고, 제3 불순물이 도핑된 제3 반도체 패턴, 상기 제3 반도체 패턴 상에 형성된 제2 채널 패턴, 상기 제2 채널 패턴 상에 형성되고 제4 불순물이 도핑된 제4 반도체 패턴들, 및 상기 제2 채널 패턴의 적어도 일부 측벽을 둘러싸는 제2 게이트 구조물을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 상대적으로 고전압이 인가되는 트랜지스터는 상대적으로 긴 게이트 길이 및 수평 방향의 채널을 가질 수 있으며, 상대적으로 저전압이 인가되는 트랜지스터는 상대적으로 짧은 게이트 길이 및 수직 방향의 채널을 가질 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 26 내지 도 29는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 30 및 도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 32 내지 도 37은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 39 내지 도 41은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 42 내지 도 53은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 2는 도 1의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
이하에서는, 기판(100) 상면에 평행한 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 실질적으로 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
도 1 및 도 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 순차적으로 적층된 제1 반도체 패턴(115), 제1 채널 패턴(125) 및 제3 반도체 패턴(290)과, 제1 채널 패턴(125)의 측벽을 둘러싸는 제1 게이트 구조물(185)을 포함할 수 있다. 또한, 상기 반도체 장치는 제1 반도체 층(110), 제1 및 제2 절연 패턴들(150, 260), 제1 캐핑막(210), 제1 및 제2 층간 절연막들(220, 310), 식각 저지막(300), 및 제1 및 제2 콘택 플러그들(350, 360)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터 (Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 반도체 층(110)은 기판(100) 상부 혹은 기판(100) 상면에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 층(110)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 제1 불순물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 층(110)은 기판(100)과 실질적으로 동일한 반도체 물질을 포함할 수 있다. 한편, 상기 제1 불순물은 예를 들어, 인, 비소 등과 같은 n형 불순물을 포함할 수도 있고, 혹은 붕소, 알루미늄 등과 같은 p형 불순물을 포함할 수도 있다.
제1 반도체 패턴(115)은 제1 반도체 층(110) 상부로 돌출될 수 있으며, 제1 반도체 층(110)과 실질적으로 동일한 물질을 포함하며 이와 일체적으로 형성될 수 있다. 이에 따라, 제1 반도체 패턴(115)은 제1 반도체 층(110)과 동일하게 상기 제1 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(115)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 도면 상에서는 상기 제2 방향으로 배치된 3개의 제1 반도체 패턴들(115)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
제1 절연 패턴(150)은 제1 반도체 층(110) 상에 형성될 수 있으며, 제1 반도체 패턴(115)의 측벽을 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 절연 패턴(150)의 상면은 제1 반도체 패턴(115)의 상면과 실질적으로 동일한 높이를 갖거나, 혹은 이보다 다소 큰 높이를 가질 수 있다. 제1 절연 패턴(150)은 예를 들어, 실리콘 질화물 혹은 실리콘 산화물 등과 같은 절연 물질을 포함할 수 있다.
제1 채널 패턴(125)은 제1 반도체 패턴(115) 상면에 형성될 수 있으며, 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 제1 채널 패턴(125)은 상면에서 보았을 때, 제1 반도체 패턴(115)과 동일한 형상 및 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 채널 패턴(125)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 채널 패턴(125)이 포함하는 상기 반도체 물질은 제1 반도체 층(110) 혹은 제1 반도체 패턴(115)이 포함하는 반도체 물질과 실질적으로 동일할 수 있다.
제1 게이트 구조물(185)은 제1 채널 패턴(125)의 적어도 일부 측벽을 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(185)은 제1 채널 패턴(125)의 전체 측벽을 커버할 수 있으며, 상기 제2 방향으로 배치된 복수의 제1 채널 패턴들(125) 사이의 공간을 채울 수 있다. 다른 실시예에 있어서, 제1 게이트 구조물(185)은 제1 채널 패턴(125)의 하부 측벽만을 커버할 수도 있다.
일 실시예에 있어서, 제1 게이트 구조물(185)은 상기 제2 방향으로 연장될 수 있다. 한편, 제1 게이트 구조물(185)은 제1 절연 패턴(150)에 의해 제1 반도체 층(110)과 전기적으로 절연될 수 있다.
제1 게이트 구조물(185)은 제1 채널 패턴(125)의 측벽 및 제1 절연 패턴(150)의 상면에 일정한 두께를 갖는 제1 게이트 절연 패턴(165), 및 제1 게이트 절연 패턴(165) 상에 형성된 제1 게이트 전극(175)을 포함할 수 있다. 이에 따라, 각 제1 게이트 절연 패턴(165) 및 제1 게이트 전극(175)은 상기 제1 방향 혹은 상기 제2 방향으로의 단면이 "L"자 형상 혹은 "U"자 형상을 가질 수 있다.
제3 반도체 패턴(290)은 제1 채널 패턴(125)의 상기 제1 방향으로의 양단 상면에 접촉할 수 있으며, 이들은 상기 제1 방향으로 제1 길이(L1)만큼 서로 이격될 수 있다. 이때, 제3 반도체 패턴(290)은 제1 채널 패턴(125)의 양단에 상기 제1 방향으로 인접한 제1 게이트 구조물(185) 상면에도 접촉할 수 있다.
일 실시예에 있어서, 제3 반도체 패턴(290)은 상기 제2 방향으로 배치된 각 제1 채널 패턴들(125) 상에 형성될 수 있으며, 이들은 상기 제2 방향으로 서로 이격될 수 있다(도 20a 참조). 이와는 달리, 상기 제2 방향으로 배치된 각 제1 채널 패턴들(125) 상에 형성된 제3 반도체 패턴들(290)이 서로 병합되어 하나의 구조물을 형성할 수도 있으며, 상기 구조물은 상기 제2 방향으로 연장될 수 있다(도 20b 참조).
제3 반도체 패턴(290)은 제1 채널 패턴(125)이 포함하는 반도체 물질과 실질적으로 동일한 반도체 물질을 포함할 수 있으며, 제3 불순물을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 불순물은 제1 반도체 패턴(115)이 포함하는 상기 제1 불순물과 반대 도전형을 가질 수 있다. 즉, 상기 제1 불순물이 n형 불순물을 포함하는 경우, 상기 제3 불순물은 p형 불순물을 포함할 수 있으며, 이때 상기 반도체 장치는 피모스(PMOS) 트랜지스터를 포함할 수 있다. 또한, 상기 제1 불순물이 p형 불순물을 포함하는 경우, 상기 제3 불순물은 n형 불순물을 포함할 수 있으며, 이때 상기 반도체 장치는 엔모스(NMOS) 트랜지스터를 포함할 수 있다.
제1 캐핑막(210)은 제1 게이트 구조물(185)을 적어도 부분적으로 커버할 수 있으며, 제3 반도체 패턴(290)의 하부 측벽도 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 캐핑막(210)은 제1 게이트 구조물(185)의 상면 대부분 및 측벽을 커버할 수 있으며, 제3 반도체 패턴(290)의 하부 외측벽을 커버할 수 있다. 또한, 제1 캐핑막(210)은 제1 절연 패턴(150)의 상면도 커버할 수 있다. 제1 캐핑막(210)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 층간 절연막(220)은 제1 캐핑막(210) 상에 형성될 수 있으며, 제2 절연 패턴(260)은 제3 반도체 패턴들(290) 사이에서 제1 채널 패턴(125) 및 제1 게이트 구조물(185) 상에 형성될 수 있다. 제1 층간 절연막(220) 및 제2 절연 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(220) 및 제2 절연 패턴(260)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합될 수 있다.
식각 저지막(300) 및 제2 층간 절연막(310)은 제1 층간 절연막(220) 및 제2 절연 패턴(260) 상에 순차적으로 적층될 수 있다. 식각 저지막(300)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 층간 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(350)는 제2 층간 절연막(310) 및 식각 저지막(300)을 관통하여 제3 반도체 패턴(290) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제1 콘택 플러그(350)는 제3 반도체 패턴(290)에 인접한 제1 층간 절연막(220) 및 제2 절연 패턴(260) 부분도 부분적으로 관통할 수 있다.
제2 콘택 플러그(360)는 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220) 및 제1 캐핑막(210)을 관통하여 제1 게이트 전극(175) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제2 콘택 플러그(360)는 제1 게이트 전극(175) 상부도 부분적으로 관통할 수 있다.
각 제1 및 제2 콘택 플러그들(350, 360)은 예를 들어, 텅스텐, 구리와 같은 금속을 포함할 수 있다. 도시되지는 않았으나, 각 제1 및 제2 콘택 플러그들(350, 360)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하는 배리어막은 더 포함할 수도 있다.
상기 반도체 장치에서, 외부로부터 제1 콘택 플러그들(350)에 전압이 인가되는 경우, 이에 접촉하는 제3 반도체 패턴들(290), 및 이에 접촉하는 제1 채널 패턴(125)을 통해 전류가 흐르게 된다. 이에 따라, 제1 채널 패턴(125)에서 채널은 상기 제1 방향 즉, 수평 방향으로 생성될 수 있다. 이때, 게이트 길이는 상기 제1 방향으로 서로 이격된 제3 반도체 패턴들(290) 사이의 거리 즉, 제1 길이(L1)가 될 수 있다.
예를 들어, 상기 반도체 장치가 로직 소자의 입출력 장치(Input/Output Device: I/O Device)인 경우, 제1 콘택 플러그들(350)로 고전압이 인가될 수 있으며, 이에 따라 긴 게이트 길이가 필요할 수 있다. 이와 같이 긴 게이트 길이는 제1 채널 패턴(125)이 상기 제1 방향으로 길게 연장됨으로써, 이의 말단 상면에 형성되는 제3 반도체 패턴들(290) 사이의 제1 길이(L1)를 증가시켜 구현할 수 있다.
한편 도시되지는 않았으나, 상기 반도체 장치가 고전압이 인가되는 상기 입출력 장치인 경우, 제1 게이트 구조물(185)은 두꺼운 게이트 절연막을 필요로 할 수 있다. 이 경우, 제1 게이트 구조물(185)은 제1 채널 패턴(125)의 측벽에 형성된 실리콘 산화막을 더 포함할 수도 있다.
도 3 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5, 8, 10, 12, 14, 16, 18, 20 및 22는 평면도들이고, 도 4, 6-7, 9, 11, 13, 15, 17, 19, 21 및 23은 단면도들이다. 이때, 각 단면도들은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제1 반도체 층(110), 제1 채널층(120) 및 제2 반도체 층(130)을 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
일 실시예에 있어서, 제1 반도체 층(110)은 기판(100) 상부에 제1 불순물을 주입하는 이온 주입 공정을 통해 형성될 수 있다. 이와는 달리, 제1 반도체 층(110)은 기판(100) 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수도 있으며, 이때 상기 제1 불순물을 포함하는 불순물 소스 가스를 함께 사용함으로써, 상기 제1 불순물이 도핑된 제1 반도체 층(110)을 형성할 수 있다.
일 실시예에 있어서, 제1 채널층(120)은 제1 반도체 층(110)을 시드로 사용하는 SEG 공정을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 채널층(120)에는 불순물이 도핑되지 않을 수 있다.
일 실시예에 있어서, 제2 반도체 층(130)은 제1 채널층(120) 상부에 제2 불순물을 주입하는 이온 주입 공정을 통해 형성될 수 있다. 이와는 달리, 제2 반도체 층(130)은 제1 채널층(120) 상면을 시드로 사용하는 SEG 공정을 통해 형성될 수도 있으며, 이때 상기 제2 불순물을 포함하는 불순물 소스 가스를 함께 사용함으로써, 상기 제2 불순물이 도핑된 제2 반도체 층(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물들은 동일한 도전형을 가질 수 있다. 상기 각 제1 및 제2 불순물들은 예를 들어, 인, 비소 등과 같은 n형 불순물, 혹은 붕소, 알루미늄과 같은 p형 불순물을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제2 반도체 층(130) 상에 제1 마스크(140)를 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 하부의 제2 반도체 층(130), 제1 채널층(120) 및 제1 반도체 층(110)의 상부를 식각할 수 있다.
이에 따라, 제1 반도체 층(110)은 상부로 돌출된 제1 반도체 패턴(115)을 포함할 수 있으며, 제1 반도체 패턴(115) 상에는 순차적으로 적층된 제1 채널 패턴(125), 제2 반도체 패턴(135) 및 제1 마스크(140)가 형성될 수 있다. 이하에서는, 순차적으로 적층된 제1 반도체 패턴(115), 제1 채널 패턴(125), 제2 반도체 패턴(135) 및 제1 마스크(140)를 제1 구조물로 지칭하기로 한다.
일 실시예에 있어서, 상기 제1 구조물은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 도면 상에서는 상기 제2 방향으로 배치된 3개의 제1 구조물들이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 7을 참조하면, 제1 반도체 층(110) 상에 제1 절연 패턴(150)을 형성한 후, 상기 제1 구조물을 커버하는 제1 게이트 절연막(160) 및 제1 게이트 전극막(170)을 제1 절연 패턴(150) 상에 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴(150)은 제1 반도체 패턴(115)의 상면과 동일하거나 혹은 더 높은 상면을 갖는 두께로 형성될 수 있다. 제1 절연 패턴(150)은 예를 들어, 실리콘 질화물, 실리콘 산화물 등과 같은 절연 물질을 포함하도록 형성될 수 있다.
제1 게이트 절연막(160)은 상기 제1 구조물의 측벽 및 상면, 및 제1 반도체 층(110)의 상면에 컨포멀하게 형성될 수 있으며, 제1 게이트 전극막(170)은 상기 제1 구조물들 사이의 공간을 채우도록 충분한 두께로 형성될 수 있다.
제1 게이트 절연막(160)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성될 수 있으며, 제1 게이트 전극막(170)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속 및/또는 이의 질화물을 포함하도록 형성될 수 있다.
한편, 제1 게이트 절연막(160)과 제1 게이트 전극막(170) 사이에는 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하는 일함수 조절막(도시되지 않음)이 더 형성될 수도 있다.
다만, 도 1 및 2를 참조로 설명한 바와 같이, 상기 반도체 장치가 두꺼운 게이트 절연막을 필요로 하는 경우에는, 제1 게이트 절연막(160) 및 제1 게이트 전극막(170)을 형성하기 이전에, 상기 제1 구조물에 열산화 공정을 수행하여, 그 측벽에 예를 들어, 실리콘 산화막(도시되지 않음)을 더 형성할 수도 있다.
도 8 및 도 9를 참조하면, 제1 게이트 전극막(170) 및 제1 게이트 절연막(160)을 부분적으로 식각할 수 있으며, 이에 따라 제1 절연 패턴(150)의 상면이 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극막(170) 및 제1 게이트 절연막(160)은 각각 상기 제1 구조물들을 커버하면서 상기 제2 방향으로 연장될 수 있으며, 각 제1 게이트 전극막(170) 및 제1 게이트 절연막(160)은 상기 제1 방향으로의 폭이 상기 제1 구조물보다 클 수 있다.
도 10 및 도 11을 참조하면, 제1 게이트 전극막(170) 상에 희생막(190)을 형성한 후, 이의 상면을 평탄화하여 상기 제1 구조물 상부에 형성된 제1 게이트 전극막(170) 부분을 노출시킬 수 있다.
희생막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 노출된 제1 게이트 전극막(170) 부분 및 그 하부의 제1 게이트 절연막(160)을 부분적으로 제거하여, 각각 제1 게이트 전극(175) 및 제1 게이트 절연 패턴(165)을 형성할 수 있다. 이때, 순차적으로 적층된 제1 게이트 절연 패턴(165) 및 제1 게이트 전극(175)은 함께 제1 게이트 구조물(185)을 형성할 수 있다.
제1 게이트 구조물(185)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있으며, 상기 식각 공정에 의해 상기 제1 구조물의 상부를 노출시키는 제1 개구(200)가 희생막(190)에 형성될 수 있다. 즉, 제1 개구(200)에 의해 상기 제1 구조물의 제1 마스크(140) 및 제2 반도체 패턴(135)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(185)의 상면은 제1 채널 패턴(125)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 게이트 게이트 구조물(185)의 상면은 제1 채널 패턴(125)의 상면보다 더 높거나 혹은 더 낮을 수도 있다.
도 12 및 도 13을 참조하면, 희생막(190)을 제거한 후, 노출된 상기 제1 구조물 상부 및 제1 게이트 구조물(185)을 커버하는 제1 캐핑막(210)을 제1 절연 패턴(150) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑막(210)은 노출된 상기 제1 구조물 상부, 제1 게이트 구조물(185), 및 제1 절연 패턴(150) 상에 컨포멀하게 형성될 수 있다. 다만, 제1 캐핑막(210)은 노출된 상기 제1 게이트 구조물들 사이의 공간을 채울 수 있다. 제1 캐핑막(210)은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
이후, 제1 캐핑막(210) 상에 제1 층간 절연막(220)을 형성하고, 제1 캐핑막(210) 상면이 노출될 때까지 제1 층간 절연막(220) 상부를 평탄화할 수 있다. 제1 층간 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 14 및 도 15를 참조하면, 노출된 제1 캐핑막(210) 상면을 노출시키는 제2 개구(250)를 갖는 제2 마스크(230)를 제1 층간 절연막(220) 상에 형성하고, 제2 개구(250)에 의해 노출된 제2 마스크(230)의 측벽에 제1 스페이서(240)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(240)는 상기 노출된 제1 캐핑막(210) 상면, 제2 개구(250)의 측벽, 및 제2 마스크(230) 상에 제1 스페이서 막을 형성하고, 이를 이방성 식각함으로써 형성될 수 있다.
제2 마스크(230)는 예를 들어, 스핀-온 하드마스크(Spin-On Hardmask: SOH)와 같은 절연 물질을 포함하도록 형성될 수 있으며, 제1 스페이서(240)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 제2 마스크(230) 및 제1 스페이서(240)를 식각 마스크로 사용하는 식각 공정을 수행함으로써, 상기 노출된 제1 캐핑막(210) 부분, 및 그 하부의 제1 마스크(140) 및 제2 반도체 패턴(135)을 식각할 수 있으며, 이에 따라 제2 개구(250)는 하부로 확장할 수 있다. 확장된 제2 개구(250)에 의해서, 제1 채널 패턴(125)의 상면 및, 이를 둘러싸는 제1 게이트 구조물(185) 상면이 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정 시, 제2 반도체 패턴(135) 및 제1 마스크(140)의 각 상기 제1 방향으로의 양단 부분은 제거되지 않고 잔류할 수 있다.
도 16 및 도 17을 참조하면, 제2 마스크(230) 및 제1 스페이서(240)를 제거한 후, 제2 개구(250)를 채우는 제2 절연 패턴(260)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(260)은 제2 개구(250)를 채우는 제2 절연막을 상기 노출된 제1 채널 패턴(125)의 상면 및 제1 게이트 구조물(185) 상면과, 제1 층간 절연막(220) 상면에 형성하고, 제1 캐핑막(210) 및 제1 층간 절연막(220)의 상면들이 노출될 때까지 상기 제2 절연막을 평탄화함으로써 형성할 수 있다.
상기 제2 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 상기 제2 절연막은 제1 층간 절연막(220)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 제2 절연 패턴(260)은 제1 층간 절연막(220)에 병합될 수도 있다.
도 18 및 도 19를 참조하면, 제2 절연 패턴(260) 및 제1 캐핑막(210)의 상면들을 노출시키는 제3 개구(280)를 갖는 제3 마스크(270)를 제1 층간 절연막(220) 상에 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 수행함으로써, 제1 캐핑막(210) 상부 및 그 하부에 잔류하는 제1 마스크(140) 및 제2 반도체 패턴(135)를 제거할 수 있다.
제3 마스크(270)는 예를 들어, SOH 혹은 포토레지스트 패턴을 포함할 수 있다.
이에 따라, 제2 절연 패턴(260)의 상기 제1 방향으로의 양측에 제1 채널 패턴(125)의 상면 및 제1 게이트 구조물(185) 상면을 노출시키며 제3 개구(280)에 연통하는 제4 개구들(285)이 각각 형성될 수 있다.
도 20a 및 도 21을 참조하면, 제3 마스크(270)를 제거한 후, 제4 개구들(285)에 의해 노출된 제1 채널 패턴(125)의 상면을 시드로 사용하는 SEG 공정을 수행함으로써, 각 제4 개구들(285)을 채우며 제3 불순물이 도핑된 제3 반도체 패턴(290)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 상기 제3 불순물을 포함하는 불순물 소스 가스를 함께 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 제3 반도체 패턴(290)이 포함하는 상기 제3 불순물은 제1 반도체 패턴(115)이 포함하는 상기 제1 불순물과 다른 도전형을 가질 수 있다. 즉, 제1 반도체 패턴(115)이 n형 불순물을 포함하는 경우, 제3 반도체 패턴(290)은 p형 불순물을 포함할 수 있으며, 반대로 제1 반도체 패턴(115)이 p형 불순물을 포함하는 경우, 제3 반도체 패턴(290)은 n형 불순물을 포함할 수 있다.
상기 SEG 공정의 특성 상, 제3 반도체 패턴(290)은 수평 및 수직 방향으로 성장하여 각 제4 개구들(285)을 채울 수 있으며, 나아가 각 제4 개구들(285) 상부로 돌출되어 그 상면이 기판(100) 상면에 대해 경사질 수 있다.
이에 따라, 제3 반도체 패턴(290)은 제1 채널 패턴(125)의 상면뿐만 아니라 상기 제1 방향으로 더 성장하여, 제4 개구(285)에 의해 노출된 제1 게이트 구조물(185) 상면에도 접촉할 수 있다. 또한, 제3 반도체 패턴(290)은 상기 제2 방향으로도 더 성장할 수 있으며, 이에 따라 제3 반도체 패턴(290)은 상면에서 보았을 때 제4 개구(285)에 의해 노출된 제1 채널 패턴(125)의 양단보다 넓은 면적을 가질 수 있다.
도 20a에서는 상기 제2 방향으로 배치된 제1 채널 패턴들(125) 상에 형성된 각 제3 반도체 패턴들(290)이 서로 이격되도록 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
즉, 도 20b를 참조하면, 제3 반도체 패턴들(290)이 상기 제2 방향으로 더 성장하여 이웃하는 것들이 서로 병합될 수도 있다. 다만, 이하에서는 설명의 편의를 위해서, 도 20a에 도시된 제3 반도체 패턴(290)에 대해서만 설명하기로 한다.
전술한 바와 같이, 상기 SEG 공정을 통해, 제1 채널 패턴(125) 양단 상면에 각각 접촉하며, 제1 반도체 패턴(115)이 포함하는 상기 제1 불순물과 반대 도전형의 상기 제3 불순물을 포함하는 제3 반도체 패턴(290)이 형성될 수 있다.
도 22 및 도 23을 참조하면, 제1 층간 절연막(220) 상면이 노출될 때까지 각 제3 반도체 패턴들(290)의 상부를 평탄화한 후, 평탄화된 제3 반도체 패턴들(290) 및 제1 층간 절연막(220) 상에 식각 저지막(300) 및 제2 층간 절연막(310)을 순차적으로 형성할 수 있다.
식각 저지막(300)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 제2 층간 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 제2 층간 절연막(310) 상에 제4 마스크(320)를 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 통해 하부의 제2 층간 절연막(310) 및 식각 저지막(300)을 관통하여 각 제3 반도체 패턴들(290)을 노출시키는 제5 개구들(330)을 형성할 수 있으며, 또한 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220) 및 제1 캐핑막(210)을 관통하여 제1 게이트 전극(175)을 노출시키는 제6 개구(340)를 형성할 수 있다.
제4 마스크(320)는 예를 들어, SOH 혹은 포토레지스트 패턴을 포함하도록 형성될 수 있다.
제5 개구들(330)을 형성할 때, 제3 반도체 패턴(290)의 상부 및 이에 인접하는 제1 층간 절연막(220) 및 제2 절연 패턴(260) 상부도 부분적으로 제거될 수 있으며, 또한 제6 개구(340)를 형성할 때, 제1 게이트 전극(175) 상부도 부분적으로 제거될 수도 있다.
다시 도 1 및 도 2를 참조하면, 제4 마스크(320)를 제거한 후, 각 제5 개구들(330)을 채우는 제1 콘택 플러그(350) 및 제6 개구(340)를 채우는 제2 콘택 플러그(360)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(350, 360)은 제5 및 제6 개구들(330, 340)을 채우는 도전막을 노출된 제3 반도체 패턴(290) 및 제1 게이트 전극(175)과 제2 층간 절연막(310) 상에 형성한 후, 제2 층간 절연막(310) 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성될 수 있다. 도시되지는 않았으나, 상기 도전막을 형성하기 이전에, 배리어막을 더 형성할 수도 있다.
각 제1 콘택 플러그들(350)은 각 제3 반도체 패턴(290)에 접촉하여 이에 전기적으로 연결될 수 있으며, 제2 콘택 플러그(360)은 제1 게이트 전극(175)에 접촉하여 이에 전기적으로 연결될 수 있다.
상기 도전막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있으며, 상기 배리어막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 25는 도 24의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다. 상기 반도체 장치는 도 1 및 도 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 24 및 도 25를 참조하면, 상기 반도체 장치는 기판(100) 상에 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425) 및 제5 반도체 패턴(435)과, 제2 채널 패턴(425)의 측벽을 둘러싸는 제2 게이트 구조물(485)을 포함할 수 있다. 이때, 제2 게이트 구조물(485)은 순차적으로 적층된 제2 게이트 절연 패턴(465) 및 제2 게이트 전극(475)을 포함할 수 있다. 또한, 상기 반도체 장치는 제4 반도체 층(410), 제1 절연 패턴(150), 제2 캐핑막(215), 제1 및 제2 층간 절연막들(220, 310), 식각 저지막(300), 및 제3 내지 제5 콘택 플러그들(490, 500, 510)을 더 포함할 수 있다.
제4 반도체 층(410) 및 제4 반도체 패턴(415)은 제4 불순물이 도핑된 반도체 물질을 포함할 수 있고, 제2 채널 패턴(425)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있으며, 제5 반도체 패턴(435)은 제5 불순물이 도핑된 반도체 물질을 포함할 수 있다. 이때, 상기 제4 및 제5 불순물들은 서로 동일한 도전형을 가질 수 있다.
예시적인 실시예들에 있어서, 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425) 및 제5 반도체 패턴(435)을 포함하는 제2 구조물은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제2 캐핑막(215)은 제2 게이트 구조물(485)의 상면 및 측벽을 커버할 수 있으며, 제5 반도체 패턴(435)의 측벽을 커버할 수 있다. 또한, 제2 캐핑막(215)은 제1 절연 패턴(150)의 상면도 커버할 수 있다.
제3 콘택 플러그(490)는 제2 층간 절연막(310), 식각 저지막(300) 및 제2 캐핑막(215) 상부를 관통하여 제5 반도체 패턴(435) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제3 콘택 플러그(490)는 제5 반도체 패턴(435)에 인접한 제2 캐핑막(215) 상면에도 접촉할 수 있으며, 이에 인접한 제1 층간 절연막(220) 부분도 부분적으로 관통할 수 있다.
제4 콘택 플러그(500)는 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220), 제2 캐핑막(215), 및 제1 절연 패턴(150)을 관통하여 제4 반도체 층(410) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제4 콘택 플러그(500)는 제4 반도체 층(410) 상부도 부분적으로 관통할 수 있다.
제5 콘택 플러그(510)는 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220), 및 제2 캐핑막(215)을 관통하여 제2 게이트 전극(475) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제5 콘택 플러그(510)는 제1 게이트 전극(175) 상부도 부분적으로 관통할 수 있다.
상기 반도체 장치에서, 외부로부터 제3 및 제4 콘택 플러그들(490, 500)에 전압이 인가되는 경우, 이에 접촉하는 제5 반도체 패턴(435), 및 이에 접촉하는 제2 채널 패턴(425)을 통해 전류가 흐르게 된다. 이에 따라, 제2 채널 패턴(425)에서 채널은 상기 제3 방향 즉, 수직 방향으로 생성될 수 있다. 이때, 게이트 길이는 상기 제3 방향으로 서로 이격된 제4 및 제5 반도체 패턴들(415, 435) 사이의 거리 즉, 제2 길이(L2)가 될 수 있다.
예를 들어, 상기 반도체 장치가 로직 소자의 코어 장치(Core Device)인 경우, 제3 및 제4 콘택 플러그들(490, 500)로 저전압이 인가될 수 있으며, 이에 따라 짧은 게이트 길이로 충분할 수 있다. 이와 같이 짧은 게이트 길이는 제2 채널 패턴(425)이 적층되는 두께 즉, 제2 길이(L2)로 적절히 구현할 수 있다.
즉, 도 1 및 도 2를 참조로 설명한 반도체 장치의 경우, 상대적으로 고전압이 인가되는 입출력 장치일 수 있으며, 이에 필요한 긴 게이트 길이는 제1 채널 패턴(125) 내에서 수평 방향의 채널로 구현될 수 있으며, 도 24 및 도 25를 참조로 설명한 반도체 장치의 경우, 상대적으로 저전압이 인가되는 코어 장치일 수 있으며, 이에 필요한 짧은 게이트 길이는 제2 채널 패턴(425) 내에서 수직 방향의 채널로 구현될 수 있다.
도 26 내지 도 29는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 26 및 도 28은 평면도들이고, 도 27 및 도 29는 단면도들이다. 이때, 각 단면도들은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다. 상기 반도체 장치 제조 방법은 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 26 및 도 27을 참조하면, 도 3 및 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 기판(100) 상에 제4 반도체 층(410), 제2 채널층(420) 및 제5 반도체 층(430)을 순차적으로 형성할 수 있다.
제4 반도체 층(410)은 제4 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있고, 제2 채널층(420)은 불순물이 도핑되지 않은 반도체 물질을 포함하도록 형성될 수 있으며, 제5 반도체 층(430)은 제5 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있다. 이때, 상기 제4 및 제5 불순물들은 서로 동일한 도전형을 가질 수 있다.
도 28 및 도 29를 참조하면, 먼저 도 5 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제4 반도체 층(410) 상에 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425), 제5 반도체 패턴(435) 및 제5 마스크(도시되지 않음)를 포함하는 제2 구조물을 형성하고, 제4 반도체 층(410) 상면에 제1 절연 패턴(150)을 형성한 다음, 제2 채널 패턴(425)의 측벽을 커버하는 제2 게이트 구조물(485)을 형성할 수 있다. 또한, 상기 제2 구조물의 상부 측벽 및 상면과 제2 게이트 구조물(485)을 커버하는 제2 캐핑막(215)을 제1 절연 패턴(150) 상에 형성하고, 제2 캐핑막(215) 상에 제1 층간 절연막(220)을 형성한 후, 제2 캐핑막(215) 상면이 노출되도록 평탄화 공정을 수행할 수 있다.
이후, 도 22 및 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제2 캐핑막(215) 및 제1 층간 절연막(220) 상에 식각 저지막(300) 및 제2 층간 절연막(310)을 순차적으로 형성한 후, 제2 층간 절연막(310) 상에 제6 마스크(450)를 형성할 수 있다.
이후, 제6 마스크(450)를 식각 마스크로 사용하는 식각 공정을 통해 하부의 제2 층간 절연막(310), 식각 저지막(300), 제2 캐핑막(215), 및 상기 제5 마스크를 관통하여 제5 반도체 패턴(435)을 노출시키는 제7 개구(460)을 형성할 수 있고, 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220), 제2 캐핑막(215), 및 제1 절연 패턴(150)을 관통하여 제4 반도체 층(410)을 노출시키는 제8 개구(470)를 형성할 수 있으며, 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220) 및 제2 캐핑막(215)을 관통하여 제2 게이트 전극(475)을 노출시키는 제9 개구(480)를 형성할 수 있다.
제7 개구(460)을 형성할 때, 제5 반도체 패턴(435)에 인접하는 제1 층간 절연막(220) 부분도 부분적으로 제거될 수 있고, 또한 제7 개구(460)에 의해 제2 캐핑막(215)의 상면도 부분적으로 노출될 수 있다. 제8 개구(470)을 형성할 때, 제4 반도체 층(410) 상부도 부분적으로 제거될 수도 있으며, 제9 개구(480)를 형성할 때, 제2 게이트 전극(475) 상부도 부분적으로 제거될 수도 있다.
다시 도 24 및 도 25를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제6 마스크(450)를 제거한 후, 제7 내지 제9 개구들(460, 470, 480)을 각각 채우는 제3 내지 제5 콘택 플러그들(490, 500, 510)을 형성함으로써 상기 반도체 장치를 완성할 수 있다.
도 30 및 도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 31은 도 30의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다. 상기 반도체 장치는 도 1 및 도 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 30 및 도 31을 참조하면, 상기 반도체 장치는 기판(100) 상의 제1 반도체 층(110) 상에 순차적으로 적층된 제1 반도체 패턴(115) 및 제1 채널 패턴(125), 제1 채널 패턴(125)의 상기 제1 방향으로의 가운데 부분 상면에 순차적으로 적층된 제2 반도체 패턴(135), 제1 마스크(140) 및 제1 캐핑막(210)을 포함하는 제3 구조물, 및 제1 채널 패턴(125)의 상기 제1 방향으로의 양단 상면에 형성된 제6 반도체 패턴(630)을 포함할 수 있다. 또한, 상기 반도체 장치는 제6 반도체 패턴(630)의 측벽을 커버하는 제2 스페이서(620)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 층(110) 및 제1 반도체 패턴(115)은 n형 불순물이 도핑된 반도체 물질을 포함할 수 있고, 제1 채널 패턴(125)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있으며, 제2 반도체 패턴(135)은 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함할 수 있고, 제6 반도체 패턴(630)은 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
이와는 달리, 제1 반도체 층(110) 및 제1 반도체 패턴(115)은 p형 불순물이 도핑된 반도체 물질을 포함할 수 있고, 제1 채널 패턴(125)은 불순물이 도핑되지 않은 반도체 물질을 포함할 수 있으며, 제2 반도체 패턴(135)은 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제6 반도체 패턴(630)은 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함할 수 있다.
한편, 제2 스페이서(620)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제6 반도체 패턴(630)은 제1 채널 패턴(125)의 상기 제1 방향으로의 양단뿐만 아니라 제2 스페이서(620)의 측벽, 및 제1 채널 패턴(125)과 상기 제2 방향으로 인접한 제1 캐핑막(210)의 일부 상에도 형성될 수 있다.
한편, 상기 제2 방향으로 배치된 각 제1 채널 패턴들(125) 상에 형성된 제6 반도체 패턴들(630)은 상기 제2 방향으로 서로 이격될 수도 있고, 혹은 상기 제2 방향으로 서로 이웃하는 제6 반도체 패턴들(630)이 서로 병합되어 하나의 구조물을 형성할 수도 있다.
상기 반도체 장치에서, 외부로부터 제1 콘택 플러그들(350)에 전압이 인가되는 경우, 이에 접촉하는 제6 반도체 패턴들(630), 및 이에 접촉하는 제1 채널 패턴(125)을 통해 전류가 흐르게 된다. 이에 따라, 제1 채널 패턴(125)에서 채널은 상기 제1 방향 즉, 수평 방향으로 생성될 수 있다. 이때, 게이트 길이는 상기 제1 방향으로 서로 이격된 제6 반도체 패턴들(630) 사이의 거리 즉, 제1 길이(L1)가 될 수 있다.
도 32 내지 도 37은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 32, 34 및 36은 평면도들이고, 도 33, 35 및 37은 단면도들이다. 이때, 각 단면도들은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함한다. 상기 반도체 장치 제조 방법은 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 32 및 도 33을 참조하면, 먼저 도 3 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제1 반도체 패턴(115)이 n형 불순물을 포함하는 경우, 제2 반도체 패턴(135)은 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함하도록 형성될 수 있다. 이와는 달리, 제1 반도체 패턴(115)이 p형 불순물을 포함하는 경우, 제2 반도체 패턴(135)은 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하도록 형성될 수 있다.
이후, 각 제1 마스크(140)의 상기 제1 방향으로의 양단에 각각 오버랩되는 제10 개구들(610)을 포함하는 제7 마스크(600)를 제1 캐핑막(210) 및 제1 층간 절연막(220) 상에 형성하고, 이를 식각 마스크로 사용하여 하부의 제1 캐핑막(210) 및 제1 마스크(140)를 식각함으로써 제2 반도체 패턴(135)의 상기 제1 방향으로의 양단 상면을 노출시킬 수 있다. 각 제10 개구들(610)에 의해 제2 반도체 패턴(135)의 양단에 인접한 제1 캐핑막(210) 부분도 부분적으로 노출될 수 있다.
도 34 및 도 35를 참조하면, 각 제10 개구들(610)에 의해 노출된 제2 반도체 패턴(135)의 양단 부분을 식각하여 제1 채널 패턴(125)의 상기 제1 방향으로의 양단 상면을 노출시키도록 각 제10 개구들(610)을 하부로 확장하고, 제7 마스크(600)를 제거하여 제1 캐핑막(210) 및 제1 층간 절연막(220) 상면들을 노출시킨 후, 각 제10 개구들(610)의 측벽에 제2 스페이서(620)를 형성할 수 있다.
제2 스페이서(620)는 제10 개구들(610)에 의해 노출된 제1 채널 패턴(125)의 양단 상면, 제10 개구들(610)의 측벽, 및 노출된 제1 캐핑막(210) 및 제1 층간 절연막(220) 상면들에 제2 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 제2 스페이서(620)는 제1 채널 패턴(125)의 상기 제1 방향으로의 가운데 상면에 순차적으로 적층된 제2 반도체 패턴(135), 제1 마스크(140) 및 제1 캐핑막(210)을 포함하는 제3 구조물의 상기 제1 방향으로의 양 측벽, 제1 채널 패턴(125)의 상기 제1 방향으로의 양단 상에 형성된 제1 캐핑막(210) 부분의 측벽, 및 각 제10 개구들(610)에 의해 노출된 제1 층간 절연막(220)의 측벽 상에 형성될 수 있다.
제2 스페이서(620)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 36 및 도 37을 참조하면, 노출된 제1 채널 패턴(125)의 상면을 시드로 사용하는 SEG 공정을 수행함으로써 각 제10 개구들(610)을 채우는 제6 반도체 패턴(630)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패턴(135)이 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함하는 경우, 제6 반도체 패턴(630)은 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하도록 형성될 수 있다. 이와는 달리, 제2 반도체 패턴(135)이 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 경우, 제6 반도체 패턴(630)은 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함하도록 형성될 수 있다.
제6 반도체 패턴(630)은 수직 방향으로 성장하여 각 제10 개구들(610)을 채울 수 있으며 그 상부로 돌출될 수 있다. 또한, 제6 반도체 패턴(630)은 수평 방향으로 성장하여 노출된 제1 채널 패턴(125)의 상면뿐만 아니라 제2 스페이서(620)의 측벽 및 제1 캐핑막(210)의 일부 상에도 형성될 수 있다. 이에 따라, 상면에서 보았을 때, 제6 반도체 패턴(630)은 노출된 제1 채널 패턴(125)의 상면보다 넓은 면적을 가질 수 있다.
한편, 도면 상에서는 상기 제2 방향으로 배치된 각 제1 채널 패턴들(125) 상에 형성된 제6 반도체 패턴들(630)이 상기 제2 방향으로 서로 이격된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 제2 방향으로 서로 이웃하는 제6 반도체 패턴들(630)이 서로 병합되어 하나의 구조물을 형성할 수도 있다.
다시 도 30 및 도 31을 참조하면, 도 22 내지 도 23 및 도 1 내지 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치를 완성할 수 있다.
즉, 제1 층간 절연막(220) 상면이 노출될 때까지 각 제6 반도체 패턴들(630)의 상부를 평탄화한 후, 평탄화된 제6 반도체 패턴들(630) 및 제1 층간 절연막(220) 상에 식각 저지막(300) 및 제2 층간 절연막(310)을 순차적으로 형성할 수 있다. 이후, 각 제6 반도체 패턴(630) 상면에 접촉하는 제1 콘택 플러그들(350)을 형성할 수 있으며, 또한, 제1 게이트 전극(175)에 접촉하는 제2 콘택 플러그(360)를 형성할 수 있다. 제1 콘택 플러그(350)는 제6 반도체 패턴(630)뿐만 아니라 이를 둘러싸는 제2 스페이서(620) 상면에도 접촉할 수 있다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제5 반도체 패턴 대신에 제7 반도체 패턴을 포함하는 것을 제외하고는, 도 24 및 도 25를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 38을 참조하면, 상기 반도체 장치는 기판(100) 상에 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425) 및 제7 반도체 패턴(437)과, 제2 채널 패턴(425)의 측벽을 둘러싸는 제2 게이트 구조물(485)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 반도체 패턴(415)이 p형 불순물이 도핑된 반도체 물질을 포함하는 경우, 제7 반도체 패턴(437)은 p형 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 이와는 달리, 제4 반도체 패턴(415)이 n형 불순물이 도핑된 반도체 물질을 포함하는 경우, 제7 반도체 패턴(437)은 n형 불순물이 도핑된 실리콘 인화물(SiP)을 포함할 수 있다.
상기 반도체 장치에서, 외부로부터 제3 및 제4 콘택 플러그들(490, 500)에 전압이 인가되는 경우, 이에 접촉하는 제7 반도체 패턴(437), 및 이에 접촉하는 제2 채널 패턴(425)을 통해 전류가 흐르게 된다. 이에 따라, 제2 채널 패턴(425)에서 채널은 상기 제3 방향 즉, 수직 방향으로 생성될 수 있다. 이때, 게이트 길이는 상기 제3 방향으로 서로 이격된 제4 및 제7 반도체 패턴들(415, 437) 사이의 거리 즉, 제2 길이(L2)가 될 수 있다.
도 39 내지 도 41은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 40은 도 39의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함하며, 도 41은 도 39의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함한다.
상기 반도체 장치는 도 1 및 도 2에 도시된 반도체 장치 및 도 24 및 도 25에 도시된 반도체 장치에 포함된 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 39 내지 도 41을 참조하면, 상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 로직 소자의 입출력 장치가 형성되는 영역일 수 있고, 제2 영역(II)은 로직 소자의 코어 장치가 형성되는 영역일 수 있다.
상기 반도체 장치는 기판(100)의 제1 영역(I) 상에서, 제1 반도체 층(110) 상에 순차적으로 적층된 제1 반도체 패턴(115) 및 제1 채널 패턴(125), 제1 채널 패턴(125)의 상기 제1 방향으로의 가운데 부분 상면에 순차적으로 적층된 제1 마스크(140) 및 제1 캐핑막(210), 및 제1 채널 패턴(125)의 상기 제1 방향으로의 각 양단 상면에 형성된 제8 반도체 패턴(730)을 포함할 수 있다.
또한, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에서, 제1 채널 패턴(125)의 하부 측벽을 커버하는 제1 게이트 구조물(185), 및 각 제8 반도체 패턴들(730) 상면에 접촉하는 제6 콘택 플러그(770) 및 제1 게이트 전극(175)에 접촉하는 제7 콘택 플러그(780)를 더 포함할 수 있다.
한편, 상기 반도체 장치는 기판(100)의 제2 영역(II) 상에서, 제4 반도체 층(410) 상에 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425), 및 제9 반도체 패턴(740)을 포함할 수 있다.
또한, 상기 반도체 장치는 기판(100)의 제2 영역(II) 상에서, 제2 채널 패턴(425)의 하부 측벽을 커버하는 제2 게이트 구조물(485), 및 제9 반도체 패턴(740) 상면에 접촉하는 제8 콘택 플러그(790), 제4 반도체 층(410) 상면에 접촉하는 제9 콘택 플러그(800), 및 제2 게이트 전극(475)에 접촉하는 제10 콘택 플러그(810)를 더 포함할 수 있다.
제1 반도체 층(110) 및 제1 반도체 패턴(115)은 n형 불순물이 도핑된 반도체 물질을 포함할 수 있으며, 각 제8 반도체 패턴들(730)은 p형 불순물이 도핑된 반도체 물질을 포함할 수 있다. 이에 따라, 제1 및 제8 반도체 패턴들(115, 730) 사이에 형성된 제1 채널 패턴(125)에는 제8 반도체 패턴들(730) 사이에서 수평 방향으로의 채널이 형성될 수 있으며, 게이트 길이는 제8 반도체 패턴들(730) 사이의 거리인 제1 길이(L1)일 수 있다.
한편, 제4 반도체 층(410) 및 제4 및 제9 반도체 패턴들(415, 740)은 p형 불순물이 도핑된 반도체 물질을 포함할 수 있다. 이에 따라, 제4 및 제9 반도체 패턴들(415, 740) 사이에 형성된 제2 채널 패턴(425)에는 이들 사이에서 수직 방향으로의 채널이 형성될 수 있으며, 게이트 길이는 제4 및 제9 반도체 패턴들(415, 740) 사이의 거리 즉, 제2 채널 패턴(425)의 두께인 제2 길이(L2)일 수 있다.
상대적으로 고전압이 인가되는 입출력 장치가 형성되는 제1 영역(I)에 형성된 트랜지스터는 상대적으로 긴 게이트 길이(L1)를 가질 수 있으며, 상대적으로 저전압이 인가되는 코어 장치가 형성되는 제2 영역(II)에 형성된 트랜지스터는 상대적으로 짧은 게이트 길이(L2)를 가질 수 있다.
지금까지는 피모스(PMOS) 트랜지스터에 대해서만 설명했으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터에도 적용될 수도 있다.
즉, 제1 반도체 층(110) 및 제1 반도체 패턴(115)이 p형 불순물이 도핑된 반도체 물질을 포함할 수 있으며, 각 제8 반도체 패턴들(730)은 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다. 또한, 제4 반도체 층(410) 및 제4 및 제9 반도체 패턴들(415, 740)이 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
도 42 내지 도 53은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 42, 45, 48 및 51은 평면도들이고, 도 43-44, 46-47, 49-50 및 52-53은 단면도들이다. 이때, 도 43, 46, 49 및 52는 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면들을 포함하며, 도 44, 47, 50 및 53은 대응하는 각 평면도들의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함한다. 상기 반도체 장치 제조 방법은 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 42 내지 도 44를 참조하면, 기판(100)의 제1 영역(I) 상에 제1 반도체 층(110) 및 제1 채널층(120)을 순차적으로 형성하고, 기판(100)의 제2 영역(II) 상에 제4 반도체 층(410) 및 제2 채널층(420)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 로직 소자의 입출력 장치가 형성되는 영역일 수 있고, 제2 영역(II)은 로직 소자의 코어 장치가 형성되는 영역일 수 있다.
제1 반도체 층(110) 및 제4 반도체 층(410)은 각각 n형 불순물이 도핑된 반도체 물질 및 p형 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있다. 이와는 달리, 제1 반도체 층(110) 및 제4 반도체 층(410)은 각각 p형 불순물이 도핑된 반도체 물질 및 n형 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수도 있다. 이하에서는 설명의 편의 상, 전자에 대해서만 설명하기로 한다. 물론 제1 및 제2 채널층들(120, 420)은 불순물이 도핑되지 않은 반도체 물질을 포함하도록 형성될 수 있다.
도 45 내지 도 47을 참조하면, 도 5 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제1 반도체 패턴(115), 제1 채널 패턴(125) 및 제1 마스크(140)를 포함하는 제4 구조물, 제1 채널 패턴(125)의 측벽을 커버하는 제1 게이트 구조물(185), 및 제1 게이트 구조물(185) 및 상기 제4 구조물을 커버하는 제1 캐핑막(210)이 형성될 수 있다. 다만, 제1 게이트 구조물(185)은 제1 채널 패턴(125) 전체 측벽이 아니라 하부 측벽만을 커버할 수 있다.
또한, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제4 반도체 패턴(415), 제2 채널 패턴(425) 및 제5 마스크(440)를 포함하는 제5 구조물, 제2 채널 패턴(425)의 측벽을 커버하는 제2 게이트 구조물(485), 및 제2 게이트 구조물(485) 및 상기 제5 구조물을 커버하는 제2 캐핑막(215)이 형성될 수 있다. 다만, 제2 게이트 구조물(485)은 제2 채널 패턴(425) 측벽의 하부만을 커버할 수 있다.
도 48 내지 도 50을 참조하면, 도 18 및 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 상기 제4 구조물의 상기 제1 방향으로의 양단에 오버랩되는 제11 개구들(710) 및 상기 제5 구조물에 오버랩되는 제12 개구(720)를 포함하는 제8 마스크(700)를 제1 층간 절연막(220) 및 제1 및 제2 캐핑막들(210, 215) 상에 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 및 제2 캐핑막들(210, 215) 및 제1 및 제5 마스크들(140, 440)을 식각할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는 각 제11 개구들(710)에 의해 각 제1 채널 패턴(125)의 상기 제1 방향으로의 양단이 노출될 수 있으며, 아울러 이에 인접하는 제1 캐핑막(210) 부분도 노출될 수 있다. 또한, 기판(100)의 제2 영역(II) 상에서는 제12 개구(720)에 의해 제2 채널 패턴(425)이 노출될 수 있으며, 아울러 이에 인접하는 제2 캐핑막(215) 부분도 노출될 수 있다.
도 51 내지 도 53을 참조하면, 도 20 및 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제8 마스크(700)를 제거한 후, 제11 및 제12 개구들(710, 720)에 의해 각각 노출된 제1 및 제2 채널 패턴들(125, 425)의 상면을 시드로 사용하는 SEG 공정을 수행함으로써, 제11 및 12 개구들(710, 720)을 각각 채우며 p형 불순물이 도핑된 반도체 물질을 포함하는 제8 및 제9 반도체 패턴들(730, 740)을 형성할 수 있다. 물론, 제1 및 제4 반도체 패턴들(115, 415)이 각각 p형 및 n형 불순물들을 포함하는 경우에는 각 제8 및 제9 반도체 패턴들(730, 740)은 n형 불순물이 도핑된 반도체 물질을 포함하도록 형성될 수 있다.
도면 상에서는 제8 반도체 패턴(730)이 상기 제2 방향으로 서로 이격된 제1 채널 패턴들(125) 상에 공통적으로 접촉하도록 형성되고, 또한 제9 반도체 패턴(740)이 상기 제2 방향으로 서로 이격된 제2 채널 패턴들(425) 상에 공통적으로 접촉하도록 형성되는 것이 도시되어 있으나, 본 발명의 개념이 반드시 이에 한정되지는 않는다. 즉, 제8 반도체 패턴(730)이 상기 제2 방향으로 서로 이격된 제1 채널 패턴들(125) 상에 각각 형성되어 서로 이격되도록 형성될 수도 있고, 또한 제9 반도체 패턴(740)이 상기 제2 방향으로 서로 이격된 제2 채널 패턴들(425) 상에 각각 형성되어 서로 이격되도록 형성될 수도 있다.
다시 도 39 내지 도 41을 참조하면, 도 22 내지 도 23 및 도 1 내지 도 2를 참조로 설명한 공정들, 및 도 24 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 반도체 장치를 완성할 수 있다.
즉, 각 제8 및 제9 반도체 패턴들(730, 740)의 상부를 평탄화한 후, 평탄화된 제8 및 제9 반도체 패턴들(730, 740) 및 제1 층간 절연막(220) 상에 식각 저지막(300) 및 제2 층간 절연막(310)을 순차적으로 형성한다. 이때, 상기 제2 방향으로 서로 이격된 제1 채널 패턴들(125) 상면에 공통적으로 접촉하도록 형성된 제8 반도체 패턴(730)과 제1 채널 패턴들(125)의 상부 측벽을 커버하는 제1 캐핑막(210) 사이에는 식각 저지막(300) 및 제2 층간 절연막(310)이 부분적으로 채워지지 않을 수도 있으며, 이에 따라 제1 에어 갭(도시되지 않음)이 형성될 수도 있다. 마찬가지로, 상기 제2 방향으로 서로 이격된 제2 채널 패턴들(425) 상면에 공통적으로 접촉하도록 형성된 제9 반도체 패턴(740)과 제2 채널 패턴들(425)의 상부 측벽을 커버하는 제2 캐핑막(215) 사이에는 식각 저지막(300) 및 제2 층간 절연막(310)이 부분적으로 채워지지 않을 수도 있으며, 이에 따라 제2 에어 갭(315)이 형성될 수도 있다.
이후, 제2 층간 절연막(310) 및 식각 저지막(300)을 관통하여 각 제8 반도체 패턴들(730) 상면에 접촉하는 제6 콘택 플러그들(770), 및 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220) 및 제1 캐핑막(210)을 관통하여 제1 게이트 전극(175)에 접촉하는 제7 콘택 플러그(780)을 기판(100)의 제1 영역(I) 상에 형성할 수 있다. 또한, 제2 층간 절연막(310) 및 식각 저지막(300)을 관통하여 제9 반도체 패턴(740) 상면에 접촉하는 제8 콘택 플러그(790), 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220), 제1 캐핑막(210) 및 제1 절연 패턴(150)을 관통하여 제2 게이트 전극(475)에 접촉하는 제9 콘택 플러그(800), 및 제2 층간 절연막(310), 식각 저지막(300), 제1 층간 절연막(220) 및 제1 캐핑막(210)을 관통하여 제2 게이트 전극(475)에 접촉하는 제10 콘택 플러그(810)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
전술한 공정들을 수행함으로써, 상대적으로 긴 게이트 길이 및 수평 방향의 채널을 갖는 입출력 장치, 및 상대적으로 짧은 게이트 길이 및 수직 방향의 채널을 갖는 코어 장치를 포함하는 로직 소자를 제조할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 130, 410, 430: 제1 내지 제4 반도체 층
115, 135, 290, 415, 435, 630, 437, 730, 740: 제1 내지 제9 반도체 패턴
120, 420: 제1, 제2 채널층 125, 425: 제1, 제2 채널 패턴
140, 230, 270, 320, 440, 450, 600, 700: 제1 내지 제8 마스크
150, 260: 제1, 제2 절연 패턴 165, 465: 제1, 제2 게이트 절연 패턴
170: 제1 게이트 전극막 175, 475: 제1, 제2 게이트 전극
185, 485: 제1, 제2 게이트 구조물 190: 희생막
200, 250, 280, 285, 330, 340, 460, 470, 480, 610, 710, 720: 제1 내지 제12 개구 210, 215: 제1, 제2 캐핑막
220, 310: 제1, 제2 층간 절연막 240, 620: 제1, 제2 스페이서
300: 식각 저지막
350, 360, 490, 500, 510, 770, 780, 790, 800, 810: 제1 내지 제10 콘택 플러그

Claims (10)

  1. 기판 상에 형성되고 제1 불순물이 도핑된 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성된 제1 채널 패턴;
    상기 제1 채널 패턴 양단 상면에 각각 접촉하고 제2 불순물이 도핑된 제2 반도체 패턴들; 및
    상기 제1 채널 패턴의 적어도 일부 측벽을 둘러싸는 제1 게이트 구조물을 포함하며,
    상기 제1 채널 패턴에는 상기 기판 상면에 평행한 방향으로 채널이 형성되는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 불순물들은 서로 반대 도전형을 가지며, 상기 제1 채널 패턴에는 불순물이 도핑되지 않은 반도체 장치.
  3. 제1항에 있어서, 상기 제1 채널 패턴은 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성되며,
    상기 제2 반도체 패턴들은 상기 각 제1 채널 패턴들의 상기 제1 방향으로의 양단 상면에 각각 접촉하는 반도체 장치.
  4. 제3항에 있어서, 상기 각 제2 반도체 패턴들은 상기 제2 방향으로 연장되어, 상기 제2 방향을 따라 배치된 상기 복수의 제1 채널 패턴들의 상면에 공통적으로 접촉하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2 반도체 패턴은 상기 제1 게이트 구조물 상면에 접촉하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 게이트 구조물의 적어도 일부를 커버하고 상기 제2 반도체 패턴의 하부 측벽에 접촉하며, 질화물을 포함하는 캐핑막을 더 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 반도체 패턴은 n형 불순물을 포함하고, 상기 제2 반도체 패턴은 p형 불순물이 도핑된 실리콘-게르마늄을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 반도체 패턴들 사이에 형성되고 상기 제1 채널 패턴 상면에 접촉하며, n형의 제3 불순물이 도핑된 실리콘 인화물(SiP)을 함유하는 제3 반도체 패턴을 더 포함하는 반도체 장치.
  9. 기판 상에 형성되고,
    제1 불순물이 도핑된 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성된 제1 채널 패턴;
    상기 제1 채널 패턴 양단 상면에 각각 접촉하고 제2 불순물이 도핑된 제2 반도체 패턴들; 및
    상기 제1 채널 패턴의 적어도 일부 측벽을 둘러싸는 제1 게이트 구조물을 포함하는 제1 트랜지스터; 및
    상기 기판 상에 형성되고
    제3 불순물이 도핑된 제3 반도체 패턴;
    상기 제3 반도체 패턴 상에 형성된 제2 채널 패턴;
    상기 제2 채널 패턴 상에 형성되고 제4 불순물이 도핑된 제4 반도체 패턴들; 및
    상기 제2 채널 패턴의 적어도 일부 측벽을 둘러싸는 제2 게이트 구조물을 포함하는 제2 트랜지스터를 구비하고,
    상기 제1 및 제2 불순물들은 서로 다른 도전형을 갖고, 상기 제3 및 제4 불순물들은 서로 동일한 도전형을 가지며,
    이에 따라 상기 제1 채널 패턴에는 상기 기판 상면에 평행한 방향으로 채널이 형성되고, 상기 제2 채널 패턴에는 상기 기판 상면에 수직한 방향으로 채널이 형성되는 반도체 장치.
  10. 삭제
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