JP2009004425A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板10と、線状半導体層12が略渦巻き状に成形されてなる渦巻き体13と、線状半導体層12を構成する一対の側壁面部12aに少なくとも形成されてなるゲート絶縁膜14と、ゲート絶縁膜14を介して一対の側壁面部12aに隣接するゲート電極15と、を具備してなり、線状半導体層12に、チャネル領域を含むボディ領域12cと一方のソース・ドレイン領域12dとが設けられるとともに、線状半導体層12のボディ領域12cの下側または線状半導体層12の周囲の半導体基板10に、他方のソース・ドレイン領域12eが設けられ、ボディ領域12cとゲート電極15との間にゲート絶縁膜14が配置されていることを特徴とする半導体装置11を採用する。
【選択図】図2
Description
また、ゲート電極107の両側には窒化シリコンからなるサイドウォール108が形成されている。更に、ゲート電極107及びシリコン層102cを覆うように酸化シリコンかからなる層間絶縁膜109が積層されている。更にまた、層間絶縁膜109には、ゲート電極107、ソース領域103及びドレイン領域104にそれぞれ接続されるコンタクトプラグ110a、110b、110cが形成されている。
さらに、従来のトランジスタの設計資産を活かし、キャパシタレスDRAMのメモリーセル等に使用されるフローティングボディ型トランジスタなどにも応用できる構造が必要とされている。この構造は、基板領域とボディ領域とを分離でき、インパクトイオン化された正孔を多く蓄積できる構造となる。しかし、この構造を作製するには、従来のイオン注入によるドーパントの混入方法は難しい。
本発明の半導体装置は、半導体基板と、断面視略凸状の線状半導体層が前記半導体基板の基板面を平面視したときに前記基板面上に略渦巻き状に成形されてなる渦巻き体と、前記線状半導体層を構成する一対の側壁面部に少なくとも形成されてなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記一対の側壁面部に隣接するゲート電極と、を具備してなり、前記渦巻き体を構成する前記線状半導体層に、チャネル領域を含むボディ領域と、前記ボディ領域上に配置された一方のソース・ドレイン領域とが設けられるとともに、前記線状半導体層のボディ領域の下側または前記線状半導体層の周囲の前記半導体基板に、他方のソース・ドレイン領域が設けられており、前記ボディ領域と前記ゲート電極との間に前記ゲート絶縁膜が配置されていることを特徴とする。
また、本発明の半導体装置においては、前記線状半導体層の厚み及び幅と、前記ゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされていることが好ましい。
更に、本発明の半導体装置においては、前記半導体基板上には、前記渦巻き体、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜が形成され、前記層間絶縁膜には、前記一方のソース・ドレイン領域に接続されるソース・ドレイン用の第1コンタクトプラグと、前記他方のソース・ドレイン領域に接続されるソース・ドレイン用の第2コンタクトプラグと、前記ゲート電極に接続されるゲート用コンタクトプラグとが設けられ、前記ゲート電極の外周側の端部と前記ゲート用コンタクトプラグとが直接に接続され、前記一方のソース・ドレイン領域と前記第1コンタクトプラグとが直接に接続され、前記他方のソース・ドレイン領域と前記第2コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されていることが好ましい。
更にまた、本発明の半導体装置においては、前記ゲート用コンタクトプラグに対する前記第2コンタクトプラグの位置が、前記渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、前記第1コンタクトプラグの位置が、前記渦巻き中心部の上方に配置されていることが好ましい。
また、本発明の半導体装置においては、前記線状半導体層を構成する一対の側壁面部が、曲面状に形成されていることが好ましい。
また、本発明の半導体装置においては、前記線状半導体層を構成する一対の側壁面部が、半導体基板を構成する単結晶シリコンの結晶面と平行であることが好ましく、また、一方のソース・ドレイン領域とチャネル領域を含むボディ領域との界面と、他方のソース・ドレイン領域とチャネル領域を含むボディ領域との界面と、半導体基板を構成する単結晶シリコンの別の結晶面とが相互に平行であることが好ましい。
また、本発明の半導体装置の製造方法は、半導体基板上の基板面をパターニングすることにより、断面視略凸状の線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形する工程と、前記線状半導体層の周囲の前記半導体基板及び前記線状半導体層に対して不純物を順次導入することによって、前記線状半導体層の周囲の前記半導体基板に他方のソース・ドレイン領域を形成するとともに、前記線状半導体層にチャネル領域を含むボディ領域と一方のソース・ドレイン領域とを形成する工程と、前記線状半導体層を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、を具備してなることを特徴とする。
また、渦巻き構造を採用することで線状半導体層の長さを容易に長くすることが可能になり、これによりゲート電極に対向するチャネル領域の面積が増加してON電流を増加させることができる。また、ゲート電極が線状半導体層の一対の側壁面部に対向するように形成されるので、短チャネル効果を抑制できる。また、チャネル領域を含むボディ領域とゲート電極との間にゲート絶縁膜が配置されているので、短チャネル効果をより抑制できる。
また、上記の半導体装置によれば、線状半導体層の厚み及び幅とゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされているので、閾値電圧を一定に保つことができ、これによりON電流を更に高めることができる。
また、上記の半導体装置によれば、ゲート電極とゲート用コンタクトプラグとが直接に接続され、一方のソース・ドレイン領域と第1コンタクトプラグとが直接に接続され、他方のソース・ドレイン領域と第2コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されているので、第2コンタクトプラグの位置を、第1コンタクトプラグ及びゲート用コンタクトプラグの位置から離すことができ、これにより各コンタクトプラグ間における寄生容量を小さくできる。また、チャネル領域を有する渦巻き体を層間絶縁膜で覆うことにより、完全空乏型のトランジスタを構成できる。
更に、上記の半導体装置によれば、ゲート用コンタクトプラグに対する第2コンタクトプラグの位置が、渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、第1コンタクトプラグの位置が渦巻き中心部の上方に配置されているので、各コンタクトプラグ間における寄生容量をより小さくできる。
更にまた、上記の半導体装置によれば、線状半導体層の一対の側壁面部が曲面状に形成されているので、電界の緩和を容易に行うことができる。
また、上記の半導体装置によれば、線状半導体層を構成する一対の側壁面部が、半導体基板を構成する単結晶シリコンの結晶軸と平行であり、一方及び他方のソース・ドレイン領域とボディ領域との各界面と、半導体基板を構成する単結晶シリコンの結晶軸とが相互に平行であるので、短チャネル効果をより抑制できる。
また、上記の半導体装置の製造方法によれば、線状半導体層からなる渦巻き体を形成し、線状半導体層の一対の側壁面部にゲート絶縁膜を形成し、ゲート絶縁膜を介して一対の側壁面部に対向するゲート電極を形成するので、チャネル領域を含む線状半導体層の占有面積が小さくなり、これにより小型の半導体装置の製造が可能になり、LSIの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層の長さを容易に長くすることが可能になり、これによりゲート電極に対向するチャネル領域の面積を増加させることができ、ON電流が大きな半導体装置を製造できる。また、ゲート電極が線状半導体層の一対の側壁面部に対向するように形成するので、短チャネル効果が抑制された半導体装置を製造できる。また、チャネル領域を含むボディ領域とゲート電極との間にゲート絶縁膜を配置するので、短チャネル効果をより抑制された半導体装置を製造できる。
また、本実施形態の半導体装置に対する配線構造は、半導体基板表面直上のドレイン領域をチャネル領域及びソース領域より横方向に大きく突き出した構造なので、配線を容易に行える。また、ポリシリコンからなるゲート電極は、エッチングストップ層としても機能する酸化シリコンの絶縁層の上に形成することが好ましい。ただし、性能を十分に発揮するには、ゲート酸化膜を通してチャネル領域を形成する線状半導体層の一対の側壁面部が、完全に平行でなければならない。ボディ領域に接するドレイン領域及びソース領域の各界面は、当然に相互に平行でなければならない。また、ボディ領域の隣にゲート酸化膜があり、この隣にさらにゲート電極があることが必要である。このゲート電極の位置がずれることも大きく性能を劣化させる要因になる。このために、基板に対して垂直方向のゲート電極の高さ位置と長さが重要である。これ以外に寄生容量などの関係から、半導体基板に対して平行方向のゲート電極の幅も前記ほどではないが、性能向上に重要な要素である。このことから、ボディ領域から突き出たドレイン領域を、ゲート電極から大きく離すことが重要でもある。したがって、ドレイン領域を半導体基板の垂直方向に長くし、ゲート電極と大きく離すことが重要である。螺旋状の線状半導体層を中心としたとき、ゲート電極への配線は、ドレイン領域への配線と対称となる位置に配線すると寄生容量などが小さくなるように構成できる。ソース領域への配線は、寄生容量などの少ない位置である渦巻き体の中心にするとよい。
本実施形態の半導体装置の基本例について図1を参照して説明する。図1(a)は本実施形態の半導体装置を示す斜視図である。また図1(b)は、図1(a)のA−A’線に対応する断面図であって半導体基板の基板面を平面視する方向からみた断面図である。更に図1(c)は、図1(a)のB−B’線に対応する断面図である。
図1に示す半導体装置1は、線状半導体層2からなる渦巻き体3と、線状半導体層2に形成されたゲート絶縁膜4と、ゲート絶縁膜4を介して線状半導体層2に対向するゲート電極5と、から概略構成されている。
渦巻き体3は、図1(b)及び図1(c)に示すように、断面視略矩形状ともいえる略凸状の線状半導体層2から構成されている。線状半導体層2は、一対の側壁面部2aと上面部2bとを少なくとも備え、これら側壁面部2aまたは上面部2bの長手方向に沿って延在しかつ途中の何カ所かで折曲されてなる半導体層である。この線状半導体層2は、図1(b)及び図1(c)に示すように、平面視略渦巻き状に成形されている。線状半導体層2の高さ及び幅は、渦巻き体3の外周側から中心側に渡ってほぼ一定とされている。
また、ゲート電極5の上側には、線状半導体層2の上側の部分を覆うように層間絶縁膜6が形成され、一方、ゲート電極5の下側には、線状半導体層の下側の部分を覆うように別の層間絶縁膜7が形成されている。これによりソース領域2d及びドレイン領域2eが各層間絶縁膜6、7によって覆われた状態になっている。
図2には、図1に示した半導体装置1の具体的な形態の一例を示す。図2に示す半導体装置11は、半導体基板10と、半導体基板10上に形成された線状半導体層12からなる渦巻き体13と、線状半導体層12に形成されたゲート絶縁膜14と、ゲート絶縁膜14を介して線状半導体層12に対向するゲート電極15とから概略構成されている。
渦巻き体13は、図2に示すように、断面視略矩形状ともいえる略凸状の線状半導体層12から構成されている。線状半導体層12は、一対の側壁面部12aと上面部12bとを備え、これら側壁面部12aまたは上面部12bの長手方向に沿って延在しかつ途中の何カ所かで折曲されるか、長手方向に沿って渦巻き線状に形成されてなる半導体層である。これにより線状半導体層12は、半導体基板10の基板面10aを平面視したときの形状が略渦巻き状となるように成形されている。線状半導体層12の高さ及び幅は、渦巻き体13の外周側から中心側に渡ってほぼ一定とされている。また、線状半導体層12を構成する一対の側壁面部12aが、半導体基板10を構成する単結晶シリコンの結晶面と平行であることが好ましい。
また、第2半導体層12Bは、第1半導体層12Aの平面視渦巻き状の突出部12A2の上に形成されており、突出部12A2の形状と同様に平面視略渦巻き状とされている。この第2半導体層12Bは、P型不純物がドープされたP型シリコンから構成されている。
更に、第3半導体層12Cは、第2半導体層12B上に形成されており、第1半導体層12Aの突出部12A2及び第2半導体層12Bの形状と同様に平面視略渦巻き状とされている。この第3導体層12Cは、N型不純物がドープされたN型シリコンから構成されている。
そして、第1半導体層12Aの突出部12A1が電界効果トランジスタを構成するドレイン領域12eとされ、第2半導体層12Bがチャネル領域を含むボディ領域12cとされ、第3半導体層12Cがソース領域12dとされている。
なお、ドレイン領域12eとボディ領域12cとの界面と、ソース領域12dとボディ領域12cとの界面と、半導体基板10を構成する単結晶シリコンの別の結晶面とが相互に平行であることが好ましい。
第1コンタクトプラグ18は、渦巻き体13の直上に設けられており、線状半導体層12の上面12bの全面に積層されている。また、ゲート用コンタクトプラグ20は、ゲート電極15の外周側の端部に接続されている。
更に、第2コンタクトプラグ19は、第1、第2層間絶縁膜17、16を貫通して、第1半導体層12Aの引出電極部12A2に接続されている。また、第2コンタクトプラグ19は、図2に示すように、ゲート用コンタクトプラグ20の形成位置に対し、渦巻き体13の渦巻き中心を中心にして対称となる位置に配置されている。すなわち第2コンタクトプラグ19は、渦巻き体13を挟んでゲート用コンタクトプラグ20の反対側に配置されている。このような配置構造を実現するために、第1半導体層12Aの引出電極部12A2は、その端部12A3が渦巻き体3の外周部よりも大きく外側に向けて延出形成されている。そして、引出電極部12A2の端部12A3に第2コンタクトプラグ19が接続されており、これにより第2コンタクトプラグ19が引出電極部12A2を介してドレイン領域12eを構成する第1半導体層12Aの突出部12A1に接続されている。
また、第1コンタクトプラグ18、第2コンタクトプラグ19及びゲート用コンタクトプラグ20のそれぞれの位置を相互に離間させているので、各コンタクトプラグ18〜10間における寄生容量を小さくできる。また、チャネル領域12cを有する渦巻き体13を第1,第2層間絶縁膜17、16で覆うことにより、完全空乏型のトランジスタを構成できる。
次に、図2に示す半導体装置11の製造方法について図3〜図5を参照して説明する。この製造方法は、半導体基板上に、第1半導体膜、第2半導体膜及び第3半導体膜とを順次形成する工程と、渦巻き体を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とから概略構成されている。
次に、第1層間絶縁膜17の上面の凹凸をCMPで平坦化し、更に図4(a)に示すように、第3半導体層12C及び第2半導体層12Bが完全に露出するまで第1層間絶縁膜17をエッチングバックし、さらに第2半導体層12Bと第1半導体層12Aの界面よりも第1半導体層12A側に3〜7nmの深さまで第1層間絶縁膜17をエッチングバックする。このように成形された第1層間絶縁膜17は、個々の半導体装置や配線間の層間絶縁膜として機能する。
具体的には図4(b)に示すように、第1層間絶縁膜17上に露出した線状半導体層12に対し、CVD法または酸化雰囲気でのアニール等の手段によって、厚み1〜10nm程度のゲート絶縁膜14を、線状半導体層12の一対の側壁面部12aと上面12bとに形成する。酸化雰囲気でのアニールは、酸化炉中で線状半導体層12の表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜14の形成を行う。CVD法では、TEOS((Tetra ethoxy silane)などの原料ガスを使用して、高誘電率材料のHfO2等のHigh-K膜やSiO2等の絶縁材料を堆積させる。
具体的には、まず図4(c)に示すように、第1層間絶縁膜17及び線状半導体層12並びにゲート絶縁膜14を覆うように、ポリシリコン層25をCVD法等によって形成する。
次に、ポリシリコン層25の上面の凹凸をCMPで平坦化してから、図4(d)に示すように、ゲート絶縁膜14のうち線状半導体層12の上面12bに形成されたゲート絶縁膜14が露出する程度まで、ポリシリコン層25をエッチングバックする。そして、渦巻き体13の外周近傍より外側のポリシリコン層25もエッチングによって除去する。このようにしてゲート電極15を形成する。
次に、CVD法等によって、P型もしくはN型のドーパント不純物(P、As、B等)が混入されたポリシリコンを各貫通孔18A〜20Aの内部に充填する。ポリシリコンの代わりにタングステン等の金属を貫通孔18A〜20Aに充填してもよい。これにより、線状半導体層12のソース領域12dに接続される第1コンタクトプラグ18と、線状半導体層12のドレイン領域12eに接続される第2コンタクトプラグ19と、ゲート電極15に接続されるゲート用コンタクトプラグ20とが形成される。
以上のようにして、図2に示す半導体装置11が製造される。
また、線状半導体層12からなる渦巻き体13を形成し、線状半導体層12の一対の側壁面部12aにゲート絶縁膜14を形成し、ゲート絶縁膜14を介して一対の側壁面部12aに対向するゲート電極15を形成するので、チャネル領域を含む線状半導体層12の占有面積が小さくなり、これにより小型の半導体装置11の製造が可能になり、LSIの高集積化を実現できる。
また、渦巻き構造を採用することで線状半導体層12の長さを容易に長くすることが可能になり、これによりゲート電極15に対向するチャネル領域の面積を増加させることができ、ON電流が大きな半導体装置11を製造できる。
次に、図6には、図1に示した半導体装置1の具体的な形態の別の例を示す。図6に示す半導体装置31は、半導体基板30と、半導体基板30上に形成された線状半導体層32からなる渦巻き体33と、線状半導体層32に形成されたゲート絶縁膜34と、ゲート絶縁膜34を介して線状半導体層32に対向するゲート電極35とから概略構成されている。
渦巻き体33は、図6に示すように、断面視略矩形状ともいえる略凸状の線状半導体層32から構成されている。線状半導体層32は、一対の側壁面部32aと上面部32bとを備え、これら側壁面部32aまたは上面部32bの長手方向に沿って延在しかつ途中の何カ所かで折曲されるか、長手方向に沿って渦巻き線状に形成されてなる半導体層である。これにより線状半導体層32は、半導体基板30の基板面30aを平面視したときの形状が略渦巻き状となるように成形されている。線状半導体層32の高さ及び幅は、渦巻き体33の外周側から中心側に渡ってほぼ一定とされている。
そして、P型シリコン部32Bが電界効果トランジスタを構成するチャネル領域を含むボディ領域32cとされ、P型シリコン部32Bの上のN型シリコン部32Cがソース領域32dとされ、半導体基板30のN型シリコン部32Aがドレイン領域32eとされている。
第1コンタクトプラグ38は、渦巻き体33の直上に設けられており、線状半導体層32の上面32bの全面に接合されている。また、ゲート用コンタクトプラグ40は、ゲート電極35の外周側の端部に接続されている。
更に、第2コンタクトプラグ39は、半導体基板30のN型シリコン部32Aに接続されている。また、第2コンタクトプラグ39は、図6に示すように、ゲート用コンタクトプラグ40の形成位置に対し、渦巻き体33の渦巻き中心を中心にして対称となる位置に配置されている。すなわち第2コンタクトプラグ39は、渦巻き体33を挟んでゲート用コンタクトプラグ40の反対側に配置されている。
次に、図6に示す半導体装置31の製造方法について図7〜図9を参照して説明する。この製造方法は、半導体基板の基板面をパターニングして断面視略凸状の線状半導体層を略渦巻き状に形成する工程と、線状半導体層の周囲の半導体基板にドレイン領域を形成するとともに、線状半導体層にボディ領域とソース領域を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とから概略構成されている。
次に、図7(b)に示すように、TEOS等を原料ガスとするCVD法によって、トレンチ41aの内部に酸化膜などの絶縁層41bを堆積させ、その後、エッチングやCMP等によって絶縁層41bを平坦化する。このようにして素子分離部41を形成する。
具体的には、基板面30aにレジスト塗布後、レチクルを使って露光して、基板面30a上にレジストパターンを形成する。その後、このレジストパターンに沿って半導体基板30aをドライエッチングする。
あるいは、基板面30aに露出するシリコンをアニールすることによって自然酸化膜よりも厚めの酸化膜を形成し、これをハードマスクとする。次に、レジスト塗布後、レチクルを使って露光し、ハードマスク上にレジストのパターンを形成する。その後、このレジストパターンに沿って、酸化膜のハードマスクをドライエッチングによって形成する。最後に、アルカリ溶液のTMAH(Tetramethyl ammonium hydroxide)などをエッチング液に用いて異方性ウェットエッチングを行うことにより、線状半導体層32を平面視略渦巻き状に形成する。
これにより線状半導体層32が形成されるが、エッチング処理前の半導体基板の基板面が線状半導体層32の上面32bとなる。また、エッチング後の半導体基板の基板面30aは、エッチングによって新たに形成された面になる。
具体的には、まず半導体基板30及び線状半導体層32の表面の自然酸化膜を除去するために、真空チェンバで1200℃以上に加熱してシリコン原子表面を露出させる。次に、ドーパント濃度が1×1015〜1×1022cm−3程度になるようにPまたはAs等のN型不純物を100〜0.1keVの条件でイオン注入することにより、半導体基板30にN型シリコン部32Aを形成する。続いて、ドーパント濃度が1×1015〜1×1022cm−3程度になるようにB等のP型不純物を100〜0.1keVの条件でイオン注入することにより、半導体基板30及び線状半導体層32にP型シリコン部32Bを形成する。このP型不純物のイオン注入によって、P型シリコン部32Bが半導体基板30側に拡散し、この拡散した部分がN型シリコン部32Aと隣接する形になる。
更に、ドーパント濃度が1×1015〜1×1022cm−3程度になるようにPまたはAs等のN型不純物を100〜0.1keVの条件でイオン注入することにより、線状半導体層32のP型シリコン部32Bの上に、N型シリコン部32Cを形成する。
このようにして、N型シリコン部32Aからなるドレイン領域32eと、P型シリコン部32Bからなるボディ領域32cと、N型シリコン部32Cからなるソース領域32dとを形成する。
具体的には、線状半導体層32の上面32bにレジスト塗布した後、レチクルを使って露光して上面32bにレジストパターンを形成する。その後、このレジストパターンに沿って、線状半導体層32をドライエッチングする。若しくは、図7(c)で説明した場合と同様にして、TMAHなどによって線状半導体層32を異方性ウェットエッチングする。
具体的には図8(b)に示すように、半導体基板30及び線状半導体層32に対し、CVD法または酸化雰囲気でのアニール等の手段によって、厚み1〜7nm程度のゲート絶縁膜34を形成する。酸化雰囲気でのアニールは、酸化炉中で半導体基板30の基板面及び線状半導体層12の表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜34の形成を行う。CVD法では、TEOS((Tetra ethoxy silane)などの原料ガスを使用して、高誘電率材料のHfO2等のHigh-K膜やSiO2等の絶縁材料を堆積させる。
具体的には、図8(c)に示すように、半導体基板30、線状半導体層32及びゲート絶縁膜34を覆うように、ポリシリコン層45をCVD法等によって形成する。
次に、図8(d)に示すように、ポリシリコン層45の上面の凹凸をCMPで平坦化する。
次に、図9(a)に示すように、N型シリコン部32C(ソース領域32d)に隣接するゲート絶縁膜34が露出する程度まで、ポリシリコン層45をエッチングバックする。更に、渦巻き体33の外周近傍より外側のポリシリコン層45もエッチングによって除去する。このようにしてゲート電極35を形成する。
次に、図9(c)に示すように、層間絶縁膜36の上面の凹凸をCMPで平坦化する。
次に、CVD法等によって、P型もしくはN型のドーパント不純物(P、As、B等)が混入されたポリシリコンを各貫通孔38A〜40Aの内部に充填する。ポリシリコンの代わりにタングステン等の金属を貫通孔38A〜40Aに充填してもよい。これにより、線状半導体層32のソース領域32dに接続される第1コンタクトプラグ38と、線状半導体層32のドレイン領域32eに接続される第2コンタクトプラグ39と、ゲート電極35に接続されるゲート用コンタクトプラグ40とが形成される。
以上のようにして、図6に示す半導体装置31が製造される。
また、渦巻き構造を採用することで線状半導体層32の長さを容易に長くすることが可能になり、これによりゲート電極35に対向するチャネル領域の面積を増加させることができ、ON電流が大きな半導体装置31を製造できる。
まず、上記の半導体装置によれば、低濃度のドーパントのままで、しきい値電圧を一定にできる。なぜならば、渦巻き体の中心から外側まで線状半導体層の幅を維持したまま、渦巻き状のゲート電極を形成できるからである。また、チャンネル領域を形成する線状半導体層の側壁面部を角面から曲面にすることにより、電界緩和可能な構造にもできる。
本実施形態の半導体装置は、SGTに比べて、チャネルを形成する線状半導体層が渦巻き状なので、単位ウェハー面積当たりのON電流の増加効率が、SGTのON電流の増加効率より高くなる。これまでのSGTの設計では、シリコン層厚とチャネル長が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェハー面積当たりの高いON電流を得るには、SFETのようなフィルム巻きである渦巻き状のチャネル幅の長い構造が好ましい。しかも、高いON電流を縦型MOSトランジスタにおいて実現できる。この結果、PRAM(相変化メモリ)などのON電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
また、イオン注入で作製するプレーナ型トランジスタに比べて、結晶成長時にドーパントを混入させるので、チャネル領域とドレイン領域やソース領域を明確に分離しやすい。このことから、超短チャネル長のトランジスタを作製しやすい。しかも、本実施形態の半導体装置のゲートは、線状半導体層の両方の側壁面におけるチャネルを同時に制御できる。つまり、短チャネル効果も抑制できる。以上のことから、シングルゲートの縦型トランジスタの高さをプレーナ型トランジスタのゲート並みの高さに抑制できるので、プレーナ型に代わる次世代の量産型の超短チャネルのトランジスタとして設計・製造できる。
また、SOI基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、半導体装置において発生した熱を効率的に、通常の基板と同様に放熱できる。しかも、キャパシタレスDRAMのメモリーセル等に使用されるフローティングボディ型トランジスタにも応用できる構造である。つまり、完全にトランジスタのチャネル領域と半導体基板の領域を分離でき、また長いチャネル幅はインパクトイオン化された正孔を多く蓄積できる。その他に、DRAMのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
更に、半導体基板の結晶面に対して、垂直方向にトランジスタを連続して製造することによって、より高度な集積化、つまり3次元集積化を実現できる。具体的には、基板の結晶面に対して、垂直方向にNMOSとPMOSを連続して作製することによって、インバータ回路が占める面積を少なくすることが可能になる。
Claims (7)
- 半導体基板と、断面視略凸状の線状半導体層が前記半導体基板の基板面を平面視したときに前記基板面上に略渦巻き状に成形されてなる渦巻き体と、前記線状半導体層を構成する一対の側壁面部に少なくとも形成されてなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記一対の側壁面部に隣接するゲート電極と、を具備してなり、
前記渦巻き体を構成する前記線状半導体層に、チャネル領域を含むボディ領域と、前記ボディ領域上に配置された一方のソース・ドレイン領域とが設けられるとともに、前記線状半導体層のボディ領域の下側または前記線状半導体層の周囲の前記半導体基板に、他方のソース・ドレイン領域が設けられており、前記ボディ領域と前記ゲート電極との間に前記ゲート絶縁膜が配置されていることを特徴とする半導体装置。 - 前記線状半導体層の厚み及び幅と、前記ゲート絶縁膜の厚みとが、渦巻き体の渦巻き外周から渦巻き中心に至る間に渡って一定とされていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板上には、前記渦巻き体、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜が形成され、
前記層間絶縁膜には、前記一方のソース・ドレイン領域に接続されるソース・ドレイン用の第1コンタクトプラグと、前記他方のソース・ドレイン領域に接続されるソース・ドレイン用の第2コンタクトプラグと、前記ゲート電極に接続されるゲート用コンタクトプラグとが設けられ、
前記ゲート電極の外周側の端部と前記ゲート用コンタクトプラグとが直接に接続され、前記一方のソース・ドレイン領域と前記第1コンタクトプラグとが直接に接続され、前記他方のソース・ドレイン領域と前記第2コンタクトプラグとがソース・ドレイン用の引出電極を介して接続されていることを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記ゲート用コンタクトプラグに対する前記第2コンタクトプラグの位置が、前記渦巻き体の渦巻き中心部を中心にしてほぼ対称の位置に配置されるとともに、前記第1コンタクトプラグの位置が、前記渦巻き中心部の上方に配置されていることを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置。
- 前記線状半導体層を構成する一対の側壁面部が、曲面状に形成されていることを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置。
- 半導体基板上に、他方のソース・ドレイン領域となる第1半導体膜と、チャネル領域を含むボディ領域となる第2半導体膜と、一方のソース・ドレイン領域となる第3半導体膜とを順次形成する工程と、
前記第3半導体膜と第2半導体膜と前記第1半導体膜の一部とをパターニングして断面視略凸状の線状半導体層を形成するとともに、前記線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形することによって、前記線状半導体層からなる渦巻き体を形成する工程と、
少なくとも前記線状半導体層の一対の側壁面部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 半導体基板の基板面をパターニングすることにより、断面視略凸状の線状半導体層を前記半導体基板の基板面を平面視したときに略渦巻き状に成形する工程と、
前記線状半導体層の周囲の前記半導体基板及び前記線状半導体層に対して不純物を順次導入することによって、前記線状半導体層の周囲の前記半導体基板に他方のソース・ドレイン領域を形成するとともに、前記線状半導体層にチャネル領域を含むボディ領域と一方のソース・ドレイン領域とを形成する工程と、
前記線状半導体層を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記一対の側壁面部に対向するゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
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