JP2010114143A

JP2010114143A - 半導体記憶装置および半導体記憶装置の製造方法

Info

Publication number: JP2010114143A
Application number: JP2008283276A
Authority: JP
Inventors: Keiichi Kushida; 桂一櫛田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-11-04
Filing date: 2008-11-04
Publication date: 2010-05-20
Also published as: US20100109061A1; US8283712B2

Abstract

【課題】ユニットセルの選択用のワードラインとは別個に磁気抵抗素子の書き込み用のワードラインを設けることなく、選択トランジスタ上に磁気抵抗素子が積層された半導体記憶装置を提供する。
【解決手段】不純物層１２、チャネル層１３および不純物層１６を支柱状に半導体基板１１上に順次積層し、チャネル層１３の周囲を取り巻くようにゲート絶縁膜１４を介してゲート電極１５を配置することで選択トランジスタ３１を構成し、磁性層１７、非磁性層１８および磁性層１９を不純物層１６上に順次積層することで、選択トランジスタ３１上にスピン注入磁化反転素子３２を形成する。
【選択図】図１−１

Description

本発明は半導体記憶装置および半導体記憶装置の製造方法に関し、特に、情報を磁気的に記憶する磁気抵抗素子が選択トランジスタ上に積層されたＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に適用して好適なものである。

ＳＲＡＭと同等の高速アクセス性、ＤＲＡＭと同等の高集積性、フラッシュメモリと同等の不揮発性を兼ね備えた半導体記憶装置としてＭＲＡＭが注目されている。
ここで、ＭＲＡＭでは、情報を磁気的に記憶する磁気抵抗素子と、読み書き対象となるユニットセルの磁気抵抗素子を選択する選択トランジスタが設けられている。そして、選択トランジスタのゲート電極は半導体基板上に配置され、ソース／ドレインはゲート電極の両側の半導体基板に形成される。また、磁気抵抗素子は、選択トランジスタ上に形成された多層配線層に配置される。

また、従来技術として、磁性体メモリ素子の集積度を向上させるために、磁性体を利用したデータ貯蔵機能を有する磁性メモリ要素を垂直型トランジスタ上に形成し、磁性メモリ要素を通して垂直型トランジスタと連結されたビットラインと、ビットラインの上部でこれを横切る書込み用ワードラインを設ける方法が開示されている（例えば、特許文献１参照）。

しかしながら、特許文献１に開示された方法では、不純物積層物の両側がゲート積層物で被覆されることから、不純物積層物を流れる電流から発生する磁束のシールド性が十分でない。このため、ＭＲＡＭの集積度を上げると、メモリセル間の磁気的干渉が増大し、誤動作を引き起こす可能性が大きくなるという問題があった。

また、特許文献１に開示された方法では、ゲート積層物としてのワードラインとは別個に書き込み用ワードラインをビットライン上に設ける必要があるため、配線数が増大し、ＭＲＡＭの高集積化に支障をきたすという問題があった。

特開２００３−２１８３２８号公報

そこで、本発明の目的は、ユニットセルの選択用のワードラインとは別個に磁気抵抗素子の書き込み用のワードラインを設けることなく、選択トランジスタ上に磁気抵抗素子が積層された半導体記憶装置および半導体記憶装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様によれば、第１不純物層上に積層されたチャネル層と、前記チャネル層上に積層された第２不純物層と、前記チャネル層の周囲を取り巻くようにゲート絶縁膜を介して配置されたゲート電極と、前記第２不純物層上に積層されたスピン注入磁化反転素子と、前記スピン注入磁化反転素子上に配置されたビットラインと、前記ビットライン上に配置され、前記ゲート電極に電気的に接続されたワードラインとを備えることを特徴とする半導体記憶装置を提供する。

また、本発明の一態様によれば、第１不純物層、チャネル層および第２不純物層が順次積層され、前記チャネル層の周囲を取り巻くようにゲート絶縁膜を介してゲート電極が配置された選択トランジスタを半導体基板上に形成する工程と、前記第１不純物層、前記チャネル層、前記第２不純物層および前記ゲート電極の周囲が埋め込まれるように前記半導体基板上に第１絶縁層を形成する工程と、前記第１絶縁層にて周囲が埋め込まれた第２不純物層上に積層されたスピン注入磁化反転素子を形成する工程と、前記スピン注入磁化反転素子の周囲が埋め込まれるように前記第１絶縁層上に第２絶縁層を形成する工程と、前記スピン注入磁化反転素子上にビットラインを形成する工程と、前記ビットラインが埋め込まれるように前記第２絶縁層上に第３絶縁層を形成する工程と、前記第１から第３絶縁層に埋め込まれたプラグ電極を介して前記ゲート電極に電気的に接続されたワードラインを前記第３絶縁層上に形成する工程とを備えることを特徴とする半導体記憶装置の製造方法を提供する。

以上説明したように、本発明によれば、ユニットセルの選択用のワードラインとは別個に磁気抵抗素子の書き込み用のワードラインを設けることなく、選択トランジスタ上に磁気抵抗素子が積層された半導体記憶装置を提供することが可能となる。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

（第１実施形態）
図１−１は、本発明の第１実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図、図１−２は、図１−１の選択トランジスタ３１とスピン注入磁化反転素子３２との積層構造を示す斜視図、図２は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す平面図である。
図１−１、図１−２および図２において、半導体基板１１上には、不純物層１２、チャネル層１３および不純物層１６が支柱状に順次積層されている。なお、不純物層１２、１６は、不純物が高濃度にドーピングされた半導体にて構成することができ、トランジスタのソース／ドレインを構成することができる。また、チャネル層１３は、不純物層１２、１６との間でＰＮ接合を構成することができる。また、半導体基板１１、不純物層１２、１６およびチャネル層１３を構成する半導体としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。

そして、チャネル層１３の周囲を取り巻くようにゲート絶縁膜１４を介してゲート電極１５が配置されることで、選択トランジスタ３１が構成されている。そして、この選択トランジスタ３１の周囲には、絶縁層２１ａが埋め込まれている。
また、不純物層１６上には、スピン注入磁化反転素子３２が形成されている。そして、このスピン注入磁化反転素子３２の周囲には、絶縁層２１ｂが埋め込まれている。なお、スピン注入磁化反転素子３２の外形は、不純物層１２、チャネル層１３および不純物層１６の外形に対応させることができ、例えば、スピン注入磁化反転素子３２、不純物層１２、チャネル層１３および不純物層１６は円柱状とすることができる。

ここで、スピン注入磁化反転素子３２は、例えば、磁性層１７、非磁性層１８および磁性層１９の積層構造を用いることができる。そして、磁性層１７を磁化自由層として使用し、磁性層１９を磁化固定層として使用し、磁性層１７、非磁性層１８および磁性層１９の積層構造に垂直方向に流れる電流の向きを切り替えることで、磁性層１７の磁化の向きを磁性層１９と平行にしたり、反平行にしたりすることができる。

ここで、磁性層１７の磁化の向きが磁性層１９と平行であるか反平行であるかによってスピン注入磁化反転素子３２に抵抗値が変化する。従って、磁性層１７の磁化の向きを制御することでスピン注入磁化反転素子３２に情報を記憶させることができる。また、スピン注入磁化反転素子３２の抵抗値の変化を検出することで、スピン注入磁化反転素子３２に記憶された情報を読み出すことができる。

また、スピン注入磁化反転素子３２では、磁性層１７の磁化の向きを制御するために、電子のスピンが使用され、スピン注入磁化反転素子３２の寸法が小さくなるに従って、書き込み電流が小さくなることから、消費電流の増大を抑制しつつ、高集積化を図ることができる。また、スピン注入磁化反転素子３２では、磁性層１７の磁化の向きを制御するために、外部磁界が不要となることから、書き込み用のワードラインを設ける必要がなくなり、高集積化を図ることができる。

なお、非磁性層１８として導電膜を用いることにより、スピン注入磁化反転素子３２は、ＧＭＲ（巨大磁気抵抗効果）素子として動作させることができる。また、非磁性層１８としてトンネル膜を用いることにより、スピン注入磁化反転素子３２は、ＴＭＲ（トンネル磁気抵抗効果）素子として動作させることができる。

なお、磁性層１７、１９の材料としては、例えば、ＣｏＦｅ、ＮｉＦｅ、ＣｏＦｅＢなどのＣｏ、Ｆｅ、Ｎｉなどの強磁性材またはこれらの合金を用いることができる。また、非磁性層１８の材料としては、スピン注入磁化反転素子３２をＧＭＲ素子として動作させる場合には、例えば、Ｒｕ、Ｃｕ、Ａｌ、Ａｕなどの金属を用いることができ、スピン注入磁化反転素子３２をＴＭＲ素子として動作させる場合には、例えば、ＡｌＯ、ＨｆＯ、ＴｉＯ、ＴａＯなどの絶縁膜を用いることができる。

また、絶縁層２１ｂ上には、磁性層１９に電気的に接続されたビットライン２０がカラム方向に形成されている。そして、このビットライン２０は、絶縁層２１ｃにて埋め込まれている。
また、絶縁層２１ｃ上には、ワードライン２３がロウ方向に形成されている。そして、ワードライン２３は、絶縁層２１ａ〜２１ｃに埋め込まれたプラグ電極２２を介してゲート電極１５に電気的に接続されている。また、半導体基板１１は、不純物を高濃度に導入することで、プレートラインとして使用することができる。

図３は、図１−１の半導体記憶装置のユニットセルの等価回路を示す図である。
図３において、選択トランジスタ３１のドレインは、磁気抵抗素子として機能するスピン注入磁化反転素子３２を介してビットライン２０に接続されている。また、選択トランジスタ３１のソースは、プレートライン３３に接続されている。また、選択トランジスタ３１のゲートは、ワードライン２３に接続されている。

そして、図１−１において、スピン注入磁化反転素子３２の書き込みを行う場合、ワードライン２３を介して選択トランジスタ３１をオンにし、スピン注入磁化反転素子３２に垂直に電流を流す。そして、磁化自由層としての磁性層１７から磁化固定層としての磁性層１９に電流が流れると、磁性層１９から磁性層１７に上向きスピンを持った電子が注入される。この結果、磁性層１７の電子に上向きのトルクが与えられ、磁性層１７の磁化の方向が磁性層１９の磁化の方向と平行になることにより、スピン注入磁化反転素子３２に論理値“０”が記憶される。

一方、磁化固定層としての磁性層１９から磁化自由層としての磁性層１７に電流が流れると、磁性層１７から磁性層１９に上向きスピンを持った電子が注入されるとともに、下向きスピンを持った電子が磁性層１９と非磁性層１８との界面で反射され、磁性層１７に戻される。この結果、磁性層１７の電子に下向きのトルクが与えられ、磁性層１７の磁化の方向が磁性層１９の磁化の方向と反平行になることにより、スピン注入磁化反転素子３２に論理値“１”が記憶される。

また、スピン注入磁化反転素子３２の読み出しを行う場合、ワードライン２３を介して選択トランジスタ３１をオンにし、磁性層１７に磁化が反転しない範囲内の電流をスピン注入磁化反転素子３２に垂直に流す。そして、スピン注入磁化反転素子３２に垂直に電流を流した時のスピン注入磁化反転素子３２での電位差を検出し、この電位差を基準値と比較することで、スピン注入磁化反転素子３２に記憶されている情報を読み出す。

ここで、選択トランジスタ３１上にスピン注入磁化反転素子３２を積層することで、スピン注入磁化反転素子３２を配置するためのスペースを半導体基板１１上に確保する必要がなくなるとともに、書き込み電流の増大を招くことなく、選択トランジスタ３１およびスピン注入磁化反転素子３２を微細化することができ、ＭＲＡＭの高集積化を図ることが可能となる。

また、チャネル層１３の周囲を取り巻くようにゲート電極１５を配置することにより、チャネル層１３を流れる電流から発生する磁束のシールド性を向上させることができる。このため、メモリセル間の磁気的干渉を抑制しつつ、メモリセル間の間隔を狭くすることが可能となり、誤動作を招来させることなく、ＭＲＡＭの集積度を上げることができる。

図４−１〜図４−５は、図１−１の半導体記憶装置の製造方法を示す断面図である。
図４−１において、フォトリソグラフィー技術にて作製したレジストパターンをマスクとして半導体基板１１をドライエッチングすることで、半導体基板１１に支柱１１ａを形成する。
次に、図４−２に示すように、熱酸化などの方法を用いることにより、支柱１１ａの表面にゲート絶縁膜１４を形成する。そして、支柱１１ａの中央部分の周囲を取り巻くようにゲート絶縁膜１４上にゲート電極１５を形成する。

次に、図４−３に示すように、ゲート電極１５をマスクとして、不純物の斜めイオン注入Ｚｐを支柱１１ａに行うことにより、不純物層１２、チャネル層１３および不純物層１６を支柱１１ａに形成する。

次に、図４−４に示すように、ＣＶＤなどの方法を用いることにより、選択トランジスタ３１が埋め込まれるようにして絶縁層２１ａを半導体基板１１上に形成する。そして、ＣＭＰまたはエッチバックなどの方法を用いることにより、絶縁層２１ａを平坦化し、不純物層１６の表面を露出させる。

そして、スパッタなどの方法を用いることにより、磁性層１７、非磁性層１８および磁性層１９を不純物層１６および絶縁層２１ａ上に順次積層する。そして、フォトリソグラフィー技術にて作製したレジストパターンをマスクとして磁性層１７、非磁性層１８および磁性層１９をドライエッチングすることで、絶縁層２１ａ上の磁性層１７、非磁性層１８および磁性層１９を除去し、不純物層１６上に配置されたスピン注入磁化反転素子３２を形成する。

次に、図４−５に示すように、ＣＶＤなどの方法を用いることにより、スピン注入磁化反転素子３２が埋め込まれるようにして絶縁層２１ｂを絶縁層２１ａ上に形成する。そして、ＣＭＰまたはエッチバックなどの方法を用いることにより、絶縁層２１ｂを平坦化し、磁性層１９の表面を露出させる。
そして、スパッタなどの方法を用いることにより、導体層を磁性層１９および絶縁層２１ｂ上に積層する。そして、フォトリソグラフィー技術にて作製したレジストパターンをマスクとして導体層をドライエッチングすることで、磁性層１９および絶縁層２１ｂ上にビットライン２０を形成する。

次に、図１−１に示すように、ＣＶＤなどの方法を用いることにより、ビットライン２０が埋め込まれるようにして絶縁層２１ｃを絶縁層２１ａ上に形成する。そして、ゲート電極１５に接続されたプラグ電極２２を絶縁層２１ａ〜２１ｃに埋め込んだ後、プラグ電極２２に接続されたワードライン２３を絶縁層２１ｃ上に形成する。

なお、上述した第１実施形態では、スピン注入磁化反転素子３２として、磁性層１７、非磁性層１８および磁性層１９を設けた構成について説明したが、スピン注入磁化反転素子３２は、これ以外の構造でもよく、例えば、スピン注入磁化反転素子３２の上下に上部電極および下部電極を設けるようにしてもよいし、磁化固定層の磁化を固定するための反強磁性層を設けるようにしてもよいし、シングルピン構造の他、ダブルピン構造を用いるようにしてもよい。

以下の第２実施形態および第３実施形態では、図１−１のスピン注入磁化反転素子３２について、図１−１に示した構造以外の構成について説明する。

（第２実施形態）
図５−１および図５−２は、本発明の第２実施形態に係るスピン注入磁化反転素子の概略構成を示す断面図である。
図５−１および図５−２において、磁化固定層４１上には、スピンフィルタ層４２、磁化自由層４３、非磁性層４４、磁化固定層４５および反強磁性層４６が順次積層されている。なお、例えば、磁化固定層４１、４５および磁化自由層４３の材料としてＣｏＦｅ、スピンフィルタ層４２の材料としてＲｕ、非磁性層４４の材料としてＣｕ、反強磁性層４６の材料としてＩｒＭｎを用いることができる。

そして、図５−１に示すように、磁化固定層４１、スピンフィルタ層４２、磁化自由層４３、非磁性層４４、磁化固定層４５および反強磁性層４６に垂直に電流Ｉ⁻が流れると、磁化固定層４５から磁化自由層４３に上向きスピンを持った電子ｅが注入されるとともに、磁化自由層４３を通過した上向きスピンを持った電子ｅが磁化固定層４１とスピンフィルタ層４２との界面で反射され、磁化自由層４３に戻される。この結果、磁化自由層４３の電子に上向きのトルクが与えられ、磁化自由層４３の磁化の方向が磁化固定層４５の磁化の方向と平行になることにより、スピン注入磁化反転素子に論理値“０”が記憶される。

一方、磁化固定層４１、スピンフィルタ層４２、磁化自由層４３、非磁性層４４、磁化固定層４５および反強磁性層４６に垂直に電流Ｉ^＋が流れると、磁化固定層４５から磁化自由層４３に下向きスピンを持った電子ｅが注入されるとともに、下向きスピンを持った電子ｅが非磁性層４４と磁化固定層４５との界面で反射され、磁化自由層４３に戻される。この結果、磁化自由層４３の電子に下向きのトルクが与えられ、磁化自由層４３の磁化の方向が磁化固定層４５の磁化の方向と反平行になることにより、スピン注入磁化反転素子に論理値“１”が記憶される。

ここで、磁化固定層４１と磁化自由層４３との間にスピンフィルタ層４２を設けることにより、スピン蓄積効果を増大させることが可能となり、磁化反転に必要な電流密度を低減させることができる。

（第３実施形態）
図６は、本発明の第３実施形態に係るスピン注入磁化反転素子の概略構成を示す断面図である。
図６において、電極５１上には、垂直磁化ピン層５２、界面磁性層５３、トンネル膜５４、界面磁性層５５および垂直磁化フリー層５６が順次積層されている。なお、例えば、界面磁性層５３、５５の材料としてＣｏＦｅＢ、トンネル膜５４の材料としてＭｇＯを用いることができる。

ここで、スピン注入磁化反転素子の磁化固定層および磁化自由層に垂直磁化膜を用いることにより、面内磁化方式に比べ、反磁界の影響を受けにくくして磁化反転時のエネルギーレベルを低減させることができ、書き込み電流を低減することが可能となる。

（第４実施形態）
図７は、本発明の第４実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図、図８は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示す平面図である。
図７および図８において、半導体基板６１上には、不純物層６２、チャネル層６３および不純物層６６が支柱状に順次積層されている。そして、チャネル層６３の周囲を取り巻くようにゲート絶縁膜６４を介してゲート電極６５が配置されることで、選択トランジスタ８１が構成されている。また、不純物層６６上には、磁性層６７、非磁性層６８および磁性層６９が順次積層されることで、スピン注入磁化反転素子８２が選択トランジスタ８１上に形成されている。そして、スピン注入磁化反転素子８２上には磁性層６９に電気的に接続されたビットライン７０がカラム方向に形成されるとともに、ビットライン７０と並行にプレートライン７６が形成されている。

そして、選択トランジスタ８１、スピン注入磁化反転素子８２、ビットライン７０およびプレートライン７６は、絶縁層７１に埋め込まれている。また、半導体基板６１には、不純物層６２に接続された不純物層７４が形成されている。そして、プレートライン７６は、絶縁層７１に埋め込まれたプラグ電極７５を介して不純物層７４に接続されている。また、絶縁層７１上には、ワードライン７３がロウ方向に形成されている。そして、ワードライン７３は、絶縁層７１に埋め込まれたプラグ電極７２を介してゲート電極６５に電気的に接続されている。

ここで、不純物層６２に電気的に接続されたプレートライン７６をビットライン７０と並行に設けることにより、半導体基板６１をプレートライン７６として用いる必要がなくなり、プレートライン７６の抵抗値を下げることが可能となることから、ユニットセルに流れる書き込み電流を均一化することができる。

（第５実施形態）
図９は、本発明の第５実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図である。
図９において、半導体基板１１１上には、不純物層１１２、チャネル層１１３および不純物層１１６が支柱状に順次積層されている。そして、チャネル層１１３の周囲を取り巻くようにゲート絶縁膜１１４ａを介してゲート電極１１５ａが配置されることで、選択トランジスタ１３１が構成されている。

また、不純物層１１６上には、磁性層１１７、非磁性層１１８および磁性層１１９が順次積層されることで、スピン注入磁化反転素子１３２が選択トランジスタ１３１上に形成されている。ここで、スピン注入磁化反転素子１３２には、磁性層１１７、非磁性層１１８および磁性層１１９の周囲を取り巻くように絶縁層１１４ｂを介して磁気シールド層１１５ｂが配置されている。

また、スピン注入磁化反転素子１３２上には、磁性層１１９に電気的に接続されたビットライン１２０がカラム方向に形成されている。そして、選択トランジスタ１３１、スピン注入磁化反転素子１３２およびビットライン１２０は、絶縁層１２１にて埋め込まれている。

また、絶縁層１２１上には、ワードライン１２３がロウ方向に形成されている。そして、ワードライン１２３は、絶縁層１２１に埋め込まれたプラグ電極１２２を介してゲート電極１１５に電気的に接続されている。また、半導体基板１１１は、不純物を高濃度に導入することで、プレートラインとして使用することができる。

ここで、磁性層１１７、非磁性層１１８および磁性層１１９の周囲を取り巻くように磁気シールド層１１５ｂを配置することにより、スピン注入磁化反転素子１３２を流れる電流から発生する磁束のシールド性を向上させることができる。このため、メモリセル間の磁気的干渉を抑制しつつ、メモリセル間の間隔を狭くすることが可能となり、誤動作を招来させることなく、ＭＲＡＭの集積度を上げることができる。

（第６実施形態）
図１０は、本発明の第６実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図である。
図１０において、半導体基板２１１上には、不純物層２１２、チャネル層２１３および不純物層２１６が支柱状に順次積層されている。そして、不純物層２１２、チャネル層２１３および不純物層２１６の周囲を取り巻くようにゲート絶縁膜２１４を介してゲート電極２１５が配置されることで、選択トランジスタ２３１が構成されている。

また、不純物層２１６上には、磁性層２１７、非磁性層２１８および磁性層２１９が順次積層されることで、スピン注入磁化反転素子２３２が選択トランジスタ２３１上に形成されている。ここで、スピン注入磁化反転素子２３２には、磁性層２１７、非磁性層２１８および磁性層２１９の周囲を取り巻くようにゲート絶縁膜２１４を介してゲート電極２１５が配置されている。

また、スピン注入磁化反転素子２３２上には、磁性層２１９に電気的に接続されたビットライン２２０がカラム方向に形成されている。そして、選択トランジスタ２３１、スピン注入磁化反転素子２３２およびビットライン２２０は、絶縁層２２１にて埋め込まれている。
また、絶縁層２２１上には、ワードライン２２３がロウ方向に形成されている。そして、ワードライン２２３は、絶縁層２２１に埋め込まれたプラグ電極２２２を介してゲート電極２１５に電気的に接続されている。また、半導体基板２１１は、不純物を高濃度に導入することで、プレートラインとして使用することができる。

ここで、不純物層２１２、チャネル層２１３および不純物層２１６だけでなく、磁性層２１７、非磁性層２１８および磁性層２１９の周囲を取り巻くようにゲート電極２１５を配置することにより、選択トランジスタ２３１およびスピン注入磁化反転素子２３２を流れる電流から発生する磁束のシールド性を向上させることができる。このため、メモリセル間の磁気的干渉を抑制しつつ、メモリセル間の間隔を狭くすることが可能となり、誤動作を招来させることなく、ＭＲＡＭの集積度を上げることができる。

図１１−１および図１１−２は、図１０の半導体記憶装置の製造方法を示す断面図である。
図１１−１において、不純物をドーピングしながらエピタキシャル成長を行うことにより、不純物層２１２、チャネル層２１３および不純物層２１６を半導体基板２１１上に順次積層する。そして、スパッタなどの方法を用いることにより、磁性層２１７、非磁性層２１８および磁性層２１９を不純物層２１６上に順次積層する。

次に、フォトリソグラフィー技術にて作製したレジストパターンをマスクとして不純物層２１２、チャネル層２１３、不純物層２１６、磁性層２１７、非磁性層２１８および磁性層２１９をドライエッチングすることで、不純物層２１２、チャネル層２１３、不純物層２１６、磁性層２１７、非磁性層２１８および磁性層２１９を支柱状にパターニングする。

次に、図１１−２に示すように、熱酸化やＣＶＤなどの方法を用いることにより、支柱状の不純物層２１２、チャネル層２１３、不純物層２１６、磁性層２１７、非磁性層２１８および磁性層２１９の側壁にゲート絶縁膜２１４を形成する。そして、支柱状の不純物層２１２、チャネル層２１３、不純物層２１６、磁性層２１７、非磁性層２１８および磁性層２１９の周囲を取り巻くようにゲート絶縁膜２１４上にゲート電極２１５を形成する。

次に、図１０に示すように、スピン注入磁化反転素子２３２上に配置されたビットライン１２０を形成するとともに、選択トランジスタ２３１、スピン注入磁化反転素子２３２およびビットライン２２０が埋め込まれた絶縁層２２１を半導体基板２１１上に形成する。そして、ゲート電極２１５に接続されたプラグ電極２２２を絶縁層２２１に埋め込んだ後、プラグ電極２２２に接続されたワードライン２２３を絶縁層２２１上に形成する。

本発明の第１実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図。図１−１の選択トランジスタ３１とスピン注入磁化反転素子３２との積層構造を示す斜視図。本発明の第１実施形態に係る半導体記憶装置の概略構成を示す平面図。図１−１の半導体記憶装置のユニットセルの等価回路を示す図。図１−１の半導体記憶装置の製造方法を示す断面図。図１−１の半導体記憶装置の製造方法を示す断面図。図１−１の半導体記憶装置の製造方法を示す断面図。図１−１の半導体記憶装置の製造方法を示す断面図。図１−１の半導体記憶装置の製造方法を示す断面図。本発明の第２実施形態に係るスピン注入磁化反転素子の概略構成を示す断面図。本発明の第２実施形態に係るスピン注入磁化反転素子の概略構成を示す断面図。本発明の第３実施形態に係るスピン注入磁化反転素子の概略構成を示す断面図。本発明の第４実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図。本発明の第４実施形態に係る半導体記憶装置の概略構成を示す平面図。本発明の第５実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図。本発明の第６実施形態に係る半導体記憶装置のユニットセルの概略構成を示す断面図。図１０の半導体記憶装置の製造方法を示す断面図。図１０の半導体記憶装置の製造方法を示す断面図。

符号の説明

１１、６１、１１１、２１１半導体基板、１２、１６、６２、６６、７４、１１２、１１６、１１２、１１６不純物層、１３、６３、１１３、２１３チャネル層、１４、６４、１１４ａ、２１４ゲート絶縁膜、１５、６５、１１５ａ、２１５ゲート電極、１７、１９、６７、６９、１１７、１１９、２１７、２１９磁性層、１８、４４、６８、１１８、２１８非磁性層、２０、７０、１２０、２２０ビットライン、２１ａ〜２１ｃ、７１、１２１、２２１絶縁層、２２、７２、７５、１２２、２２２プラグ電極、２３、７３、１２３、２２３ワードライン、３１選択トランジスタ、３２スピン注入磁化反転素子、３３、７６プレートライン、１１ａ支柱、４１、４５磁化固定層、４２スピンフィルタ層、４３磁化自由層、４６反強磁性層、５７キャップ層、５１電極、５２垂直磁化ピン層、５３、５５界面磁性層、５４トンネル膜、５６垂直磁化フリー層、１１４ｂ絶縁層、１１５ｂ磁気シールド層

Claims

第１不純物層上に積層されたチャネル層と、
前記チャネル層上に積層された第２不純物層と、
前記チャネル層の周囲を取り巻くようにゲート絶縁膜を介して配置されたゲート電極と、
前記第２不純物層上に積層されたスピン注入磁化反転素子と、
前記スピン注入磁化反転素子上に配置されたビットラインと、
前記ビットライン上に配置され、前記ゲート電極に電気的に接続されたワードラインとを備えることを特徴とする半導体記憶装置。
前記第１不純物層に電気的に接続され、前記ビットラインと並行に配置されたプレートラインをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
前記スピン注入磁化反転素子の周囲を取り巻くように配置された磁気シールド層をさらに備えることを特徴とする請求項１または２に記載の半導体記憶装置。
前記第１不純物層、前記チャネル層、前記第２不純物層および前記スピン注入磁化反転素子の形状は円柱状であることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
第１不純物層、チャネル層および第２不純物層が順次積層され、前記チャネル層の周囲を取り巻くようにゲート絶縁膜を介してゲート電極が配置された選択トランジスタを半導体基板上に形成する工程と、
前記第１不純物層、前記チャネル層、前記第２不純物層および前記ゲート電極の周囲が埋め込まれるように前記半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層にて周囲が埋め込まれた第２不純物層上に積層されたスピン注入磁化反転素子を形成する工程と、
前記スピン注入磁化反転素子の周囲が埋め込まれるように前記第１絶縁層上に第２絶縁層を形成する工程と、
前記スピン注入磁化反転素子上にビットラインを形成する工程と、
前記ビットラインが埋め込まれるように前記第２絶縁層上に第３絶縁層を形成する工程と、
前記第１から第３絶縁層に埋め込まれたプラグ電極を介して前記ゲート電極に電気的に接続されたワードラインを前記第３絶縁層上に形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。