JP2013539222A - スピン注入型メモリセル構造および方法 - Google Patents

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Abstract

スピン注入型（ＳＴＴ）メモリセル構造および方法が、本明細書に記載される。１つまたは複数のＳＴＴメモリセル構造は、強磁性記憶材料と、反強磁性材料と接するピンド強磁性材料との間に位置づけられたトンネルバリア材料を含む。トンネルバリア材料は、マルチフェロイック材料であり、反強磁性材料、強磁性記憶材料、およびピンド強磁性材料は、第１の電極と第２の電極との間に位置づけられる。
【選択図】図１Ａ

Description

本開示は、一般に、半導体メモリデバイス、方法、およびシステムに関し、より詳しくは、スピン注入型（ＳＴＴ）メモリセル構造および方法に関する。
典型的に、メモリデバイスは、コンピュータまたは他の電子機器において、内部の、半導体、集積回路として提供される。多くの異なる種類のメモリがあり、そのようなメモリには、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）や抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））等の抵抗可変メモリ、およびスピン注入型ランダムアクセスメモリ（ＳＴＴ ＲＡＭ）等の磁気ランダムアクセスメモリ（ＭＲＡＭ）が含まれる。
ＭＲＡＭデバイスは、磁気モーメントの異なる相対配向（例えば、平行と逆平行）のため多重状態抵抗として見ることができる磁気トンネル接合（ＭＴＪ）を使用することができ、デバイスを通過する電流の大きさを変更することができる。書込みプロセスにおいて、導電線（例えば、ワード線およびビット線）を通過する電流に起因する磁界は、ＭＴＪの「フリー」材料の磁気モーメント方向をスイッチングするために使用することができ、高い、もしくは低い抵抗状態にデバイスを置くことができる。次いで、セルの状態を判断するために読出しプロセスを使用することができる。
ＭＲＡＭセルのサイズが減少するにつれ、隣接するセル間の距離もまた減少し、磁気モーメント方向をスイッチングするために使用される電流搬送線に起因するセル攪乱の増加をもたらすことができる。一例として、ＭＲＡＭデバイスと関連づけられた書込み電流は約１０ｍＡとすることができる。ＭＲＡＭセルと電流搬送線のサイズが減少するにつれて困難になる可能性がある。例えば、線幅がより小さいと、必要なスイッチング磁界を生成するためにより大きな電流を必要とする可能性があり、消費電力が増加する。
ＳＴＴデバイスは、以前のＭＴＪセルの動作特徴のいくつかを共有するが、フリー材料の磁気モーメントのスイッチング（例えば、書込みプロセス）は、スピン分極電流それ自体の通過によって生成することが可能である。例えば、その磁気モーメントが所与の方向に向けられている第１の磁気材料（例えば、「ピンド（ｐｉｎｎｅｄ）」材料）を通過する非分極伝導電子は、材料内での分極束縛電子との量子力学的交換相互作用によりその材料を通過することによって優先的に分極される。そのような分極は、磁化材料の表面から反射する伝導電子、ならびに磁化材料の表面を通過する伝導電子に発生する可能性がある。そのような分極プロセスの効率は、材料の結晶構造に左右される可能性がある。その後、分極方向が空間内に固定されない第２の磁気材料（例えば、「フリー」材料）をかかる分極伝導電子の流れが通過する場合、分極伝導電子は、磁気材料内の束縛電子にトルクを及ぼし、十分であれば、束縛電子の分極を反転することができ、それにより、磁気材料の磁気モーメントを反転することができる。
磁気モーメントの反転を引き起こすためにセルの内部に電流を使用すると、モーメントスイッチングを生成するために（例えば、隣接する電流搬送線から）外部磁界を生成するのに要する電流よりも小さい電流（例えば、約２００マイクロアンペア）で済む。しかしながら、ＳＴＴ ＲＡＭセルにおける磁気モーメントスイッチングを生成するために使用される電流をさらに低減すると、そのようなセルと関連づけられた材料におけるエネルギー消費と熱プロファイルのさらなる減少等の利点をもたらすことができ、他の利点の中でも、セルの完全性および信頼性を向上することができる。
本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造を示す。 本開示の実施形態による、１つまたは複数のＳＴＴメモリセル構造を有するメモリアレイの一部を示す。
スピン注入型（ＳＴＴ）メモリセル構造および方法が、本明細書に記載される。１つまたは複数のＳＴＴメモリセル構造は、強磁性記憶材料と、反強磁性材料と接するピンド強磁性材料との間に位置づけられたトンネルバリア材料を含む。トンネルバリア材料はマルチフェロイック材料であり、反強磁性材料、強磁性記憶材料、およびピンド強磁性材料は、第１の電極と第２の電極との間に位置づけられる。
本開示の実施形態は、（例えば、セルと関連づけられた強磁性記憶材料と接するマルチフェロイックトンネルバリア材料の間での交換結合のため）印加された電界を介してＳＴＴメモリセル内の磁気スイッチングをもたらす等の様々な利点をもたらす。実施形態は、以前のＳＴＴメモリセルと比較して、プログラミング電流の減少をもたらすことができる。実施形態はまた、他の利点の中でも、（例えば、熱誘起磁気スイッチングを防ぐことによって）スイッチング時のデータの信頼性および／または安定性の追加、マルチビットＳＴＴメモリセル機能、および以前のＳＴＴメモリセルと比較した物理的な設置面積の減少等の利点をもたらすことができる。
本明細書の図は、最初の１桁または複数桁は図面番号に対応し、残りの桁は図面内の要素または部品を識別する、番号付け規則に従う。異なる図の間で同様の要素または部品は、同様の桁を使用することによって識別される場合がある。例えば、１０４は、図１における要素「０４」を言及する場合があり、同様の要素は、図２では２０４として言及する場合がある。理解されるであろうように、本明細書の様々な実施形態に示す要素は、本開示の多くの追加実施形態を提供するように、追加、交換、および／または除去することができる。さらに、理解されるであろうように、図内に提供される要素の比率および相対的な大きさは、本発明の実施形態を図示することを意図しており、限定的な意味に解釈されるべきではない。
図１Ａは、本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造１００−１を示す。メモリセル構造１００−１は、強磁性記憶材料１０６と、反強磁性材料１１２と接するピンド強磁性材料１１０との間に位置づけられたトンネルバリア材料１０８を含むスタック構造を備える。材料１０６、１０８、１１０、および１１２は、磁気トンネル接合（ＭＴＪ）素子を構成し、第１の電極１０４（例えば、上部電極）と第２の電極１１４（例えば、底部電極）との間に位置づけられる。本開示の様々な実施例において、ＭＴＪ素子のトンネルバリア材料１０８は、マルチフェロイック材料１０８である。マルチフェロイック材料１０８は、結合された強誘電性および強磁性ならびに／もしくは反強磁性を示すことができる。例として、マルチフェロイック材料１０８は、他のマルチフェロイック材料の中でも、ＢｉＦｅＯ３（ＢＦＯ）、ＴｂＭｎ２Ｏ５、ＴｂＭｎＯ３、Ｂｉ４Ｆｅ２ＴｉＯ１２、またはＮｉＢｉ２Ｏ４とすることができる。
ピンド強磁性材料１１０内に図示した矢印は、材料１１０内の磁化の向きを示す。矢印１０５は、構造１００−１の強磁性記憶材料１０６内における磁化の代替方向を示す（例えば、磁化方向１０５は、材料１１０の磁化方向と比較して、平行または逆平行方向の間でスイッチング可能である）。当業者は理解するであろうように、（例えば、電極１０４と１１４との間の平面配置に垂直な電流で）スピン分極電流をメモリ構造１００−１に印加することができ、臨界スイッチング電流密度（Ｊｃ）が超過された場合、強磁性記憶材料１０６の磁化方向をスイッチングすることができる。磁化１０５の異なる方向は、ＳＴＴ ＲＡＭセルの特定のデータ状態に対応することができる。
本開示の１つまたは複数の実施形態において、ＳＴＴメモリセル内の「フリー」磁気材料の磁気分極（例えば、強磁性記憶材料１０６の磁化方向１０５）は、電界の印加を介して変え、かつ／または制御することができ、他の利点の中でも、セル内の磁気分極スイッチングを達成するために使用されるプログラミング電流の減少等の利点をもたらすことが可能である。１つまたは複数の実施形態は、ＳＴＴメモリセルと関連づけられたＭＴＪ素子のトンネル接合材料として機能するマルチフェロイック材料（例えば、強誘電性反強磁性マルチフェロイック材料および／または強誘電性強磁性マルチフェロイック材料）を含む。
マルチフェロイックトンネルバリア材料（例えば、１０８）への電界の印加は、（例えば、マルチフェロイック材料内の強磁性秩序および／または反強磁性秩序に結合された強誘電性秩序を変更することによって）マルチフェロイック内の反強磁性秩序および／または強磁性秩序を操作する（例えば、回転する）ために使用することができる。一例として、構造１００−１を通って流れる電流１１６（例えば、プログラミング電流）は、スタック構造を通る電界１１５（例えば、上部電極１０４と底部電極１１４との間に生成された電界）を生成することができる。電界１１５は、マルチフェロイックトンネルバリア材料１０８内の強誘電性分極を回転し、プログラミング動作の間、平行から逆平行、またはその逆へ、（例えば、ピンド強磁性材料１１０の磁化方向に対して）磁化１０５のスイッチングを引き起こすのに要する電流を減少することができる。マルチフェロイックトンネル材料１０８は、様々な実施例において、約１ナノメートル（ｎｍ）以下の厚さを有することが可能である。しかしながら、材料１０８の厚さはそれに限定されない。例えば、材料１０８の厚さは、スピン分極するトンネル材料として機能するために適切な様々な厚さとすることが可能である。
さらに以下に記載するように、様々な実施例において、（例えば、電界が印加された結果として）マルチフェロイックトンネルバリア材料１０８内の強誘電性分極変化は、マルチフェロイック材料１０８の反強磁性秩序および／または強磁性秩序を変更することができる。マルチフェロイック材料１０８と強磁性記憶材料１０６との間の交換結合の結果として、マルチフェロイック材料の反強磁性秩序および／または強磁性秩序は、強磁性記憶材料１０６の磁気分極１０５に影響する。したがって、マルチフェロイック材料（例えば、１０８）内のフェロイック秩序パラメータ（例えば、強磁性秩序パラメータと反強磁性秩序パラメータのいずれかもしくは両方と結合する強誘電性秩序パラメータ）の固有結合は、それに結合する強磁性材料（例えば、１０６）の磁気分極（例えば、１０５）を操作する（例えば、スイッチングする）ために使用することができる。
様々な実施形態において、上部電極１０４と底部電極１１４に加えて１つまたは複数の電極を、電界をマルチフェロイック材料１０８にもたらし、強磁性記憶材料１０６の磁化方向１０５を変えるために使用することができる。以下に記載されるように、追加電極は、ＳＴＴスタック構造１００−１の外部にあることが可能である。１つまたは複数の実施形態において、追加電極は、ＳＴＴスタック１００−１に結合されたアクセスデバイス（例えば、垂直アクセスデバイス）のゲート電極とすることができる。
場合によっては、マルチフェロイックトンネルバリア１０８と強磁性記憶材料１０６との間の交換結合は、（例えば、ピンド材料１１０の磁化方向に平行もしくは逆平行から、逆平行もしくは平行に）記憶材料１０６の磁化方向１０５をスイッチングするために十分である場合がある。マルチフェロイック材料１０８と記憶材料１０６との間の交換結合が、記憶材料１０６の磁化方向１０５の完全なスイッチングを引き起こすために不十分である場合、「磁気トルク」を引き起こすことができ、ＳＴＴメモリセル内で十分なスイッチングを引き起こすのに要する電流を減少することができる。さらに、引き起こされた磁気トルクが、（例えば、熱誘起磁気スイッチングを防ぐことによって）スイッチング時にデータの信頼性および／または安定性の追加をもたらすことができる。
一例として、図１Ｂに示したＳＴＴメモリセル構造１００−２は、上部電極１０４および底部電極１１４に加えて、電極１１９−１および１１９−２を含む。電極１１９−１および１１９−２は、図１Ａに示すＳＴＴスタック構造１００−１の外部にある。この実施例において、電極１１９−１および１１９−２は、（例えば、電極１１９−１と１１９−２との間の印加電圧差のため）電界１２０をマルチフェロイックトンネルバリア材料１０８にもたらすよう構成される。電界１２０は、マルチフェロイック材料１０８の反強磁性秩序に影響し、上記のように、強磁性記憶材料１０６のスイッチング可能な磁化方向１０５を変更することができる。矢印１１７は、マルチフェロイックトンネルバリア材料１０８のスイッチング可能な強誘電性分極方向を示す。
ＳＴＴ構造１００−２は、電極１１９−１と、マルチフェロイック材料１０８の外縁部との間に位置づけられた誘電体材料１２３−１、および電極１１９−２と、マルチフェロイック材料１０８の反対側の外縁部との間に位置づけられた誘電体材料１２３−２を含む。誘電体材料１２３−１および１２３−２は、酸化物材料もしくは他の誘電体材料とすることができ、マルチフェロイックトンネルバリア材料１０８への損傷を防ぐことができる。
いくつかの実施形態において、電界は、電極１１９−１／１１９−２の一方と電極１０４／１１４の一方との間の印加電圧に応じて、マルチフェロイック材料１０８に印加することができる。様々な実施形態において、そのような電界は、（例えば、マルチフェロイック１０８において引き起こされた分極変化による、マルチフェロイックと材料１０６との間の交換結合のため）材料１０６の磁化方向１０５を変えるのに十分である可能性がある。
図１Ｃから図１Ｅは、本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造１００−３を示す。メモリ構造１００−３は、アクセスデバイス１２５に結合した、図１Ａに示すＳＴＴスタック構造１００−１を含む。この実施例において、アクセスデバイスは、基板１０１から、または基板１０１上に形成された縦型電界効果トランジスタ（ＶＦＥＴ）１２５である。基板は、とりわけ、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、またはシリコンオンサファイア（ＳＯＳ）基板とすることができる。
図１Ａおよび図１Ｂと関連して記載したように、ＳＴＴ構造１００−３は、上部電極１０４と底部電極１１４との間に位置づけられたＭＴＪ素子を含む。ＭＴＪのトンネルバリア材料１０８は、マルチフェロイック材料である。この実施例において、マルチフェロイックトンネルバリア材料１０８は、垂直アクセスデバイス１２５の第１のゲート電極１１８−１と第２のゲート電極１１８−２との間に設置される。マルチフェロイックトンネルバリア材料１０８は、強磁性記憶材料１０６およびピンド強磁性材料１１０と接する。マルチフェロイック材料１０８の第１の縁部は、強磁性記憶材料１０６の第１の縁部と整合し、マルチフェロイック材料１０８の第２の縁部は、強磁性記憶材料１０６の第２の縁部と整合する。
ゲート電極１１８−１および１１８−２は、ＳＴＴメモリセルで実行されたプログラミング操作に伴って、電界１２０をマルチフェロイック材料１０８にもたらすよう構成される。この実施例において、ＶＦＥＴ１２５に対応するゲート酸化物１２２−１／１２２−２は、ゲート電極１１８−１／１１８−２のそれぞれからマルチフェロイックトンネルバリア材料１０８を絶縁する。上記のように、磁化方向１０５は、（例えば、ピンド材料１１０の磁化方向に対し、平行方向と逆平行方向との間で）スイッチング可能である。電界１２０の向きは、マルチフェロイック材料１０８の強誘電性分極方向１１７に影響し、マルチフェロイック１０８と強磁性材料１０６との間で反強磁性交換結合を引き起こすことができ、それにより、材料１０６の磁化方向１０５を変えることができる。
例えば、図１Ｄの実施形態は、ゲート電極１１８−１と１１８−２との間の印加電圧差を介してＳＴＴ構造１００−３にもたらされる電界１２０−１を示す。矢印１１７−１は、印加された電界１２０−１のため、マルチフェロイックトンネルバリア材料１０８内で引き起こされた強誘電性分極方向を示す。矢印１０５−１は、ＭＴＪの強磁性記憶材料１０６に対応する磁化方向を示す（例えば、この実施例において、ピンド強磁性材料１１０の磁化方向に平行である）。材料１０８内で引き起こされた強誘電性分極１１７−１は、マルチフェロイック材料１０８の反強磁性秩序に影響し、次に、強磁性記憶材料１０６の磁化方向１０５−１に影響する。矢印１１７−１および１０５−１は例であり、それぞれ材料内の実際の秩序パラメータ方向を示さない場合もある。
図１Ｅに示す実施形態は、ゲート電極１１８−１と１１８−２との間の印加電圧差を介してＳＴＴ構造１００−３にもたらされる電界１２０−２を示す。矢印１１７−２は、印加された電界１２０−２のため、マルチフェロイックトンネルバリア材料１０８内で引き起こされた強誘電性分極方向を示す。矢印１０５−２は、ＭＴＪの強磁性記憶材料１０６に対応する磁化方向を示す（例えば、ピンド強磁性材料１１０の磁化方向に逆平行である）。この実施例において、電界１２０−２によりマルチフェロイック１０８と記憶材料１０６との間で引き起こされた交換結合は、（例えば、図１Ｄに示す平行方向１０５−１から、図１Ｅに示す逆平行方向１０５−２に）記憶材料１０６の磁化方向１０５をスイッチングするために十分である。矢印１１２−１および１０５−２は例であり、材料それぞれの内の実際の秩序パラメータ方向を示さない場合もある。
上記のように、１つまたは複数の実施形態において、電極（例えば、１１８−１と１１８−２）の間の電界（例えば、１２０−２）は、強磁性記憶材料１０６の磁化１０５を完全にスイッチングするために十分でない場合がある。しかしながら、そのような場合、残留磁気トルクを記憶材料１０６内で引き起こすことができ、ＳＴＴメモリセルにおけるスイッチングに対するバリアを減少することができる。例えば、磁化のスイッチングを（例えば、方向１０５−１から１０５−２に）引き起こすために必要とされるプログラミング電流密度は、印加された電界１２０−２の下で、マルチフェロイックトンネルバリア材料１０８と記憶材料１０６との間の交換結合のため減少する。
１つまたは複数の実施形態において、ゲート電極１１８−１／１１８−２は、「サラウンドゲート」構造を形成することができる。例えば、電極１１８−１／１１８−２は、アクセスデバイス１２５の周囲に巻き付けることができる。いくつかのそのような実施形態において、電極１１８−１／１１８−２は単一のゲート電極とすることができ、アクセスデバイス１２５および／またはマルチフェロイック材料（例えば、１０８）を取り囲むことができる。
図２Ａは、本開示の１つまたは複数の実施形態による、ＳＴＴメモリセル構造２００−１を示す。メモリセル構造２００−１は、第１の強磁性記憶材料２０６−１と第１のピンド強磁性材料２１０−１との間に位置づけられた第１のマルチフェロイックトンネルバリア材料２０８−１を含むスタック構造を備えるマルチビット構造である。構造２００−１は、第２の強磁性記憶材料２０６−２と第２のピンド強磁性材料２１０−２との間に位置づけられた第２のマルチフェロイックトンネルバリア材料２０８−２を含む。反強磁性材料２１２は、ピンド強磁性材料２１０−１と２１０−２との間に配置される。したがって、材料２０６−１、２０８−１、２１０−１、および２１２は、上部電極２０４と底部電極２１４との間に位置づけられた第１のＭＴＪ素子を形成する。同様に、材料２０６−２、２０８−２、２１０−２、および２１２は、上部電極２０４と底部電極２１４との間に位置づけられた第２のＭＴＪ素子を形成する。この実施例において、第１の強磁性記憶材料５０６−１は上部電極２０４と接し、第２の強磁性記憶材料５０６−２は底部電極２１４と接する。
ピンド強磁性材料２１０−１および２１０−２内に図示した矢印は、それぞれ材料２１０−１および２１０−２内の磁化の向きを示す。矢印２０５−１および２０５−２は、構造２００−１の強磁性記憶材料２０６−１および２０６−２それぞれの内の磁化の代替方向を示す（例えば、磁化方向２０５−１および２０５−２は、それぞれピンド材料２１０−１および２１０−２の磁化方向と比較して、平行方向もしくは逆平行方向の間でスイッチング可能である）。
電流２１６は、（例えば、電極２０４と２１４との間の平面配置に垂直な電流で）メモリ構造２００−１に印加されたスピン分極電流を示すことができる。電流２１６は、マルチフェロイックトンネルバリア材料２０８−１および２０８−２の強誘電性分極を回転する電界２１５を生成し、強磁性記憶材料５０６−１および５０６−２それぞれの磁化方向２０５−１および２０５−２のスイッチングを引き起こすのに要する臨界電流密度（Ｊｃ）の大きさを減少することができる。
上記のように、マルチフェロイック材料２０８−１／２０８−２と強磁性記憶材料２０６−１／２０６−２の間の交換結合は、印加された電界に応じて、強磁性記憶材料２０６−１／２０６−２の磁気分極２０５−１／／２０５−２に影響する可能性がある。一例として、図２Ｂに示したＳＴＴ構造２００−２は、垂直アクセスデバイス２２５に結合された構造２００−１等のスタック構造を含む。強磁性記憶材料２０６−１の磁化方向２０５−１を変え、かつ／または強磁性記憶材料２０６−２の磁化方向２０５−２を変えるために、ＶＦＥＴ２２５のゲート電極２１８−１および２１８−２は、電界（例えば２２０）をマルチフェロイックトンネルバリア材料２０８−１および２０８−２にもたらすよう構成される。ゲート酸化物材料２２２−１／２２２−３は、ゲート電極２１８−１／２１８−２から、第１および第２のＭＴＪ素子を絶縁する。
図２Ｂに示した実施例において、もたらされた電界２２０により、磁化方向２０５−１および２０５−２が、ピンド強磁性材料２１０−１および２１０−２の磁化に対し逆平行構成を有する結果となる。矢印２１７−１および２１７−２は、印加された電界２２０のため、マルチフェロイック材料２０８−１および２０８−２それぞれの、引き起こされた強誘電性分極方向を示す。上記のように、引き起こされた分極２１７−１および２１７−２は、マルチフェロイックトンネルバリア材料２０８−１／２０８−２とそれぞれの強磁性記憶材料２０６−２／２０６−２との間の交換結合のため、磁化方向２０５−１および２０５−２に寄与する（例えば、影響する）可能性がある。矢印２１７−１、２１７−２、２０５−１、および２０５−２は例であり、それぞれの材料内の実際の秩序パラメータ方向を示さない場合もある。
様々な実施例において、第１のマルチフェロイックトンネルバリア材料２０８−１は、第２のマルチフェロイックトンネルバリア材料２０８−２とは異なる強誘電性分極率を有する可能性がある。マルチフェロイック材料２０８−１／２０８−２の間の強誘電性分極率が異なることは、特定のマルチフェロイック材料と関連づけられた異なる電圧要件に繋がる可能性がある。したがって、マルチフェロイック材料（例えば、２０８−１および２０８−２）内の反強磁性秩序および／または強磁性秩序を回転するために十分な電界（例えば、２２０）を生成するのに要する、ゲート電極２１８−１と２１８−２との間の印加された電圧差は、マルチフェロイック材料の種類に応じて変えることができる。一例として、第１のマルチフェロイックトンネルバリア材料２０８−１はＢｉＦｅＯ３（ＢＦＯ）であってもよく、第２のマルチフェロイックトンネルバリア材料２０８−２はＴｂＭｎ２Ｏ５であってもよく、または、マルチフェロイック材料２０８−１のものとは異なる強誘電性分極率を有する他のマルチフェロイック材料であってもよい。いくつかのそのような実施形態において、スタック構造２００−２にもたらされた特定の電界（例えば、２２０）は、第１および第２の強磁性記憶材料２０６−１／２０６−２の一方の磁化方向をスイッチングするためには十分かもしれないが、それと同時に、もう一方の強磁性記憶材料５２０６−１／２０６−２の磁化方向をスイッチングするためには不十分かもしれない。したがって、磁化方向２０５−１および２０５−２の相対配向は、印加された電界（例えば、２２０）を介して制御することができる。
磁化方向２０５−１および２０５−２の異なる相対配向は、スタック構造２００−２の異なる抵抗値に対応することができ、次に、複数の異なるデータ状態に対応することができる。例えば、（例えば、図３に記載したようなビット線およびソース線を介して）スタック２００−２を通る読出し電流をもたらし、さらに（例えば、ビット線とソース線との間で感知された電圧差を介して）それと関連づけられた抵抗レベルを判断することによって、読出し操作を実行することができる。一実施例として、磁化２０５−１および２０５−２がどちらも、（例えば、図２Ｂに示すように）ピンド強磁性材料２１０−１および２１０−２の磁化に逆平行である場合の構造２００−２の抵抗レベルは、第１のマルチビットデータ状態（例えば、”１１”）に対応することが可能である。この実施例において、磁化２０５−１が材料２１０−１に逆平行であり、磁化２０５−２が材料２１０−２に平行である場合の構造２００−２の抵抗レベルは、第２のマルチビットデータ状態（例えば、”１０”）に対応することが可能であり、磁化２０５−１が材料２１０−１に平行であり、磁化２０５−２が材料２１０−２に逆平行である場合の構造２００−２の抵抗レベルは、第３のマルチビットデータ状態（例えば、”０１”）に対応することが可能であり、磁化２０５−１および２０５−２がどちらも材料２１０−１および２１０−２に平行である場合の構造２００−２の抵抗レベルは、第４のマルチビットデータ状態（例えば、”００”）に対応することが可能である。
本明細書に記載した電極（例えば、１０４、１１４、１１８−１、１１８−２、１１９−１、１１９−２、２０４、２１４、２１８−１、２１８−２）は、様々な導電材料もしくは複合構造物で作ることができ、そのような導電材料もしくは複合構造物は、これらに限定されないが、例えば、チタン（Ｔｉ）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、銅、イリジウム、プラチナ、ルテニウム、タンタル、および／またはタングステンを含む。一例として、１つまたは複数の実施形態において、底部電極（例えば、１１４、２１４）はシード材料を含むことができ、または、シード材料／導電材料／キャッピング材料複合構成を含むことができる。
実施形態は特定の材料に限定されないが、強磁性記憶材料（例えば、１０６、２０６−１、２０６−２）は、例えば、ＣｏＦｅＢ、ＮｉＦｅ、または、ＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢ等の反強磁性的に結合された材料とすることができる。トンネルバリア材料（例えば、１０８、２０８−１、２０８−２）は、例えば、ＭｇＯ、Ａｌ２Ｏ３、または他の磁気絶縁体とすることができる。ピンド強磁性材料（例えば、１１０、２１０−１、２１０−２）は、例えば、Ｆｅ、ＦｅＮｉ、Ｃｏ、ＦｅＢ、ＣｏＦｅＢ、または、ＣｏＦｅ／Ｒｕ／ＣｏＦｅもしくはＣｏＦｅ／Ｒｕ／ＣｏＦｅＢ等の様々な合成反強磁性（ＳＡＦ）構造とすることができる。反強磁性材料（例えば、１１２、２１２）は、例えば、ＮｉＯ、ＣｏＯ、ＦｅＭｎ、ＰｔＭｎ、ＩｒＭｎ、またはＮｉＭｎとすることができる。マルチフェロイックトンネルバリア材料（例えば、１０８、２０８−１、２０８−２）は、例えば、ＢｉＦｅＯ３（ＢＦＯ）、ＴｂＭｎ２Ｏ５、ＴｂＭｎＯ３、Ｂｉ４Ｆｅ２ＴｉＯ１２、またはＮｉＢｉ２Ｏ４とすることができる。
図３は、本開示の実施形態による、１つまたは複数のＳＴＴメモリセル構造を有するメモリアレイ３５０の一部を示す。ＳＴＴ ＲＡＭセルは、アクセストランジスタ３２５に結合されたＳＴＴメモリセル構造（例えば、上記した構造１００−１、１００−２、１００−３、２００−１、および２００−２等）を含むことができる。アクセストランジスタ３２５は、図１Ａから図１Ｃおよび図２Ｂに示すもの等の垂直ＦＥＴとすることができる。
この実施例において、アレイ３５０は、ビット線３５２、ワード線３５４、ソース線３５６、読出し／書込み回路３６０、ビット線基準器３６６、および感知増幅器３６２を含む。ＳＴＴメモリ構造３００は、１つまたは複数のＭＴＪ素子を含むことができる。上記のように、ＳＴＴメモリ構造３００のＭＴＪ素子は、マルチフェロイック材料であるトンネルバリア材料（例えば、１０８、２０８−１、２０８−２）を含むことができる。
操作において、ＳＴＴメモリセル構造３００は、プログラムされるよう選択することができる。構造３００のマルチフェロイックトンネルバリア材料内で磁気分極変化を引き起こすために、構造３００に対応する電極（例えば、電極１１８−１、１１８−２、１１９−１、１１９−２、２１８−１、２１８−２）間に印加された電圧差を介して電界を提供することができ、これは構造３００の強磁性記憶材料内で対応する磁化変化をもたらす。様々な場合において、印加された電界は、（例えば、セルに追加のプログラミング電流を与えることなく）記憶材料の磁化方向をスイッチングするために十分である可能性がある。
印加された電界が、強磁性記憶材料の磁化を完全なスイッチング引き起こすために十分ではない場合、プログラミング電流をセルに印加することができ、電流は、セル構造３００のピンド強磁性材料によってスピン分極され、トルク（例えば、記憶材料と、それと接する１つまたは複数のマルチフェロイック材料との間の交換結合のために、強磁性記憶材料内の磁気モーメントにもたらされたトルクに加えるトルク）を強磁性記憶材料（例えば、強磁性記憶材料１０６、２０６−１、２０６−２）に及ぼすことができ、強磁性記憶材料の磁化をスイッチングして、セルをプログラムする（例えば、セルに書き込む）ことができる。このような方法で、電界の印加は、ＳＴＴメモリセルの強磁性記憶材料内の磁化方向をスイッチングするのに要するプログラミング電流（例えば、臨界スイッチング電流）を減少するために使用することができる。
プログラミング電流が使われるプログラミング操作において、読出し／書込み回路３６０は、ビット線３５２およびソース線３５６にプログラミング電流を生成してもよい。プログラミング電流のスピン極性により、強磁性記憶材料がひとたび磁化されると、プログラムされた状態がＳＴＴ ＲＡＭセルに書き込まれる。
ＳＴＴ ＲＡＭセルを読み出すために、読出し／書込み回路３６０は、構造３００およびトランジスタ３２５を通じてビット線３５２およびソース線３５６に読出し電流を生成する。ＳＴＴ ＲＡＭセルのプログラムされた状態は、構造３００間の抵抗に依存し、これはビット線３５２とソース線３５６との間の電圧差によって判断されてもよい。１つまたは複数の実施形態において、電圧差は、基準器３６６と比較され、感知増幅器３６２によって増幅されてもよい。
本開示の１つまたは複数の実施形態は、印加された電界を介して、ＳＴＴ ＲＡＭセル内で磁化スイッチングを引き起こすことができ、様々な利点をもたらすことができる。例えば、実施形態は、ＳＴＴ ＲＡＭセル内で磁化スイッチングを引き起こすのに要する電流密度を減少することができる。実施形態はまた、熱誘起磁化スイッチングを防ぐことを助けることができ、これは他の利点の中でも、ＳＴＴ ＲＡＭセルと関連づけられたさらなる信頼性および／または安定性をもたらすことができる。実施形態は、他の利点の中でも、プログラミングのための電流密度要件を減らしたマルチビットＳＴＴメモリセル構造を含むことができ、以前のＳＴＴメモリセルと比較して、物理的な設置面積を減らすことができる。
スピン注入型（ＳＴＴ）メモリセル構造および方法が、本明細書に記載される。１つまたは複数のＳＴＴメモリセル構造は、強磁性記憶材料と、反強磁性材料と接するピンド強磁性材料との間に位置づけられたトンネルバリア材料を含む。トンネルバリア材料は、マルチフェロイック材料であり、反強磁性材料、強磁性記憶材料、およびピンド強磁性材料は、第１の電極と第２の電極との間に位置づけられる。
特定の実施形態が本明細書に図示され、記載されてきたが、当業者は、同じ結果を達成するために計算された構成が、示されている特定の実施形態に代替可能であることを理解するであろう。本開示は、本開示の様々な実施形態の適応または変形をカバーすることが意図されている。上述は、例示としてなされており、限定的なものではないことが理解されよう。上の実施形態の組み合わせ、および本明細書に具体的には記述されていない他の実施形態は、上の記述を考察すれば当業者には明らかであろう。本開示の様々な実施形態の範囲は、上の構造および方法が使用される他の用途を含む。したがって、本開示の様々実施形態の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が享受する均等物の全領域とともに決定されるべきである。
上記の発明を実施するための形態では、様々な特徴は、開示を簡素化する目的で、単一の実施形態にまとめられている。この開示の方法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用しなければならないという意図を反映したものと解釈されるべきではない。むしろ、以下の請求項が反映するように、発明の主題は単一の開示された実施形態の全特徴より少ないところにある。したがって、以下の特許請求の範囲は、本明細書により発明を実施するための形態に組み込まれ、各請求項は、個別の実施形態として独立している。

Claims (31)

  1. 強磁性記憶材料と、反強磁性材料と接するピンド強磁性記憶材料との間に位置づけられたトンネルバリア材料を備え、
    前記トンネルバリア材料はマルチフェロイック材料であり、前記反強磁性材料、前記強磁性記憶材料、および前記ピンド強磁性材料は、第１の電極と第２の電極との間に位置づけられる、
    スピン注入型（ＳＴＴ）メモリセル構造。
  2. 第３の電極であって、前記第３の電極と、前記第１の電極および前記第２の電極のうちの少なくとも一方との間に印加された電圧に応じて、前記マルチフェロイック材料に電界をもたらすよう構成される、第３の電極を含む、
    請求項１に記載のメモリセル構造。
  3. 前記マルチフェロイック材料にもたらされた前記電界は、
    前記マルチフェロイック材料の反強磁性秩序および／または強磁性秩序に変化を引き起こすため、および
    前記強磁性記憶材料の磁化が変化するように、前記マルチフェロイック材料と前記強磁性記憶材料との間に反強磁性交換結合および／または強磁性交換結合をもたらすために十分である、
    請求項２に記載のメモリセル構造。
  4. 前記第３の電極は、垂直アクセスデバイスのゲートである、
    請求項２に記載のメモリセル構造。
  5. 第３の電極と、
    第４の電極であって、前記第３の電極と前記第４の電極との間に印加された電圧に応じて、前記マルチフェロイック材料に電界をもたらすよう構成される、第４の電極を含む、
    請求項１から４のいずれか一項に記載のメモリセル構造。
  6. 前記第３の電極および前記第４の電極のうちの少なくとも一方は、垂直アクセスデバイスのゲートである、
    請求項５に記載のメモリセル構造。
  7. 誘電体材料が、前記マルチフェロイック材料と、前記第３の電極および前記第４の電極との間に位置づけられる、
    請求項５に記載のメモリセル構造。
  8. 前記マルチフェロイック材料が、前記強磁性記憶材料および前記ピンド強磁性材料と接する、
    請求項１から４のいずれか一項に記載のメモリセル構造。
  9. 前記マルチフェロイック材料が、ビスマスフェライト（ＢｉＦｅＯ３）である、
    請求項１に記載のメモリセル構造。
  10. 前記マルチフェロイック材料が、厚さ約１ナノメートル（ｎｍ）以下である、
    請求項１から４のいずれか一項に記載のメモリセル構造。
  11. スタック構造であって、
    上部電極と底部電極との間に位置づけられ、そのトンネルバリア材料が第１のマルチフェロイック材料である、第１の磁気トンネル接合（ＭＴＪ）素子と、
    前記上部電極と前記底部電極との間に位置づけられ、そのトンネルバリア材料が第２のマルチフェロイック材料である、第２のＭＴＪ素子とを含む、スタック構造と、
    前記スタック構造に結合したアクセスデバイスと、を備える
    スピン注入型（ＳＴＴ）メモリセル。
  12. 前記アクセスデバイスは、垂直アクセスデバイスであり、前記第１のマルチフェロイック材料および前記第２のマルチフェロイック材料は、前記垂直アクセスデバイスの第１のゲート電極と第２のゲート電極との間に配置される、
    請求項１１に記載のメモリセル。
  13. 前記第１のゲート電極と前記第２のゲート電極は、前記ＳＴＴメモリセルで実行されたプログラミング操作に伴って、前記第１のＭＴＪおよび前記第２のＭＴＪの前記トンネルバリア材料に電界をもたらすよう構成される、
    請求項１２に記載のメモリセル。
  14. 前記第１のマルチフェロイック材料は、前記第１のＭＴＪ素子と関連づけられた第１の強磁性記憶材料と第１のピンド強磁性材料との間に位置づけられ、
    前記第２のマルチフェロイック材料は、前記第２のＭＴＪ素子と関連づけられた第２の強磁性記憶材料と第２のピンド強磁性材料との間に位置づけられる、
    請求項１１に記載のメモリセル。
  15. 前記スタック構造は、前記第１のピンド強磁性材料と前記第２のピンド強磁性材料との間に位置づけられた反強磁性材料を含む、
    請求項１４に記載のメモリセル。
  16. 前記第１の強磁性記憶材料は、前記上部電極と接し、前記第２の強磁性記憶材料は、前記底部電極と接する、
    請求項１４に記載のメモリセル。
  17. 前記第１のマルチフェロイック材料および前記第２のマルチフェロイック材料は、異なる強誘電性分極率を有する、
    請求項１１から１６のいずれか一項に記載のメモリセル。
  18. 上部電極と底部電極との間に位置づけられ、そのトンネルバリア材料がマルチフェロイック材料である磁気トンネル接合（ＭＴＪ）素子と、
    前記ＭＴＪ素子に結合された垂直アクセスデバイスとを備える、
    スピン注入型（ＳＴＴ）メモリセル。
  19. 前記マルチフェロイック材料は、前記垂直アクセスデバイスの第１のゲート電極と第２のゲート電極との間に配置される、
    請求項１８に記載のメモリセル。
  20. 前記第１のゲート電極および前記第２のゲート電極の少なくとも一方は、前記ＳＴＴメモリセルで実行されたプログラミング操作に伴って、前記マルチフェロイック材料に電界をもたらすよう構成される、
    請求項１９に記載のメモリセル。
  21. 前記マルチフェロイック材料は、
    前記ＭＴＪ素子の強磁性記憶材料の第１の縁部と整合した第１の縁部と、
    前記ＭＴＪ素子の前記強磁性記憶材料の第２の縁部と整合した第２の縁部とを含む、
    請求項１８から２０のいずれか一項に記載のメモリセル。
  22. スピン注入型（ＳＴＴ）メモリセルを操作する方法であって、
    第１の磁気トンネル接合（ＭＴＪ）素子の第１のマルチフェロイックトンネルバリア材料に電界をもたらすことによって、前記ＳＴＴメモリセルの前記第１のＭＴＪ素子の第１のフリー強磁性記憶材料の磁化方向を変えること、を含む、
    方法。
  23. 前記第１のフリー強磁性記憶材料の前記磁化方向を変えることは、第１の構成から第２の構成に前記磁化方向をスイッチングすることを含む、
    請求項２２に記載の方法。
  24. 前記第１の構成から前記第２の構成に前記磁化方向をスイッチングすることは、
    前記ＭＴＪ素子のピンド強磁性材料の磁化方向に平行な構成から、前記ピンド強磁性材料の前記磁化方向に逆平行の磁化方向に前記磁化方向をスイッチングすることと、
    前記ピンド強磁性材料の前記磁化方向に逆平行な構成から、前記ピンド強磁性材料の前記磁化方向に平行な磁化方向に前記磁化方向をスイッチングすることと、のうちの少なくとも一つを含む、
    請求項２３に記載の方法。
  25. 前記第１のマルチフェロイックトンネルバリア材料にもたらされた前記電界によって引き起こされた前記ＳＴＴメモリセルの状態を判断することを含む、
    請求項２２に記載の方法。
  26. 前記ＳＴＴメモリセルを通るプログラミング電流を後にもたらすことを含む、
    請求項２２に記載の方法。
  27. 前記第１のマルチフェロイックトンネルバリア材料に前記電界をもたらすことは、前記ＳＴＴメモリセルに対応する垂直アクセスデバイスの第１のゲート電極と第２のゲート電極との間に電圧差を印加することを含む、
    請求項２２に記載の方法。
  28. 前記ＳＴＴメモリセルの第２のＭＴＪ素子の第２のマルチフェロイックトンネルバリア材料に前記電界をもたらすことによって、前記第２のＭＴＪ素子の第２のフリー強磁性記憶材料の磁化方向を変えることを含む、
    請求項２２から２７のいずれか一項に記載の方法。
  29. 前記ＳＴＴメモリセルは、底部電極、上部電極、第１の追加電極、および第２の追加電極を含み、前記第１のマルチフェロイックトンネルバリア材料および前記第２のマルチフェロイックトンネルバリア材料に前記電界をもたらすことは、前記第１の追加電極と前記第２の追加電極との間に電圧差を印加することを含む、
    請求項２８に記載の方法。
  30. 前記第１の追加電極および前記第２の追加電極は、前記ＳＴＴメモリセルと関連づけられた垂直アクセスデバイスのゲート電極である、
    請求項２９に記載の方法。
  31. 前記ＳＴＴメモリセルを通じてもたらされる読出し電流に応じて、前記ＳＴＴメモリセルのデータ状態を判断することを含む、
    請求項２２から２７のいずれか一項に記載の方法。
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