KR20130089255A - 스핀 토크 전달 메모리 셀 구조체 및 방법 - Google Patents

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Abstract

STT 메모리 셀 구조체 및 방법이 본 명세서에 설명된다. 하나 이상의 STT 메모리 셀 구조체는 강자성 저장 물질과, 반강자성 물질과 접촉하는 핀드 강자성 물질 사이에 위치된 터널 장벽 물질을 포함한다. 터널 장벽 물질은 다강성 물질이고, 반강자성 물질, 강자성 저장 물질, 및 핀드 강자성 물질은 제1전극과 제2전극 사이에 위치된다.

Description

스핀 토크 전달 메모리 셀 구조체 및 방법{SPIN TORQUE TRANSFER MEMORY CELL STRUCTURES AND METHODS}
본 발명은 일반적으로 반도체 메모리 디바이스, 방법 및 시스템에 관한 것으로, 보다 상세하게는 스핀 토크 전달(spin torque transfer: STT) 메모리 셀 구조체 및 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로로 제공된다. 여기에는 특히, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 플래쉬 메모리, 저항 가변 메모리, 예를 들어, 위상 변화 랜덤 액세스 메모리(PCRAM)와 저항 랜덤 액세스 메모리(RRAM), 및 자기 랜덤 액세스 메모리(MRAM), 예를 들어, 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)를 포함하는 많은 상이한 유형의 메모리가 있다.
MRAM 디바이스는 디바이스를 통과하는 전류의 크기를 변화시킬 수 있는 자기 모멘트(magnetic moment)의 상이한 상대적 배향(예를 들어, 평행 및 역평행(antiparallel))으로 인해 다중 상태 저항기로 볼 수 있는 자기 터널링 접합(magnetic tunneling junction: MTJ)을 사용할 수 있다. 기록 과정에서, 전도성 라인(예를 들어, 워드 라인과 비트 라인)을 통과하는 전류에 의해 야기된 자계는 높은 또는 낮은 저항 상태에 디바이스를 둘 수 있는 MTJ의 "자유"(free) 물질의 자기 모멘트 방향을 스위칭하는데 사용될 수 있다. 판독 과정은 셀의 상태를 결정하는데 사용될 수 있다.
MRAM 셀의 크기가 감소하면, 인접한 셀들 사이의 거리가 또한 감소하고 이는 자기 모멘트 방향을 스위칭하는데 사용되는 전류 운반 라인에 의해 야기되는 셀 교란을 증가시킬 수 있다. 일례로서, MRAM 디바이스와 관련된 기록 전류는 약 10mA일 수 있다. MRAM 셀과 전류 운반 라인의 크기가 감소할 때 곤란할 수 있다. 예를 들어, 더 작은 폭의 라인은 필요한 스위칭 전계를 생성하는데 더 큰 전류를 요구하여 전력 소비를 증가시킬 수 있다.
STT 디바이스는 이전의 MTJ 셀의 동작 특징 중 일부를 공유하지만, 자유 물질 자기 모멘트(free material magnetic moment)(예를 들어, 기록 과정)를 스위칭하는 것은 스핀 분극 전류 그 자체의 통과에 의해 생성될 수 있다. 예를 들어, 주어진 방향으로 배향된 자기 모멘트를 가지는 제1자기 물질(예를 들어, "핀드" 물질(pinned material))을 통과하는 비분극 전도 전자는 물질 내 분극 구속 전자와 양자 기계적 교환 상호작용(exchange interaction)에 의하여 이 물질을 통과함으로써 우선적으로 분극된다. 이 분극은 자기화된 물질을 통과하는 전도 전자에 및 자기화된 물질의 표면으로부터 반사된 전도 전자에 일어날 수 있다. 이 분극 과정의 효율은 물질의 결정 구조에 따라 다를 수 있다. 분극된 전도 전자의 스트림이 이후 공간적으로 고정되지 않은 분극 방향을 가지는 제2자기 물질(예를 들어, "자유" 물질)을 통과할 때, 분극된 전도 전자는 자기 물질 내 구속 전자에 토크를 가하며 이 토크는 충분한 경우 구속 전자의 분극을 역전시켜서 자기 물질의 자기 모멘트를 역전시킬 수 있다.
자기 모멘트 역전을 야기하도록 셀 내에 전류를 사용하는 것은 모멘트 스위칭을 생성하기 위해 (예를 들어, 인접한 전류 운반 라인으로부터) 외부 자계를 생성하는데 필요한 것보다 더 적은 전류(예를 들어, 약 200마이크로암페어)를 제공한다. 그러나, STT RAM 셀에서 자기 모멘트 스위칭을 생성하는데 사용되는 전류의 추가적인 감소는 이 셀과 관련된 물질 내 에너지 소비와 열적 프로파일을 더 감소시키는 것과 같은 이점을 제공할 수 있고 이는 특히 셀의 무결성과 신뢰성을 개선시킬 수 있다.
도 1a는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체를 도시한 도면;
도 1b는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체를 도시한 도면;
도 1c 내지 도 1e는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체를 도시한 도면;
도 2a는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체를 도시한 도면;
도 2b는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체를 도시한 도면;
도 3은 본 발명의 실시예에 따른 하나 이상의 STT 메모리 셀 구조체를 구비하는 메모리 어레이의 일부를 도시한 도면.
스핀 토크 전달(STT) 메모리 셀 구조체 및 방법이 본 명세서에 설명된다. 하나 이상의 STT 메모리 셀 구조체는 강자성 저장 물질(ferromagnetic material)과, 반강자성 물질(antiferromagnetic material)과 접촉하는 핀드 강자성 물질 사이에 위치된 터널 장벽 물질(tunneling barrier material)을 포함한다. 터널 장벽 물질은 다강성 물질(multiferroic material)이고, 상기 반강자성 물질, 상기 강자성 저장 물질 및 핀드 강자성 물질은 제1전극과 제2전극 사이에 위치된다.
본 발명의 실시예는 (예를 들어, 셀과 관련된 강자성 저장 물질과 접촉하는 다강성 터널 장벽 물질 사이에 교환 결합으로 인해) 인가된 전계를 통해 STT 메모리 셀 내에 자기 스위칭을 제공하는 것과 같은 여러 이점을 제공한다. 실시예는 이전의 STT 메모리 셀에 비해 감소된 프로그래밍 전류를 제공할 수 있다. 실시예는 또한 이전의 STT 메모리 셀에 비해 특히 (예를 들어, 열적으로 유도된 자기 스위칭을 방지함으로써) 스위칭 시 추가된 데이터 신뢰성 및/또는 안정성, 다중 비트 STT 메모리 셀 성능, 및 감소된 물리적 바닥면적(footprint)과 같은 이점을 제공할 수 있다.
본 명세서에서 참조 번호의 수치는 첫번째 자리 수 또는 자리 수들이 도면 번호에 대응하고, 나머지 자리 수들은 도면 내의 요소 또는 구성성분을 식별하는 것인 넘버링 관례를 따른다. 여러 도면에서 유사한 요소 또는 성분은 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, (104)는 도 1에서 참조 요소 "04"일 수 있고, 마찬가지 요소는 도 2에서 (204)로 지칭될 수 있다. 이해될 수 있는 바와 같이, 여러 실시예에 도시된 요소들은 본 발명의 다수의 추가적인 실시예를 제공하기 위해 추가되거나 교환되거나 및/또는 제거될 수 있다. 또한, 이해할 수 있는 바와 같이, 도면에 제공된 요소의 비율과 상대적인 스케일은 본 발명의 실시예를 예시하기 위해 의도된 것이고 발명을 제한하려는 의미로 이해되어서는 안 된다.
도 1a는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체(100-1)를 도시한다. 메모리 셀 구조체(100-1)는 강자성 저장 물질(106)과, 반강자성 물질(112)과 접촉하는 핀드 강자성 물질(110) 사이에 위치된 터널 장벽 물질(108)을 구비하는 적층 구조체(stack structure)를 포함한다. 물질(106, 108, 110 및 112)은 자기 터널 접합(MTJ) 요소를 형성하고, 제1전극(104)(예를 들어, 상부 전극)과 제2전극(114)(예를 들어, 하부 전극) 사이에 위치된다. 본 발명의 여러 실시예에서, MTJ 요소의 터널 장벽 물질(108)은 다강성 물질(108)이다. 다강성 물질(108)은 강유전성(ferroelectricity) 및 강자성 및/또는 반강자성이 결합된 것을 나타낼 수 있다. 일례로써, 다강성 물질(108)은 다른 다강성 물질 중에서 특히 BiFeO3(BFO), TbMn2O5, TbMnO3, Bi4Fe2TiO12 또는 NiBi2O4일 수 있다.
핀드 강자성 물질(110)에서 도시된 화살표는 물질(110) 내 자화의 방향을 나타낸다. 화살표(105)는 구조체(100-1)의 강자성 저장 물질(106) 내 대안적인 자화 방향을 나타낸다(예를 들어, 자화 방향(105)은 물질(110)의 자화 방향에 비해 평행 또는 역평행한 배향 사이에서 스위칭가능하다). 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 스핀 분극 전류는 임계 스위칭 전류 밀도(Jc)를 초과할 때 강자성 저장 물질(106)의 자화 방향을 스위칭할 수 있는 (예를 들어, 전극(104)과 전극(114) 사이 평면 구성에 수직인 전류로) 메모리 구조체(100-1)에 인가될 수 있다. 상이한 자화 방향(105)은 STT RAM 셀의 특정 데이터 상태에 대응할 수 있다.
본 발명의 하나 이상의 실시예에서, STT 메모리 셀의 "자유" 자기 물질의 자기 분극(magnetic polarization)(예를 들어, 강자성 저장 물질(106)의 자화 방향(105))은 전계를 인가함으로써 변경 및/또는 제어될 수 있고, 이는 특히 셀 내 자기 자화 스위칭을 달성하는데 사용되는 프로그래밍 전류를 감소시키는 것과 같은 이점을 제공할 수 있다. 하나 이상의 실시예는 STT 메모리 셀과 관련된 MTJ 요소의 터널 접합 물질로 기능하는 다강성 물질(예를 들어, 강유전성 반강자성 다강성 물질 및/또는 강유전성 강자성 다강성 물질)을 포함한다.
다강성 터널 장벽 물질(예를 들어, 108)에 전계를 인가하는 것은 (예를 들어, 다강성 물질 내 강자성 및/또는 반강자성 정렬과 결합된 강유전성 정렬을 변화시키는 것에 의해) 다강성 내에 반강자성 정렬 및/또는 강자성 정렬을 조작(예를 들어, 회전)시키는데 사용될 수 있다. 일례로써, 구조체(100-1)를 통해 흐르는 전류(116)(예를 들어, 프로그래밍 전류)는 적층 구조체를 통해 전계(115)(예를 들어, 상부 전극(104)과 하부 전극(114) 사이에 생성된 전계)를 생성할 수 있다. 전계(115)는 다강성 터널 장벽 물질(108) 내에 강유전성 분극을 회전시키고, 이는 프로그래밍 동작 동안 평행으로부터 역평행으로 또는 역평행으로부터 평행으로 (예를 들어, 핀드 강자성 물질(110)의 자화 방향에 대하여) 자화 방향(105)의 스위칭을 유도하는데 필요한 전류를 감소시킬 수 있다. 다강성 터널 물질(108)은 여러 실시예에서, 약 1나노미터(㎚) 이하의 두께를 구비할 수 있다. 그러나, 물질(108)의 두께는 이로 제한되지 않는다. 예를 들어, 물질(108)의 두께는 스핀 분극 터널 물질로 수행하기에 적합한 각종 두께일 수 있다.
아래에서 더 설명되는 바와 같이, 여러 실시예에서, 다강성 터널 장벽 물질(108)(예를 들어, 인가된 전계의 결과로) 내 강유전성 분극 변화는 다강성 물질(108)의 반강자성 및/또는 강자성 정렬을 변화시킬 수 있다. 다강성 물질(108)과 강자성 저장 물질(106) 사이에 교환 결합의 결과, 다강성 물질의 반강자성 및/또는 강자성 정렬은 강자성 저장 물질(106)의 자기 자화(105)에 영향을 미친다. 그리하여, 다강성 물질(예를 들어, 108) 내 강성 정렬 파라미터의 고유한 결합(예를 들어, 강자성 및 반강자성 정렬 파라미터 중 하나 또는 둘 모두와 강유전성 정렬 파라미터의 결합)은 이에 결합된 강자성 물질(예를 들어, 106)의 자기 자화(예를 들어, 105)를 조작(예를 들어, 스위칭)하는데 사용될 수 있다.
여러 실시예에서, 상부 전극(104)과 하부 전극(114)에 더하여 하나 이상의 전극은 강자성 저장 물질(106)의 자화 방향(105)을 변경하기 위하여 다강성 물질(108)에 전계를 제공하는데 사용될 수 있다. 아래에 설명된 바와 같이, 추가적인 전극은 STT 적층 구조체(100-1)에 대해 외부에 있을 수 있다. 하나 이상의 실시예에서, 추가적인 전극은 STT 적층(100-1)에 결합된 액세스 디바이스(예를 들어, 수직 액세스 디바이스)의 게이트 전극일 수 있다.
일부 경우에, 다강성 터널 장벽(108)과 강자성 저장 물질(106) 사이에 교환 결합은 (예를 들어, 핀드 물질(110)의 자화 방향과 평행 또는 역평행으로부터 역평행 또는 평행으로) 저장 물질(106)의 자화 방향(105)을 스위칭할만큼 충분할 수 있다. 다강성 물질(108)과 저장 물질(106) 사이의 교환 결합이 저장 물질(106)의 자화 방향(105)의 완전한 스위칭을 유도할만큼 충분치 않은 경우에, "자기 토크"가 유도될 수 있고 이는 STT 메모리 셀에 완전한 스위칭을 유도하는데 필요한 전류를 감소시킬 수 있다. 또한, 감소된 자기 토크는 (예를 들어, 열적으로 유도된 자기 스위칭을 방지함으로써) 스위칭 시 추가된 데이터 신뢰성 및/또는 안정성을 제공할 수 있다.
일례로써, 도 1b에 도시된 STT 메모리 셀 구조체(100-2)는 상부 전극(104)과 하부 전극(114)에 더하여 전극(119-1, 119-2)을 포함한다. 전극(119-1, 119-2)은 도 1a에 도시된 STT 적층 구조체(100-1)에 대해 외부에 있다. 이 예에서, 전극(119-1, 119-2)은 (예를 들어, 전극(119-1)과 전극(119-2) 사이에 인가된 전압 차로 인해) 다강성 터널 장벽 물질(108)에 전계(120)를 제공하도록 구성된다. 전계(120)는 다강성 물질(108)의 반강자성 정렬에 영향을 미치고 이는 전술한 바와 같이 강자성 저장 물질(106)의 스위칭가능한 자화 방향(105)을 변경시킬 수 있다. 화살표(117)는 다강성 터널 장벽 물질(108)의 스위칭가능한 강유전성 자화 방향을 나타낸다.
STT 구조체(100-2)는 전극(119-1)과 다강성 물질(108)의 외부 에지 부분 사이에 위치된 유전체 물질(123-1)과, 전극(119-2)과 다강성 물질(108)의 대향하는 외부 에지 부분 사이에 위치된 유전체 물질(123-2)을 포함한다. 유전체 물질(123-1, 123-2)은 산화물 물질 또는 다른 유전체 물질일 수 있고 다강성 터널 장벽 물질(108)에 손상을 방지할 수 있다.
일부 실시예에서, 전계는 전극(119-1/119-2) 중 하나와 전극(104/114) 중 하나 사이에 인가된 전압에 응답하여 다강성 물질(108)에 인가될 수 있다. 여러 실시예에서, 이 전계는 (예를 들어, 다강성 물질(108)에 유도된 자화 변화로부터 초래되는 다강성 물질과 물질(106) 사이에 교환 결합으로 인해) 물질(106)의 자화 방향(105)을 변경시킬 만큼 충분할 수 있다.
도 1c 내지 도 1e는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체(100-3)를 도시한다. 메모리 구조체(100-3)는 액세스 디바이스(125)에 결합된 도 1a에 도시된 STT 적층 구조체(100-1)를 포함한다. 이 예에서, 액세스 디바이스는 기판(101)으로 형성되거나 또는 이 기판 위에 형성된 수직 전계 효과 트랜지스터(vertical field effect transistor: VFET)(125)이다. 이 기판은 특히 실리콘 기판, 절연체 위 실리콘(silicon on insulator: SOI) 기판, 또는 사파이어 위 실리콘(silicon on sapphire: SOS) 기판일 수 있다.
도 1a 및 도 1b와 관련하여 설명된 바와 같이, STT 구조체(100-3)는 상부 전극(104)과 하부 전극(114) 사이에 위치된 MTJ 요소를 포함한다. MTJ의 터널 장벽 물질(108)은 다강성 물질이다. 이 예에서, 다강성 터널 장벽 물질(108)은 수직 액세스 디바이스(125)의 제1게이트 전극(118-1)과 제2게이트 전극(118-2) 사이에 위치된다. 다강성 터널 장벽 물질(108)은 강자성 저장 물질(106)과 핀드 강자성 물질(110)과 접촉한다. 다강성 물질(108)의 제1에지 부분은 강자성 저장 물질(106)의 제1에지 부분과 정렬되고, 다강성 물질(108)의 제2에지 부분은 강자성 저장 물질(106)의 제2에지 부분과 정렬된다.
게이트 전극(118-1, 118-2)은 STT 메모리 셀에서 수행되는 프로그래밍 동작과 관련하여 다강성 물질(108)에 전계(120)를 제공하도록 구성된다. 이 예에서, VFET(125)에 대응하는 게이트 산화물(122-1/122-2)은 각 게이트 전극(118-1/118-2)로부터 다강성 터널 장벽 물질(108)을 절연시킨다. 전술한 바와 같이, 자화 방향(105)은 (예를 들어, 핀드 물질(110)의 자화 방향에 대하여 평행 및 역평행 방향 사이에서) 스위칭가능하다. 전계(120)의 방향은 다강성 물질(108)의 강유전성 분극 방향(117)에 영향을 미치고 이는 다강성 물질(108)과 강자성 물질(106) 사이에 반강자성 교환 결합을 유도할 수 있어 이에 의해 물질(106)의 자화 방향(105)을 변경시킬 수 있다.
예를 들어, 도 1d의 실시예는 게이트 전극(118-1)과 게이트 전극(118-2) 사이에 인가된 전압차를 통해 STT 구조체(100-3)에 제공된 전계(120-1)를 도시한다. 화살표(117-1)는 인가된 전계(120-1)로 인해 다강성 터널 장벽 물질(108) 내 유도된 강유전성 분극 방향을 나타낸다. 화살표(105-1)는 (예를 들어, 이 예에서, 핀드 강자성 물질(110)의 자화 방향에 평행한) MTJ의 강자성 저장 물질(106)에 대응하는 자화 방향을 나타낸다. 물질(108) 내 유도된 강유전성 분극(117-1)은 다강성 물질(108)의 반강자성 정렬에 영향을 미치고 이는 강자성 저장 물질(106)의 자화 방향(105-1)에 영향을 미친다. 화살표(117-1, 105-1)는 예시일 뿐이고, 각 물질 내 실제 정렬 파라미터 방향을 나타내는 것은 아닐 수 있다.
도 1e에 도시된 실시예는 게이트 전극(118-1)과 게이트 전극(118-2) 사이에 인가된 전압차를 통해 STT 구조체(100-3)에 제공된 전계(120-2)를 도시한다. 화살표(117-2)는 인가된 전계(120-2)로 인해 다강성 터널 장벽 물질(108) 내 유도된 강유전성 분극 방향을 나타낸다. 화살표(105-2)는 (예를 들어, 핀드 강자성 물질(110)의 자화 방향에 역평행한) MTJ의 강자성 저장 물질(106)에 대응하는 자화 방향을 나타낸다. 이 예에서, 전계(120-2)로 인해 다강성 물질(108)과 저장 물질(106) 사이에 유도된 교환 결합은 (예를 들어, 도 1d에 도시된 평행한 배향(105-1)으로부터 도 1e에 도시된 역평행한 배향(105-2)으로) 저장 물질(106)의 자화 방향(105)을 스위칭할만큼 충분하다. 화살표(112-1, 105-2)는 예시일 뿐, 각 물질 내 실제 정렬 파라미터 방향을 나타내는 것은 아닐 수 있다.
전술한 바와 같이, 하나 이상의 실시예에서, 전극들(예를 들어, 118-1, 118-2) 사이에 전계(예를 들어, 120-2)는 강자성 저장 물질(106)의 자화(105)를 완전히 스위칭할만큼 충분하지 않을 수 있다. 그러나, 이 경우에, 나머지 자기 토크는 저장 물질(106) 내에 유도될 수 있고 이는 STT 메모리 셀에서 스위칭하는데 장벽을 감소시킬 수 있다. 예를 들어, (예를 들어, 방향(105-1)으로부터 방향(105-2)으로) 자화의 스위칭을 유도하는데 필요한 프로그래밍 전류 밀도는 인가된 전계(120-2) 하에서 다강성 터널 장벽 물질(108)과 저장 물질(106) 사이에 교환 결합으로 인해 감소된다.
하나 이상의 실시예에서, 게이트 전극 게이트 전극(118-1/118-2)은 "둘러싸는 게이트(surround gate)" 구조를 형성할 수 있다. 예를 들어, 전극(118-1/118-2)은 액세스 디바이스(125) 주위를 감쌀 수 있다. 일부 실시예에서, 전극(118-1/118-2)은 액세스 디바이스(125) 및/또는 다강성 물질(예를 들어, 108)을 둘러쌀 수 있는 단일 게이트 전극일 수 있다.
도 2a는 본 발명의 하나 이상의 실시예에 따른 STT 메모리 셀 구조체(200-1)를 도시한다. 메모리 셀 구조체(200-1)는 제1강자성 저장 물질(206-1)과 제1핀드 강자성 물질(210-1) 사이에 위치된 제1다강성 터널 장벽 물질(208-1)을 구비하는 적층 구조체를 포함하는 다중 비트 구조체이다. 구조체(200-1)는 제2강자성 저장 물질(206-2)과 제2핀드 강자성 물질(210-2) 사이에 위치된 제2다강성 터널 장벽 물질(208-2)을 포함한다. 반강자성 물질(212)은 핀드 강자성 물질들(210-1, 210-2) 사이에 위치된다. 그리하여, 물질(206-1, 208-1, 210-1 및 212)은 상부 전극(204)과 하부 전극(214) 사이에 위치된 제1 MTJ 요소를 형성한다. 마찬가지로, 물질(206-2, 208-2, 210-2 및 212)은 상부 전극(204)과 하부 전극(214) 사이에 위치된 제2 MTJ 요소를 형성한다. 이 예에서, 제1강자성 저장 물질(506-1)은 상부 전극(204)과 접촉하고, 제2강자성 저장 물질(506-2)은 하부 전극(214)과 접촉한다.
핀드 강자성 물질(210-1, 210-2)에 표시된 화살표는 각 물질(210-1, 210-2) 내 자화 방향을 나타낸다. 화살표(205-1, 205-2)는 구조체(200-1)의 각 강자성 저장 물질(206-1, 206-2) 내 대안적인 자화 방향을 나타낸다(예를 들어, 자화 방향(205-1, 205-2)은 각 핀드 물질(210-1, 210-2)의 자화 방향에 비해 평행한 또는 역평행한 배향 사이에서 스위칭가능하다).
전류(216)는 (예를 들어, 전극들(204, 214) 사이 평면 구성에 수직인 전류로) 메모리 구조체(200-1)에 인가된 스핀 분극 전류를 나타낼 수 있다. 전류(216)는 다강성 터널 장벽 물질(208-1, 208-2)의 강유전성 분극을 회전시키는 전계(215)를 생성하며, 이는 각 강자성 저장 물질(506-1, 506-2)의 자화 방향(205-1, 205-2)의 스위칭을 유도하는데 필요한 임계 전류 밀도(Jc)의 크기를 줄일 수 있다.
전술한 바와 같이, 인가된 전계에 응답하여 다강성 물질(208-1/208-2)과 강자성 저장 물질(206-1/206-2) 사이에 교환 결합은 강자성 저장 물질(206-1/206-2)의 자화 분극(205-1/205-2)에 영향을 미칠 수 있다. 일례로써, 도 2b에 도시된 STT 구조체(200-2)는 수직 액세스 디바이스(225)에 결합된 구조체(200-1)와 같은 적층 구조체를 포함한다. VFET(225)의 게이트 전극(218-1, 218-2)은 강자성 저장 물질(206-1)의 자화 방향(205-1)을 변경시키고 및/또는 강자성 저장 물질(206-2)의 자화 방향(205-2)을 변경시키기 위하여 다강성 터널 장벽 물질(208-1, 208-2)에 전계(예를 들어, 220)를 제공하도록 구성된다. 게이트 산화물 물질(222-1/222-3)은 게이트 전극(218-1/218-2)으로부터 제1 및 제2 MTJ 요소를 절연시킨다.
도 2b에 도시된 예에서, 제공된 전계(220)는 핀드 강자성 물질(210-1, 210-2)의 자화에 대하여 역평행 구성을 가지는 자화 방향(205-1, 205-2)을 초래한다. 화살표(217-1, 217-2)는 인가된 전계(220)로 인해 다강성 물질(208-1, 208-2)의 유도된 강유전성 분극 방향을 각각 나타낸다. 전술한 바와 같이, 유도된 분극(217-1, 217-2)은 다강성 터널 장벽 물질(208-1/208-2)과 각 강자성 저장 물질(206-2/206-2) 사이에 교환 결합으로 인해 자화 방향(205-1, 205-2)에 기여할 수 있다(예를 들어, 영향을 미칠 수 있다). 화살표(217-1, 217-2, 205-1 및 205-2)는 예시일 뿐, 각 물질 내 실제 정렬 파라미터 배향을 나타내는 것은 아닐 수 있다.
여러 실시예에서, 제1다강성 터널 장벽 물질(208-1)은 제2다강성 터널 장벽 물질(208-2)과는 상이한 강유전성 분극률(polarizability)을 구비할 수 있다. 다강성 물질들(208-1/208-2) 사이에 강유전성 분극을 다르게 하는 것은 특정 다강성 물질과 관련된 전압 요구조건을 서로 상이하게 할 수 있다. 그리하여, 다강성 물질(예를 들어, 208-1, 208-2) 내 반강자성 및/또는 강자성 정렬을 회전시키는데 충분한 전계(예를 들어, 220)를 생성하는데 필요한 게이트 전극들(218-1, 218-2) 사이에 인가된 전압차는 다강성 물질의 유형에 따라 변할 수 있다. 일례로써, 제1다강성 터널 장벽 물질(208-1)은 BiFeO3(BFO)일 수 있고, 제2다강성 터널 장벽 물질(208-2)은 TbMn2O5일 수 있고, 또는 다른 다강성 물질은 다강성 물질(208-1)의 것과는 상이한 강유전성 분극률을 구비할 수 있다. 일부 실시예에서, 적층 구조체(200-2)에 제공된 특정 전계(예를 들어, 220)는 다른 강자성 저장 물질(5206-1/206-2)의 자화 방향을 스위칭하는 데 불충분하지만 제1 및 제2강자성 저장 물질(206-1/206-2) 중 하나의 물질의 자화 방향을 스위칭하는 데는 충분할 수 있다. 그리하여, 자화 방향(205-1, 205-2)의 상대적인 배향은 인가된 전계(예를 들어, 220)를 통해 제어될 수 있다.
자화 방향(205-1, 205-2)의 상이한 상대적 배향은 적층 구조체(200-2)의 상이한 저항 값에 대응할 수 있고, 이는 다수의 상이한 데이터 상태에 대응할 수 있다. 예를 들어, 판독 동작은 (예를 들어 도 3에 설명된 바와 같이 비트 라인과 소스 라인을 통해) 적층(200-2)을 통해 판독 전류를 제공하고, (예를 들어, 비트 라인과 소스 라인 사이에 센싱된 전압차를 통해) 이와 관련된 저항 레벨을 결정함으로써 수행될 수 있다. 일례로써, 자화(205-1, 205-2)가 (예를 들어, 도 2b에 도시된 바와 같이) 핀드 강자성 물질(210-1, 210-2)의 자화에 역평행할 때 구조체(200-2)의 저항 레벨은 제1다중 비트 데이터 상태(예를 들어, "11")에 대응할 수 있다. 이 예에서, 자화(205-1)가 물질(210-1)에 역평행하고 자화(205-2)가 물질(210-2)에 평행할 때 구조체(200-2)의 저항 레벨은 제2다중 비트 데이터 상태(예를 들어, "10")에 대응할 수 있고, 자화(205-1)가 물질(210-1)에 평행하고 자화(205-2)가 물질(210-2)에 역평행할 때 구조체(200-2)의 저항 레벨은 제3다중 비트 데이터 상태(예를 들어, "01")에 대응할 수 있고, 자화(205-1, 205-2)가 모두 물질(210-1, 210-2)에 평행할 때 구조체(200-2)의 저항 레벨은 제4다중 비트 데이터 상태(예를 들어, "00")에 대응할 수 있다.
본 명세서에 설명된 전극(예를 들어, 104, 114, 118-1, 118-2, 119-1, 119-2, 204, 214, 218-1, 218-2)은 예를 들어, 티타늄(Ti), TiN(티타늄 질화물, TaN(탄탈륨 질화물), 구리, 이리듐, 백금, 루테늄, 탄탈륨 및/또는 텅스텐을 포함하나 이로 제한되지 않는 여러 전도성 물질 또는 복합 구조체로 만들어질 수 있다. 일례로써, 하나 이상의 실시예에서, 하부 전극(예를 들어, 114, 214)은 시드 물질(seed material)을 포함할 수 있거나 또는 시드 물질/전도성 물질/캡핑(capping) 물질의 복합 구성을 포함할 수 있다.
실시예가 특정 물질로 제한되는 것은 아니지만, 강자성 저장 물질(예를 들어, 106, 206-1, 206-2)은 예를 들어, CoFeB, NiFe일 수 있거나, 또는 CoFeB/Ru/CoFeB와 같은 반강자성적으로 결합된 물질일 수 있다. 터널 장벽 물질(예를 들어, 108, 208-1, 208-2)은 예를 들어, MgO, Al2O3 또는 다른 자성 절연체일 수 있다. 핀드 강자성 물질(예를 들어, 110, 210-1, 210-2)은 예를 들어, Fe, FeNi, Co, FeB, CoFeB일 수 있거나, 또는 CoFe/Ru/CoFe 또는 CoFe/Ru/CoFeB와 같은 여러 합성 반강자성(synthetic antiferromagnetic: SAF) 구조체일 수 있다. 반강자성 물질(예를 들어, 112, 212)은 예를 들어, NiO, CoO, FeMn, PtMn, IrMn, 또는 NiMn일 수 있다. 다강성 터널 장벽 물질(예를 들어, 108, 208-1, 208-2)은 예를 들어, BiFeO3(BFO), TbMn2O5, TbMnO3, Bi4Fe2TiO12 또는 NiBi2O4일 수 있다.
도 3은 본 발명의 실시예에 따른 하나 이상의 STT 메모리 셀 구조체를 구비하는 메모리 어레이(350)의 일부를 도시한다. STT RAM 셀은 액세스 트랜지스터(325)에 결합된 (예를 들어, 전술한 구조체(100-1, 100-2, 100-3, 200-1, 200-2)와 같은) STT 메모리 셀 구조체를 포함할 수 있다. 액세스 트랜지스터(325)는 도 1a 내지 도 1c 및 도 2b에 도시된 것과 같은 수직 FET일 수 있다.
이 예에서, 어레이(350)는 비트 라인(352), 워드 라인(354), 소스 라인(356), 판독/기록 회로(360), 비트 라인 참조(366) 및 센스 증폭기(362)를 포함한다. STT 메모리 구조체(300)는 하나 이상의 MTJ 요소를 포함할 수 있다. 전술한 바와 같이, STT 메모리 구조체(300)의 MTJ 요소는 다강성 물질(예를 들어, 108, 208-1, 208-2)인 터널 장벽 물질을 포함할 수 있다.
동작시, STT 메모리 셀 구조체(300)는 프로그래밍되도록 선택될 수 있다. 전계는 구조체(300)의 다강성 터널 장벽 물질에 자기 분극 변화를 유도하기 위하여 구조체(300)에 대응하는 전극(예를 들어, 전극(118-1, 118-2, 119-1, 119-2, 218-1, 218-2))에 걸쳐 인가된 전압차를 통해 제공될 수 있고 이는 구조체(300)의 강자성 저장 물질(들) 내에 대응하는 자성 변화를 초래할 수 있다. 여러 예에서, 인가된 전계는 (예를 들어, 셀에 추가적인 프로그래밍 전류를 제공함이 없이) 저장 물질(들)의 자화 방향을 스위칭하는데 충분할 수 있다.
인가된 전계가 강자성 저장 물질(들)의 자화를 완전히 스위칭하는 것을 유도하는데 충분치 않은 경우에, 프로그래밍 전류가 셀에 인가될 수 있고, 전류가 셀 구조체(300)의 핀드 강자성 물질(들)에 의해 스핀 분극되어, 토크(예를 들어, 저장 물질(들)과 이와 접촉하는 하나 이상의 다강성 물질 사이에 교환 결합으로 인한 강자성 저장 물질(들) 내 자기 모멘트에 제공된 토크에 더한 토크)가 강자성 저장 물질(들)(예를 들어, 강자성 저장 물질(106, 206-1, 206-2))에 가해질 수 있어, 이에 셀을 프로그래밍(예를 들어, 기록)하도록 강자성 저장 물질(들)의 자화를 스위칭할 수 있다. 이런 방식으로, 전계를 인가하는 것은 STT 메모리 셀의 강자성 저장 물질(들) 내 자화 방향을 스위칭하는데 필요한 프로그래밍 전류(예를 들어, 임계 스위칭 전류)를 감소시키는데 사용될 수 있다.
프로그래밍 전류가 사용되는 프로그래밍 동작에서, 판독/기록 회로(360)는 비트 라인(352)과 소스 라인(356)에 프로그래밍 전류를 생성할 수 있다. 강자성 저장 물질이 프로그래밍 전류의 스핀 극성에 따라 자화되면, 프로그래밍된 상태는 STT RAM 셀에 기록된다.
STT RAM 셀을 판독하기 위해, 판독/기록 회로(360)는 구조체(300)와 트랜지스터(325)를 통해 비트 라인(352)과 소스 라인(356)에 판독 전류를 생성한다. STT RAM 셀의 프로그래밍된 상태는 비트 라인(352)과 소스 라인(356) 사이에 전압차에 의해 결정될 수 있는 구조체(300) 양단의 저항에 따라 좌우된다. 하나 이상의 실시예에서, 전압차는 참조(366)와 비교될 수 있고 센스 증폭기(362)에 의해 증폭될 수 있다.
본 발명의 하나 이상의 실시예는 여러 이점을 제공할 수 있는 인가된 전계를 통해 STT RAM 셀 내에 자화 스위칭을 유도할 수 있다. 예를 들어, 실시예는 STT RAM 셀에서 자화 스위칭을 유도하는데 필요한 전류 밀도를 감소시킬 수 있다. 실시예는 또한 열적으로 유도된 자기 스위칭을 방지하는 것을 지원할 수 있어서 특히 STT RAM 셀과 관련된 추가된 신뢰성 및/또는 안정성을 제공할 수 있다. 실시예는 프로그래밍을 위해 감소된 전류 밀도 요구조건을 구비하는 다중 비트 STT 메모리 셀 구조체를 포함할 수 있고 특히 이전의 STT 메모리 셀에 비해 감소된 물리적 바닥면적을 구비할 수 있다.
스핀 토크 전달(STT) 메모리 셀 구조체 및 방법이 본 명세서에 설명되었다. 하나 이상의 STT 메모리 셀 구조체는 강자성 저장 물질과, 반 강자성 물질과 접촉하는 핀드 강자성 물질 사이에 위치된 터널 장벽 물질을 포함한다. 터널 장벽 물질은 다강성 물질이고, 이 반강자성 물질, 강자성 저장 물질, 및 핀드 강자성 물질은 제1전극과 제2전극 사이에 위치된다.
특정 실시예들이 본 명세서에 도시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 도시된 특정 실시예를 대신하여 동일한 결과를 달성하도록 계산된 배열이 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 발명은 본 발명의 여러 실시예의 변형 또는 변경을 커버하도록 의도된다. 전술한 상세한 설명은 예시를 위하여 이루어진 것일 뿐 발명을 제한하려는 것이 아닌 것으로 이해된다. 전술한 실시예와 본 명세서에 구체적으로 설명되지 않은 다른 실시예를 조합하는 것은 상기 상세한 설명을 검토하면 이 기술 분야에 통상의 지식을 가진 자에게는 자명한 것일 수 있다. 본 발명의 여러 실시예의 범위는 상기 구조체와 방법이 사용되는 다른 응용을 포함한다. 그러므로, 본 발명의 여러 실시예의 범위는 첨부된 특허청구범위와 그 완전한 균등 범위를 참조하여 결정되어야 한다.
전술한 상세한 설명 란에 있는 여러 특징은 본 발명을 예를 들어 설명하기 위하여 하나의 실시예로 서로 그룹화되어 있다. 본 명세서의 이러한 방법은 본 발명의 개시된 실시예가 각 청구범위에 명시적으로 언급된 것보다 더 많은 특징을 사용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하 청구범위가 반영하듯이, 본 발명의 주제는 하나의 개시된 실시예의 모든 특징보다 더 적은 특징에 있다. 따라서, 이하 청구범위는 각 청구항이 별개의 실시예로서 독립적인 것으로 본 명세서에서는 본 발명을 실시하기 위한 구체적인 내용란에 포함된다.

Claims (31)

  1. 스핀 토크 전달(spin torque transfer: STT) 메모리 셀 구조체로서,
    반강자성 물질과 접촉하는 핀드(pinned) 강자성 물질과 강자성 저장 물질 사이에 위치된 터널 장벽 물질을 포함하되,
    상기 터널 장벽 물질은 다강성 물질(multiferroic material)이고, 상기 반강자성 물질, 상기 강자성 저장 물질 및 상기 핀드 강자성 물질은 제1전극과 제2전극 사이에 위치된 것인 메모리 셀 구조체.
  2. 제1항에 있어서, 상기 제1전극과 상기 제2전극 중 적어도 하나의 전극과 제3전극 사이에 인가된 전압에 응답하여 상기 다강성 물질에 전계를 제공하도록 구성된 상기 제3전극을 포함하는 메모리 셀 구조체.
  3. 제2항에 있어서, 상기 다강성 물질에 제공된 상기 전계는,
    상기 다강성 물질의 반강자성 및/또는 강자성 정렬에 변화를 유도하고,
    상기 강자성 저장 물질의 자화가 변경되도록 상기 다강성 물질과 상기 강자성 저장 물질 사이에 반강자성 및/또는 강자성 교환 결합을 제공하는데 충분한 것인 메모리 셀 구조체.
  4. 제2항에 있어서, 상기 제3전극은 수직 액세스 디바이스의 게이트인 것인 메모리 셀 구조체.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 제3전극과 제4전극 사이에 인가된 전압에 응답하여 상기 다강성 물질에 전계를 제공하도록 구성된 제3전극과 제4전극을 포함하는 메모리 셀 구조체.
  6. 제5항에 있어서, 상기 제3전극과 상기 제4전극 중 적어도 하나의 전극은 수직 액세스 디바이스의 게이트인 것인 메모리 셀 구조체.
  7. 제5항에 있어서, 상기 다강성 물질과 상기 제3 및 제4전극 사이에 유전체 물질이 위치되는 것인 메모리 셀 구조체.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 다강성 물질은 상기 강자성 저장 물질과 상기 핀드 강자성 물질과 접촉하는 것인 메모리 셀 구조체.
  9. 제1항에 있어서, 상기 다강성 물질은 비스무트 페라이트(BiFeO3)인 것인 메모리 셀 구조체.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 다강성 물질은 약 1나노미터(㎚) 이하의 두께를 지니는 것인 메모리 셀 구조체.
  11. 스핀 토크 전달(STT) 메모리 셀로서,
    적층 구조체(stack structure); 및
    상기 적층 구조체에 결합된 액세스 디바이스를 포함하되,
    상기 적층 구조체는,
    상부 전극과 하부 전극 사이에 위치된 제1자기 터널 접합(magnetic tunneling junction: MTJ) 요소; 및
    상기 상부 전극과 상기 하부 전극 사이에 위치된 제2 MTJ 요소를 포함하며,
    상기 제1 MTJ의 터널 장벽 물질은 제1다강성 물질이고, 상기 제2 MTJ의 터널 장벽 물질은 제2다강성 물질인 것인 메모리 셀.
  12. 제11항에 있어서, 상기 액세스 디바이스는 수직 액세스 디바이스이고, 상기 제1 및 제2다강성 물질은 상기 수직 액세스 디바이스의 제1게이트 전극과 제2게이트 전극 사이에 위치된 것인 메모리 셀.
  13. 제12항에 있어서, 상기 제1게이트 전극과 상기 제2게이트 전극은 상기 STT 메모리 셀에 수행되는 프로그래밍 동작과 관련하여 상기 제1 및 제2 MTJ의 상기 터널 장벽 물질에 전계를 제공하도록 구성된 것인 메모리 셀.
  14. 제11항에 있어서,
    상기 제1다강성 물질은 상기 제1 MTJ 요소와 관련된 제1핀드 강자성 물질과 제1강자성 저장 물질 사이에 위치되고,
    상기 제2다강성 물질은 상기 제2 MTJ 요소와 관련된 제2핀드 강자성 물질과 제2강자성 저장 물질 사이에 위치된 것인 메모리 셀.
  15. 제14항에 있어서, 상기 적층 구조체는 상기 제1 및 제2핀드 강자성 물질들 사이에 위치된 반강자성 물질을 포함하는 것인 메모리 셀.
  16. 제14항에 있어서, 상기 제1강자성 저장 물질은 상기 상부 전극과 접촉하고, 상기 제2강자성 저장 물질은 상기 하부 전극과 접촉하는 것인 메모리 셀.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 제1다강성 물질과 상기 제2다강성 물질은 상이한 강유전성 분극률을 지니는 것인 메모리 셀.
  18. 스핀 토크 전달(STT) 메모리 셀로서,
    상부 전극과 하부 전극 사이에 위치된 자기 터널 접합(MTJ) 요소; 및
    상기 MTJ 요소에 결합된 수직 액세스 디바이스를 포함하되,
    상기 MTJ 요소의 터널 장벽 물질은 다강성 물질인 것인 메모리 셀.
  19. 제18항에 있어서, 상기 다강성 물질은 상기 수직 액세스 디바이스의 제1게이트 전극과 제2게이트 전극 사이에 위치된 것인 메모리 셀.
  20. 제19항에 있어서, 상기 제1게이트 전극과 상기 제2게이트 전극 중 적어도 하나의 전극은 상기 STT 메모리 셀에 수행되는 프로그래밍 동작과 관련하여 상기 다강성 물질에 전계를 제공하도록 구성된 것인 메모리 셀.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 다강성 물질은,
    상기 MTJ 요소의 강자성 저장 물질의 제1에지 부분과 정렬된 제1에지 부분; 및
    상기 MTJ 요소의 상기 강자성 저장 물질의 제2에지 부분과 정렬된 제2에지 부분을 포함하는 것인 메모리 셀.
  22. 스핀 토크 전달(STT) 메모리 셀을 동작시키는 방법으로서,
    제1 자기 터널 접합(MTJ) 요소의 제1다강성 터널 장벽 물질에 전계를 제공함으로써 상기 STT 메모리 셀의 제1 MTJ 요소의 제1자유 강자성 저장 물질(first free ferromagnetic storage material)의 자화 방향을 변경하는 단계를 포함하는 방법.
  23. 제22항에 있어서, 상기 제1자유 강자성 저장 물질의 상기 자화 방향을 변경하는 단계는 제1구성으로부터 제2구성으로 상기 자화 방향을 스위칭하는 단계를 포함하는 것인 방법.
  24. 제23항에 있어서, 상기 제1구성으로부터 상기 제2구성으로 상기 자화 방향을 스위칭하는 단계는,
    상기 MTJ 요소의 핀드 강자성 물질의 자화 방향에 평행한 구성으로부터 상기 핀드 강자성 물질의 자화 방향에 역평행한(antiparallel) 자화 방향으로 상기 자화 방향을 스위칭하는 단계; 및
    상기 핀드 강자성 물질의 자화 방향에 역평행한 구성으로부터 상기 핀드 강자성 물질의 자화 방향에 평행한 자화 방향으로 상기 자화 방향을 스위칭하는 단계 중 적어도 하나를 포함하는 것인 방법.
  25. 제22항에 있어서, 상기 제1다강성 터널 장벽 물질에 제공되는 상기 전계에 의해 유도된 상기 STT 메모리 셀의 상태를 결정하는 단계를 포함하는 방법.
  26. 제22항에 있어서, 이어서 상기 STT 메모리 셀을 통해 프로그래밍 전류를 제공하는 단계를 포함하는 방법.
  27. 제22항에 있어서, 상기 제1다강성 터널 장벽 물질에 상기 전계를 제공하는 단계는 상기 STT 메모리 셀에 대응하는 수직 액세스 디바이스의 제1게이트 전극과 제2게이트 전극 사이에 전압차를 인가하는 단계를 포함하는 것인 방법.
  28. 제22항 내지 제27항 중 어느 한 항에 있어서, 상기 제2 MTJ 요소의 제2다강성 터널 장벽 물질에 전계를 제공함으로써 상기 STT 메모리 셀의 제2 MTJ 요소의 제2자유 강자성 저장 물질의 자화 방향을 변경하는 단계를 포함하는 것인 방법.
  29. 제28항에 있어서, 상기 STT 메모리 셀은 하부 전극, 상부 전극, 제1추가 전극 및 제2추가 전극을 포함하고, 상기 제1다강성 터너 장벽 물질과 상기 제2다강성 터널 장벽 물질에 전계를 제공하는 단계는 상기 제1 및 제2추가 전극 사이에 전압차를 인가하는 단계를 포함하는 것인 방법.
  30. 제29항에 있어서, 상기 제1 및 제2추가 전극은 상기 STT 메모리 셀과 관련된 수직 액세스 디바이스의 게이트 전극인 것인 방법.
  31. 제22항 내지 제27항 중 어느 한 항에 있어서, 상기 STT 메모리 셀을 통해 제공된 판독 전류에 응답하여 상기 STT 메모리 셀의 데이터 상태를 결정하는 단계를 포함하는 방법.
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