KR101506822B1 - 스핀 토크 전달 메모리 셀 구조들 및 방법들 - Google Patents

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Abstract

스핀 토크 전달(STT) 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은 반강자성 재료와 접촉하는 피닝된 강자성 재료 및 강자성 저장 재료 사이에 위치된 터널링 배리어 재료 및 상기 강자성 저장 재료와 접촉하는 다중강성 재료를 포함하며, 상기 반강자성 재료, 상기 강자성 저장 재료, 및 상기 피닝된 강자성 재료는 제 1 전극 및 제 2 전극 사이에 위치된다.

Description

스핀 토크 전달 메모리 셀 구조들 및 방법들{SPIN TORQUE TRANSFER MEMORY CELL STRUCTURES AND METHODS}
본 개시 내용은 일반적으로 반도체 메모리 디바이스들, 방법들, 및 시스템들에 관한 것으로, 더욱 상세하게는, 스핀 토크 전달(STT) 메모리 셀 구조들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서의 내부의 반도체 집적 회로들로서 제공된다. 그 중에서도, 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 위상 변화 랜덤 액세스 메모리(PCRAM) 및 저항성 랜덤 액세스 메모리(RRAM)와 같은 저항 가변 메모리, 및 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)와 같은 자기 랜덤 액세스 메모리(MRAM)를 포함한 많은 상이한 유형들의 메모리가 존재한다.
MRAM 디바이스들은 상기 디바이스를 통과하는 전류의 크기를 변경할 수 있는, 자기 모멘트들의 상이한 상대적 배향(orientation)들(예를 들어, 평행 및 역평행)로 인해 다중-상태 저항기로서 보여질 수 있는 자기 터널링 접합(MTJ : magnetic tunneling junction)을 이용할 수 있다. 기록 프로세스에서, 전도 라인들(예를 들어, 워드 및 비트 라인들)을 통과하는 전류들에 의해 야기된 자기장들은 상기 MTJ의 "자유(free)" 재료의 자기 모멘트 방향을 스위칭하기 위해 사용될 수 있으며, 이것은 상기 디바이스를 높거나 또는 낮은 저항 상태에 둘 수 있다. 판독 프로세스가 그 후 셀의 상태를 결정하기 위해 사용될 수 있다.
MRAM 셀들의 크기가 감소함에 따라, 인접한 셀들 간의 거리가 또한 감소하며, 이것은 상기 자기 모멘트 방향들을 스위칭하기 위해 사용된 전류 전달 라인들에 의해 야기된 셀 방해의 증가를 초래할 수 있다. 일 예로서, MRAM 디바이스와 연관된 상기 기록 전류는 약 10 mA일 수 있다. 상기 MRAM 셀들의 크기 및 전류 전달 라인들의 크기가 감소하기 때문에 어려울 수 있다. 예를 들면, 보다 작은 폭 라인들은 필요한 스위칭 필드(field)들을 생성하기 위해 보다 큰 전류들을 요구할 수 있으며, 이것은 전력 소비를 증가시킨다.
STT 디바이스들은 이전 MTJ 셀들의 동작 특성들의 일부를 공유하지만; 상기 자유 재료 자기 모멘트의 스위칭(예를 들어, 기록 프로세스)은 스핀 분극 전류 자체의 통로에 의해 생성될 수 있다. 예를 들면, 주어진 방향으로 배향된 그것의 자기 모멘트를 가진 제 1 자기 재료(예를 들어, "피닝된" 재료)를 통과하는 분극되지 않은 전도 전자들은 상기 재료에서의 분극된 속박 전자들과의 양자 기계적 교환 상호작용에 의해 상기 재료를 통해 그것들의 통로에 의해 우선적으로 분극된다. 이러한 분극은 그것을 통과하는 것들에 대해 뿐만 아니라 자기화된 재료의 표면으로부터 반사하는 전도 전자들에 대해 발생할 수 있다. 이러한 분극 프로세스의 효율성은 상기 재료의 결정 구조에 의존할 수 있다. 분극된 전도 전자들의 이러한 스트림이 추후에 분극 방향이 공간에서 고정되지 않는 제 2 자기 재료(예를 들어, 상기 "자유" 재료)를 통과할 때, 상기 분극된 전도 전자들은 충분하다면, 상기 속박 전자들의 분극을 역전시킬 수 있고, 그에 의해 상기 자기 재료의 자기 모멘트를 역전시킬 수 있는 상기 자기 재료들에서의 상기 속박 전자들에 토크를 가한다.
상기 자기 모멘트 역전을 야기하기 위해 상기 셀의 내부에 있는 전류의 사용은 상기 모멘트 스위칭을 생성하기 위해 (예를 들어, 인접한 전류 전달 라인들로부터) 외부 자기장을 생성하는데 요구되는 것들보다 작은 전류들(예를 들어, 약 200 마이크로앰프(microamp)들)에 대해 제공한다. 그러나, STT RAM 셀들에서 자기 모멘트 스위칭을 생성하기 위해 사용된 상기 전류에서의 추가 감소는 이러한 셀들과 연관된 재료들에서의 열적 프로파일 및 에너지 소비를 추가로 감소시키는 것과 같은 장점들을 제공할 수 있으며, 이것은 특히 셀 무결성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다.
도 2a 내지 도 2c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다.
도 2d는 본 개시 내용의 실시예들에 따라 도 2a 내지 도 2c에 도시된 절개 라인(A)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다.
도 3a 내지 도 3c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다.
도 4는 본 개시 내용의 실시예들에 따른 하나 이상의 STT 메모리 셀 구조들을 가진 메모리 어레이의 일부를 도시한다.
스핀 토크 전달(STT : Spin Torque Transfer) 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은 반강자성 재료(antiferromagnetic material)와 접촉하는 피닝된 강자성 재료(pinned ferromagnetic material) 및 강자성 저장 재료(ferromagnetic storage material) 사이에 위치된 터널링 배리어 재료(tunneling barrier material) 및 상기 강자성 저장 재료와 접촉하는 다중강성 재료(multiferroic material)를 포함하며, 상기 반강자성 재료, 상기 강자성 저장 재료, 및 상기 피닝된 강자성 재료는 제 1 전극 및 제 2 전극 사이에 위치된다.
본 개시 내용의 실시예들은 (예를 들어, 상기 셀과 연관된 강자성 저장 재료와 접촉하는 다중강성 재료 사이에서의 교환 결합(exchange coupling)으로 인해) 인가된 전기장을 통해 STT 메모리 셀들 내에 자기 스위칭을 제공하는 것과 같은 다양한 장점들을 제공한다. 실시예들은 또한 이전 STT 메모리 셀들과 비교하여 감소된 프로그래밍 전류를 제공할 수 있다. 실시예들은 또한 다른 장점들 중에서, (예를 들어, 열 유도 자기 스위칭을 방지함으로써) 스위칭시 부가된 데이터 신뢰성 및/또는 안정성과 같은 장점들을 제공할 수 있다.
여기에서의 도면들은 첫 번째 숫자 또는 숫자들이 도면의 도면 부호에 대응하며 나머지 숫자들이 도면에서 요소 또는 구성요소를 식별하는 넘버링 관례를 따른다. 상이한 도면들 간의 유사한 요소들 또는 구성요소들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 예를 들면, 104는 도 1에서 요소 "04"를 참조할 수 있으며 유사한 요소는 도 2에서 204로서 참조될 수 있다. 이해되는 바와 같이, 여기에서의 다양한 실시예들에 도시된 요소들은 본 개시 내용의 다수의 부가적인 실시예들을 제공하도록 부가되고, 교환되고, 및/또는 제거될 수 있다. 또한, 이해되는 바와 같이, 도면들에서 제공된 요소들의 비율 및 상대적인 축척은 본 발명의 실시예들을 예시하도록 의도되며, 제한적인 의미로서 취하지 않아야 한다.
도 1a 내지 도 1e는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다. 도 1a 내지 도 1c에 도시된 상기 메모리 셀 구조(100-1)는 제 1 전극(104)(예를 들어, 상부 전극) 및 제 2 전극(114)(예를 들어, 하부 전극) 사이에 위치된 자기 터널링 접합(MTJ : magnetic tunneling junction) 소자를 포함한다. 상기 MTJ 소자는 반강자성 재료(112)와 접촉하는 피닝된 강자성 재료(110) 및 강자성 저장 재료(106) 사이에 위치된 터널링 배리어 재료(108)를 포함한다.
상기 피닝된 강자성 재료(110)에 도시된 화살표는 상기 재료(110)에서의 자화의 방향을 표시한다. 구조(100-1)의 강자성 저장 재료(106)에서의 화살표(105)는 재료(106)에서의 자화의 대안적인 방향들(예를 들어, 재료(110)의 자화 방향에 대해 평행 또는 역평행임)을 나타낸다. 이 기술분야의 숙련자가 이해하는 바와 같이, 스핀 분극 전류(spin polarized current)는 (예를 들어, 상기 전극들(104 및 114) 사이에서의 평면 구성에 수직인 전류에서) 상기 MTJ 소자에 인가될 수 있으며, 이것은 임계 스위칭 전류 밀도(JC)가 초과될 때 상기 강자성 저장 재료(106)의 자화 방향을 스위칭할 수 있다. 자화(105)의 상이한 방향들은 STT RAM 셀의 특정 데이터 상태들에 대응할 수 있다.
본 개시 내용의 하나 이상의 실시예들은 전기장들의 인가를 통해 STT 메모리 셀에서의 "자유(free)" 자기 재료의 자기 분극(예를 들어, 강자성 저장 재료(106)의 자화 방향(105))을 변경 및/또는 제어할 수 있으며, 이것은 다른 장점들 중에서, 자기 분극 스위칭을 달성하기 위해 사용된 프로그래밍 전류를 감소시킬 수 있다. 하나 이상의 실시예들은 MTJ의 상기 강자성 저장 재료와 접촉하는 다중강성 재료(예를 들어, 강유전성 반강자성 다중강성 재료 및/또는 강유전성 강자성 다중강성 재료)를 포함한다. 상기 다중강성 재료로의 전기장의 인가는 (예를 들어, 상기 다중강성 재료 내에서의 강자성 및/또는 반강자성 배열에 결합된 강유전성 배열을 변경함으로써) 상기 다중강성 재료 내에서의 반강자성 배열 및/또는 강자성 배열을 조작하기 위해 사용될 수 있다. 상기 다중강성 재료(예를 들어, 116-1 및 116-2) 및 상기 강자성 저장 재료(예를 들어, 106) 사이에서의 교환 결합은, 상기 강자성 저장 재료의 자기 분극(예를 들어, 105)에 영향을 미친다. 이와 같이, 다중강성 재료(예를 들어, 116-1 및 116-2) 내에서의 상기 강성 순서 파라미터들의 고유 결합(예를 들어, 상기 강자성 및 반강자성 순서 파라미터 중 하나 또는 둘 모두와의 강유전성 순서 파라미터 결합)은 그것에 결합된 강자성 재료(예를 들어, 106)의 자기 분극(예를 들어, 105)을 조작(예를 들어, 스위칭)하기 위해 사용될 수 있다.
몇몇 사례들에서, 상기 다중강성 및 상기 강자성 저장 재료 사이에서의 교환 결합(예를 들어, 반강자성 및/또는 강자성 교환 결합)은 상기 저장 재료의 자화 방향을 (예를 들어, 평행에서 역평행으로 또는 그 역) 스위칭하기에 충분할 수 있다. 상기 다중강성 및 저장 재료 사이에서의 교환 결합이 상기 저장 재료의 자화 방향의 전체 스위칭을 유도하기에 불충분한 사례들에서, 상기 STT 메모리 셀에서 전체 스위칭을 유도하기 위해 요구된 전류를 감소시킬 수 있는 "자기 토크(magnetic torque)"가 유도될 수 있다. 게다가, 상기 유도된 자기 토크는 (예를 들어, 열 유도 자기 스위칭을 방지함으로써) 스위칭시 부가된 데이터 신뢰성 및/또는 안정성을 제공할 수 있다.
도 1a 내지 도 1c에 도시된 예에서, 메모리 셀 구조(100-1)는 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-1) 및 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-2)를 포함한다. 상기 구조(100-1)는 제 3 전극(118-1) 및 제 4 전극(118-2)을 포함한다. 상기 전극들(118-1 및 118-2)은 상기 다중강성 재료(116-1 및 116-2)에 전기장을 제공하도록 구성된다. 즉, 상기 전극들(118-1 및 118-2) 사이에서의 인가된 전압 차는 상기 다중강성 재료(116-1 및 116-2)의 반강자성/강자성 배열에 영향을 미치는 전기장을 생성하며, 이것은 상기 설명된 바와 같이, 상기 강자성 저장 재료(106)의 자화 방향(105)을 변경할 수 있다.
예를 들면, 도 1b에 도시된 실시예는 상기 전극들(118-1 및 118-2) 간의 인가된 전압 차를 통해 다중강성 재료(116-1 및 116-2)에 제공된 전기장(120-1)을 도시한다. 화살표들(117-1 및 117-2)은 상기 인가된 전기장(120-1)으로 인해, 각각 상기 다중강성 재료(116-1 및 116-2) 내의 유도된 자화 방향의 일 예를 표시한다. 도 1a 내지 도 1c에 도시된 실시예에서, 상기 전극들(118-1 및 118-2)은 각각의 다중강성 재료(116-1 및 116-2)에 결합되지만(예를 들어, 접촉하지만); 실시예들은 그렇게 제한되지 않는다. 화살표(105-1)는, 상기 다중강성 재료(116-1/116-2) 및 상기 강자성 저장 재료(106) 사이에서의 대응하는 교환 결합 및 인가된 전기장(120-1)에 따라 상기 MTJ의 상기 강자성 저장 재료(106)에 대응하는 자화 방향의 일 예(예를 들어, 이 예에서, 피닝된 강자성 재료(110)의 자화 방향에 평행임)를 표시한다. 화살표들(117-1, 117-2, 및 105-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
도 1c에 도시된 실시예는 상기 전극들(118-1 및 118-2) 간의 인가된 전압 차를 통해 다중강성 재료(116-1 및 116-2)에 제공된 전기장(120-2)을 도시한다. 상기 화살표들(119-1 및 119-2)은 인가된 전기장(120-2)으로 인해, 각각 다중강성 재료(116-1 및 116-2)를 가진 유도된 자화 방향을 표시한다. 화살표(105-2)는 상기 MTJ의 강자성 저장 재료(106)에 대응하는 자화 방향(예를 들어, 이 예에서, 피닝된 강자성 재료(110)의 자화 방향에 역평행임)을 표시한다. 도 1c에 도시된 예에서, 전기장(120-2)으로부터 기인하는 다중강성 재료(116-1/116-2) 및 강자성 저장 재료(106) 사이의 교환 결합은 저장 재료(106) 내에서의 자화의 방향을 (예를 들어, 도 1b에 도시된 평행 방향(105-1)으로부터 도 1c에 도시된 역평행 방향(105-2)으로) 스위칭하기에 충분하다. 화살표들(119-1, 119-2, 및 105-2)은 예들이며, 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
상기 주지된 바와 같이, 하나 이상의 실시예들에서, 상기 전극들(예를 들어, 118-1 및 118-2) 간의 전기장은 강자성 저장 재료(106)의 자화를 완전히 스위칭하기에 충분하지 않을 수 있다. 그러나, 이러한 경우들에서, 잔류 자기 토크(remnant magnetic torque)가 상기 저장 재료(106) 내에 유도될 수 있으며, 이것은 STT 메모리 셀에서의 스위칭에 대한 배리어를 감소시킬 수 있다. 예를 들면, 상기 자화의 스위칭을 (예를 들어, 방향(105-1)에서 방향(105-2)으로) 유도하기 위해 요구된 전류 밀도는 상기 인가된 전기장 하에서 다중강성(116-1/116-2) 및 저장 재료(106) 사이에서의 교환 결합으로 인해 감소된다.
도 1d에 도시된 상기 메모리 셀 구조(100-2)는 상기 구조(100-2)가 제 1 전극(104) 및 제 2 전극(114) 사이에 위치된 MTJ 소자를 포함한다는 점에서 도 1a 내지 도 1c에 도시된 메모리 셀 구조(100-1)와 유사하다. 상기 MTJ 소자는 반강자성 재료(112)와 접촉하는 피닝된 강자성 재료(110) 및 강자성 저장 재료(106) 사이에 위치된 터널링 배리어 재료(108)를 포함한다.
상기 구조(100-2)는 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-3)를 포함한다. 상기 구조(100-2)는 또한 상기 제 3 전극(118-3)과 상기 제 1 전극(104) 및 상기 제 2 전극(114) 중 적어도 하나 사이에 인가된 전압에 따라 다중강성 재료(116-3)에 전기장을 제공하도록 구성된 제 3 전극(118-3)을 포함한다. 도 1d에 도시된 실시예에서, 전기장(120-3)은 상기 제 3 전극(118-3) 및 상기 제 1 전극(104)(예를 들어, 상기 상부 전극) 사이에 도시된다. 상기 전기장(120-3)은 (예를 들어, 화살표(119-3)에 의해 표시된 바와 같이) 상기 다중강성 재료(116-3)에서의 자기 분극 변화를 유도하기에 충분하다. 다중강성(116-3) 및 강자성 저장 재료(106) 사이에서의 교환 결합(예를 들어, 반강자성 교환 결합 및/또는 강자성 결합)은 상기 강자성 저장 재료(106)의 자화 방향(105-3)에 영향을 미칠 수 있다. 화살표들(119-3 및 105-3)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
도 1e에 도시된 상기 메모리 셀 구조(100-3)는 상기 구조(100-3)가 제 1 전극(104) 및 제 2 전극(114) 사이에 위치된 MTJ 소자를 포함한다는 점에서 도 1a 내지 도 1c에 도시된 메모리 셀 구조(100-1)와 유사하다. 상기 MTJ 소자는 반강자성 재료(112-1)와 접촉하는 피닝된 강자성 재료(110-1) 및 강자성 저장 재료(106) 사이에 위치된 터널링 배리어 재료(108)를 포함한다. 그러나, 도 1e에 도시된 예에서, 상기 피닝된 강자성 재료(110-1) 및 반강자성 재료(110-2)의 자화 방향들은 (예를 들어, 도 1a 내지 도 1c에 도시된 수평 또는 측면 배향과 비교하여) 수직 배향을 가진다.
도 1b에 도시된 예와 같이, 도 1e에 도시된 메모리 셀 구조(100-3)는 강자성 저장 재료(106)와 접촉하는 다중강성 재료(116-1/116-2)를 포함한다. 상기 구조(100-3)는 또한 상기 다중강성 재료(116-1 및 116-2)에 전기장을 제공하도록 구성된 제 3 전극(118-1) 및 제 4 전극(118-2)을 포함한다. 이 예에서, 전기장(120-1)은 상기 전극들(118-1 및 118-2) 사이에서의 인가된 전압 차를 통해 상기 다중강성 재료(116-1 및 116-2)에 제공된다. 화살표들(117-1 및 117-2)은 상기 인가된 전기장(120-1)으로 인해, 각각 상기 다중강성 재료(116-1 및 116-2) 내에서의 유도된 자화 방향을 표시한다. 화살표(105-1)는 상기 MTJ의 강자성 저장 재료(106)에 대응하는 자화 방향을 표시한다. 화살표들(117-1, 117-2, 및 105-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
강자성 저장 재료(106)의 자화 방향(105-1)은 상기 STT 메모리 셀의 특정 데이터 상태(예를 들어, "1" 또는 "0")에 대응할 수 있다. 상기 STT 메모리 셀의 데이터 상태는 그 후 상기 설명된 바와 같이, 전기장(120-1)과 반대인 방향으로 전기장의 인가를 통해 변경(예를 들어, 스위칭)될 수 있다.
상기 전극들(104, 114, 118-1, 118-2, 118-3)은 이에 제한되지 않지만, 예를 들면, 티타늄(Ti), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 구리, 이리듐, 백금, 루테늄, 탄탈륨, 및/또는 텅스텐을 포함할 수 있는 다양한 전도 재료들 또는 복합 구조들로 만들어질 수 있다. 일 예로서, 하나 이상의 실시예들에서, 하부 전극(114)은 시드 재료(seed material)를 포함할 수 있거나 또는 시드 재료/전도 재료/캡핑 재료 복합 구성을 포함할 수 있다.
비록 실시예들이 특정 재료들에 제한되지 않지만, 강자성 저장 재료(106)는 예를 들면, CoFeB, NiFe, 또는 CoFeB/Ru/CoFeB와 같은 반강자성 결합된 재료들일 수 있다. 터널링 배리어 재료(108)는 예를 들면, MgO, Al2O3, 또는 다른 자기 절연체들일 수 있다. 상기 피닝된 강자성 재료(110)는 예를 들면, Fe, FeNi, Co, FeB, CoFeB, 또는 CoFe/Ru/CoFe 또는 CoFe/Ru/CoFeB와 같은 다양한 합성 반강자성(SAF : synthetic antiferromagnetic) 구조들일 수 있다. 반강자성 재료(112)는 예를 들면, NiO, CoO, FeMn, PtMn, IrMn, NiMn, 또는 합성 반강자성체(예를 들어, 복합 구조화된 반강자성체)일 수 있다. 다중강성 재료(예를 들어, 116-1, 116-2, 116-3)는 예를 들면, BiFeO3(BFO), TbMn2O5, 또는 TbMnO3일 수 있다. (예를 들어, 다중강성이 강유전성 강자성 다중강성일 때) 다중강성 재료는 또한 Bi4Fe2TiO12 또는 NiBi2O4일 수 있다. 비록 도 1a 내지 도 1e에 도시되지 않았지만, STT 메모리 셀 구조들(100-1, 100-2, 및 100-3)은 예를 들면, 기판상에 형성된 액세스 트랜지스터와 같은 액세스 디바이스에 결합될 수 있다. 도 3a 내지 도 3c에 관련되어 이하에 설명된 바와 같이, 상기 액세스 디바이스는 하나 이상의 실시예들에서 수직 트랜지스터일 수 있다.
도 2a 내지 도 2c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다. 각각 도 2a, 도 2b, 및 도 2c의 메모리 셀 구조들(200-1, 200-2, 및 200-3)은 상부 전극(204) 및 하부 전극(214) 사이에 위치된 MTJ 소자를 포함한다. 상기 MTJ 소자는 반강자성 재료(212)와 접촉하는 피닝된 강자성 재료(210) 및 강자성 저장 재료(206) 사이에 위치된 터널링 배리어 재료(208)를 포함한다.
상기 피닝된 강자성 재료(210)에 도시된 화살표는 상기 재료(210)에서의 자화의 방향을 표시한다. 구조(200)의 강자성 저장 재료(206)에서의 화살표(205)는 재료(206) 내에서의 자화의 대안적인 방향들(예를 들어, 재료(210)의 자화 방향에 평행 또는 역평행임)을 표시한다. 상기 설명된 바와 같이, 상기 "자유" 재료(예를 들어, 저장 재료(206))의 자기 분극은 전기장들의 인가를 통해 변경 및/또는 제어될 수 있으며, 이것은 다른 장점들 중에서, 강자성 저장 재료(206)의 자기 분극 스위칭을 달성하기 위해 사용된 프로그래밍 전류를 감소시킬 수 있다.
상기 메모리 셀 구조들(200-1, 200-2, 및 200-3)은 강자성 저장 재료(206)와 접촉하는 다중강성 재료(216-1) 및 강자성 저장 재료(206)와 접촉하는 다중강성 재료(216-2)를 포함한다. 상기 상부 전극(204) 및 상기 하부 전극(214)은 상기 상부 전극(204) 및 상기 하부 전극(214) 사이에 인가된 전압에 따라 다중강성 재료(216-1/216-2)에 전기장을 제공하도록 구성된다. 이 예에서, 상기 전극들(204 및 214) 사이에 인가된 전압 차는 상기 다중강성 재료(216-1 및 216-2)의 반강자성 배열(예를 들어, 다중강성 재료가 강유전성 반강자성 다중강성일 때) 및/또는 강자성 배열(예를 들어, 다중강성이 강유전성 강자성 다중강성일 때)에 영향을 미치는 전기장(220)을 생성하며, 이것은 상기 설명된 바와 같이, 상기 강자성 저장 재료(206)의 자화 방향(205)을 변경시킬 수 있다.
도 2a에서, 상기 메모리 구조(200-1)의 상기 다중강성 재료(216-1 및 216-2)는 전극들(204 및 214) 사이에서 연속적이다. 이와 같이, 상기 메모리 구조(200-1)는 다중강성 재료(216-1/216-2) 및 재료들(208, 210, 및 212)의 각각의 부분들 사이에 위치된 산화물 스페이서들(222-1 및 222-2)을 포함한다. 실시예들은 그렇게 제한되지 않는다. 예를 들면, 각각의 도 2b 및 도 2c에 도시된 상기 메모리 구조들(200-2 및 200-3)의 다중강성 재료(216-1 및 216-2)는 상기 전극들(204 및 214) 사이에서 연속적이지 않다. 이와 같이, 상기 산화물 스페이서들(222-1 및 222-2)은 몇몇 실시예들에서 선택적일 수 있다. 도 2c에 도시된 예에서, 다중강성 재료(216-1 및 216-2)는 상부 및 하부 전극들(204 및 214) 바로 아래에 위치되지 않는다. 그러나, 인가된 전압에 따라 전극들(204 및 214) 사이에 생성된 전기장은 여전히 상기 다중강성 재료(216-1 및 216-2) 내에서 강유전성 배열을 실시할 것이며, 이것은 결국 상기 다중강성 재료(216-1 및 216-2) 내에서의 반강자성 및/또는 강자성 배열을 실시하여, 강자성 저장 재료(206)의 자화 방향(205)에서의 변화들을 초래한다.
화살표들(219-1 및 219-2)은 인가된 전기장(220)으로 인해, 각각 다중강성 재료(216-1 및 216-2) 내에서의 유도된 자화 방향을 표시할 수 있다. 화살표(205)는 상기 MTJ의 강자성 저장 재료(206)에 대응하는 자화 방향(예를 들어, 이 예에서 피닝된 강자성 재료(210)의 자화 방향에 평행임)을 표시한다. 상기 화살표들(219-1, 217-2, 및 1205)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
이 기술분야의 숙련자가 본 개시 내용을 판독할 때 이해하는 바와 같이, 구조들(200-1, 200-2, 및 200-3)의 MTJ 소자에 반대로 향해진 전기장(220)을 제공하는 것은 (예를 들어, 저장 재료(206) 및 다중강성 재료(216-1/216-2) 사이에서의 교환 결합을 통해) 강자성 저장 재료(206)에 자기 토크를 가할 수 있다. 다양한 사례들에서, 상기 가해진 자기 토크는 저장 재료(206) 내의 자화 방향을 (예를 들어, 평행에서 역평행으로) 스위칭하기에 충분할 수 있다. 이와 같이, 상기 STT 메모리 셀 구조(200)의 저장된 데이터 상태는 인가된 전기장을 통해 스위칭될 수 있다. 상기 논의된 바와 같이, 인가된 전기장(220)이 자화 방향(205)의 스위칭을 유도하기에 충분하지 않을지라도, 상기 저장 재료(206)에 가해진 자기 토크는 기록 프로세스 동안 자화 방향(205)을 스위칭하기 위해 요구된 전류 밀도를 감소시키기에 충분할 수 있다.
도 2d는 본 개시 내용의 실시예들에 따라 도 2a 내지 도 2c에 도시된 절개 라인(A)을 지나는 다수의 예시적인 오버 헤드 단면도들을 도시한다. 도 2d에 도시된 바와 같이, 상기 저장 재료(206)와 접촉하는 다중강성 재료(216-1/216-2) 및 상기 강자성 저장 재료(206)는 다양한 형상들을 가질 수 있다.
예를 들면, 단면도들(202-1 및 202-2)은 4변형(예를 들어, 직사각형) 형상을 가진 강자성 저장 재료(206)를 도시하는 반면, 단면도들(202-3 및 202-4)은 원형(또는 타원형) 형상을 가진 강자성 저장 재료(206)를 도시한다. 실시예들은 특정 단면 형상에 제한되지 않는다. 예를 들면, 상기 형상들은 다양한 다른 형상들 중에서, 원형, 정사각형, 또는 6각형일 수 있다.
단면도들(202-1 및 202-3)에 도시된 바와 같이, 강자성 저장 재료(206)와 접촉하는 다중강성 재료(216)는 다양한 실시예들에서 연속 재료(216)일 수 있다. 이와 같이, 도 2a 내지 도 2c에 도시된 다중강성 재료(216-1 및 216-2)는 단일 다중강성 재료(216)일 수 있다. 그러나, 실시예들은 그렇게 제한되지 않는다. 예를 들면, 몇몇 실시예들에서, 상기 다중강성 재료들(216-1 및 216-2)은 상이한 다중강성 재료들일 수 있다.
도 3a 내지 도 3c는 본 개시 내용의 하나 이상의 실시예들에 따른 STT 메모리 셀 구조들을 도시한다. 각각 도 3a, 도 3b, 및 도 3c에 도시된 메모리 셀 구조들(300-1, 300-2, 및 300-3)은 제 1 전극(304)(예를 들어, 상부 전극) 및 제 2 전극(314)(예를 들어, 하부 전극) 사이에 위치된 MTJ 소자를 포함한다. 상기 MTJ 소자는 반강자성 재료(312)와 접촉하는 피닝된 강자성 재료(310) 및 강자성 저장 재료(306) 사이에 위치된 터널링 배리어 재료(308)를 포함한다. 상기 STT 메모리 셀 구조들(300-1, 300-2, 및 300-3)은 각각 기판(301)으로부터 또는 그것 상에 형성된 액세스 디바이스(325)에 결합된다. 이 예에서, 상기 액세스 디바이스(325)는 수직 전계 효과 트랜지스터(VFET : vertical field effect transistor)이다. 상기 기판(301)은 다른 것들 중에서, 실리콘 기판, 절연체상 실리콘(SOI : silicon on insulator) 기판, 또는 사파이어상 실리콘(SOS : silicon on sapphire) 기판일 수 있다.
도 3a에 도시된 실시예에서, 메모리 셀 구조(300-1)는 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-1) 및 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-2)를 포함한다. 상기 구조(300-1)는 제 3 전극(318-1) 및 제 4 전극(318-2)을 포함한다. 상기 전극들(318-1 및 318-2)은 다중강성 재료(316-1 및 316-2)에 전기장을 제공하도록 구성된다. 즉, 상기 전극들(318-1 및 318-2) 사이에서의 인가된 전압 차는 상기 다중강성 재료(316-1 및 316-2)의 반강자성 및/또는 강자성 배열에 영향을 미치는 전기장을 생성하며, 이것은 상기 설명된 바와 같이, 상기 강자성 저장 재료(306)의 자화 방향(305)을 변경할 수 있다.
도 3a에 도시된 실시예에서, 제 3 전극(318-1) 및 제 4 전극(318-2)은 또한 VFET(325)의 게이트들(예를 들어, 사이드 게이트들)로서 작용한다. 도 3a에 도시된 바와 같이, 상기 다중강성 재료(316-1/316-2)는 상기 VFET(325)에 대한 게이트 산화물로서 기능한다. 이와 같이, 상기 다중강성 재료(316-1/316-2)는 상기 다중강성 재료 및 강자성 저장 재료(306) 사이에서의 교환 결합을 제공할 뿐만 아니라, 상기 게이트 전극들(318-1/318-2) 및 상기 하부 전극(314) 사이에 절연 재료를 제공한다. 하나 이상의 실시예들에서, 상기 게이트 전극들(318-1/318-2)은 "서라운드 게이트(surround gate)" 구조를 형성할 수 있다. 예를 들면, 상기 전극들(318-1/318-2)은 상기 액세스 디바이스(325)를 랩 어라운드(wrap around)할 수 있다. 몇몇 이러한 실시예들에서, 상기 전극들(318-1/318-2)은 상기 액세스 디바이스(325) 및/또는 상기 다중강성 재료(예를 들어, 316-1 및 316-2)를 둘러쌀 수 있는 단일 게이트 전극일 수 있다.
도 3b에 도시된 실시예에서, 메모리 셀 구조(300-2)는 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-3) 및 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-4)를 포함한다. 도 3a에 도시된 구조(300-1)와 유사하게, 상기 구조(300-2)는 상기 VFET(325)의 게이트들인 제 3 전극(318-1) 및 제 4 전극(318-2)을 포함한다. 그러나, 상기 구조(300-2)는 다중강성 재료(316-3 및 316-4) 외에 게이트 산화물 재료(322-1 및 322-2)를 포함한다. 이 예에서, 상기 다중강성 재료(316-3)는 VFET(325)와 연관된 게이트 산화물 재료(322-1) 위에 위치되며 다중강성 재료(316-4)는 상기 VFET(325)와 연관된 게이트 산화물 재료(322-2) 위에 위치된다. 강자성 저장 재료(306)의 자화 방향(305)은 상기 다중강성 재료(316-3/316-4)에 인가된 전기장들(예를 들어, 전극들(318-1 및 318-2) 사이에서의 측면 전기장)에 의해 유도된 다중강성 재료(316-3/316-4) 및 저장 재료(306) 사이에서의 교환 결합을 통해 제어될 수 있다.
도 3c에 도시된 실시예에서, 메모리 셀 구조(300-3)는 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-5) 및 강자성 저장 재료(306)와 접촉하는 다중강성 재료(316-6)를 포함한다. 도 3a에 도시된 구조(300-1) 및 도 3b에 도시된 구조(300-2)와 유사하게, 상기 구조(300-3)는 상기 VFET(325)의 게이트들인 제 3 전극(318-3) 및 제 4 전극(318-4)을 포함한다.
그러나, 도 3c에 도시된 실시예에서, 상기 재료(306) 및 다중강성(316-5/316-6) 사이에서의 교환 결합을 통해, 강자성 저장 재료(306)의 자화 방향(305-1)을 제어하기 위해 상기 다중강성 재료(316-5/316-6)에 제공된 전기장(예를 들어, 320)은 상기 게이트 전극들(318-3/318-4) 중 적어도 하나(예를 들어, 도 3c에 도시된 바와 같이 318-4) 및 상부 전극(304) 사이에서의 인가된 전압 차에 의해 제공된다.
도 3c에 도시된 바와 같이, 게이트 전극(318-4) 및 상부 전극(304) 사이에서의 전기장(320)은 다중강성 재료(316-6) 내에서의 자기 분극 방향(319)을 제공한다. 그 결과 상기 다중강성(316-6) 및 상기 강자성 저장 재료(306) 사이에서의 교환 결합은 역평행 구성을 가진 저장 재료(306)의 자화 방향(305-1)(예를 들어, 자화(305-1)는 피닝된 강자성 재료(310)의 자화 방향에 역평행한다)을 초래한다. 화살표들(319 및 305-1)은 예들이며 각각의 재료들 내에서 실제 순서 파라미터 배향들을 표현하지 않을 수도 있다.
도 4와 관련되어 추가로 논의된 바와 같이, 상기 STT 메모리 셀 구조들(300-1, 300-2, 및 300-3) 및 대응하는 액세스 디바이스들(325)은 STT RAM 어레이를 동작시키기 위한 다른 구성요소들 중에서, 비트 라인들, 워드 라인들, 소스 라인들, 판독 회로, 및 기록 회로와 같은 다양한 다른 전자 구성요소들에 결합될 수 있다.
도 4는 본 개시 내용의 실시예들에 따른 하나 이상의 STT 메모리 셀 구조들을 가진 메모리 어레이(450)의 일부를 도시한다. STT RAM 셀은 액세스 트랜지스터(425)에 결합된 (예를 들어, 상기 설명된 구조들(100-1, 100-2, 100-3, 200, 300-1, 300-2, 및 300-3)과 같은) STT 메모리 셀 구조를 포함할 수 있다. 상기 액세스 트랜지스터(425)는 도 3a 내지 도 3c에 도시된 VFET(325)와 같은 수직 FET일 수 있다.
이 예에서, 어레이(450)는 비트 라인(452), 워드 라인(454), 소스 라인(456), 판독/기록 회로(460), 비트 라인 기준(466), 및 감지 증폭기(462)를 포함한다. 상기 STT 메모리 구조(400)는 MTJ 소자를 포함할 수 있다. 상기 설명된 바와 같이, 상기 STT 메모리 구조(400)는 다중강성 스위칭을 위한 전극들을 구동시키기 위해, 필요할 경우, 부가적인 회로뿐만 아니라 MTJ의 강자성 저장 재료의 하나 이상의 부분들에 결합된(예를 들어, 그와 접촉한) 다중강성 재료를 포함할 수 있다.
동작시, 상기 STT 메모리 셀 구조(400)는 프로그램되도록 선택될 수 있다. 전기장은 구조(400)의 다중강성 재료에서의 자기 분극 변화들을 유도하기 위해 상기 구조(400)에 대응하는 전극들에 걸쳐 인가된 전압 차들을 통해 제공될 수 있으며, 이것은 구조(400)의 강자성 저장 재료 내에서의 대응하는 자화 변화들을 초래한다. 다양한 사례들에서, 상기 인가된 전기장은 (예를 들어, 상기 셀에 부가적인 프로그래밍 전류를 제공하지 않고) 상기 저장 재료의 자화 방향을 스위칭하기에 충분할 수 있다.
상기 인가된 전기장이 강자성 저장 재료의 자화의 전체 스위칭을 유도하기에 충분하지 않은 사례들에서, 프로그래밍 전류는 상기 셀에 인가될 수 있으며, 상기 전류는 토크(예를 들어, 저장 재료 및 다중강성 재료 사이에서의 교환 결합으로 인해 강자성 저장 재료 내에서의 자기 모멘트(magnetic moment)들에 제공된 토크 외의 토크)가 상기 셀을 "프로그램"하거나 또는 "그것에 기록"하기 위해 상기 강자성 저장 재료의 자화를 스위칭할 수 있는 강자성 저장 재료(예를 들어, 상기 설명된 바와 같이, 강자성 저장 재료들(106, 206, 또는 306))에 가해지도록 상기 MTJ 소자의 피닝된 강자성 재료에 의해 스핀-분극될 수 있다. 이러한 방식으로, 전기장의 인가는 상기 셀의 자화를 스위칭하기 위해 요구된 프로그래밍 전류(예를 들어, 임계 스위칭 전류)를 감소시키기 위해 사용될 수 있다.
프로그래밍 전류가 사용되는 프로그래밍 동작들에서, 판독/기록 회로(460)는 비트 라인(452) 및 소스 라인(456)에 프로그래밍 전류를 발생시킬 수 있다. 상기 강자성 저장 재료가 프로그래밍 전류의 스핀 극성에 따라 자화되면, 프로그램된 상태는 STT RAM 셀에 기록된다.
STT RAM 셀을 판독하기 위해, 상기 판독/기록 회로(460)는 구조(400) 및 트랜지스터(425)를 통해 비트 라인(452) 및 소스 라인(456)에 판독 전류를 발생시킨다. 상기 STT RAM 셀의 프로그램된 상태는 상기 구조(400)에 걸쳐 저항에 의존하며, 이것은 비트 라인(452) 및 소스 라인(456) 사이에서의 전압 차에 의해 결정될 수 있다. 하나 이상의 실시예들에서, 전압 차는 기준(466)과 비교될 수 있으며 감지 증폭기(462)에 의해 증폭될 수 있다.
본 개시 내용의 하나 이상의 실시예들은 인가된 전기장들을 통해 STT RAM 셀의 자화 스위칭을 유도할 수 있으며, 이것은 다양한 장점들을 제공할 수 있다. 예를 들면, 실시예들은 STT RAM 셀들에서 자화 스위칭을 유도하기 위해 요구된 전류 밀도를 감소시킬 수 있다. 실시예들은 또한 열 유도 자기 스위칭을 방지하는 것을 도울 수 있으며, 이것은 다른 장점들 중에서, STT RAM 셀들과 연관된 부가된 신뢰성 및/또는 안정성을 제공할 수 있다.
스핀 토크 전달(STT) 메모리 셀 구조들 및 방법들이 여기에 설명된다. 하나 이상의 STT 메모리 셀 구조들은 강자성 저장 재료 및 반강자성 재료와 접촉하는 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료 및 상기 강자성 저장 재료와 접촉하는 다중강성 재료를 포함하며, 상기 반강자성 재료, 상기 강자성 저장 재료, 및 상기 피닝된 강자성 재료는 제 1 전극 및 제 2 전극 사이에 위치된다.
비록 특정 실시예들이 여기에 도시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들을 대신할 수 있음을 이해할 것이다. 이러한 개시 내용은 본 개시 내용의 다양한 실시예들의 적응화들 또는 변형들을 커버하도록 의도된다. 상기 설명은 예시적인 방식으로 이루어지며 제한적인 것이 아님이 이해될 것이다. 상기 실시예들의 조합, 및 여기에 구체적으로 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시 내용의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 그러므로, 본 개시 내용의 다양한 실시예들의 범위는 청구항들이 자격을 부여받은 전체 범위의 등가물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 다양한 특징들은 상기 개시 내용을 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 개시 내용의 이러한 방법은 본 개시 내용의 개시된 실시예들이 각각의 청구항에 명확하게 열거된 것보다 많은 특징들을 사용해야 하는 의도를 반영하는 것으로서 해석되어서는 안된다. 오히려, 다음 청구항들이 반영하는 것과 같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적다. 따라서, 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 독립적이다.

Claims (30)

  1. 스핀 토크 전달 메모리 셀에 있어서,
    반강자성 재료와 접촉하는 피닝된 강자성 재료 및 강자성 저장 재료 사이에 위치된 터널링 배리어 재료;
    상기 강자성 저장 재료와 접촉하는 다중강성 재료로서, 상기 반강자성 재료, 상기 강자성 저장 재료, 및 상기 피닝된 강자성 재료는 제 1 전극 및 제 2 전극 사이에 위치되는, 상기 다중강성 재료; 및
    상기 다중강성 재료와 접촉하고, 상기 제 1 전극과 상기 제 2 전극 중 적어도 하나 및 제 3 전극 사이에 인가된 전압에 따라 상기 다중강성 재료에 전기장을 제공하도록 구성된 상기 제 3 전극을 포함하는, 스핀 토크 전달 메모리 셀.
  2. 청구항 1에 있어서,
    상기 다중강성 재료에 제공된 상기 전기장은,
    상기 다중강성 재료의 반강자성 배열 및 강자성 배열 중 적어도 하나에서의 변화를 유도하고,
    상기 강자성 저장 재료의 자화가 변경되도록 상기 다중강성 재료 및 상기 강자성 저장 재료 사이에 반강자성 교환 결합 및 강자성 결합 중 적어도 하나를 제공하기에 충분한, 스핀 토크 전달 메모리 셀.
  3. 청구항 1에 있어서,
    상기 제 3 전극은 수직 액세스 디바이스의 게이트인, 스핀 토크 전달 메모리 셀.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제 3 전극 및 제 4 전극 사이에 인가된 전압에 따라 상기 다중강성 재료에 전기장을 제공하도록 구성된 상기 제 4 전극을 포함하는, 스핀 토크 전달 메모리 셀.
  5. 청구항 4에 있어서,
    상기 제 3 전극 및 상기 제 4 전극 중 적어도 하나는 상기 스핀 토크 전달 메모리 셀에 결합된 수직 액세스 디바이스의 게이트인, 스핀 토크 전달 메모리 셀.
  6. 청구항 5에 있어서,
    상기 제 3 전극 및 상기 제 4 전극은 상기 다중강성 재료와 접촉하는, 스핀 토크 전달 메모리 셀.
  7. 스핀 토크 전달 메모리 셀에 있어서,
    제 1 전극 및 제 2 전극 사이에 위치된 자기 터널링 접합(MTJ : magnetic tunneling junction) 소자;
    상기 MTJ 소자의 강자성 저장 재료와 접촉하는 다중강성 재료; 및
    상기 MTJ 소자에 결합된 액세스 디바이스를 포함하고,
    상기 다중강성 재료는 상기 액세스 디바이스의 제 1 게이트 전극 및 상기 강자성 저장 재료 사이에 결합된 제 1 부분을 포함하고,
    상기 제1 게이트 전극은 상기 다중강성 재료와 접촉하는, 스핀 토크 전달 메모리 셀.
  8. 청구항 7에 있어서,
    상기 액세스 디바이스는 제 2 게이트 전극을 포함하는, 스핀 토크 전달 메모리 셀.
  9. 청구항 8에 있어서,
    상기 다중강성 재료는 상기 제 2 게이트 전극 및 상기 강자성 저장 재료 사이에 결합된 제 2 부분을 포함하는, 스핀 토크 전달 메모리 셀.
  10. 청구항 7에 있어서,
    상기 다중강성 재료의 상기 제 1 부분은 상기 액세스 디바이스와 연관된 게이트 산화물 재료가 되도록 구성되는, 스핀 토크 전달 메모리 셀.
  11. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 다중강성 재료의 상기 제 1 부분은 상기 액세스 디바이스와 연관된 게이트 산화물 재료 위에 위치되는, 스핀 토크 전달 메모리 셀.
  12. 스핀 토크 전달(STT : spin torque transfer) 메모리 셀을 동작시키는 방법에 있어서,
    강자성 저장 재료와 접촉하는 다중강성 재료에 전기장을 제공함으로써 상기 STT 메모리 셀의 자기 터널링 접합(MTJ) 소자의 자유 강자성 저장 재료의 자화를 변경하는 단계를 포함하고,
    상기 MTJ 소자는,
    피닝된 강자성 재료;
    반강자성 재료; 및
    상기 강자성 저장 재료 및 상기 피닝된 강자성 재료 사이에 위치된 터널링 배리어 재료를 포함하고,
    상기 STT 메모리 셀은 하부 전극, 상부 전극, 및 적어도 하나의 부가적인 전극을 포함하며, 상기 다중강성 재료에 상기 전기장을 제공하는 것은 상기 상부 전극 및 하부 전극 중 적어도 하나 및 상기 적어도 하나의 부가적인 전극 중 적어도 제1 부가 전극 사이에 전압 차를 인가하는 것을 포함하고,
    상기 제1 부가 전극은 상기 다중강성 재료와 접촉하는, STT 메모리 셀을 동작시키는 방법.
  13. 청구항 12에 있어서,
    상기 STT 메모리 셀은 제 2 부가 전극을 포함하고, 상기 다중강성 재료에 상기 전기장을 제공하는 것은 상기 제 1 및 상기 제 2 부가 전극 사이에 전압 차를 인가하는 것을 포함하는, STT 메모리 셀을 동작시키는 방법.
  14. 청구항 13에 있어서,
    상기 제 1 및 제 2 부가 전극들은 상기 STT 메모리 셀과 연관된 수직 액세스 디바이스의 게이트 전극들인, STT 메모리 셀을 동작시키는 방법.
  15. 청구항 13에 있어서,
    상기 다중강성 재료에 상기 전기장을 제공하는 것은,
    상기 다중강성 재료의 반강자성 배열에서의 변화를 유도하고, 상기 다중강성 재료 및 상기 강자성 저장 재료 사이에서의 반강자성 교환 결합을 제공하기에 충분한 크기를 가진 전기장을 제공하는 것을 포함하는, STT 메모리 셀을 동작시키는 방법.
  16. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 다중강성 재료의 제 1 부분은 상기 STT 메모리 셀과 연관된 액세스 디바이스와 연관된 게이트 산화물 재료가 되도록 구성되는, STT 메모리 셀을 동작시키는 방법.
  17. 제 1 전극 및 제 2 전극 사이에 위치된 자기 터널링 접합(MTJ) 소자;
    상기 MTJ 소자의 강자성 저장 재료의 측벽 상에 형성된 다중강성 재료; 및
    상기 MTJ 소자에 결합된 액세스 디바이스를 포함하는, 메모리 셀.
  18. 청구항 17에 있어서,
    상기 다중강성 재료는 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나와 접촉하는, 메모리 셀.
  19. 청구항 17에 있어서,
    상기 다중강성 재료는,
    상기 MTJ 소자의 배리어 재료;
    상기 MTJ 소자의 반강자성 재료; 및
    상기 MTJ 소자의 피닝된 강자성 재료 중 적어도 하나의 측벽 상에 형성된 유전체 스페이서와 접촉하는, 메모리 셀.
  20. 청구항 17에 있어서,
    상기 다중강성 재료는,
    상기 MTJ 소자의 배리어 재료;
    상기 MTJ 소자의 반강자성 재료; 및
    상기 MTJ 소자의 피닝된 강자성 재료 각각의 측벽 상에 형성된 유전체 스페이서와 접촉하는, 메모리 셀.
  21. 청구항 17에 있어서,
    상기 액세스 디바이스는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는, 메모리 셀.
  22. 청구항 21에 있어서,
    상기 액세스 디바이스는 수직 전계 효과 트랜지스터인, 메모리 셀.
  23. 청구항 21에 있어서,
    상기 다중강성 재료는,
    상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나; 및
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 중 적어도 하나와 접촉하는, 메모리 셀.
  24. 제 1 전극 및 제 2 전극 사이에 위치된 자기 터널링 접합(MTJ) 소자;
    상기 MTJ 소자의 강자성 저장 재료의 측벽 상에 형성된 다중강성 재료; 및
    상기 다중강성 재료에 결합된 제 3 전극을 포함하는, 메모리 셀.
  25. 청구항 24에 있어서,
    상기 제 3 전극은 상기 제 1 전극과 제 2 전극 중 적어도 하나 및 상기 제 3 전극 사이에 인가된 전압에 따라 상기 다중강성 재료에 전기장을 제공하도록 구성되는, 메모리 셀.
  26. 청구항 24에 있어서,
    제 4 전극을 더 포함하고, 상기 다중강성 재료는 상기 제 3 전극에 결합된 제 1 부분 및 상기 제 4 전극에 결합된 제 2 부분을 포함하는, 메모리 셀.
  27. 청구항 24에 있어서,
    상기 강자성 저장 재료의 측벽 상에 형성된 제 4 전극을 더 포함하는, 메모리 셀.
  28. 삭제
  29. 삭제
  30. 삭제
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