KR20130143428A - 자기 메모리소자 및 그 동작방법 - Google Patents

자기 메모리소자 및 그 동작방법 Download PDF

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Abstract

자기 메모리소자 및 그 동작방법에 관해 개시되어 있다. 개시된 자기 메모리소자는 자유층과 고정층을 구비한 자기저항요소, 상기 자유층에 라쉬바 자장(Rashba field)을 유발하기 위한 제1 도선 및 상기 자유층에 외부 자장(external field)을 인가하기 위한 제2 도선을 포함할 수 있다. 상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 스위칭될 수 있다. 상기 자유층 및 고정층은 수직 자기이방성을 가질 수 있다. 상기 자기 메모리소자는 상기 자기저항요소에 연결된 스위칭소자를 더 포함할 수 있다. 상기 제2 도선은 스위칭소자의 일부일 수 있다. 상기 스위칭소자는 트랜지스터를 포함할 수 있고, 상기 제2 도선은 상기 트랜지스터의 게이트라인일 수 있다. 상기 자기저항요소가 바텀-핀드(bottom-pinned) 구조를 갖는 경우, 상기 제1 도선과 상기 제2 도선 사이에 상기 자기저항요소가 구비될 수 있다. 상기 자기저항요소가 탑-핀드(top-pinned) 구조를 갖는 경우, 상기 자기저항요소와 상기 제2 도선 사이에 상기 제1 도선이 구비될 수 있다.

Description

자기 메모리소자 및 그 동작방법{Magnetic memory device and method of operating the same}
자기 메모리소자 및 그 동작방법에 관한 것이다.
MRAM(Magnetic random access memory)은 MTJ(magnetic tunneling junction) 요소의 저항 변화 현상을 이용해서 데이터를 저장하는 메모리소자이다. MTJ 요소의 저항은 자유층(free layer)의 자화 방향에 따라 달라진다. 즉, 자유층의 자화 방향이 고정층(pinned layer)의 자화 방향과 동일할 때, 상기 MTJ 요소는 낮은 저항값을 갖고, 반대인 경우에 높은 저항값을 갖는다. 상기 MTJ 요소가 낮은 저항값을 가질 때, 데이터 '0'에 대응될 수 있고, 높은 저항값을 가질 때, 데이터 '1'에 대응될 수 있다. 이러한 MRAM은 비휘발성을 갖고, 고속 동작이 가능하며, 높은 내구성(endurance)을 갖는 등의 이점으로 인해 차세대 비휘발성 메모리소자의 하나로 주목받고 있다.
일반적인 MRAM은 수평 자화를 갖는 MTJ 요소를 포함하고, 디지트라인(digit line)과 비트라인(bit line)을 이용해서 자유층의 자화 방향을 스위칭한다. 이러한 MRAM은 수평 자화의 MTJ 요소를 사용하고 또한 비교적 복잡한 구조를 갖기 때문에, 고밀도(high-density)로 제조하기 어려운 단점이 있다.
디지트라인을 사용하지 않는 STT-MRAM(spin transfer torque magnetic random access memory)의 경우, MTJ 요소를 통해 흐르는 전류에 의해 발생하는 스핀 토크(spin torque)를 이용해서 자유층의 자화 방향을 스위칭한다. 그런데 자유층의 데이터 보유(retention) 특성을 확보하기 위해서는, 자기이방성 에너지(magnetic anisotropy energy)가 큰 물질을 자유층 물질로 적용해야 하고, 이 경우, 자유층의 자화 방향을 스위칭하는데 필요한 전류(즉, 스위칭 전류)의 양이 증가하게 된다. 따라서 상기 스위칭 전류를 공급하는 셀 트랜지스터(cell transitor)를 크게 만들어야 한다. 또한, STT-MRAM의 경우, MTJ 요소에 반복적으로 기록 전류를 인가해야 하므로, MTJ 요소의 자유층과 고정층 사이에 개재되는 터널링층(tunneling layer)의 내구성 및 신뢰성과 관련하여 문제가 발생할 수 있다.
고밀도화(고집적화) 및 고성능화에 유리한 자기 메모리소자를 제공한다.
내구성 및 신뢰성 향상에 유리한 자기 메모리소자를 제공한다.
기록 에러(writing error) 및 크로스 토크(cross talk)와 같은 문제를 억제 또는 방지할 수 있는 자기 메모리소자를 제공한다.
상기 자기 메모리소자의 동작방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 자유층, 고정층 및 이들 사이에 구비된 분리층을 포함하는 자기저항요소; 상기 자유층에 연결된 것으로, 상기 자유층에 라쉬바 자장(Rashba field)을 인가하기 위한 제1 도선; 및 상기 자유층과 이격된 것으로, 상기 자유층에 외부 자장(external field)을 인가하기 위한 제2 도선;을 포함하고, 상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 스위칭되도록 구성된 자기 메모리소자가 제공된다.
상기 자유층 및 상기 고정층은 수직 자기이방성(perpendicular magnetic anisotropy)을 가질 수 있다.
상기 자기 메모리소자는 상기 라쉬바 자장을 유발하기 위해 상기 제1 도선에 제1 전류를 인가하도록 구성될 수 있고, 상기 제2 도선은 상기 자유층에 상기 외부 자장을 상기 제1 전류의 방향과 동일한 방향으로 인가하도록 구성될 수 있다.
상기 제1 도선은 상기 자유층에 상기 라쉬바 자장을 제1 방향으로 인가하도록 구성될 수 있고, 상기 제2 도선은 상기 자유층에 상기 외부 자장을 상기 제1 방향과 수직한 제2 방향으로 인가하도록 구성될 수 있다.
상기 자기저항요소는 상기 고정층이 상기 자유층 아래에 구비되는 바텀-핀드(bottom pinned) 구조를 가질 수 있다. 이 경우, 상기 자기저항요소 상면에 상기 제1 도선이 구비될 수 있고, 상기 자기저항요소 아래에 상기 제2 도선이 구비될 수 있다.
상기 자기저항요소는 상기 고정층이 상기 자유층 위에 구비되는 탑-핀드(top-pinned) 구조를 가질 수 있다. 이 경우, 상기 자기저항요소 하면에 상기 제1 도선이 구비될 수 있고, 상기 제1 도선 아래에 상기 제2 도선이 구비될 수 있다.
상기 제1 도선은 비트라인일 수 있고, 상기 제2 도선은 워드라인일 수 있다.
상기 제1 도선과 상기 제2 도선은 서로 교차하도록 구비될 수 있다.
상기 제1 도선과 상기 제2 도선이 교차하는 지점에 상기 자기저항요소가 구비될 수 있다.
상기 자기저항요소에 연결된 스위칭소자가 더 구비될 수 있다.
상기 제2 도선은 상기 스위칭소자의 일부일 수 있다.
상기 스위칭소자는 트랜지스터를 포함할 수 있고, 상기 제2 도선은 상기 트랜지스터의 게이트라인일 수 있다.
상기 트랜지스터의 드레인은 상기 고정층에 연결될 수 있다.
상기 스위칭소자는 제1 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터 위에 제1 자기저항요소가 구비될 수 있고, 상기 제2 트랜지스터 위에 제2 자기저항요소가 구비될 수 있으며, 상기 제1 도선은 상기 제1 및 제2 자기저항요소에 공통으로 연결될 수 있다.
상기 제1 트랜지스터는 제1 게이트라인을 포함할 수 있고, 상기 제2 트랜지스터는 제2 게이트라인을 포함할 수 있고, 상기 제1 및 제2 게이트라인 각각은 상기 제2 도선에 대응될 수 있다.
상기 제1 게이트라인 위에 상기 제1 자기저항요소가 구비될 수 있고, 상기 제2 게이트라인 위에 상기 제2 자기저항요소가 구비될 수 있으며, 상기 제1 및 제2 자기저항요소 상에 상기 제1 도선이 구비될 수 있다.
상기 제1 게이트라인 위에 상기 제1 자기저항요소가 구비될 수 있고, 상기 제2 게이트라인 위에 상기 제2 자기저항요소가 구비될 수 있으며, 상기 제1 및 제2 게이트라인과 상기 제1 및 제2 자기저항요소 사이에 상기 제1 도선이 구비될 수 있다.
상기 제1 및 제2 트랜지스터는 하나의 소오스를 공유할 수 있다.
상기 외부 자장을 상기 자기저항요소로 집속시키기 위한 자장 집속 부재가 더 구비될 수 있다.
상기 자장 집속 부재는 상기 제2 도선의 양측벽에 구비된 클래딩층(cladding layer)을 포함할 수 있다.
상기 클래딩층은 Ni, Co, Fe 중 적어도 하나를 포함하는 자성 물질로 형성될 수 있다.
본 발명의 다른 측면에 따르면, 소오스, 드레인 및 게이트를 포함하는 트랜지스터; 상기 트랜지스터에 연결된 것으로, 자유층과 고정층 및 이들 사이에 분리층을 포함하는 자기저항요소; 및 상기 자기저항요소에 연결된 비트라인;을 포함하고, 상기 비트라인은 상기 자유층에 라쉬바 자장(Rashba field)을 유발하도록 구성되고, 상기 게이트는 상기 자유층에 외부 자장(external field)을 인가하도록 구성되며, 상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 스위칭되는 자기 메모리소자가 제공된다.
상기 비트라인은 상기 자유층에 연결될 수 있다.
상기 드레인은 상기 고정층에 연결될 수 있다.
상기 자기저항요소는 상기 게이트 위쪽에 구비될 수 있다.
상기 게이트는 상기 비트라인과 교차하는 배선 형태를 가질 수 있고, 상기 게이트와 상기 비트라인이 교차하는 지점에 상기 자기저항요소가 구비될 수 있다.
상기 자기저항요소는 상기 고정층이 상기 자유층 아래에 구비되는 바텀-핀드(bottom pinned) 구조를 가질 수 있다. 이 경우, 상기 자기저항요소 상면에 상기 비트라인이 구비될 수 있고, 상기 자기저항요소 아래에 상기 게이트가 구비될 수 있다.
상기 자기저항요소는 상기 고정층이 상기 자유층 위에 구비되는 탑-핀드(top-pinned) 구조를 가질 수 있다. 이 경우, 상기 자기저항요소 하면에 상기 비트라인이 구비될 수 있고, 상기 비트라인 아래에 상기 게이트가 구비될 수 있다.
상기 자유층 및 상기 고정층은 수직 자기이방성(perpendicular magnetic anisotropy)을 가질 수 있다.
본 발명의 다른 측면에 따르면, 자유층과 고정층 및 이들 사이에 분리층을 구비하는 자기저항요소, 상기 자유층에 연결된 제1 도선 및 상기 자유층과 이격된 제2 도선을 포함하는 자기 메모리소자의 동작방법에 있어서, 상기 자기저항요소에 데이터를 기록하는 단계는 상기 제1 도선에 제1 전류를 인가하여 상기 자유층에 라쉬바 자장(Rashba field)을 인가하는 단계; 및 상기 제2 도선에 제2 전류를 인가하여 상기 자유층에 외부 자장(external field)을 인가하는 단계;를 포함하는 자기 메모리소자의 동작방법이 제공된다.
상기 자유층 및 상기 고정층은 수직 자기이방성(perpendicular magnetic anisotropy)을 가질 수 있다.
상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 수직 방향으로 스위칭될 수 있다.
상기 자유층에 상기 외부 자장이 인가되는 방향은 상기 제1 전류의 방향과 동일할 수 있다.
상기 라쉬바 자장은 상기 자유층에 제1 방향으로 인가될 수 있고, 상기 외부 자장은 상기 자유층에 상기 제1 방향과 수직한 제2 방향으로 인가될 수 있다.
상기 동작방법은 상기 제1 도선에 상기 제1 전류와 반대 방향을 갖는 제3 전류를 인가하여 상기 자유층에 제2 라쉬바 자장을 인가하는 단계; 및 상기 제2 도선에 상기 제2 전류와 반대 반향을 갖는 제4 전류를 인가하여 상기 자유층에 제2 외부 자장을 인가하는 단계;를 더 포함할 수 있다.
상기 자기 메모리소자는 상기 자기저항요소에 연결된 스위칭소자를 더 포함할 수 있고, 상기 제2 도선은 상기 스위칭소자의 일부일 수 있다.
상기 스위칭소자는 트랜지스터를 포함할 수 있고, 상기 제2 도선은 상기 트랜지스터의 게이트라인일 수 있다.
고밀도/고성능의 자기 메모리소자를 구현할 수 있다.
내구성 및 신뢰성이 우수한 자기 메모리소자를 구현할 수 있다.
터널링층의 내구성 및 동작 전압의 산포(범위) 등에 대한 요구조건이 완화된 자기 메모리소자를 구현할 수 있다.
기록 에러(writing error) 및 크로스 토크(cross talk) 등의 문제를 억제 또는 방지할 수 있는 자기 메모리소자를 구현할 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 자기 메모리소자를 보여주는 사시도이다.
도 5 내지 도 8은 각각 도 1 내지 도 4의 구조가 적용된 것으로, 본 발명의 실시예에 따른 자기 메모리소자의 전체적인 구조를 보여주는 사시도이다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 자기 메모리소자의 데이터 기록방법을 설명하기 위한 사시도이다.
도 10은 본 발명의 실시예에 따른 자기 메모리소자의 데이터 재생방법을 설명하기 위한 사시도이다.
이하, 본 발명의 실시예에 따른 자기 메모리소자 및 그 동작방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 자기 메모리소자를 보여주는 사시도이다.
도 1을 참조하면, 자기저항요소(magnetoresistive element)(MR1)가 구비될 수 있다. 자기저항요소(MR1)는 자유층(free layer)(FL1), 고정층(pinned layer)(PL1) 및 이들 사이에 구비된 분리층(separation layer)(SL1)을 포함할 수 있다. 자유층(FL1)은 자화 방향을 변동할 수 있는 자성층으로, 소정의 강자성(ferromagnetic) 물질로 형성될 수 있다. 상기 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있고, 그 밖에 다른 원소, 예컨대, B, Cr, Pt, Pd 등을 더 포함할 수 있다. 고정층(PL1)은 고정된 자화 방향을 갖는 자성층으로, 예컨대, Co, Fe 및 Ni 중 적어도 하나를 포함하는 강자성 물질로 형성될 수 있다. 상기 강자성 물질은 Co, Fe, Ni 이외에 다른 원소, 예컨대, B, Cr, Pt, Pd 등을 더 포함할 수도 있다. 자유층(FL1)과 고정층(PL1)은 서로 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다. 자유층(FL1) 및 고정층(PL1)은 수직 자기이방성(perpendicular magnetic anisotropy)을 가질 수 있다. 이 경우, 자유층(FL1) 및/또는 고정층(PL1)은 Co 계열의 물질을 포함할 수 있고, 단층 또는 다층 구조를 가질 수 있다. 예컨대, 자유층(FL1) 및/또는 고정층(PL1)은 Co, CoFe, CoFeB, CoCr 및 CoCrPt 중 적어도 하나를 포함하거나, [Co/Pd]n 구조, [Co/Ni]n 구조 또는 [Co/Pt]n 구조 등을 포함할 수 있다. [Co/Pd]n 구조에서 n은 Co와 Pd가 교대로 반복 적층된 횟수를 의미한다. 이는 [Co/Ni]n 및 [Co/Pt]n 에서도 마찬가지이다. 여기서 제시한 자유층(FL1) 및 고정층(PL1)의 구체적인 물질은 예시적인 것이고, 그 밖에 다양한 물질이 자유층(FL1) 및 고정층(PL1) 물질로 적용될 수 있다. 분리층(SL1)은 절연 물질로 형성될 수 있다. 예컨대, 분리층(SL1)은 Mg 산화물 및 Al 산화물과 같은 절연성 산화물을 포함할 수 있다. 이러한 물질들(특히, Mg 산화물)을 분리층(SL1) 물질로 적용하면, 자기저항비(magnetoresistance ratio)(즉, MR 비)를 증가시킬 수 있다. 분리층(SL1)의 두께는 약 5nm 이하, 예컨대, 약 3nm 이하일 수 있다. 본 실시예에서는 고정층(PL1) 상에 분리층(SL1)과 자유층(FL1)이 순차로 적층될 수 있다. 즉, 본 실시예에서 자기저항요소(MR1)는 고정층(PL1)이 자유층(FL1) 아래에 구비되는 바텀-핀드(bottom pinned) 구조를 가질 수 있다.
자유층(FL1)에 연결된 것으로, 자유층(FL1)에 라쉬바 자장(Rashba field)(FRB)을 유발하기 위한 제1 도선(W1)이 구비될 수 있다. 제1 도선(W1)은 자유층(FL1) 상에 자유층(FL1)과 접촉하도록 구비될 수 있다. 제1 도선(W1)은 소정 방향, 예컨대, X축 방향으로 연장될 수 있다. 제1 도선(W1)은 스핀 궤도 커플링(spin orbit coupling)이 큰 물질, 예컨대, Pt 또는 Pd 등의 금속으로 구성될 수 있다. 자유층(FL1)의 상면은 제1 도선(W1)에 접촉되어 있고, 자유층(FL1)의 하면은 분리층(SL1)에 접촉되어 있다. 제1 도선(W1)은 스핀 궤도 커플링(spin orbit coupling)이 큰 금속으로 구성될 수 있고, 분리층(SL1)은 절연 물질로 구성될 수 있다. 따라서, 자유층(FL1)과 제1 도선(W1) 사이의 계면 상태와 자유층(FL1)과 분리층(SL1) 사이의 계면 상태는 서로 다를 수 있다. 이 경우, 제1 도선(W1)을 통해 흐르는 전류(이하, 제1 전류)(I1)에 의해 자유층(FL1)에 라쉬바 자장(Rashba field)(FRB)이 인가될 수 있다. 보다 구체적으로 설명하면, 제1 도선(W1)에 제1 전류(I1)를 흘려주면, 분리층(SL1)/자유층(FL1) 사이의 계면(이하, 제1 계면)과 자유층(FL1)/제1 도선(W1) 사이의 계면(이하, 제2 계면)의 전자구조의 비대칭성 때문에, 상기 제1 계면과 상기 제2 계면 사이에 유효 전기장(effective electric field)이 발생하게 된다. 이러한 전기장에 의해 자유층(FL1)에 유효 자기장(effective magnetic field)이 발생한다. 이러한 자기장을 라쉬바 자장(FRB)이라 한다. 라쉬바 자장(FRB)은 제1 전류(I1)의 방향에 수직한 방향으로 인가될 수 있다. 제1 전류(I1)가 X축의 역방향으로 인가된 경우, 라쉬바 자장(FRB)은 Y축 방향으로 인가될 수 있다. 라쉬바 자장(FRB)은 자유층(FL1)의 내부에서만 유효하게 작용할 수 있고, 자유층(FL1) 외부에는 거의 영향을 주지 않을 수 있다.
자유층(FL1)에 소정의 외부 자장(external field)(FEX)을 인가하기 위한 제2 도선(W2)이 구비될 수 있다. 여기서, '외부 자장'이라는 용어는 자유층(FL1)의 외부에서 자유층(FL1)으로 인가된다는 점에서 명명된 것이다. 외부 자장(FEX)을 발생하기 위한 제2 도선(W2)은 자기저항요소(MR1)와 이격하여 구비될 수 있다. 예컨대, 제2 도선(W2)은 고정층(PL1) 아래에 고정층(PL1)과 다소 이격하여 구비될 수 있다. 제2 도선(W2)은 소정 방향, 예컨대, Y축 방향으로 연장될 수 있다. 그러므로 제2 도선(W2)은 제1 도선(W1)과 교차하도록 구비될 수 있다. 제2 도선(W2)과 제1 도선(W1)이 교차하는 지점에 자기저항요소(MR1)가 구비된 것으로 여길 수 있다. 제2 도선(W2)에 전류(이하, 제2 전류)(I2)를 흘려줌으로써, 제2 도선(W2)으로부터 소정의 외부 자장(FEX)을 발생시킬 수 있다. 이러한 외부 자장(FEX)은 자유층(FL1)에 인가될 수 있다. 제2 전류(I2)가 Y축 방향으로 인가된 경우, 자유층(FL1)에서 외부 자장(FEX)은 X축의 역방향 또는 그에 가까운 방향을 가질 수 있다. 자유층(FL1)에서 외부 자장(FEX)의 인가 방향은 라쉬바 자장(FRB)의 방향과 수직하거나 수직에 가까울 수 있다. 또한, 자유층(FL1)에서 외부 자장(FEX)의 인가 방향은 라쉬바 자장(FRB)을 유발하기 위해 제1 도선(W1)에 인가하는 제1 전류(I1)의 방향과 같거나 유사할 수 있다.
라쉬바 자장(FRB) 및 외부 자장(FEX)에 의해 자유층(FL1)의 자화 방향이 스위칭될 수 있다. 서로 수직한 라쉬바 자장(FRB) 및 외부 자장(FEX)에 의해 자유층(FL1)의 자화(즉, 자기 모멘트)가 섭동(perturbation) 할 수 있고, 상기 자화(즉, 자기 모멘트)의 축이 특정 궤도를 그리면서 회전할 수 있다. 상기 자화(즉, 자기 모멘트)의 축이 특정 궤도를 그리면서 회전하는 것을 세차운동(precession)이라 한다. 이와 같이, 자유층(FL1)의 자화가 세차운동(precession) 하면서, 상기 자화의 방향이 수직 방향으로 반전(스위칭)될 수 있다. 만약, 자유층(FL1)이 Z축 방향으로 자화된 상태였다면, 라쉬바 자장(FRB) 및 외부 자장(FEX)에 의해 자유층(FL1)의 자화는 Z축의 역방향으로 반전(스위칭)될 수 있다.
도 1에 도시한 라쉬바 자장(FRB) 및 외부 자장(FEX)의 방향은 예시적인 것이고, 달라질 수 있다. 제1 전류(I1)의 방향에 따라 라쉬바 자장(FRB)의 방향이 달라질 수 있고, 제2 전류(I2)의 방향에 따라 외부 자장(FEX)의 방향이 달라질 수 있다. 제1 전류(I1)가 X축 방향으로 인가되면, 라쉬바 자장(FRB)은 Y축의 역방향으로 발생될 수 있다. 제2 전류(I2)가 Y축의 역방향으로 인가되면, 외부 자장(FEX)은 X축 방향(또는 그와 유사한 방향)으로 인가될 수 있다. 이와 같이, 라쉬바 자장(FRB) 및 외부 자장(FEX)의 방향이 도 1의 도시된 것과 반대가 되면, 이들에 의해 자유층(FL1)의 자화는 Z축의 역방향에서 Z축 방향으로 스위칭될 수 있다. 이와 같이, 본 발명의 실시예에서는 라쉬바 자장(FRB) 및 외부 자장(FEX)을 이용해서 자유층(FL1)의 자화를 수직 방향으로 스위칭할 수 있다.
종래의 STT-MRAM에서는 자기저항요소(즉, MTJ 요소)를 통해 흐르는 전류를 이용해서 자유층의 자화 방향을 스위칭한다. 따라서, 자기저항요소(즉, MTJ 요소)의 분리층(즉, 터널링층)의 내구성이 매우 높게 요구된다. 또한, 상기 분리층(즉, 터널링층)을 절연 파괴(breakdown) 시키지 않는 전압 범위 내에서, 기록 전압(즉, 스위칭 전압) 및 재생 전압의 인가 범위를 설정해야 하므로, 동작 전압(즉, 기록 전압 및 재생 전압)의 범위 설정에 많은 제약이 따른다. 상기 기록 전압의 산포(범위)와 상기 재생 전압의 산포(범위) 및 상기 절연 파괴 전압의 산포(범위)가 서로 가까울 경우, 기록 에러(writing error)와 같은 동작 에러(operation error) 및 신뢰성 문제가 유발될 수 있다. 이러한 문제들을 억제하려면, 상기 기록 전압의 산포(범위)와 상기 재생 전압의 산포(범위) 및 상기 절연 파괴 전압의 산포(범위)를 엄격하게 관리해야 한다. 위와 같은 문제들은 STT-MRAM의 상용화를 어렵게 만드는 요인이 될 수 있다.
그러나 본 발명의 실시예에서는 자기저항요소(MR1)에 전류를 통과시키지 않고 제1 및 제2 도선(W1, W2)에만 전류(I1, I2)를 인가하여 자유층(FL1)의 자화 방향을 스위칭한다. 다시 말해, 본 발명의 실시예에서 자유층(FL1)의 자화 방향을 스위칭하기 위한 전류, 즉, 제1 및 제2 전류(I1, I2)는 자기저항요소(MR1)를 관통하여 흐르지 않는다. 따라서, 본 발명의 실시예에서는 스위칭 전류(즉, 기록 전류)에 의해 자기저항요소(MR1)의 분리층(SL1)(즉, 터널링층)이 손상되거나 그 특성이 열화되는 문제를 방지할 수 있다. 그러므로 분리층(SL1)(즉, 터널링층)의 내구성에 대한 요구조건이 완화되고, 기록 전류에 의한 자기저항요소(MR1)의 특성 열화가 방지될 수 있다. 한편, 상기 재생 전류는 자기저항요소(MR1)를 통해 흐르도록 인가되지만, 상기 재생 전류의 세기는 종래 STT-MRAM의 기록 전류보다 훨씬 약하기 때문에, 상기 재생 전류에 의해 분리층(SL1)(즉, 터널링층)이 손상되거나 열화되는 문제는 발생하지 않는다. 또한, 본 발명의 실시예에서 기록 전류는 자기저항요소(MR1)를 통과하지 않기 때문에, 자기저항요소(MR1)에 대해서는 기록 전압의 산포(범위)를 고려하지 않아도 된다. 즉, 자기저항요소(MR1)에 대해서는 재생 전압의 산포(범위) 및 절연 파괴 전압의 산포(범위)만 관리하면 된다. 따라서, 동작 전압의 산포(범위) 관리에 대한 요구사항이 완화되고, 동작 전압의 범위 설정이 보다 자유로워지며, 동작 에러(error)의 발생 가능성이 낮아질 수 있다. 이러한 이유로, 본 발명의 실시예에 따른 소자 구조는 MRAM의 상용화에 유리하게 적용될 수 있다.
부가해서, 일반적인 MRAM, 즉, 디지트라인(digit line)과 비트라인(bit line)을 이용해서 자유층의 자화 방향을 스위칭하는 MRAM의 경우, 수평 자화의 MTJ 요소를 사용하고 또한 복잡한 구조를 갖기 때문에, 고밀도(high-density)로 제조하기 어려운 단점이 있다. 그리고 상기 일반적인 MRAM에서는 스위칭하고자 하는 셀 주변의 셀까지 스위칭 또는 하프 스위칭(half switching)되는 크로스 토크(cross talk) 문제가 발생할 수 있다. 그러나 본 발명의 실시예에 따른 자기 메모리소자의 경우, 수직 자화를 갖는 자기저항요소(MR1)를 사용하고 또한 상기 일반적인 MRAM보다 단순한 구조로 제조될 수 있기 때문에, 고밀도화 및 고집적화가 용이할 수 있다. 또한, 본 발명의 실시예에 따른 자기 메모리소자에서 라쉬바 자장(FRB)은 자유층(FL1) 내부에만 작용하고, 그 외부로는 영향을 주지 않기 때문에, 전술한 크로스 토크(cross talk) 문제를 방지 또는 억제할 수 있다.
도 1의 구조는 다양하게 변형될 수 있다. 예컨대, 도 1의 구조는 도 2와 같이 변형될 수 있다.
도 2를 참조하면, 자기저항요소(MR1')는 고정층(PL1)이 자유층(FL1) 위에 구비되는 탑-핀드(top-pinned) 구조를 가질 수 있다. 즉, 자기저항요소(MR1')는 자유층(FL1) 상에 분리층(SL1) 및 고정층(PL1)이 순차로 적층된 구조를 가질 수 있다. 이 경우, 제1 도선(W1)은 자기저항요소(MR1')의 하면, 즉, 자유층(FL1)의 하면에 접촉되도록 구비될 수 있다. 제2 도선(W2)은 제1 도선(W1) 아래에 그와 이격하여 구비될 수 있다. 제1 도선(W1) 및 제2 도선(W2)은 서로 교차할 수 있다. 제1 도선(W1)과 제2 도선(W2)이 교차하는 지점에 자기저항요소(MR1')가 구비된 것으로 여길 수 있다. 이때, 자기저항요소(MR1')는 제1 도선(W1)과 제2 도선(W2) 사이에 위치하지는 않지만, 제1 도선(W1)과 제2 도선(W2)이 교차하는 지점에 대응하도록 구비된다.
도 2의 구조에서도 제1 도선(W1)에 의해 발생된 라쉬바 자장(FRB) 및 제2 도선(W2)에 의해 발생된 외부 자장(FEX)에 의해 자유층(FL1)의 자화가 스위칭될 수 있다. 특히, 도 2의 구조에서는 자유층(FL1)과 제2 도선(W2) 사이의 거리가 도 1의 그것보다 짧을 수 있다. 따라서, 도 2의 구조에서는 제2 도선(W2)에서 발생된 외부 자장(FEX)이 자유층(FL1)에 보다 강한 강도로 인가될 수 있다. 그러므로 스위칭을 위해 요구되는 외부 자장(FEX)을 발생시키는데 필요한 전류의 양을 줄일 수 있다. 즉, 외부 자장(FEX)을 발생시키기 위해 제2 도선(W2)에 인가하는 제2 전류(I2)의 세기를 낮출 수 있다.
도 1 및 도 2에서 외부 자장(FEX)을 자유층(FL1)에 집속시키기 위한 부재, 즉, 자장 집속 부재가 더 구비될 수 있다. 상기 자장 집속 부재는 제2 도선(W2)의 양측벽에 구비된 클래딩층(cladding layer)을 포함할 수 있다. 도 3 및 도 4는 각각 도 1 및 도 2의 구조에 상기 클래딩층을 구비시킨 경우를 보여주는 사시도이다.
도 3 및 도 4를 참조하면, 제2 도선(W2)의 양측벽에 클래딩층(CR1)이 구비될 수 있다. 클래딩층(CR1)은 Ni, Co, Fe 중 적어도 하나를 포함하는 자성 물질로 형성될 수 있다. 예컨대, 클래딩층(CR1)은 NiFe층, Co층, Fe층 등일 수 있다. 이러한 클래딩층(CR1)은 제2 도선(W2)에서 발생한 자기 플럭스(magnetic flux)를 가이드(guide) 하는 역할을 할 수 있다. 따라서, 제2 도선(W2)에서 발생된 외부 자장(도 1 및 도 2의 FEX)은 클래딩층(CR1)에 의해 자유층(FL1)으로 집중(집속)될 수 있다. 또한, 클래딩층(CR1)에 의해 상기 외부 자장(도 1 및 도 2의 FEX)의 세기가 증가할 수 있다. 그러므로 클래딩층(CR1)이 구비된 경우, 자유층(FL1)의 자화 반전이 더욱 용이해질 수 있다.
도 1 내지 도 4의 자기 메모리소자는 자기저항요소(MR1, MR1')에 연결된 소정의 스위칭소자(미도시)를 더 포함할 수 있다. 이 경우, 제2 도선(W2)은 상기 스위칭소자의 일부일 수 있다. 다시 말해, 상기 스위칭소자의 일부를 제2 도선(W2)으로 사용할 수 있다. 도 1 내지 도 4의 자기 메모리소자가 상기 스위칭소자를 더 포함하는 경우는 도 5 내지 도 8에 도시되어 있다. 도 5 내지 도 8은 보다 구체적이고 실제적인 자기 메모리소자의 구조를 보여준다.
도 5를 참조하면, 소정의 기판(미도시)에 적어도 하나의 트랜지스터, 예컨대, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 구비될 수 있다. 제1 트랜지스터(TR1)는 제1 소오스(S1), 제1 드레인(D1) 및 제1 게이트라인(GL1)을 포함할 수 있다. 도시하지는 않았지만, 제1 소오스(S1)와 제1 드레인(D1) 사이에는 제1 채널영역이 구비될 수 있다. 상기 제1 채널영역 상에 제1 게이트라인(GL1)이 구비될 수 있다. 상기 제1 채널영역과 제1 게이트라인(GL1) 사이에 제1 게이트절연층(GI1)이 구비될 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 동일한(혹은 유사한) 구조를 가질 수 있다. 즉, 제2 트랜지스터(TR2)는 제2 소오스(S2), 제2 드레인(D2) 및 제2 게이트라인(GL2)을 포함할 수 있다. 제2 소오스(S2)와 제2 드레인(D2) 사이에는 제2 채널영역(미도시)이 구비될 수 있다. 상기 제2 채널영역 상에 제2 게이트라인(GL2)이 구비될 수 있다. 상기 제2 채널영역과 제2 게이트라인(GL2) 사이에 제2 게이트절연층(GI2)이 구비될 수 있다. 본 실시예에서 제1 소오스(S1)와 제2 소오스(S2)는 동일한 영역일 수 있다. 즉, 제1 및 제2 트랜지스터(TR1, TR2)는 하나의 소오스(S1/S2)를 공유할 수 있다. 따라서, 소오스(S1/S2)는 '공통 소오스(common source)'라 할 수 있다. 공통 소오스(S1/S2)를 사이에 두고, 그 양측으로 제1 드레인(D1)과 제2 드레인(D2)이 이격하여 배치될 수 있다. 한편, 제1 게이트라인(GL1)은 제1 워드라인이라 칭할 수 있고, 제2 게이트라인(GL2)은 제2 워드라인이라 칭할 수 있다. 제1 및 제2 게이트라인(GL1, GL2)은 Y축 방향으로 연장될 수 있다.
제1 트랜지스터(TR1) 위에 제1 자기저항요소(MR1)가 구비될 수 있다. 제1 자기저항요소(MR1)는 제1 게이트라인(GL1) 바로 위쪽에 구비될 수 있다. 제1 트랜지스터(TR1)는 제1 자기저항요소(MR1)와 연결될 수 있다. 제1 트랜지스터(TR1)의 제1 드레인(D1)이 제1 자기저항요소(MR1)의 하면에 연결될 수 있다. 제1 드레인(D1)과 제1 자기저항요소(MR1)의 하면은 제1 연결플러그(CP1) 및 제1 연결층(CL1)을 통해서 연결될 수 있다. 제2 트랜지스터(TR2) 위에 제2 자기저항요소(MR2)가 구비될 수 있다. 제2 자기저항요소(MR2)는 제2 게이트라인(GL2) 바로 위쪽에 구비될 수 있다. 제2 트랜지스터(TR2)는 제2 자기저항요소(MR2)와 연결될 수 있다. 제2 트랜지스터(TR2)의 제2 드레인(D2)이 제2 자기저항요소(MR2)의 하면에 연결될 수 있다. 제2 드레인(D2)과 제2 자기저항요소(MR2)의 하면은 제2 연결플러그(CP2) 및 제2 연결층(CL2)을 통해서 연결될 수 있다. 제1 자기저항요소(MR1)와 제1 트랜지스터(TR1)의 연결 구조 및 제2 자기저항요소(MR2)와 제2 트랜지스터(TR2)의 연결 구조는 공통 소오스(S1/S2)를 기준으로 좌우 대칭적일 수 있다.
제1 및 제2 자기저항요소(MR1, MR2)는 도 1의 자기저항요소(MR1)와 동일한 구조를 가질 수 있다. 제1 자기저항요소(MR1)는 제1 고정층(PL1) 상에 제1 분리층(SL1) 및 제1 자유층(FL1)이 순차로 구비된 구조를 가질 수 있고, 제2 자기저항요소(MR2)는 제2 고정층(PL2) 상에 제2 분리층(SL2) 및 제2 자유층(FL2)이 순차로 구비된 구조를 가질 수 있다. 이 경우, 제1 및 제2 자기저항요소(MR1, MR2)는 바텀-핀드(bottom-pinned) 구조를 갖는다고 할 수 있다.
제1 및 제2 자기저항요소(MR1, MR2) 상에 비트라인(BL1)이 구비될 수 있다. 비트라인(BL1)은 제1 및 제2 자기저항요소(MR1, MR2)에 공통으로 연결될 수 있다. 비트라인(BL1)은 제1 및 제2 자유층(FL1, FL2)에 공통으로 접촉될 수 있다. 비트라인(BL1)은 X축 방향으로 연장될 수 있다. 따라서, 비트라인(BL1)은 제1 및 제2 게이트라인(GL1, GL2)과 교차할 수 있다. 비트라인(BL1)과 제1 및 제2 게이트라인(GL1, GL2)이 교차하는 지점에 제1 및 제2 자기저항요소(MR1, MR2)가 구비되었다고 할 수 있다.
도 5의 비트라인(BL1)은 도 1의 제1 도선(W1)에 대응될 수 있고, 도 5의 게이트라인(GL1, GL2)은 도 1의 제2 도선(W2)에 대응될 수 있다. 따라서, 도 5의 구조에서는, 비트라인(BL1)에 의해 제1 자유층(FL1)에 발생된 라쉬바 자장(Rashba field) 및 제1 게이트라인(GL1)에 의해 제1 자유층(FL1)에 인가되는 외부 자장(external field)에 의해 제1 자유층(FL1)의 자화 방향이 스위칭될 수 있다. 이와 유사하게, 비트라인(BL1)에 의해 제2 자유층(FL2)에 발생된 라쉬바 자장 및 제2 게이트라인(GL2)에 의해 제2 자유층(FL2)에 인가되는 외부 자장에 의해 제2 자유층(FL2)의 자화 방향이 스위칭될 수 있다. 상기 라쉬바 자장 및 외부 자장을 이용한 데이터 기록방법은 추후에 도 9a 내지 도 9d를 참조하여 보다 상세히 설명한다.
도 6은 본 발명의 다른 실시예에 따른 자기 메모리소자를 보여주는 사시도이다. 본 실시예는 도 5에서 변형된 것이다.
도 6을 참조하면, 도 5와 유사하게 제1 및 제2 트랜지스터(TR1, TR2)가 구비될 수 있다. 제1 및 제2 트랜지스터(TR1, TR2) 위에 각각 제1 및 제2 자기저항요소(MR1', MR2')가 구비될 수 있다. 제1 및 제2 자기저항요소(MR1', MR2')는 탑-핀드(top-pinnend) 구조를 가질 수 있다. 즉, 제1 자기저항요소(MR1')는 제1 자유층(FL1) 상에 제1 분리층(SL1)과 제1 고정층(PL1)이 적층된 구조를 가질 수 있고, 제2 자기저항요소(MR2')는 제2 자유층(FL2) 상에 제2 분리층(SL2)과 제2 고정층(PL2)이 적층된 구조를 가질 수 있다. 이 경우, 제1 및 제2 드레인(D1, D2)은 각각 제1 및 제2 자기저항요소(MR1', MR2')의 상면에 연결될 수 있다. 제1 드레인(D1)은 제1 연결플러그(CP1')와 제1 연결층(CL1')을 통해서 제1 고정층(PL1)의 상면에 연결될 수 있다. 제2 드레인(D2)은 제2 연결플러그(CP2')와 제2 연결층(CL2')을 통해서 제2 고정층(PL2)의 상면에 연결될 수 있다. 제1 연결층(CL1') 및 제2 연결층(CL2')은 꺾인 구조를 가질 수 있다. 한편, 비트라인(BL1)은 제1 및 제2 자기저항요소(MR1', MR2') 아래에 구비될 수 있다. 비트라인(BL1)은 제1 및 제2 자유층(FL1, FL2)의 하면에 접촉될 수 있다. 비트라인(BL1) 아래에 이와 이격된 제1 및 제2 게이트라인(GL1, GL2)이 구비될 수 있다. 그러므로, 비트라인(BL1)은 두 개의 게이트라인(GL1, GL2)과 두 개의 자기저항요소(MR1', MR2') 사이에 구비된다고 할 수 있다. 비트라인(BL1)과 제1 및 제2 게이트라인(GL1, GL2)이 교차하는 지점에 제1 및 제2 자기저항요소(MR1', MR2')가 구비되었다고 할 수 있다.
도 6에서 제1 및 제2 자기저항요소(MR1', MR2')는 도 2의 자기저항요소(MR1')에 대응될 수 있다. 또한, 도 6의 비트라인(BL1) 및 게이트라인(GL1, GL2)은 각각 도 2의 제1 도선(W1) 및 제2 도선(W2)에 대응될 수 있다. 도 6의 구조에서도 비트라인(BL1)에 의해 자유층(FL1, FL2)에 발생된 라쉬바 자장(Rashba field) 및 게이트라인(GL1, GL2)에 의해 자유층(FL1, FL2)에 인가되는 외부 자장(external field)에 의해 자유층(FL1, FL2)의 자화 방향이 스위칭될 수 있다.
도 6의 구조에서 자유층(FL1, FL2)과 그에 대응하는 게이트라인(GL1, GL2) 사이의 거리는 도 5의 그것보다 짧을 수 있다. 따라서, 도 6의 구조에서는 게이트라인(GL1, GL2)에서 발생된 외부 자장이 그에 대응하는 자유층(FL1, FL2)에 보다 강한 강도로 인가될 수 있다. 그러므로 스위칭을 위해 요구되는 외부 자장을 발생시키는데 필요한 전류의 양을 줄일 수 있다. 즉, 상기 외부 자장을 발생시키기 위해 게이트라인(GL1, GL2)에 인가하는 전류의 세기를 낮출 수 있다.
도 5 및 도 6에서 게이트라인(GL1, GL2)으로부터 발생된 외부 자장을 그에 대응하는 자유층(FL1, FL2)에 집속시키기 위한 부재, 즉, 자장 집속 부재가 더 구비될 수 있다. 상기 자장 집속 부재는 게이트라인(GL1, GL2)의 양측벽에 구비된 클래딩층(cladding layer)을 포함할 수 있다. 도 7 및 도 8는 각각 도 5 및 도 6의 구조에 상기 클래딩층을 구비시킨 경우를 보여주는 사시도이다.
도 7 및 도 8을 참조하면, 제1 게이트라인(GL1)의 양측벽에 제1 클래딩층(CR1)이 구비될 수 있고, 제2 게이트라인(GL2)의 양측벽에 제2 클래딩층(CL2)이 구비될 수 있다. 제1 및 제2 클래딩층(CL1, CL2)은 Ni, Co, Fe 중 적어도 하나를 포함하는 자성 물질로 형성될 수 있다. 예컨대, 제1 및 제2 클래딩층(CL1, CL2)은 NiFe층, Co층, Fe층 등일 수 있다. 제1 게이트라인(GL1)에서 발생된 외부 자장은 제1 클래딩층(CR1)에 의해 제1 자유층(FL1)으로 집중(집속)될 수 있다. 제2 게이트라인(GL2)에서 발생된 외부 자장은 제2 클래딩층(CR2)에 의해 제2 자유층(FL2)으로 집중(집속)될 수 있다. 또한, 제1 및 제2 클래딩층(CR1, CR2)에 의해 상기 외부 자장의 세기가 증가할 수 있다. 따라서, 클래딩층(CR1, CR2)이 구비된 경우, 자유층(FL1, FL2)의 자화 반전이 더욱 용이하게 이루어질 수 있다. 도 7 및 도 8과 같이 클래딩층(CR1, CR2)이 구비된 경우, 제1 게이트라인(GL1)과 그 양측의 제1 클래딩층(CR1) 아래에 제1 게이트절연층(GI1')이 구비될 수 있고, 제2 게이트라인(GL2)과 그 양측의 제2 클래딩층(CR2) 아래에 제2 게이트절연층(GI2')이 구비될 수 있다. 도 7 및 도 8에서 클래딩층(CR1, CR2)이 추가된 것과 게이트절연층(GI1', GI2')의 형상이 다소 변형된 것을 제외하면, 나머지 구성은 도 5 및 도 6과 동일할 수 있다.
도 5 내지 도 8의 실시예에서는 트랜지스터(TR1, TR2)의 게이트라인(GL1, GL2)을 데이터 기록(즉, 자화의 스위칭)에 필요한 외부 자장을 발생시키는 도선으로 사용하기 때문에, 메모리소자의 구조가 단순화되는 효과를 얻을 수 있다. 일반적인 MRAM에서는 별도의 디지트라인(digit line)을 MTJ 요소 아래에 배치하므로, 구조가 복잡해지고 제조공정도 어려워질 수 있다. 그러나 본 실시예에서는 게이트라인(GL1, GL2) 자체를 외부 자장을 발생시키기 위한 도선으로 사용하므로, 별도의 디지트라인을 형성할 필요가 없고, 그에 따른 구조 단순화 및 공정 단순화 효과를 얻을 수 있다. 게이트라인(GL1, GL2)을 상기 외부 자장을 발생시키기 위한 도선으로 사용하기 위해서는, 금속과 같은 우수한 도전체로 형성하는 것이 유리할 수 있다.
데이터 기록을 위해서, 게이트라인(GL1, GL2)을 이용해서 상기 외부 자장을 발생시킬 때에는, 트랜지스터(TR1, TR2)가 턴-온(turn-on)되지 않도록 소정의 전압을 기판(미도시)에 인가할 수 있다. 다시 말해, 트랜지스터(TR1, TR2)를 턴-온(turn-on) 시키지 않으면서, 게이트라인(GL1, GL2)에 전류를 인가하여 상기 외부 자장을 발생시킬 수 있다. 즉, 게이트라인(GL1, GL2)으로 상기 외부 자장을 발생시킬 때에는, 게이트라인(GL1, GL2)이 게이팅(gating) 역할을 하지 않도록 만들 수 있다. 한편, 데이터 재생시에는, 게이트라인(GL1, GL2)을 트랜지스터(TR1, TR2)의 온/오프(ON/OFF) 용으로 사용할 수 있다. 예컨대, 도 5에서 제1 게이트전극(GL1)에 소정의 전압을 인가하여 제1 트랜지스터(TR1)를 턴-온(turn-on) 한 다음, 제1 트랜지스터(TR1)와 비트라인(BL1) 사이에 소정의 재생 전류를 인가하면, 제1 자기저항요소(MR1)에 기록된 데이터를 판별할 수 있다. 이때, 상기 재생 전류는 제1 자기저항요소(MR1)를 통해서 흐르지만, 상기 재생 전류는 강도가 약하기 때문에, 상기 재생 전류에 의해 자유층(FL1)의 자화는 변화되지 않는다. 이와 같이, 트랜지스터(TR1, TR2)는 데이터 재생시에만 선택적으로 구동될 수 있다.
이하에서는, 본 발명의 실시예에 따른 자기 메모리소자의 동작방법을 보다 구체적으로 설명하도록 한다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 자기 메모리소자의 데이터 기록방법을 설명하기 위한 사시도이다. 본 실시예의 방법은 도 5의 자기 메모리소자에 대한 것이다.
도 9a를 참조하면, 도 5의 구조를 갖는 자기 메모리소자가 마련되어 있다. 이때, 제1 및 제2 자유층(FL1, FL2)은 Z축 방향으로 자화된 상태일 수 있다. 비트라인(BL1)에 제1 전류(I11)를 인가하여 제1 자유층(FL1)에 라쉬바 자장(FRB1)을 발생시킬 수 있다. 제1 전류(I11)를 X축의 역방향으로 인가하면, 라쉬바 자장(FRB1)은 Y축 방향으로 발생될 수 있다. 이때, 제2 자유층(FL2)에도 동일한 라쉬바 자장(미도시)이 발생할 수 있다. 제1 게이트라인(GL1)에 제2 전류(I21)를 인가하여 제1 게이트라인(GL1)으로부터 외부 자장(FEX1)을 발생시킬 수 있다. 외부 자장(FEX1)은 제1 자유층(FL1)에 인가될 수 있다. 제2 전류(I21)를 Y축 방향으로 인가하면, 외부 자장(FEX1)은 제1 자유층(FL1)에 X축의 역방향(혹은 그와 유사한 방향)으로 인가될 수 있다. 그러므로 제1 자유층(FL1)에서 외부 자장(FEX1)이 인가되는 방향은 라쉬바 자장(FRB1)의 방향과 수직하거나 수직에 가까울 수 있다. 제1 자유층(FL1)에서 외부 자장(FEX1)이 인가되는 방향은 라쉬바 자장(FRB1)을 유발하기 위해 비트라인(BL1)에 인가하는 제1 전류(I11)의 방향과 같거나 그와 유사할 수 있다.
라쉬바 자장(FRB1) 및 외부 자장(FEX1)에 의해 제1 자유층(FL1)의 자화 방향은 Z축 방향에서 Z축의 역방향으로 반전될 수 있다. 서로 수직한 라쉬바 자장(FRB1) 및 외부 자장(FEX1)에 의해 제1 자유층(FL1)의 자화(즉, 자기 모멘트)가 섭동(perturbation) 할 수 있고, 상기 자화(즉, 자기 모멘트)의 축이 특정 궤도를 그리면서 회전할 수 있다. 상기 자화(즉, 자기 모멘트)의 축이 특정 궤도를 그리면서 회전하는 것을 세차운동(precession)이라 한다. 이와 같이, 제1 자유층(FL1)의 자화가 세차운동(precession) 하면서 Z축의 역방향으로 스위칭될 수 있다. 다시 말해, 라쉬바 자장(FRB1)이 Y축 방향으로 인가되고, 외부 자장(FEX1)이 X축의 역방향으로 인가되면, 이들에 의해 제1 자유층(FL1)의 자화는 Z축의 역방향으로 힘을 받을 수 있다. 그 결과, 제1 자유층(FL1)의 자화 방향은 Z축 방향에서 Z축의 역방향으로 반전될 수 있다. 도 9a에서 제1 자유층(FL1)의 자화가 Z축의 역방향으로 스위칭된 결과물이 도 9b에 도시되어 있다. 도 9b의 제1 자기저항요소(MR1)에는 제1 데이터가 기록된 것으로 여길 수 있다.
도 9c를 참조하면, 제1 자유층(FL1)이 Z축의 역방향으로 자화된 상태에서, 비트라인(BL1)에 제1 전류(I12)를 인가하고, 제1 게이트라인(GL1)에 제2 전류(I22)를 인가할 수 있다. 비트라인(BL1)에 인가된 제1 전류(I12)에 의해 제1 자유층(FL1)에 라쉬바 자장(FRB2)이 발생될 수 있다. 제1 전류(I12)를 X축 방향으로 인가하면, 라쉬바 자장(FRB2)은 Y축의 역방향으로 발생될 수 있다. 이때, 제2 자유층(FL2)에도 동일한 라쉬바 자장(미도시)이 발생할 수 있다. 제1 게이트라인(GL1)에 인가된 제2 전류(I22)에 의해 제1 자유층(FL1)에 외부 자장(FEX2)이 인가될 수 있다. 제2 전류(I22)는 Y축의 역방향으로 인가될 수 있고, 외부 자장(FEX2)은 제1 자유층(FL1)에 X축 방향(혹은 그와 유사한 방향)으로 인가될 수 있다. 그러므로 제1 자유층(FL1)에서 외부 자장(FEX2)이 인가되는 방향은 라쉬바 자장(FRB2)의 방향과 수직하거나 수직에 가까울 수 있다. 제1 자유층(FL1)에서 외부 자장(FEX2)이 인가되는 방향은 라쉬바 자장(FRB2)을 유발하기 위해 비트라인(BL1)에 인가하는 제1 전류(I12)의 방향과 같거나 그와 유사할 수 있다.
라쉬바 자장(FRB2) 및 외부 자장(FEX2)에 의해 제1 자유층(FL1)의 자화 방향은 Z축 역방향에서 Z축 방향으로 반전될 수 있다. 라쉬바 자장(FRB2) 및 외부 자장(FEX2)에 의해 제1 자유층(FL1)의 자화(즉, 자기 모멘트)가 세차운동(precession) 하면서 Z축 방향으로 스위칭될 수 있다. 다시 말해, 라쉬바 자장(FRB2)이 Y축의 역방향으로 인가되고, 외부 자장(FEX2)이 X축 방향으로 인가되면, 이들에 의해 제1 자유층(FL1)의 자화는 Z축 방향으로 힘을 받을 수 있다. 그 결과, 제1 자유층(FL1)의 자화 방향은 Z축 역방향에서 Z축 방향으로 반전될 수 있다. 도 9c에서 제1 자유층(FL1)의 자화가 Z축 방향으로 스위칭된 결과물이 도 9d에 도시되어 있다. 도 9d의 제1 자기저항요소(MR1)에는 제2 데이터가 기록된 것으로 여길 수 있다.
도 9a 내지 도 9d와 유사한 방법으로, 제2 자유층(FL2)의 자화 방향도 스위칭할 수 있다. 즉, 비트라인(BL1)에 제1 전류를 인가하고 제2 게이트전극(GL2)에 제2 전류를 인가하여, 제2 자유층(FL2)에 라쉬바 자장 및 이에 수직한 외부 자장을 인가하면, 제2 자유층(FL2)의 자화 방향을 스위칭할 수 있다.
위와 같은 데이터 기록 시에는, 트랜지스터(TR1, TR2)를 동작시키기 않고, 오프(OFF) 상태로 유지할 수 있다. 트랜지스터(TR1, TR2)를 턴-온(turn-on) 시키지 않고, 제1 및 제2 게이트라인(GL1, GL2) 중 적어도 하나를 자기장(즉, 상기 외부 자장) 발생용으로 이용할 수 있다. 데이터 기록을 위해, 게이트라인(GL1, GL2)을 자기장(즉, 상기 외부 자장)을 발생시키는 도선으로 사용할 때에는, 트랜지스터(TR1, TR2)가 턴-온(turn-on) 되지 않도록 기판(미도시)에 소정의 전압을 인가할 수 있다.
본 발명의 실시예에서는 라쉬바 자장(FRB1, FRB2) 및 외부 자장(FEX1, FEX2)을 이용해서, 자유층(FL1, FL2)의 자화 방향을 수직하게 반전시킴으로써, 자기저항요소(MR1, MR2)에 소정의 데이터를 기록할 수 있다. 이때, 라쉬바 자장(FRB1, FRB2)은 비트라인(BL1)을 통해 흐르는 전류(I11, I12)에 의해 발생할 수 있고, 외부 자장(FEX1, FEX2)은 게이트라인(GL1, GL2)을 통해 흐르는 전류(I21, I22)에 의해 발생할 수 있다. 따라서, 기록을 위한 전류(즉, I11/I21 or I12/I22)는 자기저항요소(MR1, MR2)를 통과하지 않을 수 있다.
종래의 STT-MRAM에서는 자기저항요소(즉, MTJ 요소)를 통해 흐르는 전류를 이용해서 자유층의 자화 방향을 스위칭한다. 따라서, 자기저항요소(즉, MTJ 요소)의 분리층(즉, 터널링층)의 내구성이 매우 높게 요구된다. 또한, 상기 분리층(즉, 터널링층)을 절연 파괴(breakdown) 시키지 않는 전압 범위 내에서, 기록 전압(즉, 스위칭 전압) 및 재생 전압의 인가 범위를 설정해야 하므로, 동작 전압(즉, 기록 전압 및 재생 전압)의 범위 설정에 많은 제약이 따른다. 상기 기록 전압의 산포(범위)와 상기 재생 전압의 산포(범위) 및 상기 절연 파괴 전압의 산포(범위)가 서로 가까울 경우, 기록 에러(writing error)와 같은 동작 에러(error) 및 신뢰성 문제를 유발할 수 있다. 이러한 문제들을 억제하려면, 상기 기록 전압의 산포(범위)와 상기 재생 전압의 산포(범위) 및 상기 절연 파괴 전압의 산포(범위)를 엄격하게 관리해야 한다. 위와 같은 문제들은 STT-MRAM의 상용화를 어렵게 만드는 요인이 될 수 있다.
그러나 본 발명의 실시예에서는 자기저항요소(MR1, MR2)에 전류를 통과시키지 않고 비트라인(BL1) 및 게이트라인(GL1, GL2)에만 전류를 인가하여 자유층(FL1, FL2)의 자화 방향을 스위칭한다. 다시 말해, 본 발명의 실시예에서 자유층(FL1, FL2)의 자화 방향을 스위칭하기 위한 전류, 즉, 제1 전류(I11, I12) 및 제2 전류(I21, I22)는 자기저항요소(MR1, MR2)를 관통하여 흐르지 않는다. 따라서, 본 발명의 실시예에서는 스위칭 전류(즉, 기록 전류)에 의해 자기저항요소(MR1, MR2)의 분리층(SL1, SL2)(즉, 터널링층)이 손상되거나 그 특성이 열화되는 문제를 방지할 수 있다. 그러므로 분리층(SL1, SL2)(즉, 터널링층)의 내구성에 대한 요구조건이 완화되고, 기록 전류에 의한 자기저항요소(MR1, MR2)의 특성 열화가 방지될 수 있다. 한편, 상기 재생 전류는 자기저항요소(MR1, MR2)를 통해 흐르도록 인가되지만, 상기 재생 전류의 세기는 종래 STT-MRAM의 기록 전류보다 훨씬 약하기 때문에, 상기 재생 전류에 의해 분리층(SL1, SL2)(즉, 터널링층)이 손상되거나 열화되는 문제는 발생하지 않는다. 또한, 본 발명의 실시예에서 기록 전류는 자기저항요소(MR1, MR2)를 통과하지 않기 때문에, 자기저항요소(MR1, MR2)에 대해서는 기록 전압의 산포(범위)를 고려하지 않아도 된다. 즉, 자기저항요소(MR1, MR2)에 대해서는 재생 전압의 산포(범위) 및 절연 파괴 전압의 산포(범위)만 관리하면 된다. 따라서, 동작 전압의 산포(범위) 관리에 대한 요구사항이 완화되고, 동작 전압의 범위 설정이 보다 자유로워지며, 동작 에러(error)의 발생 가능성이 낮아질 수 있다. 이러한 이유로, 본 발명의 실시예에 따른 소자 구조는 MRAM의 상용화에 유리하게 적용될 수 있다.
또한, 종래의 STT-MRAM에서는 자유층의 자화 방향을 반전시키기 위해 큰 사이즈의 셀 트랜지스터(cell transistor)가 요구된다. 즉, 자유층의 데이터 보유(retention) 특성을 확보하기 위해, 자기이방성 에너지(magnetic anisotropy energy)가 큰 물질을 자유층 물질로 적용하면, 자유층의 자화를 스위칭하는데 필요한 전류(즉, 스위칭 전류)의 양이 증가하므로, 셀 트랜지스터(cell transitor)를 크게 만들어야 한다. 그러나 본 발명의 실시예에서는 셀 트랜지스터, 즉, 제1 및 제2 트랜지스터(TR1, TR2)를 크게 만들지 않아도 된다. 이는 데이터 기록시 트랜지스터(TR1, TR2)로부터 기록 전류가 인가되는 것이 아니기 때문이다. 데이터 기록을 위해서는, 비트라인(BL1) 및 게이트라인(GL1, GL2)에 각각 제1 전류(I11, I12) 및 제2 전류(I21, I22)를 인가하는데, 이러한 전류는 주변회로부의 구동소자에 의해 구동될 수 있다. 주변회로부의 구동소자를 크게 만드는 것은 셀 트랜지스터를 크게 만드는 것보다 용이할 수 있고, 이러한 구동소자의 크기는 소자 전체의 사이즈에 큰 영향을 주지 않을 수 있다. 따라서, 본 발명의 실시예에 따른 자기 메모리소자는 고집적화 및 고밀도화에 유리할 수 있다.
부가해서, 일반적인 MRAM, 즉, 디지트라인(digit line)과 비트라인(bit line)을 이용해서 자유층의 자화 방향을 스위칭하는 MRAM의 경우, 수평 자화의 MTJ 요소를 사용하고 또한 비교적 복잡한 구조를 갖기 때문에, 고밀도(high-density)로 제조하기 어려운 단점이 있다. 그리고 상기 일반적인 MRAM에서는 스위칭하고자 하는 셀 주변의 셀까지 스위칭 또는 하프 스위칭(half switching)되는 크로스 토크(cross talk) 문제가 발생할 수 있다. 그러나 본 발명의 실시예에 따른 자기 메모리소자의 경우, 수직 자화를 갖는 자기저항요소(MR1, MR2)를 사용하고 또한 상기 일반적인 MRAM보다 단순한 구조로 제조될 수 있기 때문에, 고집적화 및 고밀도화가 용이할 수 있다. 또한, 본 발명의 실시예에 따른 자기 메모리소자에서 라쉬바 자장(FRB1, FRB2)은 자유층(FL1) 내부에만 작용하고, 그 외부로는 영향을 주지 않기 때문에, 전술한 크로스 토크(cross talk) 문제를 방지 또는 억제할 수 있다.
도 10은 본 발명의 실시예에 따른 자기 메모리소자의 데이터 재생방법을 설명하기 위한 사시도이다.
도 10을 참조하면, 제1 트랜지스터(TR1)를 턴-온(turn-on) 한 후에, 제1 트랜지스터(TR1)와 비트라인(BL1) 사이에 소정의 재생 전류(read current)(RC1)를 인가할 수 있다. 재생 전류(RC1)는 제1 자기저항요소(MR1)를 통과하여 흐를 수 있다. 재생 전류(RC1)를 제1 자기저항요소(MR1)에 인가하여, 제1 자기저항요소(MR1)의 저항을 측정함으로써, 제1 자기저항요소(MR1)에 기록된 데이터를 판별할 수 있다. 제1 고정층(PL1)의 자화 방향과 제1 자유층(FL1)의 자화 방향이 동일한 평행 상태일 경우, 제1 자기저항요소(MR1)는 저저항을 갖고, 제1 고정층(PL1)의 자화 방향과 제1 자유층(FL1)의 자화 방향이 서로 반대인 반평행 상태일 경우, 제1 자기저항요소(MR1)는 고저항을 갖는다.
위와 같은 데이터 재생시에는, 게이트라인(GL1, GL2)을 트랜지스터(TR1, TR2)의 온/오프(ON/OFF) 용으로 사용할 수 있다. 즉, 제1 게이트전극(GL1)에 소정의 전압을 인가하여 제1 트랜지스터(TR1)를 턴-온(turn-on) 한 다음, 제1 트랜지스터(TR1)와 비트라인(BL1) 사이에 재생 전류(RC1)를 인가할 수 있다. 재생 전류(RC1)는 제1 자기저항요소(MR1)를 통해서 흐르지만, 재생 전류(RC1)는 강도가 약하기 때문에, 제1 자유층(FL1)의 자화 방향은 변동되지 않고 유지될 수 있다. 트랜지스터(TR1, TR2)는 데이터 재생시에만 선택적으로 구동될 수 있다. 트랜지스터(TR1, TR2)가 구동해야 할 전류(상기 재생 전류)의 양은 많지 않기 때문에, 트랜지스터(TR1, TR2)를 작게 만들 수 있다.
도 9a 내지 도 9d 및 도 10의 동작방법은 도 5의 구조에 대한 것이지만, 이 동작방법은 도 6 내지 도 8의 구조에도 유사하게 적용될 수 있다. 이에 대해서는 당업자가 용이하게 알 수 있으므로, 구체적인 설명은 생략한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 8의 자기 메모리소자의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 자기저항요소(MR1, MR1', MR2, MR2')는 고정층(PL1, PL2), 분리층(SL1, SL2) 및 자유층(FL1, FL2) 이외에 적어도 하나의 다른 층을 더 포함할 수 있음을 알 수 있을 것이다. 또한 도 5 내지 도 8의 구조에서 비트라인(BL1)은 Y축 방향으로 반복해서 형성될 수 있고, 게이트라인(GL1, GL2)은 X축 방향으로 반복해서 형성될 수 있으며, 이들의 교차점 각각에 자기저항요소(MR1, MR2)가 구비될 수 있음을 알 수 있을 것이다. 도 9a 내지 도 9d 및 도 10의 동작방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 실시예에 따른 구조는 메모리소자뿐 아니라 그 밖에 다른 소자, 예컨대, 비휘발성 로직 소자 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
<도면의 주요 부분에 대한 부호의 설명>
MR1, MR2 : 자기저항요소 FL1, FL2 : 자유층
SL1, SL2 : 분리층 PL1, PL2 : 고정층
W1, W2 : 도선 I1, I2 : 전류
FRB : 라쉬바 자장 FEX : 외부 자장
TR1, TR2 : 트랜지스터 S1, S2 : 소오스
D1, D2 : 드레인 GL1, GL2 : 게이트라인
GI1, GI2 : 게이트절연층 CP1, CP2 : 연결플러그
CL1, CL2 : 연결층 BL1 : 비트라인
I11, I12, I21, I22 : 전류 RC1 : 재생 전류
FRB1, FRB2 : 라쉬바 자장 FEX1, FEX2 : 외부 자장

Claims (35)

  1. 자유층, 고정층 및 이들 사이에 구비된 분리층을 포함하는 자기저항요소;
    상기 자유층에 연결된 것으로, 상기 자유층에 라쉬바 자장(Rashba field)을 인가하기 위한 제1 도선; 및
    상기 자유층과 이격된 것으로, 상기 자유층에 외부 자장(external field)을 인가하기 위한 제2 도선;을 포함하고,
    상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 스위칭되도록 구성된 자기 메모리소자.
  2. 제 1 항에 있어서,
    상기 자유층 및 상기 고정층은 수직 자기이방성(perpendicular magnetic anisotropy)을 갖는 자기 메모리소자.
  3. 제 1 항에 있어서,
    상기 자기 메모리소자는 상기 라쉬바 자장을 유발하기 위해 상기 제1 도선에 제1 전류를 인가하도록 구성되고,
    상기 제2 도선은 상기 자유층에 상기 외부 자장을 상기 제1 전류의 방향과 동일한 방향으로 인가하도록 구성된 자기 메모리소자.
  4. 제 1 항에 있어서,
    상기 제1 도선은 상기 자유층에 상기 라쉬바 자장을 제1 방향으로 인가하도록 구성되고,
    상기 제2 도선은 상기 자유층에 상기 외부 자장을 상기 제1 방향과 수직한 제2 방향으로 인가하도록 구성된 자기 메모리소자.
  5. 제 1 항에 있어서,
    상기 자기저항요소는 상기 고정층이 상기 자유층 아래에 구비되는 바텀-핀드(bottom pinned) 구조를 갖고,
    상기 자기저항요소 상면에 상기 제1 도선이 구비되고,
    상기 자기저항요소 아래에 상기 제2 도선이 구비된 자기 메모리소자.
  6. 제 1 항에 있어서,
    상기 자기저항요소는 상기 고정층이 상기 자유층 위에 구비되는 탑-핀드(top-pinned) 구조를 갖고,
    상기 자기저항요소 하면에 상기 제1 도선이 구비되고,
    상기 제1 도선 아래에 상기 제2 도선이 구비된 자기 메모리소자.
  7. 제 1 항에 있어서,
    상기 제1 도선은 비트라인이고,
    상기 제2 도선은 워드라인인 자기 메모리소자.
  8. 제 1 항에 있어서,
    상기 제1 도선과 상기 제2 도선은 서로 교차하도록 구비되고,
    상기 제1 도선과 상기 제2 도선이 교차하는 지점에 상기 자기저항요소가 구비된 자기 메모리소자.
  9. 제 1 내지 8 항 중 어느 한 항에 있어서,
    상기 자기저항요소에 연결된 스위칭소자를 더 포함하는 자기 메모리소자.
  10. 제 9 항에 있어서,
    상기 제2 도선은 상기 스위칭소자의 일부인 자기 메모리소자.
  11. 제 9 항에 있어서,
    상기 스위칭소자는 트랜지스터를 포함하고,
    상기 제2 도선은 상기 트랜지스터의 게이트라인인 자기 메모리소자.
  12. 제 11 항에 있어서,
    상기 트랜지스터의 드레인은 상기 고정층에 연결된 자기 메모리소자.
  13. 제 9 항에 있어서,
    상기 스위칭소자는 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 위에 제1 자기저항요소가 구비되고,
    상기 제2 트랜지스터 위에 제2 자기저항요소가 구비되며,
    상기 제1 도선은 상기 제1 및 제2 자기저항요소에 공통으로 연결된 자기 메모리소자.
  14. 제 13 항에 있어서,
    상기 제1 트랜지스터는 제1 게이트라인을 포함하고,
    상기 제2 트랜지스터는 제2 게이트라인을 포함하고,
    상기 제1 및 제2 게이트라인 각각은 상기 제2 도선에 대응되는 자기 메모리소자.
  15. 제 14 항에 있어서,
    상기 제1 게이트라인 위에 상기 제1 자기저항요소가 구비되고,
    상기 제2 게이트라인 위에 상기 제2 자기저항요소가 구비되며,
    상기 제1 및 제2 자기저항요소 상에 상기 제1 도선이 구비된 자기 메모리소자.
  16. 제 14 항에 있어서,
    상기 제1 게이트라인 위에 상기 제1 자기저항요소가 구비되고,
    상기 제2 게이트라인 위에 상기 제2 자기저항요소가 구비되며,
    상기 제1 및 제2 게이트라인과 상기 제1 및 제2 자기저항요소 사이에 상기 제1 도선이 구비된 자기 메모리소자.
  17. 제 13 항에 있어서,
    상기 제1 및 제2 트랜지스터는 하나의 소오스를 공유하는 자기 메모리소자.
  18. 제 1 항에 있어서,
    상기 외부 자장을 상기 자기저항요소로 집속시키기 위한 자장 집속 부재를 더 포함하는 자기 메모리소자.
  19. 제 18 항에 있어서,
    상기 자장 집속 부재는 상기 제2 도선의 양측벽에 구비된 클래딩층(cladding layer)을 포함하는 자기 메모리소자.
  20. 제 19 항에 있어서,
    상기 클래딩층은 Ni, Co, Fe 중 적어도 하나를 포함하는 자성 물질로 형성된 자기 메모리소자.
  21. 소오스, 드레인 및 게이트를 포함하는 트랜지스터;
    상기 트랜지스터에 연결된 것으로, 자유층과 고정층 및 이들 사이에 분리층을 포함하는 자기저항요소; 및
    상기 자기저항요소에 연결된 비트라인;을 포함하고,
    상기 비트라인은 상기 자유층에 라쉬바 자장(Rashba field)을 유발하도록 구성되고, 상기 게이트는 상기 자유층에 외부 자장(external field)을 인가하도록 구성되며, 상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 스위칭되는 자기 메모리소자.
  22. 제 21 항에 있어서,
    상기 비트라인은 상기 자유층에 연결된 자기 메모리소자.
  23. 제 21 항에 있어서,
    상기 드레인은 상기 고정층에 연결된 자기 메모리소자.
  24. 제 21 항에 있어서,
    상기 자기저항요소는 상기 게이트 위쪽에 구비된 자기 메모리소자.
  25. 제 21 항에 있어서,
    상기 게이트는 상기 비트라인과 교차하는 배선 형태를 갖고,
    상기 게이트와 상기 비트라인이 교차하는 지점에 상기 자기저항요소가 구비된 자기 메모리소자.
  26. 제 21 항에 있어서,
    상기 자기저항요소는 상기 고정층이 상기 자유층 아래에 구비되는 바텀-핀드(bottom pinned) 구조를 갖고,
    상기 자기저항요소 상면에 상기 비트라인이 구비되고,
    상기 자기저항요소 아래에 상기 게이트가 구비된 자기 메모리소자.
  27. 제 21 항에 있어서,
    상기 자기저항요소는 상기 고정층이 상기 자유층 위에 구비되는 탑-핀드(top-pinned) 구조를 갖고,
    상기 자기저항요소 하면에 상기 비트라인이 구비되고,
    상기 비트라인 아래에 상기 게이트가 구비된 자기 메모리소자.
  28. 자유층과 고정층 및 이들 사이에 분리층을 구비하는 자기저항요소, 상기 자유층에 연결된 제1 도선 및 상기 자유층과 이격된 제2 도선을 포함하는 자기 메모리소자의 동작방법에 있어서,
    상기 자기저항요소에 데이터를 기록하는 단계는,
    상기 제1 도선에 제1 전류를 인가하여 상기 자유층에 라쉬바 자장(Rashba field)을 인가하는 단계; 및
    상기 제2 도선에 제2 전류를 인가하여 상기 자유층에 외부 자장(external field)을 인가하는 단계;를 포함하는 자기 메모리소자의 동작방법.
  29. 제 28 항에 있어서,
    상기 자유층 및 상기 고정층은 수직 자기이방성(perpendicular magnetic anisotropy)을 갖는 자기 메모리소자의 동작방법.
  30. 제 28 항에 있어서,
    상기 라쉬바 자장 및 상기 외부 자장에 의해 상기 자유층의 자화 방향이 수직 방향으로 스위칭되는 자기 메모리소자의 동작방법.
  31. 제 28 항에 있어서,
    상기 자유층에 상기 외부 자장이 인가되는 방향은 상기 제1 전류의 방향과 동일한 자기 메모리소자의 동작방법.
  32. 제 28 항에 있어서,
    상기 라쉬바 자장은 상기 자유층에 제1 방향으로 인가되고,
    상기 외부 자장은 상기 자유층에 상기 제1 방향과 수직한 제2 방향으로 인가되는 자기 메모리소자의 동작방법.
  33. 제 28 항에 있어서,
    상기 제1 도선에 상기 제1 전류와 반대 방향을 갖는 제3 전류를 인가하여 상기 자유층에 제2 라쉬바 자장을 인가하는 단계; 및
    상기 제2 도선에 상기 제2 전류와 반대 반향을 갖는 제4 전류를 인가하여 상기 자유층에 제2 외부 자장을 인가하는 단계;를 더 포함하는 자기 메모리소자의 동작방법.
  34. 제 28 항에 있어서,
    상기 자기 메모리소자는 상기 자기저항요소에 연결된 스위칭소자를 더 포함하고, 상기 제2 도선은 상기 스위칭소자의 일부인 자기 메모리소자의 동작방법.
  35. 제 34 항에 있어서,
    상기 스위칭소자는 트랜지스터를 포함하고, 상기 제2 도선은 상기 트랜지스터의 게이트라인인 자기 메모리소자의 동작방법.
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