JP5077732B2 - 磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法に関し、特に一つのメモリセルに多値データを記憶する磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ；Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、）が知られている（例えば、米国特許第６，１９１，９８９号公報）。ＭＲＡＭは、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭでは、ＴＭＲ（Ｔｕｎｎｅｌ ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）効果などの「磁気抵抗効果」を示す磁気抵抗素子が利用される。その磁気抵抗素子は、例えばトンネルバリア層が２層の強磁性体層で挟まれた磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を備えている。その２層の強磁性体層は、磁化の向き（ｏｒｉｅｎｔａｔｉｏｎ）が固定されたピン層（ｐｉｎｎｅｄ ｌａｙｅｒ）と、磁化の向きが反転可能なフリー層（ｆｒｅｅ ｌａｙｅｒ）とを有する。

ピン層とフリー層の磁化の向きが“反平行”である場合のＭＴＪ素子の抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。ＭＲＡＭは、このＭＴＪ素子を有する磁気抵抗素子をメモリセルとして用い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。メモリセルに対するデータの書き込みは、フリー層の磁化の向きを磁場により反転させることによって行われる。

ＭＲＡＭでは、ワード線に流れる電流とビット線に流れる電流とで形成される合成磁場によりメモリセルへデータを書き込む。この書き込みに用いる電流は、小さ過ぎるとデータの書き込みが出来ない。また、逆に大き過ぎると、書き込み対象として選択されたメモリセルだけでなく、同一のワード線もしくは同一のビット線につながる他のメモリセルにもデータが書き込まれる可能性がある。従って、ワード線及びビット線に流れる書き込み用の電流の電流値は、高い正確性が要求されている。

書き込み用の電流のマージンをより大きくする技術として、特開２００４−３４８９３４号公報（Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐｕｂｌｉｓｈｅｄ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏ．２００４０１００８３５）にメモリセル及び磁気ランダムアクセスメモリの技術が開示されている。図１は、この従来のメモリセル１０１の構成を示す概略斜視図である。このメモリセル１０１は、第１トランジスタ１０６と、磁気抵抗素子（ＭＴＪ素子）１０７と、第２トランジスタ１１６とを具備する。第１トランジスタ１０６は、第１ワード線１０３ａに接続された第１ゲートと、第１ビット線１０４に接続された第１端子と、導電体層１２９の一端に接続された第２端子とを含む。第２トランジスタ１１６は、第１ワード線１０３ａに接続された第２ゲートと、第２ビット線１０５に接続された第５端子と、導電体層１２９の他端に接続された第６端子とを含む。磁気抵抗素子１０７は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、第２ワード線１０３ｂに接続された第３端子と、導電体層１２９に接続された第４端子とを含む。磁気抵抗素子１０７は、導電体層１２９上に形成され、自由層（フリー層）１２１、トンネルバリア層１２２及び固定層（ピン層）１２３を含む。

このメモリセルを用いる場合、磁気抵抗素子１０７へのデータの書き込みは、第１ワード線１０３ａが選択されて第１トランジスタ１０６及び第２トランジスタ１１６がオンとなり、第１ビット線１０４、第１トランジスタ１０６、導電体層１２９、第２トランジスタ１１６、及び第２ビット線１０５を含む経路に書き込み電流が流れることで行われる。すなわち、磁気抵抗素子１０７近傍の導電体層１２９に流れる書き込み電流が誘起する磁界により行われる。このとき、第１ビット線１０４、及び第２ビット線１０５は、書き込み対象のメモリセル１０１を含む全てのメモリセル１０１の磁気抵抗素子１０７から十分に遠く離れているので、磁気抵抗素子１０７への磁界の影響は極めて少ない。したがって、書き込み電流が誘起する磁界は、第１トランジスタ１０６と第２トランジスタ１１６とにより選択されたメモリセル１０１の磁気抵抗素子１０７しか書き込みをしない。すなわち、メモリセルの選択性が向上し、書き込みディスターブが大幅に抑制され、書き込み用の電流のマージンを大きくすることが出来る。

ただし、このメモリセル１０１は、一つの磁気抵抗素子１０７に対して二つのトランジスタを用いている。そのため、一つのトランジスタしか用いないメモリセルに比較して、メモリセル１０１のセル面積が広くなる。これは、磁気ランダムアクセスメモリの高集積化には好ましくない。メモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制しながら、磁気ランダムアクセスメモリをより高集積化できる技術が望まれている。

一方、上記ＭＲＡＭのデータの書き込み方法であるアステロイド方式によれば、メモリセルのサイズにほぼ反比例して、フリー層の磁化を反転させるために必要な反転磁界が大きくなる。つまり、メモリセルが微細化されるにつれて、書き込み電流が増加する傾向にある。

微細化に伴う書き込み電流の増加を抑制することができる書き込み方式として、スピン注入（ｓｐｉｎ ｔｒａｎｓｆｅｒ）方式（例えば、特開２００５−０９３４８８号公報、Ｙａｇａｍｉ ａｎｄ Ｓｕｚｕｋｉ，Ｒｅｓｅａｒｃｈ Ｔｒｅｎｄｓ ｉｎ Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ（スピン注入磁化反転の研究動向）、日本応用磁気学会誌、Ｖｏｌ．２８，Ｎｏ．９，２００４）が提案されている。スピン注入方式によれば、強磁性導体にスピン偏極電流（ｓｐｉｎ−ｐｏｌａｒｉｚｅｄ ｃｕｒｒｅｎｔ）が注入され、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化が反転する（以下、「スピン注入磁化反転；Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ」）。

図２は、スピン注入磁化反転を示す概略図である。図２において、磁気抵抗素子は、フリー層１２１、ピン層１２３、及びフリー層１２１とピン層１２３に挟まれた非磁性層であるトンネルバリア層１２２を備えている。ここで、磁化の向きが固定されたピン層１２３は、フリー層１２１よりも厚くなるように形成されており、スピン偏極電流を作る機構（スピンフィルター）としての役割を果たす。フリー層１２１とピン層１２３の磁化の向きが平行である状態は、データ“０”に対応付けられ、それらが反平行である状態は、データ“１”に対応付けられている。

このスピン注入磁化反転は、ＣＰＰ（Ｃｕｒｒｅｎｔ Ｐｅｒｐｅｎｄｉｃｕｌａｒ ｔｏ Ｐｌａｎｅ）方式により実現され、書き込み電流は膜面に垂直に注入される。具体的には、データ“０”からデータ“１”への遷移時、電流はピン層１２３からフリー層１２１へ流れる。この場合、スピンフィルターとしてのピン層１２３と同じスピン状態を有する電子が、電流の向きとは逆にフリー層１２１からピン層１２３に移動する。そして、スピントランスファー（スピン角運動量の授受）効果により、フリー層１２１の磁化が反転する。一方、データ“１”からデータ“０”への遷移時、電流はフリー層１２１からピン層１２３へ流れる。この場合、スピンフィルターとしてのピン層１０３と同じスピン状態を有する電子が、電流の向きとは逆にピン層１２３からフリー層１２１に移動する。スピントランスファー効果により、フリー層１２１の磁化が反転する。

このように、スピン注入磁化反転では、スピン電子の移動によりデータの書き込みが行われる。膜面に垂直に注入されるスピン偏極電流の方向により、フリー層１２１の磁化の向きを規定することが可能である。ここで、書き込み（磁化反転）の閾値は電流密度に依存することが知られている。従って、メモリセルサイズが縮小されるにつれ、磁化反転に必要な書き込み電流が減少する。メモリセルの微細化に伴って書き込み電流が減少するため、スピン注入磁化反転は、ＭＲＡＭの大容量化の実現にとって重要である。

関連する技術として、米国特許第６，８３４，００５号公報には、スピン注入を利用した磁気シフトレジスタが開示されている。この磁気シフトレジスタは、磁性体中の磁壁（ｄｏｍａｉｎ ｗａｌｌ）を利用して情報を記憶する。多数の領域（磁区）に分けられた磁性体において、磁壁を通過するように電流が注入され、その電流により磁壁が移動する。各領域の磁化の向きが、記録データとして扱われる。このような磁気シフトレジスタは、例えば、大量のシリアルデータの記録に利用される。なお、磁性体中の磁壁の移動は、Ｙａｍａｇｕｃｈｉ ｅｔ ａｌ．，ＰＲＬ，Ｖｏｌ．９２，ｐｐ．０７７２０５−１，２００４にも報告されている。

関連する技術として特開２００２−３３４９７１号公報に磁性メモリ及びその動作方法が開示されている。この磁性メモリは、第１〜第ｎトンネル絶縁層と（ｎは２以上の自然数）、第１〜第（ｎ＋１）自発磁化をそれぞれ有する第１〜第（ｎ＋１）磁性体層とを備える。前記第１〜第ｎトンネル絶縁層のうちの第ｉトンネル絶縁層（ｉは、１以上ｎ以下の任意の整数）は、前記第１〜第（ｎ＋１）磁性体層のうちの第ｉ磁性体層と第（ｉ＋１）磁性体層の間に介設されている。前記第ｉ磁性体層と前記第（ｉ＋１）磁性体層との間の第ｉ接合抵抗は、前記第１〜第（ｎ＋１）自発磁化のうちの第ｉ自発磁化と前記第（ｉ＋１）自発磁化が同一方向であるとき、Ｒｉである。前記第ｉ接合抵抗は、前記第ｉ自発磁化と前記第（ｉ＋１）自発磁化が反対方向であるとき、Ｒｉ＋ΔＲｉである。前記ΔＲ１、ΔＲ２、…、ΔＲｎのうちの少なくとも２つが異なる。

関連する技術として特開２００３−１７９２１３号公報に半導体記憶装置及びその製造方法が開示されている。この半導体記憶装置は、１セルに、磁化容易軸の方向を互いに異なる方向に向けて積層され、少なくとも２値の抵抗値をそれぞれ有する複数の磁気抵抗効果素子と、前記複数の磁気抵抗効果素子を挟み、互いに異なる方向に延在する第１及び第２の配線とを具備する。

特開２０００−２０８８３１号公報に磁気抵抗素子及びこれを用いた磁気デバイスが開示されている。この磁気抵抗素子は、反強磁性層と接して形成される第１の磁性層と、少なくとも２層以上の磁性層とがそれぞれトンネル障壁層を介して積層されている。

米国特許第６，１９１，９８９号公報 特開２００４−３４８９３４号公報 特開２００５−０９３４８８号公報 米国特許第６，８３４，００５号公報 特開２００２−３３４９７１号公報 特開２００３−１７９２１３号公報 特開２０００−２０８８３１号公報 Ｙａｇａｍｉ ａｎｄ Ｓｕｚｕｋｉ，Ｒｅｓｅａｒｃｈ Ｔｒｅｎｄｓ ｉｎ Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ（スピン注入磁化反転の研究動向）、日本応用磁気学会誌、Ｖｏｌ．２８，Ｎｏ．９，２００４ Ｙａｍａｇｕｃｈｉ ｅｔ ａｌ．，ＰＲＬ，Ｖｏｌ．９２，ｐｐ．０７７２０５−１，２００４

本発明の目的は、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制しながら、高集積化を促進可能な磁気メモリセル、磁気ランダムアクセスメモリ、及び半導体装置を提供することにある。

本発明の他の目的は、ＭＲＡＭにおけるメモリセルのサイズの縮小に伴い書き込み電流を低減しながら、高集積化を促進可能な磁気メモリセル、磁気ランダムアクセスメモリ、及び半導体装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の磁気メモリセルは、第１トランジスタ（ＴＲ１）と、第２トランジスタ（ＴＲ２）と、磁気抵抗素子群（２）とを具備する。第１トランジスタ（ＴＲ１）は、第１ゲート電極を第１ワード線（ＷＬ１）に、第１ソース・ドレイン電極を第１ビット線（ＢＬ１）に、それぞれ接続されている。第２トランジスタ（ＴＲ２）は、第２ゲート電極を第１ワード線（ＷＬ１）に、第３ソース・ドレイン電極を第２ビット線（ＢＬ２）に、それぞれ接続されている。磁気抵抗素子群（２）は、書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子（ＭＴＪ）を備え、導電部における一方の端子を第１トランジスタ（ＴＲ１）の第２ソース・ドレイン電極に、他方の端子を第２トランジスタ（ＴＲ２）の第４ソース・ドレイン電極にそれぞれ接続され、複数の磁気抵抗素子（ＭＴＪ）における一方の端子を導電部に、他方の端子を第２ワード線（ＷＬ２）にそれぞれ接続され、複数の磁気抵抗素子（ＭＴＪ）の磁化の向きの組み合わせで情報を記憶する。複数の磁気抵抗素子（ＭＴＪ）は、互いにその抵抗値が異なる。
本発明では、互いに大きさの異なる複数の磁気抵抗素子（ＭＴＪ）を組み合わせることで、複数の磁気抵抗の値を生成することが出来る。例えば、ｎ個（ｎ＞１）の磁気抵抗素子の場合、２^ｎ個の磁気抵抗の値を生成することが出来る。それにより、その複数の磁気抵抗の値（２^ｎ個）と情報（ｎビット）とを対応付けることで、一つの磁気メモリセルで、複数ビット（ｎビット）のデータを記憶することが出来る。したがって、磁気メモリセル当たりの記憶情報の数が増えるので、この磁気メモリセルをＭＲＡＭに適用することで、より高集積化されたＭＲＡＭを実現することが出来る。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）の各々は、導電部（１０、６２）を含み、強磁性体を有する磁気記録層（１０、６３＋６２）と、強磁性体を有するピン層（１５、６５）と、一方の面で磁気記録層（１０、６３＋６２）に他方の面でピン層（１５、６５）にそれぞれ接合された非磁性層（１４、６４）とを備える。複数の磁気抵抗素子（ＭＴＪ）は、二つの接合面のうちの小さい方の面積が互いに異なる。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）の各々は、導電部（１０、６２）を含み、強磁性体を有する磁気記録層（１０、６３＋６２）と、強磁性体を有するピン層（１５、６５）と、一方の面で磁気記録層（１０、６３＋６２）に他方の面でピン層（１５、６５）にそれぞれ接合された非磁性層（１４、６４）とを備える。複数の磁気抵抗素子（ＭＴＪ）は、非磁性層（１４、６４）の膜厚が互いに異なる。

本発明のは、第１トランジスタ（ＴＲ１）と、第２トランジスタ（ＴＲ２）と、磁気抵抗素子群（２）とを具備する。第１トランジスタ（ＴＲ１）は、第１ゲート電極を第１ワード線（ＷＬ１）に、第１ソース・ドレイン電極を第１ビット線（ＢＬ１）に、それぞれ接続されている。第２トランジスタ（ＴＲ２）は、第２ゲート電極を第１ワード線（ＷＬ１）に、第３ソース・ドレイン電極を第２ビット線（ＢＬ２）に、第４ソース・ドレイン電極を第１トランジスタ（ＴＲ１）の第２ソース・ドレイン電極に接続されている。磁気抵抗素子群（２）は、書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子（ＭＴＪ）を備え、一方の端子を第２ソース・ドレイン電極に、他方の端子を第２ワード線（ＷＬ２）にそれぞれ接続され、複数の磁気抵抗素子（ＭＴＪ）の磁化の向きの組み合わせで情報を記憶する。複数の磁気抵抗素子（ＭＴＪ）の各々は、導電部（１０、６２）を含み、強磁性体を有する磁気記録層（１０、６３＋６２）と、強磁性体を有するピン層（１５、６５）と、一方の面で磁気記録層（１０、６３＋６２）に他方の面でピン層（１５、６５）にそれぞれ接合された非磁性層（１４、６４）とを備える。複数の磁気抵抗素子（ＭＴＪ）は、非磁性層（１４、６４）の磁気抵抗率が互いに異なる。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）は、非磁性層（１４、６４）の抵抗率が互いに異なる。

上記の磁気メモリセルにおいて、磁気記録層（１０）は、反転可能な磁化を有しピン層（１５）とオーバーラップする磁化反転領域（１３）と、磁化反転領域（１３）の第１境界に接続され磁化の向きが第１方向に固定された第１磁化固定領域（１１）と、磁化反転領域（１３）の第２境界に接続され磁化の向きが第２方向に固定された第２磁化固定領域（１２）とを有する。第１方向及び第２方向は共に、磁化反転領域（１３）へ向かう方向、又は、磁化反転領域（１３）から離れる方向である。磁化反転領域（１３）の磁化は、第１境界（Ｂ１）及び第２境界（Ｂ２）のいずれかへ向く。磁気記録層（１０）において、磁壁（ＤＷ）が第１境界（Ｂ１）及び第２境界（Ｂ１）のいずれかに形成される。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）は、磁化反転領域（１３）の長さ、幅及び膜厚の少なくとも一つが互いに異なる。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）を共に低抵抗状態に書き込む場合、まず、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。次に、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に書き込み電流を流すことで行う。書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、磁化反転領域（１３）とピン層（１５）との磁化の向きが同じになるように磁壁（ＤＷ）を移動させる電流密度の電流である。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）を共に高抵抗状態に書き込む場合、まず、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。次に、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に書き込み電流を流すことで行う。書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、磁化反転領域（１３）とピン層（１５）との磁化の向きが反対になるように磁壁（ＤＷ）を移動させる電流密度の電流である。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち一方を低抵抗状態に、他方を高抵抗状態に書き込む場合、まず、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。次に、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に、第１向きに第１書き込み電流を流し、その後、第１向きと反対の第２向きに第２書込み電流を流すことで行う。第１書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、磁化反転領域（１３）とピン層（１５）との磁化の向きが同じになるように磁壁（ＤＷ）を移動させる電流密度の電流である。第２書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち、磁気抵抗の大きい方のみについて、磁化反転領域（１３）とピン層（１５）との磁化の向きが反対になるように磁壁（ＤＷ）を移動させる電流密度の電流である。又は、第１書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、磁化反転領域（１３）とピン層（１５）との磁化の向きが反対になるように磁壁（ＤＷ）を移動させる電流密度の電流である。第２書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち、磁気抵抗の大きい方のみについて、磁化反転領域（１３）とピン層（１５）との磁化の向きが同じになるように磁壁（ＤＷ）を移動させる電流密度の電流である。

上記の磁気メモリセルにおいて、磁気記録層（６３＋６２）は、反転可能な磁化を有しピン層（６５）とオーバーラップするフリー層（６３）と、フリー層（６３）を挟んで非磁性層（６４）と反対側に設けられた導電体層（６２）とを有する。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）は、導電体層（６２）の長さ、幅及び膜厚の少なくとも一つが互いに異なる。

上記の磁気メモリセルにおいて、複数の磁気抵抗素子（ＭＴＪ）は、フリー層（６３）の平面形状が互いに異なる。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）を共に低抵抗状態に書き込む場合、まず、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。次に、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に書き込み電流を流すことで行う。書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、フリー層（６３）とピン層（６５）との磁化の向きが同じになるように導電体層（６２）に磁場を発生させる電流である。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）を共に高抵抗状態に書き込む場合、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に書き込み電流を流すことで行う。書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、フリー層（６３）とピン層（１５）との磁化の向きが反対になるように導電体層（６２）に磁場を発生させる電流である。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）の複数の磁気抵抗素子（ＭＴＪ）が２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）であり、磁気抵抗素子群（２）へ情報を書き込むとき、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち一方を低抵抗状態に、他方を高抵抗状態に書き込む場合、まず、第１ワード線（ＷＬ１）が選択されて、第１トランジスタ（ＴＲ１）及び第２トランジスタ（ＴＲ２）がオンとなる。次に、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）、第２トランジスタ（ＴＲ２）及び第２ビット線（ＢＬ２）を含む経路に、第１向きに第１書き込み電流を流し、その後、第１向きと反対の第２向きに第２書込み電流を流すことで行う。第１書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、フリー層（６３）とピン層（１５）との磁化の向きが同じになるように導電体層（６２）に磁場を発生させる電流である。第２書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち、磁気抵抗の大きい方のみについて、フリー層（６３）とピン層（１５）との磁化の向きが反対になるように導電体層（６２）に磁場を発生させる電流である。又は、第１書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のいずれにおいても、フリー層（６３）とピン層（１５）との磁化の向きが反対になるように導電体層（６２）に磁場を発生させる電流である。第２書き込み電流は、２個の磁気抵抗素子（ＭＴＪ、ＭＴＪ２）のうち、磁気抵抗の大きい方のみについて、フリー層（６３）とピン層（１５）との磁化の向きが同じになるように導電体層（６２）に磁場を発生させる電流である。

上記の磁気メモリセルにおいて、磁気抵抗素子群（２）からの情報の読み出すとき、まず、第１ワード線（ＷＬ１）が選択されて、第２トランジスタ（ＴＲ２）がオンとなる。次に、第２ビット線（ＢＬ２）と第２トランジスタ（ＴＲ２）と磁気抵抗素子群（２）と第２ワード線（ＷＬ２）とを含む経路に流れる読み出し電流に基づいて、磁気抵抗素子群（２）の抵抗を測定することにより行う。

本発明の磁気ランダムアクセスメモリは、第１方向へ延在する第１ワード線（ＷＬ１）及び第２ワード線（ＷＬ２）の複数のワード線対と；第１方向に略垂直な第２方向へ延在する第１ビット線（ＢＬ１）及び第２ビット線（ＢＬ２）の複数のビット線対と；複数のワード線対と複数のビット線対との交点の各々に対応して設けられ、上記各項のいずれかに記載の複数の磁気メモリセル（１）と；第１ビット線及び第２ビット線に接続された書き込み電流供給回路（５５、５６）とを具備する。第１書き込み動作時、第１ワード線（ＷＬ１）が選択され、書き込み電流供給回路（５５、５６）が、第１書き込み電流を、第１ビット線（ＢＬ１）、第１トランジスタ（ＴＲ１）、磁気抵抗素子群（２）、及び第２トランジスタ（ＴＲ２）を経由して、第２ビット線（ＢＬ２）に流す。第２書き込み動作時、第１ワード線（ＷＬ１）が選択され、書き込み電流供給回路（５５、５６）が、第２書き込み電流を、第２ビット線（ＢＬ２）から、第２トランジスタ（ＴＲ２）、磁気抵抗素子群（２）及び第１トランジスタ（ＴＲ１）を経由して、第１ビット線（ＢＬ１）に流す。
本発明では、一つの磁気メモリセル（１）で、複数の磁気抵抗の値（２^ｎ個：ｎ＞１）を設定可能な複数（ｎ個）の磁気抵抗素子を用いて複数ビット（ｎビット）のデータを記憶することが出来る。それにより、磁気メモリセル（１）当たりの記憶情報の数が増えるので、この磁気メモリセルを用いたＭＲＡＭをより高度に集積化することが出来る。

本発明の半導体装置は、演算処理を行う演算処理部（９１）と；磁気メモリセルが相対的に高密度でデータを記憶し、相対的に低速度で動作する上記の第１磁気ランダムアクセスメモリ（９２）と、磁気メモリセルが相対的に低密度でデータを記憶し、相対的に高速度で動作する第２磁気ランダムアクセスメモリ（９３）とを具備する。
本発明では、第１磁気ランダムアクセスメモリ（９２）の磁気メモリセルは複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群を用いているので、相対的に高密度でデータを記憶し、相対的に低速度で動作する。一方、第２磁気ランダムアクセスメモリ（９３）の磁気メモリセルは一つの磁気抵抗素子を用いているので、相対的に低密度でデータを記憶し、相対的に高速度で動作する。このように、演算処理部（９１）のデータ処理に用いるワークメモリとして第２磁気ランダムアクセスメモリ（９３）を用い、データ保持メモリとして第１磁気ランダムアクセスメモリ（９２）を用いることで、演算処理部（９１）の演算速度を維持しつつ、大容量の記憶を確実に記憶することが出来る。

上記の半導体装置において、第２磁気ランダムアクセスメモリ（９３）は、複数の他の磁気メモリセルを備える。複数の他の磁気メモリセルの各々は、第３トランジスタと、第４トランジスタと、単数の磁気抵抗素子とを備える。第３トランジスタは、第３ゲート電極を第３ワード線に、第５ソース・ドレイン電極を第３ビット線に、それぞれ接続されている。 第４トランジスタは、第４ゲート電極を第３ワード線に、第７ソース・ドレイン電極を第４ビット線に、それぞれ接続されている。 単数の磁気抵抗素子は、書き込み電流の通過する第２導電部における一方の端子を第３トランジスタの第６ソース・ドレイン電極に、他方の端子を第４トランジスタの第８ソース・ドレイン電極にそれぞれ接続され、一端を第２導電部に他端を第４ワード線にそれぞれ接続されている。

本発明の半導体装置の製造方法は、（ａ）複数の半導体素子を形成する工程と、（ｂ）第１領域に第１磁気ランダムアクセスメモリ（９２）の複数の第１磁気メモリセルを、第２領域に第２磁気ランダムアクセスメモリ（９３）の複数の第２磁気メモリセルを同時に形成する工程とを具備する。複数の第１磁気メモリセルの各々は、第１ゲート電極を第１ワード線（ＷＬ１）に、第１ソース・ドレイン電極を第１ビット線（ＢＬ１）に、それぞれ接続された第１トランジスタ（ＴＲ１）と；第２ゲート電極を第１ワード線（ＷＬ１）に、第３ソース・ドレイン電極を第２ビット線（ＢＬ２）に、それぞれに接続された第２トランジスタ（ＴＲ２）と；書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子（ＭＴＪ）を備え、導電部における一方の端子を第１トランジスタ（ＴＲ１）の第２ソース・ドレイン電極に、他方の端子を第２トランジスタ（ＴＲ２）の第４ソース・ドレイン電極にそれぞれ接続され、複数の磁気抵抗素子（ＭＴＪ）における一方の端子を導電部に、他方の端子を第２ワード線（ＷＬ２）にそれぞれ接続され、複数の磁気抵抗素子（ＭＴＪ）の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群（２）とを備える。複数の磁気抵抗素子（ＭＴＪ）は、互いにその抵抗値が異なる。複数の第２磁気メモリセルの各々は、第３ゲート電極を第３ワード線に、第５ソース・ドレイン電極を第３ビット線に、それぞれ接続された第３トランジスタと、第４ゲート電極を第３ワード線に、第７ソース・ドレイン電極を第４ビット線に、それぞれ接続された第４トランジスタと、書き込み電流の通過する第２導電部における一方の端子を前記第３トランジスタの第６ソース・ドレイン電極に、他方の端子を前記第４トランジスタの第８ソース・ドレイン電極にそれぞれ接続され、一端を前記第２導電部に他端を第４ワード線にそれぞれ接続された単数の磁気抵抗素子とを備える。
本発明では、第１磁気ランダムアクセスメモリ（９２）と第２磁気ランダムアクセスメモリ（９３）とは、基本的な構造は同じで、磁気メモリセル当たりの磁気抵抗素子数が異なるだけなので、同時に同じプロセスを用いて製造することが出来る。それにより、製造プロセスを増やすことなく、一つの半導体チップ上に２種類の磁気ランダムアクセスメモリを同時に製造することが可能となる。

本発明により、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制しながら、高集積化を促進可能となる。また、ＭＲＡＭにおけるメモリセルのサイズの縮小に伴い書き込み電流を低減しながら、高集積化を促進可能となる。

以下、添付図面を参照して、本発明の磁気メモリセル、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及び半導体装置について説明する。

（第１の実施の形態）
本発明の磁気メモリセル及びＭＲＡＭの第１の実施の形態について説明する。
まず、本発明の磁気メモリセルの第１の実施の形態における磁気メモリセルに適用された、磁壁移動型の磁気メモリセルの原理について説明する。

図３は、磁壁移動型の磁気メモリセルおける磁気抵抗素子の構成の一例を示す概略斜視図である。磁気抵抗素子（ＭＴＪ素子）１ａは、強磁性体層である磁気記録層１０とピン層１５、及び非磁性体層であるトンネルバリア層１４を備えている。トンネルバリア層１４は、磁気記録層１０とピン層１５に挟まれている。これら磁気記録層１０、トンネルバリア層１４、及びピン層１５は、磁気トンネル接合（ＭＴＪ）を形成している。

トンネルバリア層１４は、薄い絶縁層であり、ＭｇＯｘ膜に例示される。ピン層１５は、ＣｏＦｅ／Ｒｕ／ＣｏＦｅ／ＰｔＭｎの積層膜に例示され、その磁化の向き（ｏｒｉｅｎｔａｔｉｏｎ）は固定されている。磁気記録層１０は、ＣｏＦｅ膜に例示され、フリー層に相当する役割を果たす。

この磁気記録層１０は、３つの異なる領域である第１磁化固定領域１１、第２磁化固定領域１２、及び磁化反転領域（フリー層）１３を有している。第１磁化固定領域１１は、Ｙ方向に延びるように形成されており、その磁化の向きは固定されている。同じく、第２磁化固定領域１２は、Ｙ方向に延びるように形成されており、その磁化の向きは固定されている。一方、磁化反転領域１３は、Ｘ方向に延びるように形成されており、反転可能な磁化を有している。また、この磁化反転領域１３は、ピン層１５とオーバーラップするように形成されている。すなわち、磁気記録層１０の磁化反転領域１３の一部が、トンネルバリア層１４を介してピン層１５に接続されている。

これら第１磁化固定領域１１、第２磁化固定領域１２、及び磁化反転領域１３は、同一平面（ＸＹ面）上に形成されている。図４は、ＸＹ面における磁気記録層１０の形状を示す上面図である。第１磁化固定領域１１と第２磁化固定領域１２は、Ｙ方向に沿って互いに略平行となるように形成されている。磁化反転領域１３は、第１磁化固定領域１１と第２磁化固定領域１２との間をつなぐように、Ｘ方向に沿って形成されている。第１磁化固定領域１１と磁化反転領域１３は、第１境界Ｂ１において互いに接触しており、第２磁化固定領域１２と磁化反転領域１３は、第２境界Ｂ２において互いに接続している。磁化反転領域１３において、第１境界Ｂ１と第２境界Ｂ２は、対向するように位置している。すなわち、第１、第２磁化固定領域１１、１２、及び磁化反転領域１３は、“略Ｕ字状”又は“略凹形状”に形成されている。

この図は、矢印を用いて各領域の磁化の向きを示している。更に、点線及び点線矢印を用いてピン層１５の投影及びその磁化の向きをも示している。ピン層１５の磁化の向きは、−Ｘ方向に固定されているとする。この図において、第１磁化固定領域１１の磁化の向きは、＋Ｙ方向に固定されている。その向きは、第１境界Ｂ１から離れる（Ａｗａｙ）方向である。また、第２磁化固定領域１２の磁化の向きも、＋Ｙ方向に固定されている。その向きは、第２境界Ｂ２から離れる（Ａｗａｙ）方向である。つまり、第１磁化固定領域１１と第２磁化固定領域１２は共に、それらの磁化の向きが磁化反転領域１３から離れるように固定されている。これは、第１磁化固定領域１１の磁化の向きと第２磁化固定領域１２の磁化の向きが、磁気記録層１０の形状に沿って逆向きであることを意味する。なお、“磁化の固定”に関しては後述される。

一方、磁化反転領域１３の磁化の向きは反転可能であり、＋Ｘ方向あるいは−Ｘ方向である。つまり、磁化反転領域１３の磁化は、ピン層１５の磁化と平行あるいは反平行になることが許される。磁化反転領域１３の磁化の向きが＋Ｘ方向の場合、すなわち、その磁化が第２境界Ｂ２へ向いている場合、第１磁化固定領域１１が１つの磁区（ｍａｇｎｅｔｉｃ ｄｏｍａｉｎ）を形成し、磁化反転領域１３と第２磁化固定領域１２とが別の磁区を形成する。つまり、第１境界Ｂ１に「磁壁（ｄｏｍａｉｎ ｗａｌｌ）」が形成される。一方、磁化反転領域１３の磁化の向きが−Ｘ方向の場合、すなわち、その磁化が第１境界Ｂ１へ向いている場合、第１磁化固定領域１１と磁化反転領域１３とが１つの磁区を形成し、第２磁化固定領域１２が別の磁区を形成する。つまり、第２境界Ｂ２に磁壁が形成される。

このように、磁化反転領域１３の磁化は、第１境界Ｂ１あるいは第２境界Ｂ２へ向き、磁気記録層１０において、磁壁が第１境界Ｂ１あるいは第２境界Ｂ２に形成される。これは、第１磁化固定領域１１の磁化の向きと第２磁化固定領域１２の磁化の向きが、磁気記録層１０の形状に沿って逆向きであるからである。

以下、磁気メモリセル１（磁気抵抗素子１ａ）に対するデータの書き込み原理が説明される。本実施の形態によれば、スピン注入（ｓｐｉｎ ｔｒａｎｓｆｅｒ）方式でデータの書き込みが行われる（スピン注入データ書き込み：Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｄａｔａ Ｗｒｉｔｉｎｇ）。

図５は、図４に示される磁気抵抗素子１ａの構造に対するデータの書き込み原理を示す概略図である。磁化反転領域１３とピン層１５の磁化の向きが平行である状態が、データ「０」に対応付けられている。データ「０」状態において、磁化反転領域１３の磁化の向きは−Ｘ方向であり、磁壁ＤＷは第２境界Ｂ２に存在する。一方、磁化反転領域１３とピン層１５の磁化の向きが反平行である状態が、データ「１」に対応付けられている。データ「１」状態において、磁化反転領域１３の磁化の向きは＋Ｘ方向であり、磁壁ＤＷは第１境界Ｂ１に存在する。

書き込み電流ＩＷは、ＭＴＪを貫通する方向ではなく、磁気記録層１０内を平面的に流れる。具体的には、データ「１」の書き込み時（第１書き込み）、所定の電流密度以上の第１書き込み電流ＩＷ１が、第１磁化固定領域１１から磁化反転領域１３を通って第２磁化固定領域１２に流れる。この場合、磁化反転領域１３には、第１書き込み電流ＩＷ１とは逆向きに、第２磁化固定領域１２から電子（スピン電子）が注入される。注入された電子のスピンは、磁化反転領域１３の磁気モーメントに影響を及ぼす。その結果、磁化反転領域１３の磁化の向きは、第２境界Ｂ２の方向へスイッチする。つまり、スピントランスファー効果により、磁化反転領域１３の磁化が反転し、その磁化の向きが＋Ｘ方向に変わる（スピン注入磁化反転：Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｍａｇｎｅｔｉｚａｔｉｏｎ Ｓｗｉｔｃｈｉｎｇ）。

一方、データ「０」の書き込み時（第２書き込み）、所定の電流密度以上の第２書き込み電流ＩＷ２が、第２磁化固定領域１２から磁化反転領域１３を通って第１磁化固定領域１１に流れる。この場合、磁化反転領域１３には、第２書き込み電流ＩＷ２とは逆向きに、第１磁化固定領域１１から電子が注入される。その結果、磁化反転領域１３の磁化が反転し、その磁化の向きが−Ｘ方向に変わる。このように、本実施の形態によれば、磁気記録層１０内を平面的に流れる書き込み電流ＩＷ１，ＩＷ２によって、磁化反転領域１３の磁化の方向がスイッチする。第１磁化固定領域１１及び第２磁化固定領域１２は、異なるスピンを有する電子の供給源の役割を果たしている。

上記書き込み動作は、「磁壁の移動（Ｄｏｍａｉｎ Ｗａｌｌ Ｍｏｔｉｏｎ）」という観点から述べることもできる。データ「１」の書き込み時、電子は、第２磁化固定領域１２から第１磁化固定領域１１の方へ移動する。この時、磁壁ＤＷは、電子の移動方向と一致して、第２境界Ｂ２から第１境界Ｂ１へ移動している。一方、データ「０」の書き込み時、電子は、第１磁化固定領域１１から第２磁化固定領域１２の方へ移動する。この時、磁壁ＤＷは、電子の移動方向と一致して、第１境界Ｂ１から第２境界Ｂ２へ移動している。つまり、磁気記録層１０中の磁壁ＤＷは、電子の移動方向に応じて、第１境界Ｂ１と第２境界Ｂ２の間を“シーソー”のように行き来する。磁壁ＤＷは磁化反転領域１３内を移動しており、磁化反転領域１３を「磁壁移動領域」と呼ぶことも可能である。本実施の形態に係る磁気メモリセル１は、磁壁ＤＷの位置によってデータを記憶しているとも言える。

以上に説明されたように、書き込み電流ＩＷ１，ＩＷ２がＭＴＪを貫通しないため、ＭＴＪにおけるトンネルバリア層１４の劣化が抑制される。また、スピン注入方式でデータ書き込みが行われるため、書き込み電流は所定の電流密度以上となれば良いので、メモリセルサイズの縮小に伴い書き込み電流ＩＷ１，ＩＷ２が低減される。更に、メモリセルサイズが縮小されるにつれ磁壁ＤＷの移動距離が小さくなるため、メモリセルの微細化に伴い書き込み速度が増加する。

尚、データの読み出しに関しては、次の通りである。データ読み出し時、読み出し電流は、ピン層１５と磁化反転領域１３との間を流れるように供給される。例えば、読み出し電流は、第１磁化固定領域１１と第２磁化固定領域１２のいずれかから、磁化反転領域１３及びトンネルバリア層１４を経由して、ピン層１５へ流れる。あるいは、読み出し電流は、ピン層１５から、トンネルバリア層１４及び磁化反転領域１３を経由して、第１磁化固定領域１１と第２磁化固定領域１２のいずれかへ流れる。その読み出し電流あるいは読み出し電位に基づいて、磁気抵抗素子の抵抗値が検出され、磁化反転領域１３の磁化の向きがセンスされる。

なお、第１磁化固定領域１１の磁化の向きと第２磁化固定領域１２の磁化の向きは、図３や図４に示された方向に限られない。第１磁化固定領域１１の磁化の向きと第２磁化固定領域１２の磁化の向きは、磁気記録層１０の形状に沿って逆向きであればよい。図６は、磁気抵抗素子１ａの他の構造に対するデータの書き込み原理を示す概略図である。

第１磁化固定領域１１の磁化の向きは、−Ｙ方向に固定されている。その向きは、第１境界Ｂ１へ向かう（Ｔｏｗａｒｄ）方向である。また、第２磁化固定領域１２の磁化の向きも、−Ｙ方向に固定されている。その向きは、第２境界Ｂ２へ向かう（Ｔｏｗａｒｄ）方向である。つまり、第１磁化固定領域１１の磁化と第２磁化固定領域１２の磁化は、共に磁化反転領域１３へ向かう方向に固定されており、磁気記録層１０の形状に沿って逆方向を向いている。また、ピン層１５の磁化の向きは、＋Ｘ方向に固定されているとする。
データ「０」状態において、磁化反転領域１３の磁化の向きは＋Ｘ方向であり、磁壁ＤＷは第２境界Ｂ２に存在する。一方、データ「１」状態において、磁化反転領域１３の磁化の向きは−Ｘ方向であり、磁壁ＤＷは第１境界Ｂ１に存在する。

データ「１」の書き込み時（第１書き込み）、所定の電流密度以上の第１書き込み電流ＩＷ１が、第１磁化固定領域１１から磁化反転領域１３を通って第２磁化固定領域１２に流れる。この場合、磁化反転領域１３には、第２磁化固定領域１２から電子が注入される。その結果、磁化反転領域１３の磁化が反転し、その磁化の向きが−Ｘ方向に変わる。電子の移動方向に一致して、磁壁ＤＷは、第２境界Ｂ２から第１境界Ｂ１へ移動する。一方、データ「０」の書き込み時（第２書き込み）、所定の電流密度以上の第２書き込み電流ＩＷ２が、第２磁化固定領域１２から磁化反転領域１３を通って第１磁化固定領域１１に流れる。この場合、磁化反転領域１３には、第１磁化固定領域１１から電子が注入される。その結果、磁化反転領域１３の磁化が反転し、その磁化の向きが＋Ｘ方向に変わる。電子の移動方向に一致して、磁壁ＤＷは、第１境界Ｂ１から第２境界Ｂ２へ移動する。

図６に示された構造によっても、上述の図４の構造の場合と同じ効果が得られる。また、データの読み出しに関しても、上述の図４の構造の場合と同様である。

次に、第１磁化固定領域１１及び第２磁化固定領域１２の磁化を固定するための方法を説明する。磁化固定の方法としては、例えば、交換結合や静磁結合を用いる方法が考えられる。

図７は、交換結合により磁化を固定する方法を示す概略正面図である。第１磁化固定領域１１と第２磁化固定領域１２の磁化は、同じ＋Ｙ方向に固定されればよい。従って、第１磁性体１７と第２磁性体１８の膜構成は同じで構わない。例えば、第１磁性体１７と第２磁性体１８は、ＣｏＦｅ／ＰｔＭｎの積層膜である。第１磁性体１７及び第２磁性体１８は、第１磁化固定領域１１及び第２磁化固定領域１２のそれぞれに＋Ｙ方向のバイアス磁界を印加する。具体的には、第１磁性体１７及び第２磁性体１８のそれぞれは、＋Ｙ方向の磁化を有する強磁性体層（ＣｏＦｅ層）を含んでおり、それら強磁性体層は、第１磁化固定領域１１及び第２磁化固定領域１２のそれぞれに密着するように形成されている。これら第１磁性体１７及び第２磁性体１８は、交換結合によって、第１磁化固定領域１１及び第２磁化固定領域１２の磁化の向きを＋Ｙ方向に固定している。図６の場合に関しても、同様の第１磁性体１７及び第２磁性体１８が適用され得る。

図８は、静磁結合により磁化を固定する方法を示す概略正面図である。第１磁化固定領域１１と第２磁化固定領域１２の磁化は、同じ＋Ｙ方向に固定されればよい。従って、第１磁性体１７と第２磁性体１８の膜構成は同じで構わない。例えば、第１磁性体１７と第２磁性体１８は、ＣｏＦｅ／ＰｔＭｎの積層膜である。第１磁性体１７及び第２磁性体１８は、第１磁化固定領域１１及び第２磁化固定領域１２のそれぞれに＋Ｙ方向のバイアス磁界を印加する。具体的には、第１磁性体１７及び第２磁性体１８のそれぞれは、＋Ｙ方向と逆の−Ｙ方向の磁化を有する強磁性体層（ＣｏＦｅ層）を含んでおり、それら強磁性体層は、第１磁化固定領域１１及び第２磁化固定領域１２のそれぞれから離れるように形成されている。これら第１磁性体１７及び第２磁性体１８は、静磁結合によって、第１磁化固定領域１１及び第２磁化固定領域１２の磁化の向きを＋Ｙ方向に固定している。図６の場合に関しても、同様の第１磁性体１７及び第２磁性体１８が適用され得る。

本実施の形態の磁気メモリセルは、上記のような磁壁移動型の磁気抵抗素子１ａを用いている。そして、本実施の形態のＭＲＡＭでは、そのような磁壁移動型の磁気抵抗素子１ａを用いた磁気メモリセルを用いている。以下、本実施の形態における磁気メモリセル及びＭＲＡＭについて説明する。

本発明のＭＲＡＭの第１の実施の形態の構成について説明する。
図９は、本発明のＭＲＡＭの第１の実施の形態の構成の一例を示すブロック図である。ＭＲＡＭ５０は、メモリセルアレイ５１、Ｘセレクタ５２、Ｙセレクタ５３、Ｙ側電流終端回路５４、Ｙ側電流源回路５５、Ｙ側電流源回路５６、読み出し電流負荷回路５７、及びセンスアンプ５８を具備する。

メモリセルアレイ５１は、Ｘ方向へ延在する第１ワード線ＷＬ１及び第２ワード線ＷＬ２の複数のワード線対と、Ｙ方向へ延在する第１ビット線ＢＬ１及び第２ビット線ＢＬ２の複数のビット線対と、複数のワード線対と複数のビット線対との交点の各々に対応して行列状に設けられた複数の磁気メモリセル１とを具備する。ただし、複数の磁気メモリセル１は、データの記録に用いられる磁気メモリセル１と共に、データ読み出しの際に参照されるリファレンスセル１ｒを含んでいる。リファレンスセル１ｒの基本構造は、磁気メモリセル１のものと同じである。複数のビット線対は、リファレンスセル用の第１ビット線ＢＬ１ｒ及び第２ビット線ＢＬ２ｒの複数のビット線対を含んでいる。

磁気メモリセル１は、第１トランジスタＴＲ１、第２トランジスタＴＲ２、及び磁気抵抗素子群２を備える。第１トランジスタＴＲ１は、そのゲート電極を第１ワード線ＷＬ１に、一方のソース・ドレイン電極を第１ビット線ＢＬに、他方のソース・ドレイン電極を磁気抵抗素子群２に、それぞれ接続されている。第２トランジスタＴＲ２は、そのゲート電極を第１ワード線ＷＬ１に、一方のソース・ドレイン電極を第２ビット線ＢＬ２に、他方のソース・ドレイン電極を磁気抵抗素子群２に、それぞれ接続されている。磁気抵抗素子群２は、一方の端子を第１トランジスタＴＲ１及び第２トランジスタＴＲ２のソース・ドレイン電極に、他方の端子を第２ワード線ＷＬ２にそれぞれ接続されている。

磁気抵抗素子群２は、その一部（書き込み電流の通過する導電部）が互いに直列又は並列に接続された複数の磁気抵抗素子（ＭＴＪ素子）を備え、複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する。複数の磁気抵抗素子（ＭＴＪ）は、互いにその大きさ（サイズ）が異なる。それ故、複数の磁気抵抗素子（ＭＴＪ）は、互いにその磁気抵抗値が異なる。磁気抵抗素子群２（磁気メモリセル１）の詳細は後述する。

Ｘセレクタ５２は、書き込み動作時及び読み出し動作時に、複数の第１ワード線ＷＬ１から選択第１ワード線ＷＬ１ｓを選択する。それにより、選択第１ワード線ＷＬ１ｓにゲート電極を接続された第１トランジスタＴＲ１及び第２トランジスタＴＲ２はオンになる。また、読み出し動作時に、複数の第２ワード線ＷＬ２から選択第２ワード線ＷＬ２ｓを選択する。それにより、選択第２ワード線ＷＬ２ｓは、所定の電圧又は接地される。Ｙセレクタ５３は、書き込み動作時及び読み出し動作時に、複数の第２ビット線ＢＬ２から選択第２ビット線ＢＬ２ｓを選択する。それにより、書き込み動作時に選択第２ビット線ＢＬ２ｓへＹ側電流源回路５５から書き込み電流ＩＷ２を供給するか、又は書き込み電流ＩＷ１を終端する。また、読み出し動作時に複数の第２ビット線ＢＬ２へ読み出し電流負荷回路５７から読み出し電流ＩＲを供給する。

Ｙ側電流終端回路５４は、書き込み動作時に、複数の第１ビット線ＢＬ１から選択第１ビット線ＢＬ１ｓを選択する。それにより、書き込み動作時に選択第１ビット線ＢＬ１ｓへＹ側電流源回路５６から書き込み電流ＩＷ１を供給するか、又は書き込み電流ＩＷ２を終端する。Ｙ側電流源回路５５は、書き込み動作時にＹセレクタ５３を介して選択第２ビット線ＢＬ２ｓへ書き込み電流ＩＷ２を供給する。Ｙ側電流源回路５６は、書き込み動作時にＹ側電流終端回路５４を介して選択第１ビット線ＢＬ１ｓへ書き込み電流ＩＷ１を供給する。

読み出し電流負荷回路５７は、読み出し動作時にＹセレクタ５３を介して選択第２ビット線ＢＬ２ｓへ読み出し電流ＩＲを供給する。それと共に、読み出し動作時にリファレンスセル用の第２ビット線ＢＬ２ｒへ同じ読み出し電流ＩＲを供給する。センスアンプ５８は、読み出し動作時に、選択第２ビット線ＢＬ２ｓの電位とリファレンスセル用の第２ビット線ＢＬ２ｒとの電位を比較することで、選択第１ビット線ＢＬ１ｓ、選択第２ビット線ＢＬ２ｓ、及び選択第１ワード線ＷＬ１ｓとで選択される磁気メモリセル１（以下、選択セル１ｓ）に格納されたデータ（情報）を読み出す。

これらＸセレクタ５２、Ｙセレクタ５３、Ｙ側電流終端回路５４、Ｙ側電流源回路５５、及びＹ側電源回路５６は、磁気メモリセル１に書き込み電流ＩＷ１，ＩＷ２を供給するための「書き込み電流供給回路」を構成している。

書き込み・読み出しの双方において、選択セル１ｓにつながる選択第１ワード線ＷＬ１ｓが選択され、その電位が“Ｈｉｇｈ”に設定される。これにより、選択セル１ｓの第１トランジスタＴＲ１及び第２トランジスタＴＲ２がＯＮになる。

選択セル１ｓにデータ「１」を書き込む場合、選択第１ビット線ＢＬ１ｓ及び選択第２ビット線ＢＬ２ｓの電位は、それぞれ“Ｈｉｇｈ”及び“Ｌｏｗ”に設定される。その結果、第１書き込み電流ＩＷ１が、選択第１ビット線ＢＬ１ｓから、第１トランジスタＴＲ１、磁気抵抗素子群２及び第２トランジスタＴＲ２を経由して、選択第２ビット線ＢＬ２ｓに流れる。一方、データ「０」を書き込む場合、選択第１ビット線ＢＬ１ｓ及び選択第２ビット線ＢＬ２ｓの電位は、それぞれ“Ｌｏｗ”及び“Ｈｉｇｈ”に設定される。その結果、第２書き込み電流ＩＷ２が、選択第２ビット線ＢＬ２ｓから、第２トランジスタＴＲ２、磁気抵抗素子群２及び第１トランジスタＴＲ１を経由して、選択第１ビット線ＢＬ１ｓに流れる。

データを読み出す場合、例えば、選択第２ビット線ＢＬ１ｓの電位は“Ｈｉｇｈ”に設定され、選択第２ワード線ＷＬ２ｓが“Ｌｏｗ”に設定され、第１ビット線ＢＬ２は“Ｏｐｅｎ”に設定される。これにより、読み出し電流ＩＲが、選択第２ビット線ＢＬ２ｓから、第２トランジスタＴＲ２、磁気抵抗素子群２を経由して、選択第２ワード線ＷＬ２ｓに流れる。

次に、本発明の磁気メモリセルの第１の実施の形態における磁気メモリセルの構造及び書き込み及び読み出しの原理について説明する。

まず、磁気メモリセルの構造として、磁気抵抗素子（ＭＴＪ）の磁気記録層１０を並列接続した構造について説明する。
図１０は、本発明の磁気メモリセルの第１の実施の形態の構成の一例を示す概略図である。磁気メモリセル１は、磁気抵抗素子群２と第１トランジスタＴＲ１と第２トランジスタＴＲ２とを備える。磁気抵抗素子群２は、二つの磁気抵抗素子（ＭＴＪ素子）であるＭＴＪ１とＭＴＪ２とを含んでいる。ＭＴＪ１及びＭＴＪ２の各々は、図３〜図８に示した磁壁移動型の磁気抵抗素子１ａの構成を有する。そして、各ＭＴＪ素子の磁気記録層１０は、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に並列に接続されている。各ＭＴＪ素子のピン層１５は、第２ワード線ＷＬ２に接続されている。

書き込み電流ＩＷ１（電流密度ｄＩ）は、第１ビット線ＢＬ１及び第１トランジスタＴＲ１を流れた後、その一部の電流ｉ１がＭＴＪ１の磁気記録層１０の経路を電流密度ｄｉ１で流れ、残りのｉ２がＭＴＪ２の磁気記録層１０を電流密度ｄｉ２で流れる。その後、合流して、第２トランジスタＴＲ２及び第２ビット線ＢＬ２（電流密度ｄＩ）を流れる。書き込み電流ＩＷ２の場合はこの逆になる。

次に書き込み原理について説明する。
図１１（ａ）は、各ＭＴＪの磁気記録層に流れる電流の電流密度の大きさと磁気記録層の磁化反転の有無を示す表である。ＭＴＪ１及びＭＴＪ２は、この表の示す特性を有するように設計される。すなわち、磁気抵抗素子群２に流れ込む電流の電流密度ｄＩが、０≦ｄＩ＜ａの場合、ＭＴＪ１及びＭＴＪ２のいずれについても磁気記録層の磁化反転は起こらない。ａ≦ｄＩ＜ｂの場合、ＭＴＪ２だけ磁化反転が起きる。すなわち、ＭＴＪ２の方が磁化反転を起こしやすいように設定する。ｂ≦ｄＩ＜ｃの場合、ＭＴＪ１及びＭＴＪ２のいずれについても磁化反転は起こる。ｃ≦ｄＩの場合、ＭＴＪ１及びＭＴＪ２が誤動作する。

次に、図１１（ａ）に示すような特性を有する磁気抵抗素子群２（ＭＴＪ１及びＭＴＪ２）に対する書き込み方法について説明する。図１１（ｂ）は、磁気抵抗素子群２に対する書き込み方法を示す表である。「ＭＴＪ１磁化」及び「ＭＴＪ２磁化」は、それぞれＭＴＪ１及びＭＴＪ２のピン層１５及び磁気記録層１０の磁化反転領域１３の磁化の向きを矢印で示している。「書き込み電流方向」は、磁気抵抗素子群２を流れる書き込み電流ＩＷの向きを示している。「書き込み電流密度の絶対値」は、磁気抵抗素子群２に流れ込む書き込み電流の電流密度ｄＩの絶対値を示している。

この表を参照して、ＭＴＪ１のピン層１５及び磁化反転領域１３の磁化を平行状態に、及びＭＴＪ２のピン層１５及び磁化反転領域１３の磁化を平行状態にそれぞれ書き込む場合、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流密度ｄＩの絶対値はｂ＜｜ｄＩ｜＜ｃとする。これにより、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも平行状態に書き込むことが出来る。

次に、ＭＴＪ１のピン層１５及び磁化反転領域１３の磁化を平行状態に、及びＭＴＪ２のピン層１５及び磁化反転領域１３の磁化を反平行状態にそれぞれ書き込む場合、まず、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流密度ｄＩの絶対値はｂ＜｜ｄＩ｜＜ｃとする。これにより、まず、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも平行状態になる。次に、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流密度ｄＩの絶対値はａ＜｜ｄＩ｜＜ｂとする。これにより、図１１（ａ）よりＭＴＪ２だけに更に磁化反転が起きる。以上の結果、ＭＴＪ１を平行状態に、ＭＴＪ２を反平行状態に書き込むことが出来る。図１１（ｃ）は、この書き込み動作における電流密度ｄＩの時間変化を示すグラフである。最初に電流密度をｂ＜（＋ｄＩ）＜ｃとし、その後に電流密度を（−ｂ）＜（−ｄＩ）＜（−ａ）としている。これにより、ＭＴＪ１を平行状態に、ＭＴＪ２を反平行状態に書き込むことが出来る。この場合、一つのデータの書き込みに２回書き込み電流を流さなければならないので、相対的に低速度となる。しかし、他の種類のメモリセルにおけるベリファイ動作をする場合と比較して書き込み時間は非常に短い。

次に、ＭＴＪ１のピン層１５及び磁化反転領域１３の磁化を反平行状態に、及びＭＴＪ２のピン層１５及び磁化反転領域１３の磁化を平行状態にそれぞれ書き込む場合、まず、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流密度ｄＩの絶対値はｂ＜｜ｄＩ｜＜ｃとする。これにより、まず、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも反平行状態になる。次に、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流密度ｄＩの絶対値はａ＜｜ｄＩ｜＜ｂとする。これにより、図１１（ａ）よりＭＴＪ２だけに更に磁化反転が起きる。以上の結果、ＭＴＪ１を反平行状態に、ＭＴＪ２を平行状態に書き込むことが出来る。この場合も、一つのデータの書き込みに２回書き込み電流を流さなければならないので、相対的に低速度となる。しかし、他の種類のメモリセルにおけるベリファイ動作をする場合と比較して書き込み時間は非常に短い。

次に、ＭＴＪ１のピン層１５及び磁化反転領域１３の磁化を反平行状態に、及びＭＴＪ２のピン層１５及び磁化反転領域１３の磁化を反平行状態にそれぞれ書き込む場合、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流密度ｄＩの絶対値はｂ＜｜ｄＩ｜＜ｃとする。これにより、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも反平行状態に書き込むことが出来る。

次に、ＭＴＪ１よりもＭＴＪ２が磁化反転を起こし易くする方法について説明する。ＭＴＪ２の磁化反転を起こし易くするためには、ＭＴＪ２を流れる電流ｉ２の電流密度ｄｉ２が、ＭＴＪ１を流れる電流ｉ１の電流密度ｄｉ１よりも大きくなるように、ＭＴＪ２を形成すればよい。

ＭＴＪ１及びＭＴＪ２の磁気記録層１０の抵抗値をそれぞれｒ１及びｒ２とし、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の長さをそれぞれＬ１及びＬ２とし、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の厚さをそれぞれＴ１及びＴ２とし、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の幅をそれぞれＷ１及びＷ２とする。この場合、
ｒ１：ｒ２＝Ｌ１／（Ｔ１×Ｗ１）：Ｌ２／（Ｔ２×Ｗ２） （１）
この（１）式より、
ｉ１：ｉ２＝１／ｒ１：１／ｒ２
＝（Ｔ１×Ｗ１）／Ｌ１：（Ｔ２×Ｗ２）／Ｌ２ （２）
この（２）式より、
ｄｉ１：ｄｉ２＝ｉ１／（Ｔ１×Ｗ１）：ｉ２／（Ｔ２×Ｗ２）
＝１／Ｌ１：１／Ｌ２ （３）
となる。

式（３）より、ｄｉ１＜ｄｉ２のためには、１／Ｌ１＜１／Ｌ２とすればよいことになる。すなわち、ＭＴＪ１の磁気記録層１０の長さＬ１を、ＭＴＪ２の磁気記録層１０の長さＬ２よりも長くすれば良い。安定的な書き込み動作を行うためには、Ｌ１≧２Ｌ２にすることがより好ましい。

この方法は、磁気記録層１０の長さを変更するだけなので、ＭＴＪ１及びＭＴＪ２を同時に同じプロセスで形成することが出来る。すなわち、ＭＴＪ１とＭＴＪ２とについて互いに異なる磁気記録層１０を形成するにもかかわらず、プロセスの数が増加しないので、低コストで実現可能である。

次に、磁気メモリセルの構造として、磁気抵抗素子（ＭＴＪ）の磁気記録層１０を直列接続した構造について説明する。
図１２は、本発明の磁気メモリセルの第１の実施の形態の構成の他の一例を示す概略図である。この磁気メモリセル１は、各ＭＴＪ素子（磁壁移動型の磁気メモリセルおける磁気抵抗素子）の磁気記録層１０が第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に直列に接続されている点で、図１０の場合と異なる。他の構成は、図１０の場合と同一であるのでその説明を省略する。

書き込み電流ＩＷ１（電流密度ｄＩ）は、第１ビット線ＢＬ１及び第１トランジスタＴＲ１を流れた後、その全部の電流ＩＷ１がＭＴＪ１の磁気記録層１０を電流密度ｄｉ１の経路を流れ、その後に全部の電流ＩＷ１がＭＴＪ２の磁気記録層１０を電流密度ｄｉ２で流れる。その後、第２トランジスタＴＲ２及び第２ビット線ＢＬ２（電流密度ｄＩ）を流れる。書き込み電流ＩＷ２の場合はこの逆になる。

図１１（ａ）〜図１１（ｃ）については、図１０の場合と同様であるのでその説明を省略する。

次に、ＭＴＪ１よりもＭＴＪ２が磁化反転を起こし易くする方法について説明する。ＭＴＪ２の磁化反転を起こし易くするためには、ＭＴＪ２を流れる書き込み電流ＩＷの電流密度ｄｉ２が、ＭＴＪ１を流れる書き込み電流ＩＷの電流密度ｄｉ１よりも大きくなるように、ＭＴＪ２を形成すればよい。

ＭＴＪ１及びＭＴＪ２の磁気記録層１０の厚さをそれぞれＴ１及びＴ２とし、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の幅をそれぞれＷ１及びＷ２とする。この場合、
ｄｉ１：ｄｉ２＝ＩＷ／（Ｔ１×Ｗ１）：ＩＷ／（Ｔ２×Ｗ２）
＝１／（Ｔ１×Ｗ１）：１／（Ｔ２×Ｗ２） （４）
となる。

式（４）より、ｄｉ１＜ｄｉ２のためには、１／（Ｔ１×Ｗ１）＜１／（Ｔ２×Ｗ２）とすればよいことになる。すなわち、ＭＴＪ１の磁気記録層１０の幅Ｗ１を、ＭＴＪ２の磁気記録層１０の幅Ｗ２よりも広くすれば良い。安定的な書き込み動作を行うためには、Ｗ１≧２Ｗ２にすることがより好ましい。

この方法は、磁気記録層１０の幅をを変更するだけなので、ＭＴＪ１及びＭＴＪ２を同時に同じプロセスで形成することが出来る。すなわち、ＭＴＪ１とＭＴＪ２とについて互いに異なる磁気記録層１０を形成するにもかかわらず、プロセスの数が増加しないので、低コストで実現可能である。

また、式（４）より、ｄｉ１＜ｄｉ２のためには、ＭＴＪ１の磁気記録層１０の厚さＴ１を、ＭＴＪ２の磁気記録層１０の厚さＴ２よりも厚くしても良い。安定的な書き込み動作を行うためには、Ｔ１≧２Ｔ２にすることがより好ましい。

この方法は、磁気記録層１０の厚さ変更するだけなので、ＭＴＪ１及びＭＴＪ２を同じ面積で形成することが出来る。すなわち、磁気記録層１０の面積（幅×長さ）を大きくする必要がないので、磁気メモリセル面積の増加を抑えることが出来る。それにより、ＭＲＡＭの半導体チップの大きさの増加を抑制することが出来る。

次に、本発明の磁気メモリセルの第１の実施の形態における磁気メモリセルの読み出し原理について説明する。

次に読み出し原理について説明する。
図１３（ａ）は、本発明の磁気メモリセルの第１の実施の形態の構成の一例を示す回路図である。磁気メモリセル１のデータの読み出し動作では、読み出し電流は、第２ビット線ＢＬ２、第２トランジスタＴＲ２、磁気抵抗素子Ｒ１（その磁気抵抗値もＲ１とする）、磁気抵抗素子Ｒ２（その磁気抵抗値もＲ２とする）、及び第２ワード線ＷＬ２を含む経路に沿って流れる。ここで、磁気抵抗素子Ｒ１はＭＴＪ１及びＭＴＪ２のいずれか一方であり、磁気抵抗素子Ｒ２はその他方である。このとき、読み出し電流は、第２ビット線ＢＬ２、第２トランジスタＴＲ２、磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２、第２ワード線ＷＬ２を含む経路となる。ここで、磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２は、磁気記録層１０（フリー層）からトンネルバリア層１４を経由してピン層１５へ向かう読み出し電流の経路において、並列接続されているとみなすことが出来る。これは、図１０（磁気記録層１０が並列）及び図１２（磁気記録層１０が直列）のいずれの場合も同様である。したがって、磁気メモリセルの読み出し方法については、図１０及び図１２に示す磁気メモリセル１に共通であるので、一つの図１３で説明する。この図において、ＭＴＪ１及びＭＴＪ２に相当する磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２は、可変抵抗で表現されている。これらの磁気記録層１０は、第１トランジスタＴＲ１と第２トランジスタＴＲ２とに接続され、ピン層１５は、第２ワード線ＷＬ２に接続されている。

後述するように、多値のデータを磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２に記憶させるために、磁気抵抗値Ｒ１と磁気抵抗値Ｒ２とが異なるように、かつ、各磁気抵抗素子のＭＲ比が大きくなるように制御する必要がある。ここで、磁気抵抗値Ｒ１及び磁気抵抗値Ｒ２については、トンネルバリア層１４及びピン層１５の面積、又はトンネルバリア層１４の特性（例示：膜厚、大きさ、材料、抵抗率）で決定することができる。される。したがって、上述のように書き込み用の電流制御のために磁気記録層１０の大きさを変化させていても、それとは独立して、トンネルバリア層１４及びピン層１５の面積やトンネルバリア層１４の特性により、各磁気抵抗値を制御することが出来る。

図１３（ｂ）は、本発明の磁気メモリセルの磁気抵抗素子群２に対する抵抗値の種類を示す表である。「Ｒ１磁化」及び「Ｒ２磁化」は、それぞれ磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２のピン層１５及びフリー層（磁気記録領域１３）の磁化の向きを矢印で示している。「Ｒ１」及び「Ｒ２」は、それぞれ磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２の磁気抵抗値（フリー層（磁気記録領域１３）とピン層１５との間の抵抗値）を示している。ここで、磁気抵抗素子Ｒ１の磁気抵抗値と磁気抵抗素子Ｒ２の磁気抵抗値との組み合わせで複数の合成磁気抵抗値を作るために、磁気抵抗素子Ｒ１の磁気抵抗値と磁気抵抗素子Ｒ２の磁気抵抗値とは異なるように形成されている。「（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）」は、磁気抵抗素子Ｒ１と磁気抵抗素子Ｒ２とが並列接続していると見たときの合成抵抗値を示している。

この表を参照して、磁気抵抗素子Ｒ１のピン層１５及びフリー層（磁気記録領域１３）の磁化を平行状態にしたとき、磁気抵抗値はＲ１＝６０ｋΩである。磁気抵抗素子Ｒ２のピン層１５及びフリー層（磁気記録領域１３）の磁化を平行状態にしたとき、磁気抵抗値はＲ２＝３０ｋΩである。磁気抵抗素子Ｒ１のピン層１５及びフリー層（磁気記録領域１３）の磁化を反平行状態にしたとき、磁気抵抗値はＲ１＝１５０ｋΩである。磁気抵抗素子Ｒ２のピン層１５及びフリー層（磁気記録領域１３）の磁化を反平行状態にしたとき、磁気抵抗値はＲ２＝７５ｋΩである。したがって、磁気抵抗素子Ｒ１を平行状態にし、磁気抵抗素子Ｒ２を平行状態にしたとき、合成抵抗値は（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）＝２０ｋΩである。磁気抵抗素子Ｒ１を反平行状態にし、磁気抵抗素子Ｒ２を平行状態にしたとき、合成抵抗値は（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）＝２５ｋΩである。磁気抵抗素子Ｒ１を平行状態にし、磁気抵抗素子Ｒ２を反平行状態にしたとき、合成抵抗値は（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）＝３３ｋΩである。磁気抵抗素子Ｒ１を反平行状態にし、磁気抵抗素子Ｒ２を反平行状態にしたとき、合成抵抗値は（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）＝５０ｋΩである。

このように、二つの抵抗状態を有する磁気抵抗素子Ｒ１と磁気抵抗素子Ｒ２とを組み合わせることで、四つの抵抗状態を設定することが出来る。それにより、磁気抵抗素子Ｒ１と磁気抵抗素子Ｒ２とを有する磁気抵抗素子群２で、四つのデータを格納することが可能となる。すなわち、磁気メモリセル１の多値化が可能となる。

図１３（ｃ）は、本発明のＭＲＡＭにおける合成抵抗値と磁気メモリセルの分布との関係を示すグラフである。横軸は図１３（ｂ）の合成抵抗値（Ｒ１×Ｒ２）／（Ｒ１＋Ｒ２）を示し、縦軸はＭＲＡＭにおける当該合成抵抗値を有する磁気メモリの分布を示す。本発明では、各磁気抵抗素子のＭＲ比が１５０％あるため、二つのＭＴＪを並列にした磁気抵抗素子群２の合成抵抗値を２０ｋΩ〜５０ｋΩの３０ｋΩという広い範囲に設定することができる。それにより、磁気抵抗素子群２の磁気抵抗値（二つの磁気抵抗素子の合成抵抗値）として十分に離れた四つの値を設定することが可能となる。なお、各磁気抵抗素子のＭＲ比を１５０％とするためには、例えば、トンネルバリア層１４としてＭｇＯ膜、ピン層１５としてＣｏＦｅＢを少なくとも含む膜、フリー層（磁化反転領域１３）としてＣｏＦｅＢを少なくとも含む膜を用いることで実現可能である。

この例では、二つの抵抗状態を有する磁気抵抗素子Ｒ１と磁気抵抗素子Ｒ２とを組み合わせることで、四つの抵抗状態を実現している。しかし、本発明はこの例に限定されるものではない。例えば、一つの磁気メモリセルにおいて、二つの抵抗状態を有するｎ個（ｎ＞２）の磁気抵抗素子を組み合わせる（磁気記録層を並列又は直列に接続する）ことで、２^ｎ個の抵抗状態を実現できる。すなわち、一つの磁気メモリセルで、２^ｎ個のデータを格納することができる。

次に、ＭＴＪ１とＭＴＪ２の磁気記録層１０を並列接続した磁気メモリセル（図１０）の実施例について、以下に説明する。

図１４は、本発明の磁気メモリセルの第１の実施の形態の実施例の構成を示す断面図である。この図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、並列接続されている。
シリコン基板２１には、素子分離層２２を挟んで第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２には、共通のゲート電極として第１ワード線ＷＬ１が設けられている。第１トランジスタＴＲ１における一方の拡散層２３上には、ビア２５−１、メタル３１−１、及びビア２６−１がその表面から略垂直上方へ伸びるように接続されている。ビア２６−１上には、メタル３２−１が接続されている。メタル３２−１上には、ＭＴＪ１の磁気記録層１０に接続されるビア２７−１、及びＭＴＪ２の磁気記録層１０に接続されるビア２７−２が接続されるている。一方、第２トランジスタＴＲ２における一方の拡散層２３上には、ビア２５−２、メタル３１−２、及びビア２６−２がその表面から略垂直上方へ伸びるように接続されている。ビア２６−２上には、メタル３２−２が接続されている。メタル３２−２上には、ＭＴＪ１の磁気記録層１０に接続されるビア２７−３、及びＭＴＪ２の磁気記録層１０に接続されるビア２７−４が接続されるている。ＭＴＪ１（磁気記録層１０、トンネルバリア層１４及びピン層１５）上にはビア２８−１が設けられている。ＭＴＪ２（磁気記録層１０、トンネルバリア層１４及びピン層１５）上にはビア２８−２が設けられている（ただし、本図では、破線により同一のＭＴＪ２及びビア２８−２を左右両面から見た状態を示している）。ビア２８−１及びビア２８−２上には、共通の第２ワード線ＷＬ２が設けられている。第２ワード線ＷＬ２の上方には、第１ビット線ＢＬ１及び第２ビット線ＢＬ２が設けられている。

第１トランジスタＴＲ１における他方の拡散層２３上には、ビア２５ａ−１、メタル３１ａ−１、ビア２６ａ−１、メタル３２ａ−１、ビア２７ａ−１、ビア２８ａ−１（破線で表示）、メタル３３ａ−１及びビア２９ａ−１（破線で表示）がその表面から略垂直上方へ伸びるように接続されている。ビア２９ａ−１上には第１ビット線ＢＬ１が接続されている。ただし、メタル３３ａ−１は第２ワード線ＷＬ２の陰にあり、ビア２７ａ−１、メタル３２ａ−１、ビア２６ａ−１、メタル３１ａ−１及びビア２５ａ−１はそれぞれビア２７−１、メタル３２−１、ビア２６−１、メタル３１−１及びビア２５−１の陰にあり、図示されない。同様に、第２トランジスタＴＲ２における他方の拡散層２３上には、ビア２５ａ−２、メタル３１ａ−２、ビア２６ａ−２、メタル３２ａ−２、ビア２７ａ−２、ビア２８ａ−２（破線で表示）、メタル３３ａ−２及びビア２９ａ−２（破線で表示）がその表面から略垂直上方へ伸びるように接続されている。ビア２９ａ−２上には第２ビット線ＢＬ２が接続されている。ただし、メタル３３ａ−２は第２ワード線ＷＬ２の陰にあり、ビア２７ａ−３、メタル３２ａ−２、ビア２６ａ−２、メタル３１ａ−２及びビア２５ａ−２はそれぞれビア２７−２、メタル３２−２、ビア２６−２、メタル３１−２及びビア２５−２の陰にあり、図示されない。

本図を参照して、書き込み電流ＩＷ１の経路（図中矢印で表示）について説明する。書き込み電流ＩＷ１は、まず、第１ビット線ＢＬ１から、ビア２９ａ−１、メタル３３ａ−１、ビア２８ａ−１、ビア２７ａ−１、メタル３２ａ−１、ビア２６ａ−１、メタル３１ａ−１及びビア２５ａ−１を経由して、第１トランジスタＴＲ１の他方の拡散層２３に供給される。その後、書き込み電流ＩＷ１は、一方の拡散層２３、ビア２５−１、メタル３１−１及びビア２６−１を経由してメタル３２−１に達し、ビア２７−１及びビア２７−２に分岐する。ビア２７−１に分岐した書き込み電流ＩＷ１は、ＭＴＪ１の磁気記録層１０を通り、反対側に有るもう一つのビア２７−３を経由してメタル３２−２に達する。一方、ビア２７−２に分岐した書き込み電流ＩＷ１は、ＭＴＪ２の磁気記録層１０を通り、反対側に有るもう一つのビア２７−４を経由してメタル３２−２に達する。メタル３２−２で合流した書き込み電流ＩＷ１は、ビア２６−２、メタル３１−２及びビア２５−２を経由して第２トランジスタＴＲ２の一方の拡散層２３に供給される。その後、書き込み電流ＩＷ１は、他方の拡散層２３、ビア２５ａ−２、メタル３１ａ−２、ビア２６ａ−２、メタル３２ａ−２、ビア２７ａ−２、ビア２８ａ−２、メタル３３ａ−２及びビア２９ａ−２を経由して、第２ビット線ＢＬ２に供給される。ただし、書き込み電流ＩＷ２の場合にはこの逆になる。

図１５（ａ）及び図１５（ｂ）は、図１４における（Ａ）及び（Ｂ）の位置での上面図である。ここで、図１４は、図１５（ａ）及び図１５（ｂ）におけるＣＣ’断面を示している。図１５（ａ）を参照して、第１トランジスタＴＲ１は、二つの拡散層２３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。同様に、第２トランジスタＴＲ２は、二つの拡散層２３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。一つの磁気メモリセル１は、第１ワード線ＷＬ１が共通になるように、一組の第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有している。第１トランジスタＴＲ１における第１ビット線ＢＬ１に接続される拡散層２３（ビア２５ａ−１及びメタル３１ａ−１が接続）は、隣り合う第１トランジスタＴＲ１同士で共有されている。同様に、第２トランジスタＴＲ２における第２ビット線ＢＬ２に接続される拡散層２３（ビア２５ａ−２及びメタル３１ａ−２が接続）は、隣り合う第２トランジスタＴＲ２同士で共有されている。

図１５（ｂ）を参照して、一つの磁気メモリセル１は、磁気記録層１０の長さ（書き込み電流の経路：Ｌ１）が相対的に長いＭＴＪ１と、磁気記録層１０の長さ（Ｌ２）が相対的に短いＭＴＪ２とを備える。すなわち、磁気メモリセル１は、二つの磁気抵抗素子１ａ（図３〜図８）の磁気記録層１０を並列接続した図１０の磁気メモリセル１の構造を有する。そして、図１１において説明したように、電流密度をｄｉ１＜ｄｉ２とするために、ＭＴＪ１の磁気記録層１０の長さＬ１（ビア２７−１からビア２７−３まで）を、ＭＴＪ２の磁気記録層１０の長さＬ２（ビア２７−２からビア２７−４まで）よりも長くしている。書き込み電流は、その一部が、ビア２７−１から磁気記録層１０（ＭＴＪ１）に供給され、略コの字型（略Ｕ字型、略凹型）の磁気記録層１０（ＭＴＪ１）を通過し、ビア２７−３から送出される。同様に、書き込み電流は、その残りが、ビア２７−２から磁気記録層１０（ＭＴＪ２）に供給され、略コの字型（略Ｕ字型、略凹型）の磁気記録層１０（ＭＴＪ２）を通過し、ビア２７−４から送出される。又は、その逆に流れる。なお、図中の矢印は、磁気記録層１０の磁化の向きを示している。

図１６（ａ）及び図１６（ｂ）は、図１４における（Ｃ）及び（Ｄ）の位置での上面図である。図１６（ａ）を参照して、ＭＴＪ１の磁気記録層１０上に、トンネルバリア層１４（図示されず）を介してピン層１５（ＭＴＪ１）が設けられている。同様に、ＭＴＪ２の磁気記録層１０上に、トンネルバリア層１４（図示されず）を介してピン層１５（ＭＴＪ２）が設けられている。ＭＴＪ１とＭＴＪ２とは、図１３（ｂ）で説明したように、ＭＴＪ１の磁気抵抗値とＭＴＪ２の磁気抵抗値とが異なるように形成される必要がある。そのため、ここでは、ＭＴＪ１とＭＴＪ２とにおけるトンネルバリア層１４及びピン層１５の面積を相違させることで、両磁気抵抗値を相違させている。すなわち、ＭＴＪ１のトンネルバリア層１４及びピン層１５の面積を小さくして磁気抵抗値を大きくすることで、ＭＴＪ１は図１３（ａ）及び図１３（ｂ）におけるＲ２となる。一方、ＭＴＪ２のトンネルバリア層１４及びピン層１５の面積を大きくして磁気抵抗値を小さくすることで、ＭＴＪ２は図１３（ａ）及び図１３（ｂ）におけるＲ１となる。ＭＴＪ１及びＭＴＪ２のピン層１５は、それぞれビア２８−１及びビア２８−２を介して共通の第２ワード線ＷＬ２に接続されている。

図１６（ｂ）を参照して、第１ビット線ＢＬ１は、ビア２９ａ−１を介して、その下のメタル３３ａ−１、ビア２８ａ−１、ビア２７ａ−１、メタル３２ａ−１（、ビア２６ａ−１）、メタル３１ａ−１、ビア２５ａ−１、及び第１トランジスタＴＲ１の拡散層２３に接続されている。同様に、第２ビット線ＢＬ２は、ビア２９ａ−２を介して、その下のメタル３３ａ−２、ビア２８ａ−２、ビア２７ａ−２、メタル３２ａ−２（、ビア２６ａ−２）、メタル３１ａ−２、ビア２５ａ−２及び第２トランジスタＴＲ２の拡散層２３に接続されている。

このように、磁気メモリセルを図９〜図１１、図１３〜図１６に示す構成にすることにより、二つのトランジスタで磁気抵抗素子を選択するので、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制することが出来る。加えて、一つの磁気メモリセルで多値のデータを記憶することが出来るので、ＭＲＡＭの高集積化を促進することが可能となる。更に、書き込み電流は電流密度で制御するため、ＭＲＡＭにおけるメモリセルのサイズの縮小に伴い書き込み電流を低減することが可能となる。

図１７及び図１８は、本発明の磁気メモリセルの第１の実施の形態の他の実施例の構成を示す上面図である。これらの図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、並列接続されている。ただし、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、接続している点で、図１５及び図１６と異なる。

図１７（ａ）及び図１７（ｂ）は、図１４における（Ａ）及び（Ｂ）に対応する位置での上面図である。図１７（ａ）については、図１５（ａ）と同様であるのでその説明を省略する。

図１７（ｂ）を参照して、図１５（ｂ）と比較して、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の並列接続を維持しつつ、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、そのままの向きで接続されている。これにより、図１５及び図１６の場合と比較して、磁気メモリセル１の面積を小さくすることが出来る。他の構成については、図１５（ｂ）と同様であるのでその説明を省略する。

図１８（ａ）及び図１８（ｂ）は、図１４における（Ｃ）及び（Ｄ）に対応する位置での上面図である。図１８（ａ）を参照して、第２ワード線ＷＬ２は、ＭＴＪ１とＭＴＪ２と略等距離の位置に設けられている。他の構成については、図１６（ａ）と同様であるのでその説明を省略する。

図１８（ｂ）については、図１６（ｂ）と同様であるのでその説明を省略する。

このように、磁気メモリセルを図９〜図１１、図１３、図１７〜図１８に示す構成にすることにより、図１４〜図１６の場合と同様の効果を得ることができる。加えて、ＭＴＪ１及びＭＴＪ２の磁気記録層１０を接続することで、磁気メモリセル１の面積を更に小さくすることができ、ＭＲＡＭの高集積化をより促進することが可能となる。

図１９及び図２０は、本発明の磁気メモリセルの第１の実施の形態の更に他の実施例の構成を示す上面図である。これらの図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、並列接続されている。ただし、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、接続されている点で、図１５及び図１６と異なる。

図１９（ａ）及び図１９（ｂ）は、図１４における（Ａ）及び（Ｂ）に対応する位置での上面図である。図１９（ａ）については、図１５（ａ）と同様であるのでその説明を省略する。

図１９（ｂ）を参照して、図１５（ｂ）と比較して、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の並列接続を維持しつつ、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、向かい合わせに接続されている。これにより、図１５及び図１６の場合と比較して、磁気メモリセル１の面積を小さくすることが出来る。加えて、ＭＴＪ１とＭＴＪ２の位置が逆になっている。更に、ビア２７−１とビア２７−２とを共通にして一つのビア２７−１とし、ビア２７−３とビア２７−４とを共通にして一つのビア２７−３としている。これにより、ビアの数を減少させて磁気メモリセル１の構造をより簡単にしてその歩留まりを向上させることが出来る。他の構成については、図１５（ｂ）と同様であるのでその説明を省略する。

図２０（ａ）及び図２０（ｂ）は、図１４における（Ｃ）及び（Ｄ）に対応する位置での上面図である。図２０（ａ）を参照して、第２ワード線ＷＬ２は、ＭＴＪ１とＭＴＪ２と略等距離の位置に設けられている。他の構成については、図１６（ａ）と同様であるのでその説明を省略する。

図２０（ｂ）については、図１６（ｂ）と同様であるのでその説明を省略する。

このように、磁気メモリセルを図１０、図１１、図１３、図１９〜図２０に示す構成にすることにより、図１４〜図１６の場合と同様の効果を得ることができる。加えて、ＭＴＪ１及びＭＴＪ２の磁気記録層１０を接続することで、磁気メモリセル１の面積を更に小さくすることができ、ＭＲＡＭの高集積化をより促進することが可能となる。更に、ビアの数を減少させて磁気メモリセルの構造をより簡単にしてその歩留まりを向上させることが出来る。

次に、ＭＴＪ１とＭＴＪ２の磁気記録層１０を直列接続した磁気メモリセル（図１２）の実施例について、以下に説明する。

図２１は、本発明の磁気メモリセルの第１の実施の形態の別の実施例の構成を示す断面図である。この図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、直列接続されている。
シリコン基板２１には、素子分離層２２を挟んで第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２には、共通のゲート電極として第１ワード線ＷＬ１が設けられている。第１トランジスタＴＲ１の一方の拡散層２３上には、ビア２５−１、メタル３１−１、ビア２６−１、メタル３２−１及びビア２７−１がその表面から略垂直上方へ伸びるように接続されている。ビア２７−１上には、ＭＴＪ１の磁気記録層１０が接続されている。ＭＴＪ１（磁気記録層１０、トンネルバリア層１４及びピン層１５）上にはビア２８−１が設けられている。一方、第２トランジスタＴＲ２の一方の拡散層２３上には、ビア２５−２、メタル３１−２、ビア２６−２、メタル３２−３及びビア２７−４がその表面から上方へ伸びるように接続されている。ビア２７−４上には、ＭＴＪ２の磁気記録層１０が接続されている。ＭＴＪ２（磁気記録層１０、トンネルバリア層１４及びピン層１５）上にはビア２８−２が設けられている。ビア２８−１及びビア２８−２上には、共通の第２ワード線ＷＬ２が設けられている。ＭＴＪ１の磁気記録層１０において、ピン層１５に対してビア２７−１と反対の位置にもう一つのビア２７−３が下向きに設けられている。同様に、ＭＴＪ２の磁気記録層１０において、ピン層１５に対してビア２７−４と反対の位置にもう一つのビア２７−２が下向きに設けられている。ビア２７−３及びビア２７−３は、メタル３２−２で接続されている。

第１トランジスタＴＲ１における他方の拡散層２３上には、ビア２５ａ−１、メタル３１ａ−１、ビア２６ａ−１、メタル３２ａ−１、ビア２７ａ−１（破線で表示）、ビア２８ａ−１（破線で表示）、メタル３３ａ−１及びビア２９ａ−１（破線で表示）がその表面から略垂直上方へ伸びるように接続されている。ビア２９ａ−１上には第１ビット線ＢＬ１が接続されている。ただし、メタル３３ａ−１は第２ワード線ＷＬ２の陰にあり、メタル３２ａ−１、ビア２６ａ−１、メタル３１ａ−１及びビア２５ａ−１はそれぞれメタル３２−１、ビア２６−１、メタル３１−１及びビア２５−１の陰にあり、図示されない。同様に、第２トランジスタＴＲ２における他方の拡散層２３上には、ビア２５ａ−２、メタル３１ａ−２、ビア２６ａ−２（破線で表示）、メタル３２ａ−２、ビア２７ａ−２（破線で表示）、ビア２８ａ−２（破線で表示）、メタル３３ａ−２及びビア２９ａ−２（破線で表示）がその表面から略垂直上方へ伸びるように接続されている。ビア２９ａ−２上には第２ビット線ＢＬ２が接続されている。ただし、メタル３３ａ−２は第２ワード線ＷＬ２の陰にあり、メタル３２ａ−２、メタル３１ａ−２及びビア２５ａ−２はそれぞれメタル３２−２、メタル３１−２及びビア２５−２の陰にあり、図示されない。

本図を参照して、書き込み電流ＩＷ１の経路（図中矢印で表示）について説明する。書き込み電流ＩＷ１は、まず、第１ビット線ＢＬ１から、ビア２９ａ−１、メタル３３ａ−１、ビア２８ａ−１、ビア２７ａ−１、メタル３２ａ−１、ビア２６ａ−１、メタル３１ａ−１、及びビア２５ａ−１を経由して、第１トランジスタＴＲ１の他方の拡散層２３に供給される。その後、書き込み電流ＩＷ１は、一方の拡散層２３、ビア２５−１、メタル３１−１、ビア２６−１、メタル３２−１及びビア２７−１を経由して、ＭＴＪ１の磁気記録層１０に達する。その後、書き込み電流ＩＷ１は、ＭＴＪ１の磁気記録層１０を通り、ビア２７−３、メタル３２−２及びビア２７−２を経由して、ＭＴＪ２の磁気記録層１０に達する。その後、書き込み電流ＩＷ１は、ＭＴＪ２の磁気記録層１０を通り、ビア２７−３、メタル３２−３、ビア２６−２、メタル３１−２及びビア２５−２を経由して第２トランジスタＴＲ２の一方の拡散層２３に供給される。その後、書き込み電流ＩＷ１は、他方の拡散層２３、ビア２５ａ−２、メタル３１ａ−２、ビア２６ａ−２、メタル３２ａ−２、ビア２７ａ−２、ビア２８ａ−２、メタル３３ａ−２及びビア２９ａ−２を経由して、第２ビット線ＢＬ２に供給される。ただし、書き込み電流ＩＷ２の場合にはこの逆になる。

図２２（ａ）及び図２２（ｂ）は、図２１における（Ａ）及び（Ｂ）の位置での上面図である。ここで、図２１は、図２２（ａ）におけるＤＤ’断面を示している。
図２２（ａ）を参照して、第１トランジスタＴＲ１は、二つの拡散層２３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。同様に、第２トランジスタＴＲ２は、二つの拡散層２３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。一つの磁気メモリセル１は、第１ワード線ＷＬ１が共通になるように、一組の第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有している。第１トランジスタＴＲ１における第１ビット線ＢＬ１に接続される拡散層２３（ビア２５ａ−１及びメタル３１ａ−１が接続）は、隣り合う第１トランジスタＴＲ１同士で共有されている。同様に、第２トランジスタＴＲ２における第２ビット線ＢＬ２に接続される拡散層２３（ビア２５ａ−２及びメタル３１ａ−２が接続）は、隣り合う第２トランジスタＴＲ２同士で共有されている。

図２２（ｂ）を参照して、一つの磁気メモリセル１は、磁気記録層１０の幅（書き込み電流の経路の幅：Ｗ１）が相対的に広いＭＴＪ１と、磁気記録層１０の幅（Ｗ２）が相対的に狭いＭＴＪ２とを備える。すなわち、磁気メモリセル１は、二つの磁気抵抗素子１ａ（図３〜図８）の磁気記録層１０を直列接続した図１２の磁気メモリセル１の構造を有する。そして、図１２において説明したように、電流密度をｄｉ１＜ｄｉ２とするために、ＭＴＪ１の磁気記録層１０の幅Ｗ１（磁化反転領域１３）を、ＭＴＪ２の磁気記録層１０の幅Ｗ２（磁化反転領域１３）よりも広くしている。書き込み電流は、ビア２７−１から磁気記録層１０（ＭＴＪ１）に供給され、略コの字型（略Ｕ字型、略凹型）の磁気記録層１０（ＭＴＪ１）を通過し、ビア２７−３からメタル３２−２へ送出される。その後、メタル３２−３を経由してビア２７−２から磁気記録層１０（ＭＴＪ２）に供給され、略コの字型（略Ｕ字型、略凹型）の磁気記録層１０（ＭＴＪ２）を通過し、ビア２７−４から送出される。又は、その逆に流れる。なお、図中の矢印は、磁気記録層１０の磁化の向きを示している。

図２３（ａ）及び図２３（ｂ）は、図２１における（Ｃ）及び（Ｄ）の位置での上面図である。図２３（ａ）を参照して、ＭＴＪ１の磁気記録層１０上に、トンネルバリア層１４（図示されず）を介してピン層１５（ＭＴＪ１）が設けられている。同様に、ＭＴＪ２の磁気記録層１０上に、トンネルバリア層１４（図示されず）を介してピン層１５（ＭＴＪ２）が設けられている。ＭＴＪ１とＭＴＪ２とは、図１３（ｂ）で説明したように、ＭＴＪ１の磁気抵抗値とＭＴＪ２の磁気抵抗値とが異なるように形成される必要がある。そのため、ここでは、ＭＴＪ１とＭＴＪ２とにおけるトンネルバリア層１４及びピン層１５の面積を相違させることで、両磁気抵抗値を相違させている。すなわち、ＭＴＪ１のトンネルバリア層１４及びピン層１５の面積を大きくして磁気抵抗値を小さくすることで、ＭＴＪ１は図１３（ａ）及び図１３（ｂ）におけるＲ１となる。一方、ＭＴＪ２のトンネルバリア層１４及びピン層１５の面積を小さくして磁気抵抗値を大きくすることで、ＭＴＪ２は図１３（ａ）及び図１３（ｂ）におけるＲ２となる。ＭＴＪ１及びＭＴＪ２のピン層１５は、それぞれビア２８−１及びビア２８−２を介して共通の第２ワード線ＷＬ２に接続されている。

図２３（ｂ）を参照して、第１ビット線ＢＬ１は、ビア２９ａ−１を介して、その下のメタル３３ａ−１、ビア２８ａ−１、ビア２７ａ−１、メタル３２ａ−１（、ビア２６ａ−１）、メタル３１ａ−１、ビア２５ａ−１及び第１トランジスタＴＲ１の拡散層２３に接続されている。同様に、第２ビット線ＢＬ２は、ビア２９ａ−２を介して、その下のメタル３３ａ−２、ビア２８ａ−２、ビア２７ａ−２、メタル３２ａ−２（、ビア２６ａ−２）、メタル３１ａ−２、ビア２５ａ−２及び第２トランジスタＴＲ２の拡散層２３に接続されている。

このように、磁気メモリセルを図９〜図１０、図１２、図１３、図２１〜図２３に示す構成にすることにより、二つのトランジスタで磁気抵抗素子を選択するので、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制することが出来る。加えて、一つの磁気メモリセルで多値のデータを記憶することが出来るので、ＭＲＡＭの高集積化を促進することが可能となる。更に、書き込み電流は電流密度で制御するため、ＭＲＡＭにおけるメモリセルのサイズの縮小に伴い書き込み電流を低減することが可能となる。

図２４及び図２５は、本発明の磁気メモリセルの第１の実施の形態の更に別の実施例の構成を示す上面図である。これらの図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、直列接続されている。ただし、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、接続している点で、図２２及び図２３と異なる。

図２４（ａ）及び図２４（ｂ）は、図２１における（Ａ）及び（Ｂ）に対応する位置での上面図である。図２４（ａ）については、図２２（ａ）と同様であるのでその説明を省略する。

図２４（ｂ）を参照して、図２２（ｂ）と比較して、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の直列接続を維持しつつ、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが接続され、第２磁化固定領域１２を共通化している。これにより、図２２及び図２３の場合と比較して、メタル３２−２やビア２７−２、ビア２７−３を削除することが出来る。それにより、磁気メモリセル１の構造をより簡単にしてその歩留まりを向上させることが出来る。他の構成については、図２２（ｂ）と同様であるのでその説明を省略する。

図２５（ａ）及び図２５（ｂ）は、図２１における（Ｃ）及び（Ｄ）に対応する位置での上面図である。図１８（ａ）を参照して、第２ワード線ＷＬ２は、ＭＴＪ１とＭＴＪ２と略等距離の位置に設けられている。他の構成については、図２３（ａ）と同様であるのでその説明を省略する。

図２５（ｂ）については、図２３（ｂ）と同様であるのでその説明を省略する。磁気メモリセルを図９図１２、図１３、図２１〜図２３

このように、磁気メモリセルを図９〜図１０、図１２、図１３、図２４、図２５に示す構成にすることにより、図２１〜図２３の場合と同様の効果を得ることができる。加えて、ＭＴＪ１及びＭＴＪ２の磁気記録層１０を接続することで、ビアやメタルの数を減少させて磁気メモリセルの構造をより簡単にしてその歩留まりを向上させることが出来る。

図２６及び図２７は、本発明の磁気メモリセルの第１の実施の形態の更なる実施例の構成を示す上面図である。これらの図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、直列接続されている。ただし、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが、向かい合わせに接続されている点で、図２２及び図２３と異なる。

図２６（ａ）及び図２６（ｂ）は、図２１における（Ａ）及び（Ｂ）に対応する位置での上面図である。図２６（ａ）については、図２２（ａ）と同様であるのでその説明を省略する。

図２６（ｂ）を参照して、図２２（ｂ）と比較して、ＭＴＪ１及びＭＴＪ２の磁気記録層１０の直列接続を維持しつつ、ＭＴＪ１の磁気記録層１０とＭＴＪ２の磁気記録層１０とが向かい合わせに接続され、第２磁化固定領域１２を共通化している。これにより、図２２及び図２３の場合と比較して、メタル３２−２やビア２７−２、ビア２７−３を削除することが出来る。それにより、磁気メモリセル１の構造をより簡単にしてその歩留まりを向上させることが出来る。他の構成については、図２２（ｂ）と同様であるのでその説明を省略する。

図２７（ａ）及び図２７（ｂ）は、図２１における（Ｃ）及び（Ｄ）に対応する位置での上面図である。図２７（ａ）を参照して、第２ワード線ＷＬ２は、ＭＴＪ１とＭＴＪ２と略等距離の位置に設けられている。他の構成については、図２３（ａ）と同様であるのでその説明を省略する。

図２７（ｂ）については、図２３（ｂ）と同様であるのでその説明を省略する。

このように磁気メモリセルを図９〜図１０、図１２、図１３、図２６、図２７に示す構成にすることにより、図２１〜図２３の場合と同様の効果を得ることができる。加えて、ＭＴＪ１及びＭＴＪ２の磁気記録層１０を接続することで、ビアやメタルの数を減少させて磁気メモリセルの構造をより簡単にしてその歩留まりを向上させることが出来る。

（第２の実施の形態）
第２の実施の形態では、磁壁移動型の磁気メモリセルではなく、図１に示す磁気抵抗素子１０７ような磁気抵抗素子を用いる点で、第１の実施の形態と異なる。

本発明のＭＲＡＭの第２の実施の形態の構成について説明する。図９は、本発明のＭＲＡＭの第２の実施の形態の構成の一例を示すブロック図である。この構成については、第１の実施の形態と同様であるのでその説明を省略する。

次に、本発明の磁気メモリセルの第２の実施の形態における磁気メモリセルの構造及び書き込み及び読み出しの原理について説明する。

まず、磁気メモリセルの構造として、磁気抵抗素子（ＭＴＪ）の下部に設けられる導電体層６２（後述）を並列接続した構造について説明する。
図２８は、本発明の磁気メモリセルの第２の実施の形態の構成の一例を示す概略図である。磁気メモリセル１は、磁気抵抗素子群２と第１トランジスタＴＲ１と第２トランジスタＴＲ２とを備える。磁気抵抗素子群２は、二つの磁気抵抗素子（ＭＴＪ素子）であるＭＴＪ１とＭＴＪ２とを含んでいる。ＭＴＪ１及びＭＴＪ２の各々は、導電体層６２上に、フリー層６３、トンネルバリア層６４及びピン層６５がこの順に設けられている。各ＭＴＪ素子の導電体層６２は、第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に並列に接続されている。各ＭＴＪ素子のピン層６５は、第２ワード線ＷＬ２に接続されている。

書き込み電流ＩＷ１は、第１ビット線ＢＬ１及び第１トランジスタＴＲ１を流れた後、その一部の電流ｉ１がＭＴＪ１の導電体層６２の経路を流れ、残りのｉ２がＭＴＪ２の導電体層６２の経路を流れる。その後、合流して、第２トランジスタＴＲ２及び第２ビット線ＢＬ２を流れる。書き込み電流ＩＷ２の場合はこの逆になる。

次に書き込み原理について説明する。
図２９（ａ）は、各ＭＴＪの導電体層に流れる電流の大きさとフリー層の磁化反転の有無を示す表である。ＭＴＪ１及びＭＴＪ２は、この表の示す特性を有するように設計される。すなわち、磁気抵抗素子群２に流れる電流Ｉが、０≦Ｉ＜ａの場合、各ＭＴＪ近傍に発生する磁界Ｈは０≦Ｈ＜Ａとなり、ＭＴＪ１及びＭＴＪ２のいずれについてもフリー層の磁化反転は起こらない。ａ≦Ｉ＜ｂの場合、磁界ＨはＡ≦Ｈ＜Ｂとなり、ＭＴＪ２だけ磁化反転が起きる。すなわち、ＭＴＪ２の方が磁化反転を起こしやすいように設定する。ｂ≦Ｉ＜ｃの場合、磁界ＨはＢ≦Ｈ＜Ｃとなり、ＭＴＪ１及びＭＴＪ２のいずれについても磁化反転は起こる。ｃ≦Ｉの場合、磁界ＨはＣ≦Ｈとなり、ＭＴＪ１及びＭＴＪ２が誤動作する。

次に、図２９（ａ）に示すような特性を有する磁気抵抗素子群２（ＭＴＪ１及びＭＴＪ２）に対する書き込み方法について説明する。図２９（ｂ）は、磁気抵抗素子群２に対する書き込み方法を示す表である。「ＭＴＪ１磁化」及び「ＭＴＪ２磁化」は、それぞれＭＴＪ１及びＭＴＪ２のピン層６５及びフリー層６３の磁化の向きを矢印で示している。「書き込み電流方向」は、磁気抵抗素子群２を流れる書き込み電流ＩＷの向きを示している。「書き込み電流の絶対値」は、導電体層６２に流れる書き込み電流の絶対値を示している。

この表を参照して、ＭＴＪ１のピン層１５及びフリー層６３の磁化を平行状態に、及びＭＴＪ２のピン層１５及びフリー層６３の磁化を平行状態にそれぞれ書き込む場合、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流の絶対値はｂ＜｜Ｉ｜＜ｃとする。これにより、図２９（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも平行状態に書き込むことが出来る。

次に、ＭＴＪ１のピン層１５及びフリー層６３の磁化を平行状態に、及びＭＴＪ２のピン層１５及びフリー層６３の磁化を反平行状態にそれぞれ書き込む場合、まず、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流の絶対値はｂ＜｜Ｉ｜＜ｃとする。これにより、まず、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも平行状態になる。次に、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流の絶対値はａ＜｜Ｉ｜＜ｂとする。これにより、図１１（ａ）よりＭＴＪ２だけに更に磁化反転が起きる。以上の結果、ＭＴＪ１を平行状態に、ＭＴＪ２を反平行状態に書き込むことが出来る。図１１（ｃ）は、この書き込み動作における電流の時間変化を示すグラフである。最初に電流をｂ＜（＋Ｉ）＜ｃとし、その後に電流を（−ｂ）＜（−Ｉ）＜（−ａ）としている。これにより、ＭＴＪ１を平行状態に、ＭＴＪ２を反平行状態に書き込むことが出来る。この場合、一つのデータの書き込みに２回書き込み電流を流さなければならないので、相対的に低速度となる。しかし、他の種類のメモリセルにおけるベリファイ動作をする場合と比較して書き込み時間は十分に短い。

次に、ＭＴＪ１のピン層１５及びフリー層６３の磁化を反平行状態に、及びＭＴＪ２のピン層１５及びフリー層６３の磁化を平行状態にそれぞれ書き込む場合、まず、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流の絶対値はｂ＜｜Ｉ｜＜ｃとする。これにより、まず、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも反平行状態になる。次に、書き込み電流ＩＷの向きを、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ向うようにする。そのとき、電流の絶対値はａ＜｜Ｉ｜＜ｂとする。これにより、図１１（ａ）よりＭＴＪ２だけに更に磁化反転が起きる。以上の結果、ＭＴＪ１を反平行状態に、ＭＴＪ２を平行状態に書き込むことが出来る。この場合も、一つのデータの書き込みに２回書き込み電流を流さなければならないので、相対的に低速度となる。しかし、他の種類のメモリセルにおけるベリファイ動作をする場合と比較して書き込み時間は十分に短い。

次に、ＭＴＪ１のピン層１５及びフリー層６３の磁化を反平行状態に、及びＭＴＪ２のピン層１５及びフリー層６３の磁化を反平行状態にそれぞれ書き込む場合、書き込み電流ＩＷの向きを、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ向うようにする。そのとき、電流の絶対値はｂ＜｜Ｉ｜＜ｃとする。これにより、図１１（ａ）よりＭＴＪ１及びＭＴＪ２のいずれにも磁化反転が起きる。すなわち、ＭＴＪ１及びＭＴＪ２のいずれも反平行状態に書き込むことが出来る。

次に、ＭＴＪ１よりもＭＴＪ２が磁化反転を起こし易くする方法について説明する。ＭＴＪ２の磁化反転を起こし易くするためには、ＭＴＪ２の近傍に発生する磁界Ｈを、ＭＴＪ１の近傍に発生する磁界Ｈよりも大きくなるようにすれば良い。すなわち、ＭＴＪ２の導電体層６２に流れる電流ｉ２が、ＭＴＪ１の導電体層６２に流れる電流ｉ１よりも大きくなるように、ＭＴＪ２の導電体層６２を形成すればよい。

ＭＴＪ１及びＭＴＪ２の導電体層６２の抵抗値をそれぞれｒ１及びｒ２とし、ＭＴＪ１及びＭＴＪ２の導電体層６２の長さをそれぞれＬ１及びＬ２とし、ＭＴＪ１及びＭＴＪ２の導電体層６２の厚さをそれぞれＴ１及びＴ２とし、ＭＴＪ１及びＭＴＪ２の導電体層６２の幅をそれぞれＷ１及びＷ２とする。この場合、
ｒ１：ｒ２＝Ｌ１／（Ｔ１×Ｗ１）：Ｌ２／（Ｔ２×Ｗ２） （５）
この（５）式より、
ｉ１：ｉ２＝１／ｒ１：１／ｒ２
＝（Ｔ１×Ｗ１）／Ｌ１：（Ｔ２×Ｗ２）／Ｌ２ （６）
となる。

式（６）より、ｉ１＜ｉ２のためには、１／Ｌ１＜１／Ｌ２とすればよい。すなわち、ＭＴＪ１の導電体層６２の長さＬ１を、ＭＴＪ２の導電体層６２の長さＬ２よりも長くすれば良い。安定的な書き込み動作を行うためには、Ｌ１≧２Ｌ２にすることがより好ましい。

又は、（Ｔ１×Ｗ１）＜（Ｔ２×Ｗ２）、したがって、Ｗ１＜Ｗ２としてもよい。すなわち、ＭＴＪ１の導電体層６２の幅Ｗ１を、ＭＴＪ２の導電体層６２の幅Ｗ２よりも狭くすれば良い。安定的な書き込み動作を行うためには、２Ｗ１≦Ｗ２にすることがより好ましい。

これら二つの方法は、導電体層６２の長さ又は幅を変更するだけなので、ＭＴＪ１及びＭＴＪ２を同時に同じプロセスで形成することが出来る。すなわち、ＭＴＪ１とＭＴＪ２とについて互いに異なる導電体層６２を形成するにもかかわらず、プロセスの数が増加しないので、低コストで実現可能である。

又は、（Ｔ１×Ｗ１）＜（Ｔ２×Ｗ２）、したがって、Ｔ１＜Ｔ２としてもよい。すなわち、ＭＴＪ１の導電体層６２の厚さＴ１を、ＭＴＪ２の導電体層６２の厚さＴ２よりも薄くすれば良い。安定的な書き込み動作を行うためには、２Ｔ１≦Ｔ２にすることがより好ましい。

この方法は、導電体層６２の厚さ変更するだけなので、ＭＴＪ１及びＭＴＪ２を同じ面積で形成することが出来る。すなわち、導電体層６２の面積（幅×長さ）を大きくする必要がないので、磁気メモリセル面積の増加を抑えることが出来る。それにより、ＭＲＡＭの半導体チップの大きさの増加を抑制することが出来る。

次に、磁気メモリセルの構造として、磁気抵抗素子（ＭＴＪ）の導電体層６２を直列接続した構造について説明する。
図３０は、本発明の磁気メモリセルの第２の実施の形態の構成の他の一例を示す概略図である。この磁気メモリセル１は、各ＭＴＪ素子の導電体層６２が第１トランジスタＴＲ１と第２トランジスタＴＲ２との間に直列に接続されている点で、図２８の場合と異なる。他の構成は、図２８の場合と同一であるのでその説明を省略する。

書き込み電流ＩＷ１は、第１ビット線ＢＬ１及び第１トランジスタＴＲ１を流れた後、その全部の電流ＩＷ１がＭＴＪ１の導電体層６２の経路を流れ、その後に全部の電流ＩＷ１がＭＴＪ２の導電体層６２の経路を流れる。その後、第２トランジスタＴＲ２及び第２ビット線ＢＬ２を流れる。書き込み電流ＩＷ２の場合はこの逆になる。

図２９（ａ）〜図２９（ｃ）については、図２８の場合と同様であるのでその説明を省略する。

次に、ＭＴＪ１よりもＭＴＪ２が磁化反転を起こし易くする方法について説明する。ＭＴＪ２の磁化反転を起こし易くするためには、同一の書き込み電流に対する磁化反転のしやすさを変更すればよい。一般にフリー層を楕円形状と考えたとき、短軸Ｙに対する長軸Ｘの比（Ｘ／Ｙ）であるアスペクト比が大きくなるほど、フリー層６３の磁化反転に必要な書き込み電流値が大きくなることが知られている。したがって、ＭＴＪ２のアスペクト比をＭＴＪ１のアスペクト比よりも小さくすれば、ＭＴＪ２のフリー層６３を磁化反転する書き込み電流値を相対的に小さくできるので、ＭＴＪ２の磁化反転を磁化反転を起こし易くすることが出来る。すなわち、ＭＴＪ２のアスペクト比をＭＴＪ１のアスペクト比よりも小さくするように、ＭＴＪ１とＭＴＪ２のフリー層６３の平面形状を設定すれば良い。

この方法は、フリー層６３の形状を変更するだけなので、ＭＴＪ１及びＭＴＪ２を同時に同じプロセスで形成することが出来る。すなわち、ＭＴＪ１とＭＴＪ２とについて互いに異なるフリー層６３を形成するにもかかわらず、プロセスの数が増加しないので、低コストで実現可能である。

次に読み出し原理について説明する。
次に、本発明の磁気メモリセルの第２の実施の形態における磁気メモリセルの読み出し原理については、磁気抵抗素子Ｒ１及び磁気抵抗素子Ｒ２が導電体層６２上に設けられフリー層６３、トンネルバリア層６４及びピン層６５を有していること、書き込み電流が導電体層６２を流れること、導電体層６２が第１トランジスタＴＲ１と第２トランジスタＴＲ２とに接続されていることのほかは、第１の実施の形態（図１３（ａ）〜図１３（ｃ））と同様であるのでその説明を省略する。

次に、ＭＴＪ１とＭＴＪ２の導電体層６２を直列接続した磁気メモリセル（図３０）の実施例について、以下に説明する。

図３１は、本発明の磁気メモリセルの第２の実施の形態の実施例の構成を示す断面図である。この図のＭＴＪ１及びＭＴＪ２の導電体層６２は、直列接続されている。
シリコン基板７１には、素子分離層７２を挟んで第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２には、共通のゲート電極として第１ワード線ＷＬ１が設けられている。第１トランジスタＴＲ１の一方の拡散層７３上には、ビア７５−１、メタル８１−１、ビア７６−１、メタル８２−１及びビア７７−１がその表面から上方へ伸びるように接続されている。ビア７７−１上には、ＭＴＪ１の導電体層６２が接続されている。ＭＴＪ１（フリー層６３、非磁性層６４及びピン層６５）上にはビア７８−１が設けられている。一方、第２トランジスタＴＲ２の一方の拡散層７３上には、ビア７５−２、メタル８１−２、ビア７６−２、メタル８２−２及びビア７７−７がその表面から上方へ伸びるように接続されている。ビア７７−２上には、ＭＴＪ２の導電体層６２が接続されている。ＭＴＪ２（フリー層６３、非磁性層６４及びピン層６５）上にはビア７８−２が設けられている。ビア７８−１及びビア７８−２上には、共通の第２ワード線ＷＬ２が設けられている。ＭＴＪ１の導電体層６２とＭＴＪ２の導電体層６２とは一体である。

第１トランジスタＴＲ１における他方の拡散層７３上には、ビア７５ａ−１、メタル８１ａ−１、ビア７６ａ−１、メタル８２ａ−１、ビア７７ａ−１、メタル８３ａ−１及びビア７９ａ−１がその表面から略垂直上方へ伸びるように接続されている。ビア７９ａ−１上には第１ビット線ＢＬ１が接続されている。同様に、第２トランジスタＴＲ２における他方の拡散層７３上には、ビア７５ａ−２、メタル８１ａ−２、ビア７６ａ−２（破線で表示）、メタル８２ａ−２、ビア７７ａ−２、メタル８３ａ−２及びビア７９ａ−２がその表面から上方へ伸びるように接続されている。ビア７９ａ−２上には第２ビット線ＢＬ２が接続されている。ただし、ビア７６ａ−２、メタル８２ａ−２、ビア７７ａ−２、メタル８３ａ−２及びビア７９ａ−２は破線で示されている。

本図を参照して、書き込み電流ＩＷ１の経路（図中矢印で表示）について説明する。書き込み電流ＩＷ１は、まず、第１ビット線ＢＬ１から、ビア７９ａ−１、メタル８３ａ−１、ビア７７ａ−１、メタル８２ａ−１、ビア７６ａ−１、メタル８１ａ−１、及びビア７５ａ−１を経由して、第１トランジスタＴＲ１の他方の拡散層７３に供給される。その後、書き込み電流ＩＷ１は、一方の拡散層７３、ビア７５−１、メタル８１−１、ビア７６−１、メタル８２−１及びビア７７−１を経由して、ＭＴＪ１の導電体層６２に達する。その後、書き込み電流ＩＷ１は、ＭＴＪ１の導電体層６２を通り、ＭＴＪ２の導電体層６２（ＭＴＪ１の導電体層６２と一体）に達する。その後、書き込み電流ＩＷ１は、ＭＴＪ２の導電体層６２を通り、ビア７７−２、メタル８２−２、ビア７６−２、メタル８１−２及びビア７５−２を経由して第２トランジスタＴＲ２の一方の拡散層７３に供給される。その後、書き込み電流ＩＷ１は、他方の拡散層７３、ビア７５ａ−２、メタル８１ａ−２、ビア７６ａ−２、メタル８２ａ−２、ビア７７ａ−２、メタル８３ａ−２及びビア７９ａ−２を経由して、第２ビット線ＢＬ２に供給される。ただし、書き込み電流ＩＷ２の場合にはこの逆になる。

図３２は、図３１の磁気メモリセルにおける別の切り口での断面図である。ＭＴＪ１及びＭＴＪ２の導電体層６２が直列接続され、ＭＴＪ１の導電体層６２とＭＴＪ２の導電体層６２とが一体に形成されていることがわかる。

図３３（ａ）及び図３３（ｂ）は、図３１における（Ａ）及び（Ｂ）の位置での上面図である。ここで、図３１は図３３（ａ）におけるＤＤ’断面、図３２は図３３（ｂ）におけるＨＨ’断面をそれぞれ示している。
図３３（ａ）を参照して、第１トランジスタＴＲ１は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。同様に、第２トランジスタＴＲ２は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。一つの磁気メモリセル１は、第１ワード線ＷＬ１が共通になるように、一組の第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有している。第１トランジスタＴＲ１における第１ビット線ＢＬ１に接続される拡散層７３（ビア７５ａ−１及びメタル８１ａ−１が接続）は、隣り合う第１トランジスタＴＲ１同士で共有されている。同様に、第２トランジスタＴＲ２における第２ビット線ＢＬ２に接続される拡散層７３（ビア７５ａ−２及びメタル８１ａ−２が接続）は、隣り合う第２トランジスタＴＲ２同士で共有されている。

図３３（ｂ）を参照して、一つの磁気メモリセル１は、フリー層６３（ＭＴＪ１）のアスペクト比（楕円の短軸長に対する長軸長の比）が相対的に大きいＭＴＪ１と、フリー層６３（ＭＴＪ２）のアスペクト比が相対的に小さいＭＴＪ２とを備える。そして、磁気メモリセル１は、二つの磁気抵抗素子の導電体層６２が一体となり、直列接続した図３０の磁気メモリセル１の構造を有する。すなわち、図３０において説明したように、ＭＴＪ２のフリー層６３の磁化反転が、ＭＴＪ１のフリー層６３よりも容易になるように、ＭＴＪ２のアスペクト比がＭＴＪ１のそれよりも相対的に小さくなっている。書き込み電流は、ビア７７−１からＭＴＪ１下部の導電体層６２に供給され、そのままＭＴＪ２下部の導電体層６２を通り、ビア７７−２から送出される。又は、その逆に流れる。なお、ＭＴＪ１及びＭＴＪ２は、その長軸（磁化容易軸）が書き込み電流の方向に対して約４５度傾くように形成している。これにより、設計通りの磁化反転を確実に起こすことができる。

図３４（ａ）及び図３４（ｂ）は、図３１における（Ｃ）及び（Ｄ）の位置での上面図である。図３４（ａ）を参照して、ＭＴＪ１のフリー層６３上に、トンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ１）が設けられている。同様に、ＭＴＪ２のフリー層６３上に、トンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ２）が設けられている。ＭＴＪ１とＭＴＪ２とは、図１３（ｂ）で説明したように、ＭＴＪ１の磁気抵抗値とＭＴＪ２の磁気抵抗値とが異なるように形成される必要がある。そのため、ここでは、ＭＴＪ１とＭＴＪ２とにおけるフリー層６３、トンネルバリア層６４及びピン層１５の面積を相違させることで、両磁気抵抗値を相違させている。すなわち、ＭＴＪ１のフリー層６３、トンネルバリア層６４及びピン層６５の面積を大きくして磁気抵抗値を小さくすることで、ＭＴＪ１は図１３（ａ）及び図１３（ｂ）におけるＲ１となる。一方、ＭＴＪ２のフリー層６３、トンネルバリア層６４及びピン層６５の面積を小さくして磁気抵抗値を大きくすることで、ＭＴＪ２は図１３（ａ）及び図１３（ｂ）におけるＲ２となる。ＭＴＪ１及びＭＴＪ２のピン層６５は、それぞれビア７８−１及びビア７８−２を介して共通の第２ワード線ＷＬ２に接続されている。

図３４（ｂ）を参照して、第１ビット線ＢＬ１は、ビア７９ａ−１を介して、その下のメタル８３ａ−１、ビア７７ａ−１、メタル８２ａ−１（、ビア７６ａ−１）、メタル８１ａ−１、ビア７５ａ−１及び第１トランジスタＴＲ１の拡散層７３に接続されている。同様に、第２ビット線ＢＬ２は、ビア７９ａ−２を介して、その下のメタル８３ａ−２、ビア７７ａ−２、メタル８２ａ−２（、ビア７６ａ−２）、メタル８１ａ−２、ビア７５ａ−２及び第２トランジスタＴＲ２の拡散層７３に接続されている。

このように、磁気メモリセルを図９、図１３、図２９、図３０、図３１〜図３４に示す構成にすることにより、二つのトランジスタで磁気抵抗素子を選択するので、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制することが出来る。加えて、一つの磁気メモリセルで多値のデータを記憶することが出来るので、ＭＲＡＭの高集積化を促進することが可能となる。

次に、ＭＴＪ１とＭＴＪ２の導電体層６２を並列接続した磁気メモリセル（図２８）の実施例について、以下に説明する。

図３５及び図３６は、本発明の磁気メモリセルの第２の実施の形態の別の実施例の構成を示す上面図である。これらの図のＭＴＪ１及びＭＴＪ２の導電体層６２は、並列接続されている。

図３５（ａ）及び図３５（ｂ）は、図３１における（Ａ）及び（Ｂ）に対応する位置での上面図である。図３５（ａ）を参照して、第１トランジスタＴＲ１は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。同様に、第２トランジスタＴＲ２は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。一つの磁気メモリセル１は、第１ワード線ＷＬ１が共通になるように、一組の第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有している。第１トランジスタＴＲ１における第１ビット線ＢＬ１に接続される拡散層７３（ビア７５ａ−１及びメタル８１ａ−１が接続）は、隣り合う第１トランジスタＴＲ１同士で共有されている。同様に、第２トランジスタＴＲ２における第２ビット線ＢＬ２に接続される拡散層７３（ビア７５ａ−２及びメタル８１ａ−２が接続）は、隣り合う第２トランジスタＴＲ２同士で共有されている。

図３５（ｂ）を参照して、一つの磁気メモリセル１は、導電体層６２の長さ（書き込み電流の経路：Ｌ１）が相対的に長いＭＴＪ１と、導電体層６２の長さ（Ｌ２）が相対的に短いＭＴＪ２とを備える。すなわち、磁気メモリセル１は、長さの異なる二つの導電体層６２を並列接続した図２８の磁気メモリセル１の構造を有する。そして、図２９において説明したように、電流をｉ１＜ｉ２とするために、ＭＴＪ１の導電体層６２の長さＬ１（ビア７７−３からビア７７−４まで）を、ＭＴＪ２の導電体層６２の長さＬ２（ビア７７−１からビア７７−２まで）よりも長くしている。ＭＴＪ１及びＭＴＪ２の導電体層６２上にはそれぞれフリー層６３（ＭＴＪ１）及びフリー層６３（ＭＴＪ２）が設けられている。書き込み電流は、その一部が、ビア７７−１から導電体層６２（ＭＴＪ１）に供給され、略直線状の導電体層６２（ＭＴＪ１）を通過し、ビア７７−２から送出される。同様に、書き込み電流は、その残りが、ビア７７−３から導電体層６２（ＭＴＪ２）に供給され、略直線状の導電体層６２（ＭＴＪ２）を通過し、ビア７７−４から送出される。又は、その逆に流れる。なお、ＭＴＪ１及びＭＴＪ２は、その長軸（磁化容易軸）が書き込み電流の方向に対して約４５度傾くように形成している。これにより、設計通りの磁化反転を確実に起こすことができる。

図３６（ａ）及び図３６（ｂ）は、図３１における（Ｃ）及び（Ｄ）に対応する位置での上面図である。図３６（ａ）を参照して、ＭＴＪ１のフリー層６３上に、トンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ１）が設けられている。同様に、ＭＴＪ２のフリー層６３上に、トンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ２）が設けられている。ＭＴＪ１とＭＴＪ２とは、図１３（ｂ）で説明したように、ＭＴＪ１の磁気抵抗値とＭＴＪ２の磁気抵抗値とが異なるように形成される必要がある。そのため、ここでは、ＭＴＪ１とＭＴＪ２とにおけるトンネルバリア層６４の膜厚、又はその材料を変更することにより、両磁気抵抗値を相違させている。すなわち、例えば、ＭＴＪ１のトンネルバリア層６４の膜厚を厚くし磁気抵抗値を大きくすることで、ＭＴＪ１は図１３（ａ）及び図１３（ｂ）におけるＲ１となる。一方、ＭＴＪ２のトンネルバリア層６４の膜厚を薄くして磁気抵抗値を小さくすることで、ＭＴＪ２は図１３（ａ）及び図１３（ｂ）におけるＲ２となる。ＭＴＪ１及びＭＴＪ２のピン層６５は、それぞれビア７８−１及びビア７８−２を介して共通の第２ワード線ＷＬ２に接続されている。

図３６（ｂ）を参照して、第１ビット線ＢＬ１は、ビア７９ａ−１、メタル８３ａ−１、ビア７７ａ−１、メタル８２ａ−１（、ビア７６ａ−１）、メタル８１ａ−１及びビア７５ａ−１を介して、第１トランジスタＴＲ１の拡散層７３に接続されている。同様に、第２ビット線ＢＬ２は、ビア７９ａ−２、メタル８３ａ−２、ビア７７ａ−２、メタル８２ａ−２（、ビア７６ａ−２）、メタル８１ａ−２及びビア７５ａ−２を介して、第２トランジスタＴＲ２の拡散層７３に接続されている。

このように、磁気メモリセルを図９、図１３、図２８、図２９、図３５、図３６に示す構成にすることにより、二つのトランジスタで磁気抵抗素子を選択するので、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制することが出来る。加えて、一つの磁気メモリセルで多値のデータを記憶することが出来るので、ＭＲＡＭの高集積化を促進することが可能となる。

図３７は、本発明の磁気メモリセルの第２の実施の形態の更に別の実施例の構成を示す断面図である。この図のＭＴＪ１及びＭＴＪ２の磁気記録層１０は、並列接続されている。
シリコン基板７１には、素子分離層７２を挟んで第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２には、共通のゲート電極として第１ワード線ＷＬ１が設けられている。第１トランジスタＴＲ１における一方の拡散層７３上には、ビア７５−１、メタル８１−１、ビア７６−１及びメタル８２−１がその表面から上方へ伸びるように接続されている。メタル８２−１上には、ＭＴＪ１の導電体層６２ａに接続されるビア７７−１、及びＭＴＪ２の導電体層６２ｂに接続されるビア７７−３が接続されるている。一方、第２トランジスタＴＲ２における一方の拡散層７３上には、ビア７５−２、メタル８１−２、ビア７６−２及びメタル８２−２がその表面から上方へ伸びるように接続されている。メタル８２−２上には、ＭＴＪ１の導電体層６２ａに接続されるビア７７−２、及びＭＴＪ２の導電体層６２ｂに接続されるビア７７−４が接続されるている。ＭＴＪ１（導電体層６２ａ、トンネルバリア層６４及びピン層６５）上にはビア７８−１が設けられている。ＭＴＪ２（導電体層６２ｂ、トンネルバリア層６４及びピン層６５）上にはビア７８−２が設けられている。ビア２８−１及びビア２８−２上には、共通の第２ワード線ＷＬ２が設けられている。第２ワード線ＷＬ２の上方には、第１ビット線ＢＬ１及び第２ビット線ＢＬ２が設けられている。

ここで、一つの磁気メモリセル１は、導電体層６２ａの厚み（書き込み電流の経路：Ｔ１）が相対的に薄いＭＴＪ１と、導電体層６２ｂの厚み（Ｔ２）が相対的に厚いＭＴＪ２とを備える。すなわち、磁気メモリセル１は、厚みの異なる二つの導電体層６２を並列接続した図２８の磁気メモリセル１の構造を有する。そして、図２９において説明したように、電流をｉ１＜ｉ２とするために、ＭＴＪ１の導電体層６２ａの厚みＴ１を、ＭＴＪ２の導電体層６２ｂの厚みＴ２よりも薄くしている。

第１トランジスタＴＲ１における他方の拡散層７３上には、ビア７５ａ−１、メタル８１ａ−１、ビア７６ａ−１、メタル８２ａ−１、ビア７７ａ−１、メタル８３ａ−１及びビア７９ａ−１がその表面から上方へ伸びるように接続されている。ビア７９ａ−１上には第１ビット線ＢＬ１が接続されている。同様に、第２トランジスタＴＲ２における他方の拡散層７３上には、ビア７５ａ−２、メタル８１ａ−２、ビア７６ａ−２（破線で表示）、メタル８２ａ−２、ビア７７ａ−２（破線で表示）、メタル８３ａ−２（破線で表示）及びビア７９ａ−２（破線で表示）がその表面から上方へ伸びるように接続されている。ビア２９ａ−２上には第２ビット線ＢＬ２が接続されている。ただし、メタル８２ａ−２、メタル８１ａ−２及びビア７５ａ−２はそれぞれビタル８２−２、メタル８１−２及びビア７５−２の陰にあり、図示されない。

本図を参照して、書き込み電流ＩＷ１の経路（図中矢印で表示）について説明する。書き込み電流ＩＷ１は、まず、第１ビット線ＢＬ１から、ビア７９ａ−１、メタル８３ａ−１、ビア７７ａ−１、メタル８２ａ−１、ビア７６ａ−１、メタル８１ａ−１及びビア７５ａ−１を経由して、第１トランジスタＴＲ１の他方の拡散層７３に供給される。その後、書き込み電流ＩＷ１は、一方の拡散層７３、ビア７５−１、メタル８１−１及びビア７６−１を経由してメタル８２−１に達し、ビア７７−１及びビア７７−３に分岐する。ビア７７−１に分岐した書き込み電流ＩＷ１は、ＭＴＪ１の導電体層６２ａを通り、反対側に有るもう一つのビア７７−２を経由してメタル８２−２に達する。一方、ビア７７−３に分岐した書き込み電流ＩＷ１は、ＭＴＪ２の導電体層６２ｂを通り、反対側に有るもう一つのビア７７−４を経由してメタル８２−２に達する。メタル８２−２で合流した書き込み電流ＩＷ１は、ビア７６−２、メタル８１−２及びビア７５−２を経由して第２トランジスタＴＲ２の一方の拡散層７３に供給される。その後、書き込み電流ＩＷ１は、他方の拡散層７３、ビア７５ａ−２、メタル８１ａ−２、ビア２６ａ−２、メタル８２ａ−２、ビア７７ａ−２、メタル８３ａ−２及びビア７９ａ−２を経由して、第２ビット線ＢＬ２に供給される。ただし、書き込み電流ＩＷ２の場合にはこの逆になる。

図３８（ａ）及び図３８（ｂ）は、図３７における（Ａ）及び（Ｂ）の位置での上面図である。ここで、図３７は、図３８（ａ）におけるＪＪ’断面を示している。図３８（ａ）を参照して、第１トランジスタＴＲ１は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。同様に、第２トランジスタＴＲ２は、二つの拡散層７３とその両者の間に設けられたゲート電極としての第１ワード線ＷＬ１を備える。一つの磁気メモリセル１は、第１ワード線ＷＬ１が共通になるように、一組の第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有している。第１トランジスタＴＲ１における第１ビット線ＢＬ１に接続される拡散層７３（ビア７５ａ−１及びメタル８１ａ−１が接続）は、隣り合う第１トランジスタＴＲ１同士で共有されている。同様に、第２トランジスタＴＲ２における第２ビット線ＢＬ２に接続される拡散層７３（ビア７５ａ−２及びメタル８１ａ−２が接続）は、隣り合う第２トランジスタＴＲ２同士で共有されている。

図３８（ｂ）を参照して、一つの磁気メモリセル１は、厚みの異なる二つの導電体層６２を並列接続した図２８の磁気メモリセル１の構造を有する。ＭＴＪ１の導電体層６２ａ上にはフリー層６３（ＭＴＪ１）が、及びＭＴＪ２の導電体層６２ｂ上にはフリー層６３（ＭＴＪ２）が設けられている。書き込み電流は、その一部が、ビア７７−１から導電体層６２ａ（ＭＴＪ１）に供給され、ビア７７−２から送出される。同様に、書き込み電流は、その残りが、ビア７７−３から導電体層６２ｂ（ＭＴＪ２）に供給され、ビア７７−４から送出される。又は、その逆に流れる。なお、ＭＴＪ１及びＭＴＪ２は、その長軸（磁化容易軸）が書き込み電流の方向に対して約４５度傾くように形成している。これにより、設計通りの磁化反転を確実に起こすことができる。

図３９（ａ）及び図３９（ｂ）は、図３７における（Ｃ）及び（Ｄ）の位置での上面図である。図３９（ａ）を参照して、ＭＴＪ１のフリー層６３上に、トンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ１）が設けられている。同様に、ＭＴＪ２のフリー層６３上にトンネルバリア層６４（図示されず）を介してピン層６５（ＭＴＪ２）が設けられている。ＭＴＪ１とＭＴＪ２とは、図１３（ｂ）で説明したように、ＭＴＪ１の磁気抵抗値とＭＴＪ２の磁気抵抗値とが異なるように形成される必要がある。すなわち、例えば、ＭＴＪ１のトンネルバリア層６４の膜厚を厚くし磁気抵抗値を大きくすることで、ＭＴＪ１は図１３（ａ）及び図１３（ｂ）におけるＲ１となる。一方、ＭＴＪ２のトンネルバリア層６４の膜厚を薄くして磁気抵抗値を小さくすることで、ＭＴＪ２は図１３（ａ）及び図１３（ｂ）におけるＲ２となる。ＭＴＪ１及びＭＴＪ２のピン層６５は、それぞれビア７８−１及びビア７８−２を介して共通の第２ワード線ＷＬ２に接続されている。

図３９（ｂ）を参照して、第１ビット線ＢＬ１は、ビア７９ａ−１を介して、その下のメタル８３ａ−１、ビア７７ａ−１、メタル８２ａ−１（、ビア７６ａ−１）、メタル８１ａ−１ビア７５ａ−１及び第１トランジスタＴＲ１の拡散層７３に接続されている。同様に、第２ビット線ＢＬ２は、ビア７９ａ−２を介して、その下のメタル８３ａ−２、ビア７７ａ−２、メタル８２ａ−２（、ビア７６ａ−２）、メタル８１ａ−２、ビア７５ａ−２及び第２トランジスタＴＲ２の拡散層７３に接続されている。

このように、磁気メモリセルを図９、図１３、図２８、図２９、図３７〜図３９に示す構成にすることにより、二つのトランジスタで磁気抵抗素子を選択するので、ＭＲＡＭにおけるメモリセルの選択性を向上させ、書き込みディスターブを大幅に抑制することが出来る。加えて、一つの磁気メモリセルで多値のデータを記憶することが出来るので、ＭＲＡＭの高集積化を促進することが可能となる。

（半導体装置の実施の形態）
次に、本発明の半導体装置の実施の形態について説明する。図４０は、本発明の半導体装置の実施の形態を示すブロック図である。半導体装置９０は、演算処理機能と記憶機能とを兼ね備えた半導体チップであり、メモリ混載型のＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に例示される。半導体装置９０は、演算処理部９１、第１ＭＲＡＭ９２及び第２ＭＲＡＭ９３を具備する。

演算処理部９１は、演算処理機能を有し、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）に例示される。第１ＭＲＡＭ９２は、磁気メモリセルが相対的に高密度でデータを記憶し、相対的に低速度で動作するＭＲＡＭであり、データ保持用に用いる。第１ＭＲＡＭ９２は、図９〜図３８で説明された第１、第２の実施の形態のＭＲＡＭ５０に例示される。第２ＭＲＡＭ９３は、磁気メモリセルが相対的に低密度でデータを記憶し、相対的に高速度で動作するＭＲＡＭであり、演算処理部９１のデータ処理に用いられるワークメモリである。第２ＭＲＡＭ９３は、図３〜図８で説明された磁気メモリセルを図９のＭＲＡＭに適用したものや、図１で説明されたＭＲＡＭ（特開２００４−３４８９３４号公報（ＵＳＰＡ Ｎｏ．２００４０１００８３５）に例示される。

本発明では、第１ＭＲＡＭ９２の磁気メモリセルは多値データを記憶できるので、相対的に高密度でデータを記憶できる。ただし、一つのデータの書き込みに２回書き込み電流を流さなければならないので、相対的に低速度で動作する。一方、第２ＭＲＡＭ９３の磁気メモリセルは一つのデータしか記憶できないので、相対的に低密度でデータを記憶する。しかし、一つのデータの書き込みに１回書き込み電流を流せばよいので、相対的に高速度で動作する。このように、二つのＭＲＡＭの特性を考慮して、両ＭＲＡＭを使い分けることで、より高集積化され、かつ、高速動作可能な半導体装置９０を実現することが出来る。

この半導体装置の製造方法は、（ａ）複数の半導体素子（例示：ロジック回路、入出力回路、各ＭＲＡＭの第１、第２トランジスタ）を形成する工程と、（ｂ）第１領域に第１ＭＲＡＭ９２の複数の第１磁気メモリセルを、第２領域に第２ＭＲＡＭ９３の複数の第２磁気メモリセルを同時に形成する工程とを具備する。

本発明では、第１ＭＲＡＭ９２と第２ＭＲＡＭ９３とは、基本的な構造は同じで、磁気メモリセル当たりの磁気抵抗素子数が異なるだけなので、同時に同じプロセスを用いて製造することが出来る。それにより、製造プロセスを増やすことなく、一つの半導体チップ上に２種類の磁気ランダムアクセスメモリを同時に製造することが可能となる。

図１は、従来のメモリセルの構成を示す概略斜視図である。 図２は、スピン注入磁化反転を示す概略図である。 図３は、磁壁移動型の磁気メモリセルおける磁気抵抗素子の構成の一例を示す概略斜視図である。 図４は、ＸＹ面における磁気記録層の形状を示す上面図である。 図５は、図４に示される磁気抵抗素子の構造に対するデータの書き込み原理を示す概略図である。 図６は、磁気抵抗素子の他の構造に対するデータの書き込み原理を示す概略図である。 図７は、交換結合により磁化を固定する方法を示す概略正面図である。 図８は、静磁結合により磁化を固定する方法を示す概略正面図である。 図９は、本発明のＭＲＡＭの第１の実施の形態の構成の一例を示すブロック図である。 図１０は、本発明の磁気メモリセルの第１の実施の形態の構成の一例を示す概略図である。 図１１は、本発明の磁気メモリセルの第１の実施の形態における書き込み方法を示す概略図である。 図１２は、本発明の磁気メモリセルの第１の実施の形態の構成の他の一例を示す概略図である。 図１３は、本発明の磁気メモリセルの第１の実施の形態における読み出し方法を示す概略図である。 図１４は、本発明の磁気メモリセルの第１の実施の形態の実施例の構成を示す断面図である。 図１５は、図１４の実施例における（Ａ）及び（Ｂ）の位置での構成を示す上面図である。 図１６は、図１４の実施例における（Ｃ）及び（Ｄ）の位置での構成を示す上面図である。 図１７は、本発明の磁気メモリセルの第１の実施の形態の他の実施例の構成を示す上面図である。 図１８は、本発明の磁気メモリセルの第１の実施の形態の他の実施例の構成を示す上面図である。 図１９は、本発明の磁気メモリセルの第１の実施の形態の更に他の実施例の構成を示す上面図である。 図２０は、本発明の磁気メモリセルの第１の実施の形態の更に他の実施例の構成を示す上面図である。 図２１は、本発明の磁気メモリセルの第１の実施の形態の別の実施例の構成を示す断面図である。 図２２は、図２１の実施例における（Ａ）及び（Ｂ）の位置での構成を示す上面図である。 図２３は、図２１の実施例における（Ｃ）及び（Ｄ）の位置での構成を示す上面図である。 図２４は、本発明の磁気メモリセルの第１の実施の形態の更に別の実施例の構成を示す上面図である。 図２５は、本発明の磁気メモリセルの第１の実施の形態の更に別の実施例の構成を示す上面図である。 図２６は、本発明の磁気メモリセルの第１の実施の形態の更なる実施例の構成を示す上面図である。 図２７は、本発明の磁気メモリセルの第１の実施の形態の更なる実施例の構成を示す上面図である。 図２８は、本発明の磁気メモリセルの第２の実施の形態の構成の一例を示す概略図である。 図２９は、本発明の磁気メモリセルの第２の実施の形態における書き込み方法を示す概略図である。 図３０は、本発明の磁気メモリセルの第２の実施の形態の構成の他の一例を示す概略図である。 図３１は、本発明の磁気メモリセルの第２の実施の形態の実施例の構成を示す断面図である。 図３２は、図３１の磁気メモリセルにおける別の切り口での断面図である。 図３３は、図３１の実施例における（Ａ）及び（Ｂ）の位置での構成を示す上面図である。 図３４は、図３１の実施例における（Ｃ）及び（Ｄ）の位置での構成を示す上面図である。 図３５は、本発明の磁気メモリセルの第２の実施の形態の別の実施例の構成を示す上面図である。 図３６は、本発明の磁気メモリセルの第２の実施の形態の別の実施例の構成を示す上面図である。 図３７は、本発明の磁気メモリセルの第２の実施の形態の更に別の実施例の構成を示す断面図である。 図３８は、図３７の実施例における（Ａ）及び（Ｂ）の位置での構成を示す上面図である。 図３９は、図３７の実施例における（Ｃ）及び（Ｄ）の位置での構成を示す上面図である。 図４０は、本発明の半導体装置の実施の形態を示すブロック図である。

符号の説明

１ 磁気メモリセル
２ 磁気抵抗素子群
１ａ 磁気抵抗素子
１０ 磁気記録層（フリー層）
１１ 第１磁化固定領域
１２ 第２磁化固定領域
１３ 磁化反転領域（フリー層）
６２、６２ａ、６２ｂ 導電体層
６３ フリー層
１４、６４ トンネルバリア層
１５、６５ ピン層
１７ 第１磁性体
１８ 第２磁性体
２１ シリコン基板
２２ 素子分離層
２３ 拡散層
２５−１、２６−１、２７−１、２８−１、２５−２、２６−２、２７−２、２８−２、２７−３、２７−４、２５ａ−１、２６ａ−１、２７ａ−１、２８ａ−１、２９ａ−１、２５ａ−２、２６ａ−２、２７ａ−２、２８ａ−２、２９ａ−２、７５−１、７６−１、７７−１、７８−１、７５−２、７６−２、７７−２、７８−２、７７−３、７７−４、７５ａ−１、７６ａ−１、７７ａ−１、７８ａ−１、７９ａ−１、７５ａ−２、７６ａ−２、７７ａ−２、７８ａ−２、２９ａ−２ ビア
３１−１、３２−１、３１−２、３２−２、３１ａ−１、３２ａ−１、３３ａ−１、３１ａ−２、３２ａ−２、３３ａ−３、８１−１、８２−１、８１−２、８２−２、８１ａ−１、８２ａ−１、８３ａ−１、８１ａ−２、８２ａ−２、８３ａ−３ メタル
５０ ＭＲＡＭ
５１ メモリセルアレイ
５２ Ｘセレクタ
５３ Ｙセレクタ
５４ Ｙ側電流終端回路
５５ Ｙ側電流源回路
５６ Ｙ側電源回路
５７ 読み出し電流負荷回路
５８ センスアンプ
９０ 半導体装置
９１ 演算処理部
９２ 第１ＭＲＡＭ
９３ 第２ＭＲＡＭ
１０１ メモリセル
１０６ 第１トランジスタ
１０７ 磁気抵抗素子（ＭＴＪ素子）
１１６ 第２トランジスタ
１０３ａ 第１ワード線
１０４ 第１ビット線
１２９ 導電体層
１０５ 第２ビット線
１２１ 自由層（フリー層）
１２２ トンネルバリア層
１２３ 固定層（ピン層）
Ｂ１ 第１境界
Ｂ２ 第２境界
ＤＷ 磁壁
ＷＬ ワード線
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ

Claims (21)

1. 第１ゲート電極を第１ワード線に、第１ソース・ドレイン電極を第１ビット線に、それぞれ接続された第１トランジスタと、
   第２ゲート電極を前記第１ワード線に、第３ソース・ドレイン電極を第２ビット線に、それぞれ接続された第２トランジスタと、
   書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子を備え、前記導電部における一方の端子を前記第１トランジスタの第２ソース・ドレイン電極に、他方の端子を前記第２トランジスタの第４ソース・ドレイン電極にそれぞれ接続され、前記複数の磁気抵抗素子における一方の端子を前記導電部に、他方の端子を第２ワード線にそれぞれ接続され、前記複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群と
   を具備し、
   前記複数の磁気抵抗素子は、互いにその抵抗値が異なる
   磁気メモリセル。
2. 請求項１に記載の磁気メモリセルにおいて、
   前記複数の磁気抵抗素子の各々は、
   前記導電部を含み、強磁性体を有する磁気記録層と、
   強磁性体有するピン層と、
   一方の面で前記磁気記録層に、他方の面で前記ピン層にそれぞれ接合された非磁性層と
   を備え、
   前記複数の磁気抵抗素子は、二つの接合面のうちの小さい方の面積が互いに異なる
   磁気メモリセル。
3. 請求項１に記載の磁気メモリセルにおいて、
   前記複数の磁気抵抗素子の各々は、
   前記導電部を含み、強磁性体を有する磁気記録層と、
   強磁性体を有するピン層と、
   一方の面で前記磁気記録層に、他方の面で前記ピン層にそれぞれ接合された非磁性層と
   を備え、
   前記複数の磁気抵抗素子は、前記非磁性層の膜厚が互いに異なる
   磁気メモリセル。
4. 第１ゲート電極を第１ワード線に、第１ソース・ドレイン電極を第１ビット線に、それぞれ接続された第１トランジスタと、
   第２ゲート電極を第１ワード線に、第３ソース・ドレイン電極を第２ビット線に、第４ソース・ドレイン電極を前記第１トランジスタの第２ソース・ドレイン電極に接続された第２トランジスタと、
   書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子を備え、一方の端子を前記第２ソース・ドレイン電極に、他方の端子を第２ワード線にそれぞれ接続され、前記複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群と
   を具備し、
   前記複数の磁気抵抗素子の各々は、
   前記導電部を含み、強磁性体を有する磁気記録層と、
   強磁性体を有するピン層と、
   一方の面で前記磁気記録層に、他方の面で前記ピン層にそれぞれ接合された非磁性層と
   を備え、
   前記複数の磁気抵抗素子は、前記非磁性層の磁気抵抗率が互いに異なる
   磁気メモリセル。
5. 請求項４に記載の磁気メモリセルにおいて、
   前記複数の磁気抵抗素子は、前記非磁性層の抵抗率が互いに異なる
   磁気メモリセル。
6. 請求項２乃至５のいずれか一項に記載の磁気メモリセルにおいて、
   前記磁気記録層は、
   反転可能な磁化を有し前記ピン層とオーバーラップする磁化反転領域と、
   前記磁化反転領域の第１境界に接続され、磁化の向きが第１方向に固定された第１磁化固定領域と、
   前記磁化反転領域の第２境界に接続され、磁化の向きが第２方向に固定された第２磁化固定領域と
   を有し、
   前記第１方向及び前記第２方向は共に、前記磁化反転領域へ向かう方向、又は、前記磁化反転領域から離れる方向であり、
   前記磁化反転領域の磁化は、前記第１境界及び前記第２境界のいずれかへ向き、
   前記磁気記録層において、磁壁が前記第１境界及び前記第２境界のいずれかに形成される
   磁気メモリセル。
7. 請求項６に記載の磁気メモリセルにおいて、
   前記複数の磁気抵抗素子は、前記磁化反転領域の長さ、幅及び膜厚の少なくとも一つが互いに異なる
   磁気メモリセル。
8. 請求項６又は７に記載の磁気メモリセルにおいて、
   前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
   前記２個の磁気抵抗素子を共に低抵抗状態に書き込む場合、
   前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
   前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に書き込み電流を流すことで行い、
   前記書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記磁化反転領域と前記ピン層との磁化の向きが同じになるように前記第１境界及び前記第２境界のいずれか一方を移動させる電流密度の電流である
   磁気メモリセル。
9. 請求項６又は７に記載の磁気メモリセルにおいて、
   前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
   前記２個の磁気抵抗素子を共に高抵抗状態に書き込む場合、
   前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
   前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に書き込み電流を流すことで行い、
   前記書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記磁化反転領域と前記ピン層との磁化の向きが反対になるように前記磁壁を移動させる電流密度の電流である
   磁気メモリセル。
10. 請求項６又は７に記載の磁気メモリセルにおいて、
    前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
    前記２個の磁気抵抗素子のうち一方を低抵抗状態に、他方を高抵抗状態に書き込む場合、
    前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
    前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に、第１向きに第１書き込み電流を流し、その後、前記第１向きと反対の第２向きに第２書込み電流を流すことで行い、
    前記第１書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記磁化反転領域と前記ピン層との磁化の向きが同じになるように前記磁壁を移動させる電流密度の電流であり、前記第２書き込み電流は、前記２個の磁気抵抗素子のうち、磁気抵抗の大きい方のみについて、前記磁化反転領域と前記ピン層との磁化の向きが反対になるように前記磁壁を移動させる電流密度の電流であり、
    又は、
    前記第１書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記磁化反転領域と前記ピン層との磁化の向きが反対になるように前記磁壁を移動させる電流密度の電流であり、前記第２書き込み電流は、前記２個の磁気抵抗素子のうち、磁気抵抗の大きい方のみについて、前記磁化反転領域と前記ピン層との磁化の向きが同じになるように前記磁壁を移動させる電流密度の電流である
    磁気メモリセル。
11. 請求項２乃至５のいずれか一項に記載の磁気メモリセルにおいて、
    前記磁気記録層は、
    反転可能な磁化を有し前記ピン層とオーバーラップするフリー層と、
    前記フリー層を挟んで前記非磁性層と反対側に設けられた導電体層と
    を有する
    磁気メモリセル。
12. 請求項１１に記載の磁気メモリセルにおいて、
    前記複数の磁気抵抗素子は、前記導電体層の長さ、幅及び膜厚の少なくとも一つが互いに異なる
    磁気メモリセル。
13. 請求項１１に記載の磁気メモリセルにおいて、
    前記複数の磁気抵抗素子は、前記フリー層の平面形状が互いに異なる
    磁気メモリセル。
14. 請求項１１乃至１３のいずれか一項に記載の磁気メモリセルにおいて、
    前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
    前記２個の磁気抵抗素子を共に低抵抗状態に書き込む場合、
    前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
    前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に書き込み電流を流すことで行い、
    前記書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記フリー層と前記ピン層との磁化の向きが同じになるように前記導電体層に磁場を発生させる電流である
    磁気メモリセル。
15. 請求項１１及び１３のいずれか一項に記載の磁気メモリセルにおいて、
    前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
    前記２個の磁気抵抗素子を共に高抵抗状態に書き込む場合、
    前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
    前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に書き込み電流を流すことで行い、
    前記書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記フリー層と前記ピン層との磁化の向きが反対になるように前記導電体層に磁場を発生させる電流である
    磁気メモリセル。
16. 請求項１１及び１３のいずれか一項に記載の磁気メモリセルにおいて、
    前記磁気抵抗素子群の前記複数の磁気抵抗素子が２個の磁気抵抗素子であり、前記磁気抵抗素子群へ情報を書き込むとき、
    前記２個の磁気抵抗素子のうち一方を低抵抗状態に、他方を高抵抗状態に書き込む場合、
    前記第１ワード線が選択されて、前記第１トランジスタ及び前記第２トランジスタがオンとなり、
    前記第１ビット線、前記第１トランジスタ、前記２個の磁気抵抗素子、前記第２トランジスタ及び前記第２ビット線を含む経路に、第１向きに第１書き込み電流を流し、その後、前記第１向きと反対の第２向きに第２書込み電流を流すことで行い、
    前記第１書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記フリー層と前記ピン層との磁化の向きが同じになるように前記導電体層に磁場を発生させる電流であり、前記第２書き込み電流は、前記２個の磁気抵抗素子のうち、磁気抵抗の大きい方のみについて、前記フリー層と前記ピン層との磁化の向きが反対になるように前記導電体層に磁場を発生させる電流であり、
    又は、
    前記第１書き込み電流は、前記２個の磁気抵抗素子のいずれにおいても、前記フリー層と前記ピン層との磁化の向きが反対になるように前記導電体層に磁場を発生させる電流であり、前記第２書き込み電流は、前記２個の磁気抵抗素子のうち、磁気抵抗の大きい方のみについて、前記フリー層と前記ピン層との磁化の向きが同じになるように前記導電体層に磁場を発生させる電流である
    磁気メモリセル。
17. 請求項１乃至１６のいずれか一項に記載の磁気メモリセルにおいて、
    前記磁気抵抗素子群からの情報の読み出すとき、
    前記第１ワード線が選択されて、前記第２トランジスタがオンとなり、
    前記第２ビット線と前記第２トランジスタと前記磁気抵抗素子群と前記第２ワード線とを含む経路に流れる読み出し電流に基づいて、前記磁気抵抗素子群の抵抗を測定することにより行う
    磁気メモリセル。
18. 第１方向へ延在する第１ワード線及び第２ワード線の複数のワード線対と、
    前記第１方向に略垂直な第２方向へ延在する第１ビット線及び第２ビット線の複数のビット線対と、
    前記複数のワード線対と前記複数のビット線対との交点の各々に対応して設けられ、請求項１乃至１７のいずれか一項に記載の複数の磁気メモリセルと、
    前記第１ビット線及び前記第２ビット線に接続された書き込み電流供給回路と
    を具備し、
    前記第１書き込み動作時、前記第１ワード線が選択され、前記書き込み電流供給回路が、前記第１書き込み電流を、前記第１ビット線、前記第１トランジスタ、前記磁気抵抗素子群、及び前記第２トランジスタを経由して、前記第２ビット線に流し、
    前記第２書き込み動作時、前記第１ワード線が選択され、前記書き込み電流供給回路が、前記第２書き込み電流を、前記第２ビット線から、前記第２トランジスタ、前記磁気抵抗素子群及び前記第１トランジスタを経由して、前記第１ビット線に流す
    磁気ランダムアクセスメモリ。
19. 演算処理を行う演算処理部と、
    磁気メモリセルが相対的に高密度でデータを記憶し、相対的に低速度で動作する請求項１８に記載の第１磁気ランダムアクセスメモリと、
    磁気メモリセルが相対的に低密度でデータを記憶し、相対的に高速度で動作する第２磁気ランダムアクセスメモリと
    を具備する
    半導体装置。
20. 請求項１９の半導体装置において、
    前記第２磁気ランダムアクセスメモリは、複数の他の磁気メモリセルを備え、
    前記複数の他の磁気メモリセルの各々は、
    第３ゲート電極を第３ワード線に、第５ソース・ドレイン電極を第３ビット線に、それぞれ接続された第３トランジスタと、
    第４ゲート電極を第３ワード線に、第７ソース・ドレイン電極を第４ビット線に、それぞれ接続された第４トランジスタと、
    書き込み電流の通過する第２導電部における一方の端子を前記第３トランジスタの第６ソース・ドレイン電極に、他方の端子を前記第４トランジスタの第８ソース・ドレイン電極にそれぞれ接続され、一端を前記第２導電部に他端を第４ワード線にそれぞれ接続された単数の磁気抵抗素子と
    を備える
    半導体装置。
21. （ａ）複数の半導体素子を形成する工程と、
    （ｂ）第１領域に第１磁気ランダムアクセスメモリの複数の第１磁気メモリセルを、第２領域に第２磁気ランダムアクセスメモリの複数の第２磁気メモリセルを同時に形成する工程と
    を具備し、
    前記複数の第１磁気メモリセルの各々は、
    第１ゲート電極を第１ワード線に、第１ソース・ドレイン電極を第１ビット線に、それぞれ接続された第１トランジスタと、
    第２ゲート電極を前記第１ワード線に、第３ソース・ドレイン電極を第２ビット線に、それぞれ接続された第２トランジスタと、
    書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子を備え、前記導電部における一方の端子を前記第１トランジスタの第２ソース・ドレイン電極に、他方の端子を前記第２トランジスタの第４ソース・ドレイン電極にそれぞれ接続され、前記複数の磁気抵抗素子における一方の端子を前記導電部に、他方の端子を第２ワード線にそれぞれ接続され、前記複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群と
    を備え、
    前記複数の磁気抵抗素子は、互いにその抵抗値が異なり、
    前記複数の第２磁気メモリセルの各々は、
    第３ゲート電極を第３ワード線に、第５ソース・ドレイン電極を第３ビット線に、それぞれ接続された第３トランジスタと、
    第４ゲート電極を第３ワード線に、第７ソース・ドレイン電極を第４ビット線に、それぞれ接続された第４トランジスタと、
    書き込み電流の通過する第２導電部における一方の端子を前記第３トランジスタの第６ソース・ドレイン電極に、他方の端子を前記第４トランジスタの第８ソース・ドレイン電極にそれぞれ接続され、一端を前記第２導電部に他端を第４ワード線にそれぞれ接続された単数の磁気抵抗素子と
    を備える
    半導体装置の製造方法。

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