WO2005020327A1 - 磁気記憶セルおよび磁気メモリデバイス - Google Patents

磁気記憶セルおよび磁気メモリデバイス Download PDF

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WO2005020327A1
WO2005020327A1 PCT/JP2004/011832 JP2004011832W WO2005020327A1 WO 2005020327 A1 WO2005020327 A1 WO 2005020327A1 JP 2004011832 W JP2004011832 W JP 2004011832W WO 2005020327 A1 WO2005020327 A1 WO 2005020327A1
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WO
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layer
magnetic
write
current
magnetic layer
Prior art date
Application number
PCT/JP2004/011832
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English (en)
French (fr)
Inventor
Susumu Haratani
Keiji Koga
Joichiro Ezaki
Original Assignee
Tdk Corporation
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Filing date
Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a magnetic memory cell including a magnetoresistive effect generator, and a magnetic memory device including a plurality of magnetic memory cells and configured to record and read information.
  • a magnetic random access memory (hereinafter, also referred to as “MRAM: Magnetic random access memory”) is known as a magnetic memory device using this type of magnetic storage cell.
  • MRAM Magnetic random access memory
  • information is stored using a combination (parallel or antiparallel) of the magnetization directions of two ferromagnetic materials included in the magnetoresistive element.
  • reading of stored information detects a change in the resistance value (ie, a change in current or voltage) of the magnetoresistive element that differs when the magnetization directions of the two ferromagnetic materials are parallel and antiparallel. It is done by doing.
  • MRAM giant magneto-resistive
  • the effect is used.
  • an MRAM using a GMR element capable of obtaining the GMR effect one disclosed in US Pat. No. 5,343,422 is known.
  • the GMR effect is a phenomenon in which the resistance value becomes minimum when the magnetization directions of two parallel magnetic layers along the easy axis direction are parallel to each other, and becomes maximum when the magnetization directions are antiparallel.
  • Means As the MRAM using the GMR element, there are a coercive force difference type (a pseudo spin valve type; a Pseudo spin valve type) and an exchange bias type (a spin valve; a spin valve type).
  • a GMR element In a coercive force difference type MRAM, a GMR element has two ferromagnetic layers and a nonmagnetic layer sandwiched between them, and writes and reads information using the coercive force difference between the two ferromagnetic materials. It is to put out.
  • the GMR element has a structure of, for example, “nickel iron alloy (NiFe) / copper (Cu) / cobalt (Co)”
  • the resistance change rate is a small value of about 6-8%.
  • exchange-bias type MRAM the GMR element has a fixed layer whose magnetization direction is fixed by exchange coupling with an antiferromagnetic layer, and the magnetization direction changes due to an external magnetic field.
  • the GMR element has a magneto-sensitive layer and a non-magnetic layer sandwiched between them, and writes and reads information by utilizing the difference in the magnetization direction between the fixed layer and the magneto-sensitive layer.
  • the configuration of the GMR element is “platinum manganese (PtMn) / cobalt iron (CoFe) / copper (Cu) / CoFeJ
  • the resistance change rate is about 10%, which is larger than the coercive force difference type.
  • it is not enough to achieve further improvement in storage speed and access speed.
  • TMR effect tunnel magnetoresistance effect
  • the MRAM includes a plurality of bit lines 105 arranged in parallel with each other and a plurality of write lines arranged in parallel with each other and orthogonal to each bit line 105.
  • a plurality of storage elements 120 arranged in the same manner.
  • the storage element 120 includes a first magnetic layer 102, a tunnel barrier layer 103, and a magneto-sensitive layer 104 as a second magnetic layer, and these layers 102, 103, 104 Are stacked in this order.
  • the TMR effect refers to the effect between the two first magnetic layers 102 and ferromagnetic layers 104 as ferromagnetic layers sandwiching a tunnel barrier layer 103 as an extremely thin insulating layer (nonmagnetic conductive layer).
  • This is an effect that the tunnel current flowing through the tunnel barrier layer 103 changes depending on the relative angle of the magnetization direction in.
  • the resistance value becomes minimum when the magnetization directions of the first magnetic layer 102 and the magneto-sensitive layer 104 are parallel to each other, and becomes maximum when they are antiparallel to each other.
  • the resistance change rate is 40 when the storage element 120 has a structure of, for example, “CoFe / aluminum oxide / CoFe”.
  • the magnetization direction of the magneto-sensitive layer 104 in the storage element 120 is changed to a predetermined direction by a current magnetic field generated by applying a current to the bit line 105 and the write word line 106 shown in FIG. The direction is changed and the information is stored.
  • Patent Document 1 US Pat. No. 5,343,422
  • Patent Document 2 US Pat. No. 5,629,922
  • Patent Document 3 Japanese Patent Application Laid-Open No. 9-91949
  • the inventors have found the following problems. That is, in this MRAM, the magnetization direction of the magneto-sensitive layer 104 is changed by an induced magnetic field (that is, a current magnetic field) caused by a current flowing through the orthogonally arranged bit line 105 and write word line 106, and each memory cell as a storage cell is changed. Information is stored in the element 120.
  • this magnetic field is an open magnetic field (not magnetically confined to a specific area)
  • the MRAM has a large leakage flux. Is low. At the same time, there is a problem that the leakage magnetic flux may adversely affect the adjacent storage element 120.
  • This magnetic storage cell (hereinafter, also referred to as “storage cell”) 1 includes a pair of storage elements la and lb.
  • each of the storage elements la and lb is formed by one or more conductors (write bit line 5a and write word line 6, and write bit line 5b and write word line 6) that generate a magnetic field.
  • each of the TMR films S20a and S20b is configured by laminating a plurality of layers including a second magnetic layer (second magnetosensitive layer) 8a and 8b.
  • Each of the annular magnetic layers 4a and 4b is disposed so that the direction along the laminated surface of the TMR films S20a and S20b (the direction perpendicular to the plane of the drawing) is the axial direction.
  • the respective axes of the respective annular magnetic layers 4a and 4b are indicated by reference numerals F and G in FIG. 4 (a).
  • each of the annular magnetic layers 4a and 4b is juxtaposed with each other so that the above-mentioned axial directions coincide with each other, and each of the conductors (the write bit line 5a and the write word line 5a) penetrate each other. 6 and the write bit line 5b and the write word line 6) to share each predetermined portion (shared portion 34).
  • a part of the annular magnetic layer is formed.
  • the magnetic flux density in the shared portion 34 of each of the annular magnetic layers 4a and 4b can be increased as compared with a storage cell provided separately without being shared with each other, and as a result, the magnetic flux density in each of the annular magnetic layers 4a and 4b can be increased.
  • the strength of each of the return magnetic fields 16a and 16b can be increased.
  • the magnetization reversal of the second magnetic layers 8a and 8b is performed by the smaller write current. It can be performed.
  • the write current refers to a current necessary for reversing the magnetization direction of the magnetosensitive layer (8a and 14a, 8b and 14b).
  • a storage element for example, storage element la in FIG. 4 having one magnetoresistive effect generator 20a in FIG. 4 and one annular magnetic layer 4a in FIG.
  • a single magnetoresistive effect element 20a also stores 1-bit information, the current flowing through both write bit lines 5a, 5b and write word line 6 causes write bit lines 5a, 5b Since the magnetic flux generated around the write word line 6 and the write word line 6 can be confined in the closed magnetic path formed by the annular magnetic layer 4a, the generation of the leakage magnetic flux can be reduced, and as a result, the adverse effect on the memory cell in contact with the P is greatly reduced. The writing efficiency can be increased while the writing efficiency can be reduced. The same applies to a storage cell that stores one-bit information by three or more annular magnetic layers 4a and the magnetoresistive effect generator 20a provided in each of the annular magnetic layers 4a.
  • the magnetization directions of the magnetosensitive layers (8a and 14a, 8b and 14b) are reversed.
  • the write bit line 5a and the write word line 6 penetrating the one annular magnetic layer 4a and the write bit line 5b and the write word line 6 penetrating the other annular magnetic layer 4b are respectively written. Due to the configuration for supplying current, it is difficult to manufacture each of the storage elements la and lb in a completely identical structure, and it is difficult to manufacture the storage elements la and lb (the write bit line 5a and the write bit line 5a).
  • the current difference between the total value of the write current supplied to the word line 6) and the total value of the write current supplied to the storage element lb side (the write bit line 5b and the write word line 6) is large. They tend to be easy to become. In this case, a write current (large write current) having the same current value as that supplied to the other storage element must be supplied to the storage element on which the total value of the write current may be small. As a result, a larger write current is supplied to the memory cell 1 than necessary, and a new problem occurs that the write efficiency is reduced.
  • the present invention has been made in view of a powerful problem, and has as its main object to provide a magnetic memory cell and a magnetic memory device that can efficiently change the magnetization direction of a magnetosensitive layer with a small amount of current. .
  • the magnetic memory cell according to the present invention includes an annular magnetic layer penetrated by at least one conductive wire that generates a magnetic field, a first magnetosensitive layer in the annular magnetic layer, the magnetization direction of which is changed by the magnetic field, and the first magnetic layer.
  • the “magnetic field” in the present specification means a magnetic field generated by a current flowing through a conductive wire or a return magnetic field generated in an annular magnetic layer.
  • the “annular” of the “annular magnetic layer” means that when viewed from a conductor penetrating the inside, the periphery of each conductor is completely taken in magnetically and electrically continuously, and a cross section in a direction crossing the conductor is taken. Means closed. Therefore, the annular magnetic layer allows the insulator to be contained as long as it is magnetically and electrically continuous. In other words, the insulator does not include an insulator through which no current flows, but may include an oxide film generated in a manufacturing process, for example.
  • the term “magnetoresistive effect generator” means a part or the like that exhibits the magnetoresistance effect.
  • the magnetic memory cell according to the present invention is characterized in that the annular magnetic layer penetrated by at least one conductor that generates a magnetic field, and the first magnetosensitive layer in which the magnetization direction changes in the annular magnetic layer due to the magnetic field.
  • a plurality of magnetoresistive elements each including a magnetoresistive effect generator disposed on the surface of the first magnetosensitive layer and configured to allow current to flow in a direction perpendicular to the lamination surface.
  • the plurality of annular magnetic layers are arranged side by side so that their axial directions coincide with each other, and each of the plurality of annular magnetic layers shares a predetermined portion with each other.
  • the “axial direction” in the present specification refers to a direction parallel to the axis of the annular magnetic layer when focusing on the annular magnetic layer alone, in other words, the opening direction of the annular magnetic layer, that is, a conductor passing through the inside.
  • Shared means a state in which a pair of annular magnetic layers are electrically and magnetically continuous with each other.
  • the plurality of second magnetic fields are magnetized by the magnetic field in directions antiparallel to each other.
  • the term “antiparallel to each other” in the present invention means that the magnetization directions of each other, that is, the relative angle formed by the average magnetization direction in each magnetic layer is strictly 180 degrees, and also occurs in manufacturing. This also includes the case where the angle deviates from 180 degrees by a predetermined angle due to an error or an error that occurs because the axis is not completely uniaxial.
  • the thickness of the first magnetosensitive layer is defined to be in the range of 0.5 nm or more and 30 nm or less.
  • the annular magnetic layer is penetrated by a plurality of conductors, and the plurality of conductors extend in parallel with each other in a region penetrating the annular magnetic layer.
  • the laminated body is configured to include a second magnetically sensitive layer that can be magnetically exchange-coupled with the first magnetically sensitive layer.
  • a non-magnetic layer a non-magnetic layer, a first magnetic layer laminated on one surface of the non-magnetic layer and having a fixed magnetization direction, and a second magnetic layer laminated on the other surface of the non-magnetic layer.
  • the laminated body is configured to include a second magnetic layer that functions as a magnetically sensitive layer, and that information is detectable based on the current flowing through the laminated body.
  • the “information” in the present invention is generally a binary value represented by “0” or “1” or “High” or “Low” depending on a current value or a voltage value in an input / output signal to a magnetic memory device. Get information.
  • the first magnetic layer is formed using a material having a larger coercive force than the second magnetic layer.
  • a magnetic memory device includes the above magnetic storage cell, a write line as the conductive line, and a read line for supplying the current to the laminate.
  • the annular magnetic layer penetrated by one or more conductors that generate a magnetic field, and the first sense in which the magnetization direction is changed by the magnetic field in the annular magnetic layer.
  • the thickness of the first magneto-sensitive layer is specified to be 40 nm or less, the demagnetizing field due to the thickness is reduced.
  • the write current required for reversing the magnetization direction of the free layer can be reduced to efficiently change the magnetization direction of the first free layer.
  • the annular magnetic layer penetrated by at least one conductive wire that generates a magnetic field, and the first magnetic field whose magnetization direction is changed by the magnetic field in the annular magnetic layer
  • a plurality of memories each including a magneto-sensitive layer and a stacked body including a magnetic resistance effect generator disposed on the surface of the first magneto-sensitive layer and configured to allow a current to flow in a direction perpendicular to the stacking surface.
  • a plurality of annular magnetic layers that are arranged side by side with their axial directions coincident with each other and share predetermined portions with each other, and are arranged on the same side with respect to a plane including each axis.
  • the thickness of the first magneto-sensitive layer is specified to be 0.5 nm or more and 40 nm or less, so that the thickness of 0.5 nm or more is ensured so that the first magneto-sensitive layer can be manufactured stably as a magnetic film. Results in higher manufacturing yields To be able to force S.
  • the thickness of the first magnetosensitive layer is specified to be 40 nm or less, the demagnetizing field due to the thickness is reduced. The write current required to reverse the magnetization direction of the first magnetically sensitive layer can be reduced, and the magnetization direction of the first magnetically sensitive layer can be changed efficiently.
  • the plurality of first magneto-sensitive layers are configured to be magnetized in antiparallel directions by the magnetic field, so that Since the direction of each magnetic field generated in the shared portion of each annular magnetic layer when current flows through each lead wire of the pair of storage elements can be always aligned, the magnetic flux density in the shared portion of each annular magnetic layer is ensured. Can be increased. As a result, the intensity of each return magnetic field in each annular magnetic layer can be increased, and as a result, the magnetization reversal of the first magnetosensitive layer can be efficiently performed with a smaller write current.
  • the thickness is 30 ⁇ .
  • the demagnetizing field due to the thickness is further reduced.
  • the current value of each write current required for reversing the magnetization direction of the layer can be further reduced to efficiently change the magnetization direction of the free layer.
  • the plurality of conductors are configured to extend in parallel with each other in the region penetrating the annular magnetic layer, so that the plurality of conductors cross each other.
  • the combined magnetic field generated by passing the current through the plurality of conductors can be increased.
  • the force S can be used to more efficiently reverse the magnetization of each first magnetosensitive layer.
  • the stacked body includes the first magnetically sensitive layer and the second magnetically sensitive layer that can be magnetically exchange-coupled with each other. Since a material having a high polarizability can be selected as a material of the second magnetosensitive layer, the magnetoresistance ratio of the memory element can be increased.
  • the nonmagnetic layer, the first magnetic layer laminated on one surface side of the nonmagnetic layer and having a fixed magnetization direction, and the nonmagnetic layer And a second magnetic layer functioning as a second magnetically sensitive layer laminated on the other side of the first and second laminated layers, and each laminated body is configured, and information can be detected based on a current flowing through each of the pair of laminated bodies.
  • an insulating layer capable of generating a tunnel effect is used as a nonmagnetic layer.
  • the first magnetic layer is formed by using a material having a larger coercive force than the second magnetic layer. It is possible to prevent the magnetization direction in the magnetic field from being affected by an unnecessary magnetic field such as an external disturbing magnetic field.
  • FIG. 1 is a block diagram showing an overall configuration of a magnetic memory device M according to an embodiment of the present invention.
  • FIG. 2 is a partial plan view showing a main part configuration of a storage cell group 54 in the magnetic memory device M shown in FIG. 1.
  • FIG. 3 is an essential part perspective view showing the configuration of a storage cell 1 in the magnetic memory device M shown in FIG. 1.
  • FIG. 4 (a)-(c) is a cross-sectional view of the memory cell 1 shown in FIG. 2 along the line VV.
  • FIG. 5 is another partial plan view showing a main configuration of a storage cell group 54 in the magnetic memory device M shown in FIG. 1.
  • FIG. 6 is a cross-sectional view of the memory cell 1 shown in FIG. 5, taken along line WW.
  • FIG. 7 is a circuit diagram of a magnetic memory device M.
  • FIG. 8 is a circuit diagram showing a part of the circuit shown in FIG. 7.
  • FIG. 9 is an explanatory diagram for explaining the type A-C shape of the memory cell 1 when the relationship between the thickness of the first magnetosensitive layers 14a and 14b and the write current is obtained by simulation.
  • FIG. 10 is a dimensional diagram showing dimensions for each type A to C in FIG.
  • FIG. 11 is a characteristic diagram obtained by simulating the relationship between the thickness of each of the first magnetosensitive layers 14a and 14b and the write current for each type A storage cell 1.
  • FIG. 12 is a characteristic diagram obtained by simulating the relationship between the thickness of each first magneto-sensitive layer 14a and 14b and each write current in the type B storage cell 1.
  • FIG. 13 is a characteristic diagram obtained by simulating the relationship between the thickness of each first magneto-sensitive layer 14a, 14b and the write current for the type C storage cell 1.
  • FIG. 14 is a cross-sectional view of a conventional magnetic storage cell mainly showing a storage element 120.
  • FIG. 15 is a plan view showing a configuration of a conventional magnetic memory device.
  • the magnetic memory device M includes an address buffer 51, a data buffer 52, a control logic unit 53, a storage cell group 54, a first drive control circuit unit 56, and a second drive control circuit. Part 58 is provided.
  • the address buffer 51 has an external address input terminal AO—A20, and receives an address signal fetched from the external address input terminal AO—A20 via a Y-direction address line 57 for the first address.
  • the signal is output to the second drive control circuit unit 58 via the X-direction address line 55 while being output to the second drive control circuit unit 56.
  • the data buffer 52 includes an external data terminal DO-D7, an input buffer 52A, and an output buffer 52B.
  • the data buffer 52 is connected to a control port magic unit 53 via a control signal line 53A.
  • the input buffer 52A is connected to the second drive control circuit unit 58 via the X-direction write data bus 60, and is connected to the first drive control circuit unit 56 via the Y-direction write data bus 61. It is connected to the.
  • the output buffer 52B is connected to the first drive control circuit unit 56 via the Y-direction read data bus 62.
  • the input buffer 52A and the output buffer 52B operate according to the control signal input from the control logic unit 53 via the control signal line 53A.
  • the control logic unit 53 has an input terminal CS and an input terminal WE, and controls operations of the data buffer 52, the first drive control circuit unit 56, and the second drive control circuit unit 58.
  • the control logic unit 53 includes an input buffer 52A and an output buffer 52A based on the chip select signal input via the input terminal CS and the write enable signal input via the input terminal WE. Determine which of 52B is to be activated and generate a control signal for operating input buffer 52A and output buffer 52B according to this determination and output it to data buffer 52 via control signal line 53A.
  • the control logic unit 53 amplifies the chip select signal and the write enable signal to the required voltage levels in the respective drive control circuit units 56 and 58 and outputs the amplified signal.
  • the storage cell group 54 has a matrix structure in which a large number of storage cells 1 as magnetic storage cells are arranged at respective intersections in the orthogonal word line direction (X direction) and bit line direction (Y direction). ing.
  • the storage cell 1 is a minimum unit for storing data in the magnetic memory device M, and includes a pair of storage elements (tunnel magnetoresistive elements). The memory cell 1 will be described later in detail.
  • the first drive control circuit section 56 includes a Y-direction address decoder circuit 56A, a sense amplifier circuit 56B, and a Y-direction current drive circuit 56C.
  • the second drive control circuit 58 has an X-direction address decoder circuit 58A, a constant current circuit 58B, and an X-direction current drive circuit 58C.
  • the Y-direction address decoder circuit 56A outputs the bit decode lines 71 (71, 71 ⁇ + 1) based on the address signal input via the ⁇ ⁇ ⁇ ⁇ -direction address line 57. , ⁇ ⁇ ⁇ ).
  • the X-direction address decoder circuit 58 ⁇ based on the address signal input via the X-direction address line 55, has a word decode line 72 (..., 72m, 72m + l,. Select
  • the sense amplifier circuit 56B and the constant current circuit 58B operate during a read operation for the memory cell group 54.
  • the sense amplifier circuit 56B is connected to the memory cell group 54 via each of the read bit lines 13a and 13b, and flows through each of the read bit lines 13a and 13b during a read operation.
  • the information stored in each memory cell 1 is read by detecting each read current.
  • the constant current circuit 58B is connected to the memory cell group 54 via the read switch 83 and the read word line 12 as shown in the figure, and connects the read bit lines 13a and 13b during the read operation.
  • the total current value of the flowing read current (the read current flowing through the memory cell 1) is controlled to be constant.
  • each of the read bit lines 13a and 13b corresponds to a "read line" in the present invention.
  • the Y-direction current drive circuit 56C and the X-direction current drive circuit 58C operate during a write operation on the storage cell group 54.
  • the Y-direction current drive circuit 56C includes a write bit line lead-out electrode 42 and each of the write bit lines 5a and 5b (hereinafter, also referred to as “write bit line 5” when not distinguished). )
  • write bit line 5 When not distinguished.
  • X-direction current drive circuit 58C is connected to memory cell group 54 via write word line lead electrode 41 and write word line ("first write line" in the present invention) 6.
  • a write current is supplied to memory cell group 54 via write word line 6 during a write operation.
  • the Y-direction current drive circuit 56C controls each of the write bit lines (the “first” in the present invention) so that the direction of the write current supplied to one side is opposite to the direction of the write current supplied to the other side.
  • Write line 2 Supply write current to 5a and 5b.
  • the write bit line 5a and the write word line 6, and the write bit line 5b and the write word line 6 correspond to a "conductor" in the present invention.
  • FIG. 2 is a conceptual diagram showing a planar configuration of a main part related to a write operation of the memory cell group 54.
  • the magnetic memory device M includes a plurality of write bit lines 5a and 5b, and a plurality of write word lines 6 respectively intersecting the plurality of write bit lines 5a and 5b.
  • the write bit lines 5a and 5b and the write word line 6 are formed by forming parallel portions 10 extending in parallel with each other in respective regions where they cross each other.
  • each parallel portion 10 is such that the write word line 6 extends in the X direction in a rectangular wave shape (in other words, the portion extending in the + Y direction and the one extending in the Y direction).
  • write bit lines 5a and 5b extend linearly along the Y direction, with the existing portions being formed in a zigzag shape that is alternately repeated via the portions extending in the X direction.
  • Each write bit line 5a, 5b is close to the rectangular wave rising portion (portion extending in the + Y direction) and the falling portion (portion extending in one Y direction) of the write word line 6 They are arranged in a parallel state.
  • write bit line lead-out electrodes 42 are provided at both ends of each of the write bit lines 5a and 5b.
  • One of the write bit line lead electrodes 42 (for example, the upper write bit line lead electrode 42 in the figure) is connected to the Y-direction current drive circuit 56C, and the other (for example, the lower write The connection bit line extraction electrode 42) is connected so as to be finally grounded.
  • a write word line lead electrode 41 is provided, and each write word line lead electrode 41 is connected to one (for example, the write word line on the left side in FIG. Line extraction electrode 41) is connected to the X-direction current drive circuit 58C, and the other (for example, the right write word line extraction electrode 41 on the right side in the figure) is finally connected to ground.
  • each storage cell 1 includes annular magnetic layers 4a and 4b (both are also referred to as “annular magnetic layer 4”) and a pair of magnetoresistive effect generators 20a and 20b. I have.
  • Each storage cell 1 includes a parallel portion 10 corresponding to the rising portion of the write word line 6 and a parallel portion 10 corresponding to the falling portion of the write word line 6 adjacent to the parallel portion 10.
  • the write bit lines 5a and 5b and the write word line 6 are provided at respective intersection regions.
  • Each memory cell 1 is connected to the write word line 6 as shown in FIGS.
  • the parallel portion 10 corresponding to the rising portion is configured as the storage element la
  • the parallel portion 10 corresponding to the falling portion of the write word line 6 is configured as the storage element lb.
  • the annular magnetic layer 4a is oriented in the direction along the layer surface of the magnetoresistance effect generator 20a (the direction orthogonal to the lamination direction of the magnetoresistance effect generator 20a.
  • the axis is denoted by F in the figure
  • the entire lower wall of the annular magnetic layer 4a in the figure constitutes the first magnetosensitive layer 14a.
  • the write bit line 5a and the write word line 6 are arranged side by side in the Z direction as an example.
  • Insulation is provided between the write bit line 5a and the write word line 6, between the write bit line 5a and the annular magnetic layer 4a, and between the write word line 6 and the annular magnetic layer 4a.
  • Films 7a are provided, respectively, to electrically insulate write bit line 5a and write word line 6, and to connect write bit line 5a and write word line 6 to annular magnetic layer 4a. It is electrically insulated.
  • the annular magnetic layer 4b has an axial direction (the direction perpendicular to the laminating direction of the magnetoresistive effect generator 20b; the Y direction in the figure) along the lamination plane of the magnetoresistive effect generator 20b.
  • the axis is indicated by a symbol G, and is formed in an annular shape (for example, a rectangular cylindrical shape) and penetrated by a write bit line 5b and a write word line 6. .
  • the entire lower wall of the annular magnetic layer 4b in the figure constitutes the first magnetosensitive layer 14b.
  • the write bit line 5b and the write word line 6 are arranged side by side in the Z direction. Insulation is provided between the write bit line 5b and the write word line 6, between the write bit line 5b and the annular magnetic layer 4b, and between the write word line 6 and the annular magnetic layer 4b.
  • Films 7b are respectively provided to electrically insulate write bit line 5b and write word line 6, and electrically connect write bit line 5b and write word line 6 to annular magnetic layer 4b. Insulated. Further, the respective annular magnetic layers 4a and 4b are juxtaposed so that the directions of the axes F and G coincide with each other, and the respective write bit lines 5a and write word lines 6 penetrating each other, and The portion sandwiched between the bit line 5b and the write word line 6 (hereinafter, also referred to as “shared portion 34”) is configured to be shared with each other. Specifically, the annular magnetic layers 4a and 4b are parallel to each other with the directions of the axes F and G coincident with each other, and have one side wall (in FIG.
  • the shared portion 34 also functions as a right side wall of the annular magnetic layer 4a and a left side wall of the annular magnetic layer 4b.
  • the first magneto-sensitive layers 14a and 14b are disposed on the same side (the lower side in the figure) with respect to the plane H including the axes F and G (specifically, Side by side). The right end of the first magneto-sensitive layer 14a in the drawing is included in the shared portion 34, while the left end of the first magneto-sensitive layer 14b in the same drawing is included in the shared portion 34.
  • the first magneto-sensitive layers 14a and 14b share one end side (the right end side of the first magneto-sensitive layer 14a and the left end side of the first magneto-sensitive layer 14b).
  • the forces are also arranged side by side on the same plane.
  • the magnetoresistive effect expressing body 20a includes a first magnetic layer 2a, a tunnel barrier layer (“non-magnetic layer” in the present invention) 3a, and a second magnetic layer. 8a (“the second magnetically sensitive layer” in the present invention; hereinafter, also referred to as “the second magnetically sensitive layer 8a”) is laminated on the conductive layer 24a described later in this order.
  • the magnetoresistive effect-generating body 20a is located at or near the center of the first magneto-sensitive layer 14a (in the figure, the symbol J sandwiched between the left side wall 35a of the annular magnetic layer 4a and the shared portion 34).
  • the second magneto-sensitive layer 8a is disposed in a state of being electrically connected to the first magneto-sensitive layer 14a.
  • magnetoresistive effect-generating body 20a is provided at the center of first magnetosensitive layer 14a. With this configuration, the magnetoresistive effect-generating body 20a forms a TMR film S20a (the “laminate” in the present invention) together with the first magnetosensitive layer 14a. In the TMR film S20a, a current flows in a direction perpendicular to the stacked surface of the magnetoresistive body 20a.
  • the magnetoresistive effect-generating body 20b includes a first magnetic layer 2b, a tunnel barrier layer (“non-magnetic layer” in the present invention) 3b, and a second magnetic layer 2b.
  • the magnetic layer 8b (the “second magnetically sensitive layer” in the present invention; hereinafter, also referred to as “the second magnetically sensitive layer 8b”) is laminated on the conductive layer 24a described later in this order.
  • the magnetoresistive effect-generating body 20b is located at or near the center of the first magneto-sensitive layer 14b (in the drawing, the right-side wall 35b of the annular magnetic layer 4b is sandwiched between the shared portion 34).
  • the second magneto-sensitive layer 8b is electrically connected to the first magneto-sensitive layer 14b on the surface (within the range indicated by the symbol K).
  • the magnetoresistance effect generator 20b is provided at the center of the first magnetosensitive layer 14b. With this configuration, the magnetoresistance effect generator 20b is shared with the first magnetosensitive layer 14b.
  • a TMR film S20b (the “laminate” in the present invention) is formed. In the TMR film S20b, a current flows in a direction perpendicular to the stacked surface of the magnetoresistance effect generator 20b.
  • the first magneto-sensitive layer 14a and the second magneto-sensitive layer 8a are magnetically exchange-coupled to each other.
  • the first magnetic layer 14b and the second magnetic layer 8b are magnetically exchange-coupled with each other.
  • the magnetization directions of the first magnetic layers 2a and 2b are fixed in advance in the same direction.
  • the TMR films S20a and S20b are exaggerated relatively larger than other surrounding components in order to explain the film configuration of the TMR films S20a and S20b.
  • the thickness of the layers 14a and 14b is exaggerated relatively thicker than the thickness of other surrounding components.
  • the TMR film S20a forms the first magnetic layer 2a and the second magnetic layer when a voltage perpendicular to the lamination surface is applied between the first magnetic layer 2a and the second magnetically sensitive layer 8a.
  • One of the magnetic layers 8a penetrates through the tunnel barrier layer 3a and moves to the other of the first magnetic layer 2a and the second magnetosensitive layer 8a, so that a tunnel current flows. It is configured to be able to improve memory speed and access speed. This tunnel current changes depending on the relative angle between the spin of the first magnetic layer 2a and the spin of the second magnetically sensitive layer 8a at the interface with the tunnel barrier layer 3a.
  • the magnetoresistance change ratio (MR ratio) is defined as the following equation.
  • dR means a difference in resistance between when the spins are parallel to each other and when it is antiparallel
  • R means a resistance when the spins are parallel to each other.
  • tunnel resistance Rt The resistance to tunnel current (hereinafter, also referred to as “tunnel resistance Rt”) strongly depends on the film thickness T of the tunnel barrier layers 3a and 3b. Specifically, the tunnel resistance Rt increases exponentially with respect to the film thickness T of the tunnel barrier layers 3a and 3b in the low voltage region, as shown in the following equation.
  • ⁇ is the barrier height
  • m * is the effective mass of the electron
  • Ef is the Fermi energy
  • h means Planck's constant.
  • a tunnel resistance Rt of about several tens of Q ⁇ (/ m) 2 is appropriate in order to achieve matching with a semiconductor device such as a transistor.
  • the tunnel resistance Rt is, 10k Q ⁇ (zm) 2 or less, further preferred properly is a lk Q ⁇ (zm) 2 or less Is preferred. Therefore, in order to realize the above-described tunnel resistance Rt, it is desirable that the thickness T of the tunnel barrier layers 3a and 3b be 2 nm or less, more preferably 1.5 nm or less.
  • the tunnel resistance Rt can be reduced.
  • the MR ratio may decrease due to the leakage current caused by the unevenness of the junction interface with the magnetic layers 8a and 8b.
  • the thickness T of each of the tunnel barrier layers 3a and 3b needs to be set to a thickness that does not allow leakage current to flow, and specifically, it is preferable to set it to 0.3 nm or more. .
  • the coercive force of the first magnetic layers 2a and 2b is larger than the coercive force of the second magnetic sensitive layers 8a and 8b. It is also desirable that it is configured to be large. Specifically, the first magnetic layer 2a, 2b coercivity of, (50/4 ⁇ ) X 10 3 It is desirable tool especially greater than A / m (100/4 ⁇ ) X 10 3 A / m or more is desirable. With this configuration, it is possible to prevent the magnetization directions in the first magnetic layers 2a and 2b from being affected by an unnecessary magnetic field such as an external magnetic field.
  • the first magnetic layers 2a and 2b are made of, for example, a 5 nm thick cobalt iron alloy (CoFe).
  • the first magnetic layers 2a and 2b can be composed of a simple substance of cobalt (Co), a cobalt platinum alloy (CoPt), a nickel iron cobalt alloy (NiFeCo), or the like.
  • the second magnetosensitive layers 8a and 8b are made of, for example, a single element of cobalt (Co), a cobalt iron alloy (CoFe), a cobalt platinum alloy (CoPt), a nickel iron alloy (NiFe), or a nickel iron cobalt alloy (NiFeCo). Can be configured.
  • the easy axis of magnetization of the first magnetic layers 2a and 2b and the second magnetic sensitive layers 8a and 8b is determined by the magnetization directions of the first magnetic layers 2a and 2b and the second magnetic sensitive layers 8a and 8b. Are desirably parallel to each other in order to stabilize them in a state of being parallel or antiparallel to each other.
  • the write bit line 5 and the write word line 6 A return magnetic field is generated inside the parallel portion 10 due to the write current flowing through the parallel portion 10. This return magnetic field reverses according to the direction of the current flowing through write bit line 5 and write word line 6.
  • the annular magnetic layer 4 also becomes, for example, a nickel-iron alloy (NiFe) force, so that the first magnetically sensitive layer 14a, 14b has a coercive force (100 ⁇ 4 ⁇ ) ⁇ 10 3 A / m or less. It is desirable that the structure be smaller than the coercive force of the layers 2a and 2b.
  • the permeability of the annular magnetic layer 4 is larger.
  • the force S is preferably 2000 or more, more preferably 6000 or more.
  • the thickness of the first magneto-sensitive layers 14a and 14b is preferably set in the range of 0.5 nm or more and 40 nm or less, preferably in the range of 0.5 nm or more and 30 nm or less. .
  • the film thickness of the first free layer 14a, 14b within this range, the magnetization direction of the first free layer 14a, 14b and the second free layer 8a, 8b can be changed.
  • the total value of the write currents flowing through the write word line 6 and the write bit line 5a penetrating the circular magnetic layer 4a (total value of the write current flowing through the storage element la) and the circular A force that balances the total value of the write currents flowing through the write word line 6 and the write bit line 5b penetrating the magnetic layer 4b (total value of the write currents flowing through the storage element lb side).
  • the write current of the entire memory cell 1 can be reduced.
  • the thickness of the first magneto-sensitive layers 14a and 14b is 50 nm or more, the total value of the write current of the storage element la and the total value of the write current of the storage element lb is Is large, the balance becomes worse, so that the storage element (la and lb) having a large total value of the write current can be stored even in the storage element (one of la and lb) having a small total value of the write current.
  • a write current of the same magnitude as that of the other must be supplied.
  • the total value of the write currents for the storage elements la and lb has increased overall. As a result, the thickness is less than 50 nm.
  • the total amount of the write current for the memory cell 1 is large.
  • the thickness of the first magneto-sensitive layers 14a and 14b is less than 50 nm, the current difference between the total value of the write current on the storage element la and the total value of the write current on the storage element lb is The balance tends to be improved with a slight decrease, and as the thickness (film thickness) of the first magneto-sensitive layers 14a and 14b decreases, the total value of the write current on the storage element la side and the storage element lb The total value of the write currents on both sides tends to decrease.
  • the thickness is less than 40 nm, the current difference between the total values of the write currents on the storage element la and lb sides is further reduced, and the balance between the two tends to be further improved. Further, when the thickness is 30 nm or less, the current difference between the total values of the write currents on the storage element la and lb sides becomes smaller, and the balance between the two tends to be further improved.
  • the thickness of the first magneto-sensitive layers 14a and 14b it is preferable to set the thickness of the first magneto-sensitive layers 14a and 14b to 0.5 nm or more. .
  • the write bit line 5 and the write word line 6 are formed by sequentially stacking 10 nm thick titanium (Ti), 10 nm thick titanium nitride (TiN), and 500 nm thick aluminum (A1). It is configured.
  • FIG. 3 a configuration related to the information reading operation will be described with reference to FIGS. 3, 5, and 6.
  • each storage cell 1 is disposed at each intersection of a plurality of read word lines 12 and a plurality of read bit lines 13a, 13b.
  • each storage element la, lb in the storage cell 1 has a base on which a pair of Schottky diodes 75a, 75b (hereinafter, also simply referred to as “diodes 75a, 75b”) is formed.
  • a pair of magnetoresistive effect generators 20a and 20b and a ring-shaped magnetic layer 4 (4a and 4b) are stacked in this order on 11.
  • each memory cell 1 (la, lb) (the side on which the magnetoresistive elements 20a, 20b are formed) is connected to the read bit lines 13a, 13b via the diodes 75a, 75b and the connection layers 13T, 13T. 13b.
  • the upper surface of each of the storage elements la and lb (opposite to the magnetoresistive effect bodies 20a and 20b) is connected to the read word line 12.
  • each read bit line 13a, 13b supplies a read current to each of a pair of storage elements la, lb in each storage cell 1, and as shown in FIG.
  • a read bit line lead electrode 44 is provided.
  • the read word line 12 guides a read current flowing through each of the storage elements la and lb to ground (earth potential), and a read word line lead electrode 43 is provided at each end. .
  • the diode 75a includes a substrate 26, an epitaxial layer 25 laminated on the substrate 26, and a conductive layer 24a laminated on the epitaxial layer 25.
  • a Schottky barrier is formed between the layer and the epitaxial layer 25.
  • the diode 75b includes a substrate 26, an epitaxial layer 25 laminated on the substrate 26, and a conductive layer 24b laminated on the epitaxial layer 25, as shown in FIG.
  • a Schottky barrier is formed between 24b and the epitaxial layer 25.
  • the diode 75a and the diode 75b are electrically connected to each other via the magnetoresistance effect generators 20a and 20b and the annular magnetic layer 4, and are electrically insulated from each other except for these portions. Have been. Note that, in the figure, each part indicated by reference numerals 11A, 17A, and 17B is formed of an insulating layer.
  • the storage cell 1 for each bit string of the storage cell group 54 and a part of the read circuit including the sense amplifier circuit 56B are formed by repeating the read circuit.
  • a unit readout circuit 80 ( ⁇ , 80 ⁇ , 80 ⁇ + 1, ⁇ ) is formed, and the unit readout circuits 80 are arranged in parallel in the bit string direction.
  • Each unit read circuit 80 is connected to the ⁇ address decoder circuit 56 via a bit decode line 71 ((, ⁇ , 71 ⁇ , 71 ⁇ + 1, ⁇ ,), and also connected via a ⁇ direction read data bus 62. Connected to the output buffer 52 ⁇ .
  • Each of the storage elements la and lb of each of the storage cells 1 included in each of the unit readout circuits 80 has one end connected to each of the unit readout circuits 80 via a pair of diodes 75a and 75b. They are connected to bit lines 13a and 13b, respectively.
  • each of the storage elements la and lb of each of the storage cells 1 included in each of the unit read circuits 80 has the other end thereof connected to each of the read word lines 12 (..., 12 m, 12 m + l,. Connected to each other.
  • each read word line 12 is connected to a read word line lead electrode 43 (FIG. 5). , 83m, 83m + l,...), And each of the read switches 83 is connected to a common constant current circuit 58B.
  • Each read switch 83 is connected to an X-direction address decoder circuit 58A via a word decode line 72 (..., 72 m, 72 m + l,). It is configured to conduct when a selection signal from is input.
  • each of the read bit lines 13a and 13b is connected to the sense amplifier circuit 56B via the read bit line lead electrode 44 (see FIG. 5), and the other ends are finally connected to the respective sense amplifier circuits 56B. Grounded.
  • the sense amplifier circuit 56B is stored in the memory cell 1 where the read current has flowed in each unit read circuit 80, based on the difference between the read currents flowing through the pair of read bit lines 13a and 13b in each unit read circuit 80. Function to detect the current information (binary information) and output the detected information to the directional reading data bus 62 via the output line 82 ( ⁇ , 82 ⁇ , 82 ⁇ + 1, ⁇ ). It has.
  • FIG. 4 (b) and FIG. 4 (c) a write operation in the storage cell 1 will be described.
  • the write direction is such that the direction of the current at the portion of the write word line 6 passing through the storage element la is from the near side to the far side (in the + Y direction) of the drawing.
  • each write bit line 5a, 5b is written so that the current direction of the write word line 6 matches the current direction of the write word line 6.
  • a write current is applied to bit lines 5a and 5b.
  • a write current is applied to the write bit line 5a so as to force the write bit line 5a from the near side to the far side (in the + Y direction) of the drawing, and the write bit line 5b , A write current is passed from the back side of the paper to the front side (in the Y direction).
  • a clockwise return magnetic field 16a is generated inside the annular magnetic layer 4a.
  • a return magnetic field 16b in the counterclockwise direction is generated inside the annular magnetic layer 4b.
  • the magnetization directions of the first magneto-sensitive layer 14a and the second magneto-sensitive layer 8a are in the X direction
  • the first magneto-sensitive layer 14b and the second The magnetization direction of the magnetosensitive layer 8b is the + X direction. That is, the respective magneto-sensitive layers of the storage elements la and lb (the first magneto-sensitive layer 14a and the second magneto-sensitive layer 8a, the first magneto-sensitive layer 14b, and the second magneto-sensitive layer)
  • the layers 8b) are magnetized in antiparallel directions.
  • the direction of each of the circulating magnetic fields 16a and 16b matches.
  • the magnetization direction of the second magneto-sensitive layer 8a and the magnetization direction of the first magnetic layer 2a match (become parallel to).
  • the magnetization direction of the second magnetically sensitive layer 8b and the magnetization direction of the first magnetic layer 2b are opposite (antiparallel).
  • information for example, “0” is stored in the storage cell 1.
  • a current is applied to the write word line 6 and each of the write bit lines 5a, 5b in a direction opposite to that in FIG.
  • a return magnetic field 16a in the counterclockwise direction is generated inside the annular magnetic layer 4a.
  • a return magnetic field 16b in the clockwise direction is generated inside the annular magnetic layer 4b.
  • the magneto-sensitive layers of the storage elements la and lb are magnetized in antiparallel directions.
  • the direction of each of the circulating magnetic fields 16a and 16b (the direction opposite to that in FIG. 13B) is matched at the shared portion 34 of each of the annular magnetic layers 4a and 4b. Therefore, as shown in the figure, in the memory element la, the magnetization direction of the second magneto-sensitive layer 8a and the magnetization direction of the first magnetic layer 2a are opposite (anti-parallel) to each other.
  • the magnetization direction of the second magnetically sensitive layer 8b and the magnetization direction of the first magnetic layer 2b match (become parallel to). As a result, information (for example, “1”) is stored in the storage cell 1.
  • the storage elements la and lb if the magnetization directions of the first magnetic layers 2a and 2b and the second magneto-sensitive layers 8a and 8b are parallel, a low resistance state in which a large tunnel current flows, If it is antiparallel, it will be in a high resistance state where only a small tunnel current flows. In other words, one of the storage element la and the storage element lb forming a pair always stores a fine report when one of the resistances is low and the other is high resistance.
  • each second magnetosensitive layer 8a , 8b are not reversed, and the data is not rewritten.
  • a Y-direction address decoder to which an address signal is input via the address buffer 51
  • the circuit 56A selects one of the bit decode lines 71 based on the address signal and outputs a control signal to the corresponding sense amplifier circuit 56B.
  • the sense amplifier circuit 56B that has received the control signal applies a voltage to the connected read bit lines 13a and 13b.
  • a positive potential is applied to the sides of the TMR films S20a and S20b in the storage elements la and lb.
  • the X-direction address decoder circuit 58A which has input the address signal via the address buffer 51, selects one of the plurality of word decode lines 72 based on the address signal to read the corresponding read signal.
  • the respective magnetization directions of the first magnetic layer 2a and the second magneto-sensitive layer 8a are parallel in the storage element la, and the first magnetization direction in the storage element lb. Since the magnetization directions of the magnetic layer 2b and the second magnetosensitive layer 8b are antiparallel, the storage element la is in a low resistance state and the storage element lb is in a high resistance state.
  • the respective magnetization directions of the first magnetic layer 2a and the second magnetosensitive layer 8a in each of the storage elements la and lb are the same. As a result, the storage element la is in a high resistance state and the storage element lb is in a low resistance state.
  • the sense amplifier circuit 56B acquires information (binary information) stored in the storage cell 1 by detecting a difference in the amount of current generated between the storage elements la and lb.
  • the sense amplifier circuit 56B outputs the acquired information to the external data terminals D0 to D7 via the output buffer 52B. Thus, the reading of the binary information stored in the storage cell 1 is completed.
  • the plurality of write bit lines 5a and 5b and the plurality of write bits extending so as to intersect with these write bit lines 5a and 5b, respectively.
  • Word line 6 and And the storage elements la and lb having the above configuration including the TMR films S20a and S20b having the above configuration and the annular magnetic layer 4 surrounding the write bit lines 5a and 5b and the write word line 6.
  • the combined magnetic field generated by applying a current to write bit line 5a and write word line 6, and write bit line 5b and write word line 6 is applied to write bit lines 5a and 5b and write word line.
  • the write bit lines 5a and 5b and the write word line 6 can be increased as compared with the configuration in which the write bit lines 5a and 5b and the write word line 6 are crossed by the current flowing through both the write bit lines 5a and 5b and the write word line 6. Since the magnetic flux generated in the periphery can be confined in the closed magnetic path composed of the annular magnetic layers 4a and 4b, the generation of leakage magnetic flux can be reduced, and the adverse effect on the P-contact storage cell can be greatly reduced. be able to. Further, the pair of storage elements la and lb in one storage cell 1 share a part of the annular magnetic layer 4 (the shared portion 34), so that the annular magnetic layers 4a and 4b are provided separately.
  • the magnetic flux density in the common portion 34 of each of the annular magnetic layers 4a and 4b can be increased, thereby increasing the strength of the return magnetic fields 16a and 16b in each of the annular magnetic layers 4a and 4b. be able to. Accordingly, the magnetization reversal of the second magnetosensitive layers 8a and 8b can be performed with a smaller write current, in combination with the reduction of the generation of the leakage magnetic flux.
  • the thickness of the first magneto-sensitive layers 14a and 14b in the storage elements la and lb within the range of 0.5 nm or more and 40 nm or less, the first magneto-sensitive layers 14a and 14b are As a result, a thickness of 0.5 nm or more that can be stably manufactured as a film can be ensured, so that the manufacturing yield can be improved.
  • the thickness of the first magneto-sensitive layers 14a and 14b is specified to be 40 nm or less, the demagnetizing field due to the thickness is reduced. Therefore, the current value of each write current can be reduced.
  • the thickness of the first magnetosensitive layers 14a and 14b is 30 nm or less, the demagnetizing field due to the thickness is further reduced, so that the write currents for the storage elements la and lb are further balanced. In addition, the current value of each write current can be further reduced.
  • Each magnetically sensitive layer (first magnetically sensitive layer 14a and 14a) is magnetized in a direction antiparallel to each other by a magnetic field generated around write bit lines 5a and 5b and write word line 6.
  • the second magnetic sensing layer 8a, the first magnetic sensing layer 14b, and the second magnetic sensing layer 8b When current flows through the write bit lines 5a, 5b and the write word line 6 of the storage elements la, lb, the direction of the return magnetic fields 16a, 16b generated in the shared portion 34 of the annular magnetic layers 4a, 4b is changed. Since they can be always aligned, the magnetic flux density in the shared portion 34 of each of the annular magnetic layers 4a and 4b can be reliably increased.
  • the strength of each of the return magnetic fields 16a and 16b in each of the ring-shaped magnetic layers 4a and 4b can be increased.
  • the magnetization reversal of the magneto-sensitive layer can be efficiently performed with a smaller write current.
  • first magnetic layer 14a and the second magnetic layer 8a which are formed so as to be magnetically exchangeable with each other
  • first magnetic layer 14b and the second magnetic layer 8b The first magnetic layer 14a, 14b is composed of a part of each of the annular magnetic layers 4a, 4b, and the second magnetic layer, which constitutes each magnetic layer, is formed. Since a material having high polarizability can be selected as a material for the magnetosensitive layers 8a and 8b, the magnetoresistance change rate of the storage elements la and lb can be increased.
  • the present invention is not limited to the above embodiment.
  • the storage cell 1 having the second magnetically sensitive layers 8a and 8b together with the first magnetically sensitive layers 14a and 14b of the annular magnetic layer 4 is exemplified.
  • the memory cell having a configuration in which only the first magnetic sensing layers 14a and 14b of the annular magnetic layer 4 are provided as the magnetic sensing layer, omitting the second magnetic sensing layers 8a and 8b. You can also.
  • a non-magnetic conductive layer between each first free layer 14a, 14b of the annular magnetic layer 4 and each second free layer 8a, 8b, each first free layer is provided.
  • a storage cell in which the second magnetosensitive layers 8a and 8b are antiferromagnetically coupled to the second magnetosensitive layers 8a and 8b can also be configured. Further, in the embodiment of the present invention, the description has been made of an example in which the present invention is applied to a memory cell in which the TMR films S20a and S20b are configured to have a coercive force difference type structure. It goes without saying that the present invention can be applied to the configured memory cell.
  • one-bit information is provided by having a configuration in which a pair of annular magnetic layers 4a and 4b share a part of each with the pair of annular magnetic layers 4a and 4b.
  • the storage cell 1 for storing is described as an example, for example, a storage element having one magnetoresistive effect generator 20a in FIG. 4 and one annular magnetic layer 4a in FIG. 4 (for example, the storage element in FIG. 4) Element la), one annular magnetic layer 4a and one magnetoresistive effect
  • the present invention can be applied to a storage cell that stores 1-bit information by the expression unit 20a.
  • the thickness of the first magneto-sensitive layers 14a and 14b is defined in the range of 0.5 nm to 40 nm, preferably in the range of 0.5 nm to 30 nm.
  • both the write word line 6 and the write bit line 5a may be provided in the annular magnetic layer 4a, or the write word line 6 may be connected to the annular magnetic layer 4a. It is also possible to provide a configuration in which only the write bit line 5a is provided inside the annular magnetic layer 4a by being provided outside.
  • a storage element having the same structure as the storage element la (or storage element lb) is connected to the left side wall 35a of the annular magnetic layer 4a in the storage element la or the storage element 1b in the storage cell 1 described above.
  • three or more memory elements can be used to store one-bit information.
  • the invention of the present application can be applied also to this.
  • the thickness of the first magneto-sensitive layers 14a and 14b is defined in the range of 0.5 nm or more and 40 nm or less (preferably in the range of 0.5 nm or more and 30 nm or less).
  • the thickness L1 is 40 nm or less, the write currents for the storage elements la and lb are almost balanced, and the write currents for the storage elements la and lb are reduced to 1.9 mA or less. It is confirmed to do. In addition, it is confirmed that by setting the thickness L1 to 30 nm or less, the write current of each of the storage elements la and lb is reduced to 1.6 mA or less.
  • Type B annular magnetic layer 4 in which the dimensions L2-L7 of the respective parts shown in FIG. 9 are respectively defined to the lengths described in the column of type B shown in FIG.
  • the write current (Isw) for each of the storage elements la and lb was determined by simulation. Further, a characteristic diagram (FIG.
  • each write current It is confirmed that is generally large. Also, in the region where the thickness L1 is 50 nm or more and less than 100 nm, it is confirmed that the balance between the respective write currents of the storage elements la and lb is greatly disturbed, and that the respective write currents are still large as a whole. On the other hand, in the region where the thickness L1 is less than 50 nm, it is confirmed that the write current of each of the storage elements la and lb sharply decreases.
  • memory element l a together with the current difference between the write current of lb is smaller, it is to decrease the value of each write current is also below 1. 7 mA confirmation Is done. This In this case, in the region where the thickness LI exceeds 20 nm and is equal to or less than 30 nm, it is confirmed that the current difference between the write currents of the storage elements la and lb is extremely small. On the other hand, in the region where the thickness L1 is not less than 5 nm and not more than 20 nm, the current difference between the write currents of the storage elements la and lb is slightly opened and the balance is slightly lost. It is confirmed that the write current to the entire memory cell 1 is significantly reduced as a result of maintaining the level at an extremely low level of 9 mA or less.
  • Type C annular magnetic layer 4 in which the dimensions L2-L7 of the respective parts shown in FIG. 9 are respectively specified to the lengths described in the column of type C shown in FIG.
  • Type C annular magnetism when the thickness L1 of the first magnetosensitive layers 14a and 14b in the raw layer 4 is changed to 5nm, 10nm, 20nm, 30 ⁇ m, 40nm, 50nm, 100nm, 150nm and 200nm
  • the write current (Isw) for each of the storage elements la and lb in layer 4 was obtained by simulation. Further, a characteristic diagram (FIG. 13) showing the relationship between the thickness L1 of the first magnetosensitive layers 14a and 14b and the obtained write current (Isw) was created.
  • a mark indicates a write current for the storage element la
  • a hat mark indicates a write current for the storage element lb.
  • the current difference between the write currents of the storage elements la and lb gradually decreases, and the write current of the storage elements la and lb decreases to 2.OmA or less.
  • the power that can be made S confirmed.
  • the write currents of the storage elements la and lb decrease sharply and almost linearly, and the difference between these write currents almost disappears and the balance is reduced. It is confirmed that the condition is good.
  • the first magnetically sensitive layer 14a It is confirmed that by setting the thickness LI of the first and second layers 14b to 5 nm or more and 40 nm or less, it is possible to reduce each write current while ensuring a certain balance between the write currents of the storage elements la and lb. In particular, by defining the thickness L1 of the first magnetosensitive layers 14a and 14b to be 30 nm or less, the current values of the write currents for the storage elements la and lb can be substantially balanced, and It is confirmed that the write current can be further reduced.
  • the magnetization direction is changed by the annular magnetic layer penetrated by one or more conductive wires that generate the magnetic field, and the magnetic field in the annular magnetic layer.
  • a first magnetically sensitive layer and a laminated body including a magnetoresistive effect body disposed on the surface of the first magnetically sensitive layer and configured to allow a current to flow in a direction perpendicular to the laminated surface By defining the thickness of the first magneto-sensitive layer to 0.5 nm or more and 40 nm or less, the ability to secure a thickness of 0.5 nm or more that enables stable production of the first magneto-sensitive layer as a magnetic film As a result, the production yield can be improved.
  • the thickness of the first magnetosensitive layer is specified to be 40 nm or less, the demagnetizing field due to the thickness is reduced.
  • the write current required for reversing the magnetization direction of the layer can be reduced to efficiently change the magnetization direction of the first magnetosensitive layer.
  • a magnetic storage cell and a magnetic memory device capable of efficiently changing the magnetization direction of the magnetosensitive layer with a small current are realized.

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Abstract

　効率良く感磁層の磁化方向を変え得る磁気記憶セルを提供する。 　磁界を発生させる書込ビット線５ａによって貫かれる環状磁性層４ａと、環状磁性層４ａにおける磁界によって磁化方向が変化する第１の感磁層１４ａおよびその表面に配設された磁気抵抗効果発現体２０ａを含んで積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜Ｓ２０ａとを備え、第１の感磁層１４ａは、その厚みが０．５ｎｍ以上４０ｎｍ以下の範囲内に規定されている。

Description

明 細 書
磁気記憶セルおよび磁気メモリデバイス
技術分野
[0001] この発明は、磁気抵抗効果発現体を含む磁気記憶セル、並びに複数の磁気記憶 セルを備えて情報の記録および読出が可能に構成された磁気メモリデバイスに関す るものである。
^景技術
[0002] この種の磁気記憶セルを利用した磁気メモリデバイスとして、磁気ランダムアクセス メモリ (以下、「MRAM ; Magnetic random access memory」ともいう。 )が知られている 。この MRAMでは、磁気抵抗効果素子に含まれる 2つの強磁性体における磁化方 向の組み合わせ（平行または反平行）を利用して情報を記憶する。一方、記憶情報 の読み出しは、 2つの強磁性体の磁化方向が平行であるときと反平行であるときとで 異なる磁気抵抗効果素子の抵抗値変化 (すなわち、電流あるいは電圧の変化）を検 知することによって行われる。
[0003] 現在実用化されている MRAMは、巨大磁気抵抗（GMR; Giant magneto-resistive
)効果を利用したものである。この GMR効果が得られる GMR素子を利用した MRA Mとしては、米国特許第 5343422号に開示されたものが知られている。この場合、 G MR効果とは、磁化容易軸方向に沿った平行な 2つの磁性層における磁化方向が、 互いに平行であるときに抵抗値が最小値となり、反平行のときに最大値となる現象を 意味する。この GMR素子を用いた MRAMとしては、保磁力差型 (擬似スピンバルブ 型； Pseudo spin valve型）と、交換バイアス型（スピンバルブ； spin valve型）とが存在 する。保磁力差型の MRAMは、 GMR素子が 2つの強磁性層とそれらの間に挟まれ た非磁性層とを有し、 2つの強磁性体の保磁力差を利用して情報の書込みおよび読 出しを行うものである。ここで、 GMR素子が、例えば「ニッケル鉄合金（NiFe) /銅（ Cu) /コバルト（Co)」の構成を有するときの抵抗変化率は、 6— 8%程度の小さな値 である。一方、交換バイアス型の MRAMは、 GMR素子が、反強磁性層との交換結 合によって磁化方向が固定された固定層と、外部磁界によって磁化方向が変化する 感磁層と、それらの間に挟まれた非磁性層とを有し、固定層と感磁層との磁化方向の 違いを利用して情報の書込みおよび読出しを行うものである。例えば、 GMR素子の 構成を「白金マンガン（PtMn) /コバルト鉄（CoFe) /銅（Cu) /CoFeJとしたときの 抵抗変化率は 10%程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速 度向上やアクセス速度向上を達成するには不十分である。
[0004] これらの点を解決するために、トンネル磁気抵抗効果（以下、「TMR効果」ともいう。
)を利用した図 14に示す構成の磁気抵抗効果素子 (本明細書では「記憶素子」とも いう） 120を磁気記憶セルとして使用した MRAMが提案されている。この MRAMは 、図 15に示すように、互いに平行に配設された複数のビット線 105と、互いに平行に 配設されると共に各ビット線 105と直交するように配設された複数の書込ワード線 10 6と、各書込ワード線 106に沿って配設された複数の読出ワード線 112と、ビット線 10 5と書込ワード線 106との直交部分（交差部分）に挟まれるようにして配設された複数 の記憶素子 120とを備えている。この場合、記憶素子 120は、図 14に示すように、第 1の磁性層 102、トンネルバリア層 103および第 2の磁性層としての感磁層 104を備 え、これらの各層 102, 103, 104がこの順に積層されて構成されている。
[0005] なお、 TMR効果とは、極薄の絶縁層（非磁性導電層）としてのトンネルバリア層 10 3を挟んだ強磁性層としての 2つの第 1の磁性層 102および感磁層 104間における 磁化方向の相対角度によってトンネルバリア層 103を通過して流れるトンネル電流が 変化するという効果である。この場合、第 1の磁性層 102および感磁層 104の各磁化 方向が、互いに平行なときに抵抗値が最小となり、互いに反平行のときに最大となる 。また、 TMR効果を利用した MRAMでは、記憶素子 120が、例えば「CoFe/アル ミニゥム酸化物/ CoFe」という構成の場合、抵抗変化率が 40。/o程度と高ぐまた、抵 抗値も大きいため、 MOSFET等の半導体デバイスと組み合わせたときのマッチング が取り易い。このため、 GMR素子を有する MRAMと比較して、より高い出力を容易 に得ることができ、記憶容量やアクセス速度の向上が期待されている。この TMR効 果を利用した MRAMでは、図 14に示すビット線 105と書込ワード線 106に電流を流 すことによって発生する電流磁界により、記憶素子 120における感磁層 104の磁化 方向を所定の方向に変化させて情報を記憶する。一方、記憶情報を読み出す際に は、ビット線 105と読出ワード線 112とを介してトンネルバリア層 103に対して垂直な 方向の電流を記憶素子 120に流して、記憶素子 120の抵抗変化を検出する。なお、 TMR効果を用いた MRAMに関しては、米国特許第 5629922号あるいは特開平 9 —91949号公報などに開示されている。
特許文献 1：米国特許第 5343422号明細書
特許文献 2：米国特許第 5629922号明細書
特許文献 3：特開平 9 - 91949号公報
発明の開示
発明が解決しょうとする課題
[0006] 発明者らは、上述した従来の TMR効果を利用した記憶素子を用いた MRAMを検 討した結果、以下のような問題点を発見した。すなわち、この MRAMでは、直交配 置されたビット線 105と書込ワード線 106を流れる電流による誘導磁界（つまり、電流 磁界）によって感磁層 104の磁化方向を変えて、記憶セルとしての各記憶素子 120 に情報を記憶させている。し力、しながら、この電流磁界がオープンな（磁気的に特定 の領域に閉じ込められていなレ、）磁界であることに起因して漏れ磁束が多い結果、こ の MRAMには、書込効率が低いという問題点がある。同時に、この漏れ磁束に起因 して隣接する記憶素子 120に対して悪影響を与えるおそれがあるという問題点も存 在する。
[0007] また、記憶素子 120をより高集積化して MRAMのさらなる高密度化を図るために は、記憶素子 120を微小化させる必要がある。一方、微少化した場合、記憶素子 12 0における各磁性層 102, 104の積層面内方向の幅に対する厚みの比（アスペクト比 =厚み/積層面内方向の幅）が大きくなることに起因して反磁界が増大する結果、 感磁層の磁化方向を変えるために必要とされる磁界強度が増大する。また、上述し たように、ビット線 105と書込ワード線 106とを流れる電流による電流磁界がオープン な磁界のため、書込効率が低くなる。これらの結果、この MRAMには、感磁層の磁 化方向を変えて情報を記録する際に、大きな書込電流を流す必要が生じるという問 題点も存在する。
[0008] この問題点に関して、発明者は、図 3および図 4 (a)に示すような構造を備えた磁気 記憶セル 1を開発している。この磁気記憶セル (以下、「記憶セル」ともいう） 1は、一対 の記憶素子 la, lbを備えている。ここで、各記憶素子 la, lbは、磁界を発生させる 1 以上の導線（書込ビット線 5aと書込ワード線 6、書込ビット線 5bと書込ワード線 6)によ つて貫かれる環状磁性層 4a， 4bと、環状磁性層 4a, 4bにおける磁界によって磁化 方向が変化する第 1の感磁層 14a, 14bおよび第 1の感磁層 14a， 14bの表面に配 設された磁気抵抗効果発現体 20a， 20bを含んで積層面に垂直な方向に電流が流 れるように構成された TMR膜 (積層体） S20a， S20bとをそれぞれ有している。この 場合、各 TMR膜 S20a， S20bは、第 2の磁性層（第 2の感磁層） 8a, 8bを含む複数 の層が積層されて構成されている。また、各環状磁性層 4a， 4bは、 TMR膜 S20a, S 20bにおける積層面に沿った方向（同図中の紙面に対して直交する方向）を軸方向 として配設されている。なお、各環状磁性層 4a, 4bの各軸については、図 4 (a)中に おいてそれぞれ符号 F， Gで示す。また、記憶セル 1は、各環状磁性層 4a, 4bが、互 いの前述した軸方向を一致させて並設されると共に、互いを貫くそれぞれの導線（書 込ビット線 5aおよび書込ワード線 6と、書込ビット線 5bおよび書込ワード線 6とで）で 挟まれた各々の所定部位（共有部位 34)を互いに共有するように構成されてレ、る。 この構成を採用することにより、書込ビット線 5a, 5bおよび書込ワード線 6の双方に 流れる電流によって書込ビット線 5a, 5bおよび書込ワード線 6の周囲に生じる磁束を 各環状磁性層 4a， 4bよりなる閉磁路内に閉じ込めることができるため、漏れ磁束の 発生を低減することができる結果、隣接する記憶セルへの悪影響を大幅に低減する ことができると共に、書込効率を高めることができる。さらに、一対の TMR膜 S20a, S 20b、および書込ビット線 5a (5b)と書込ワード線 6とによって貫かれる一対の各環状 磁性層 4a， 4bをそれぞれ有する一対の記憶素子 la, lbを備えて記憶セル 1を構成 すると共に、一対の記憶素子 la， lbが各環状磁性層 4a， 4bの一部（共有部位 34) を互いに共有する構成としたことにより、環状磁性層の一部を互いに共有せずに別 々に設けた記憶セルと比較して、各環状磁性層 4a， 4bの共有部位 34内における磁 束密度を増大させることができる結果、各環状磁性層 4a, 4b内の各還流磁界 16a, 16b (図 4 (b)参照）の強度を増強することができる。したがって、漏れ磁束の発生が 少ないことと相俟って、より小さな書込電流によって第 2の磁性層 8a, 8bの磁化反転 を行うことができる。ここで、書込電流とは、感磁層（8aと 14a、 8bと 14b)の磁化方向 を反転させるために必要な電流をいう。なお、例えば図 4における 1つの磁気抵抗効 果発現体 20aと、同図中における 1つの環状磁性層 4aとを有する記憶素子 (例えば 図 4における記憶素子 la)を備え、一つの環状磁性層 4aと一つの磁気抵抗効果発 現体 20aとによって 1ビットの情報を記憶する記憶セルにおいても、書込ビット線 5a， 5bおよび書込ワード線 6の双方に流れる電流によって書込ビット線 5a, 5bおよび書 込ワード線 6の周囲に生じる磁束を環状磁性層 4aよりなる閉磁路内に閉じこめること ができるため、漏れ磁束の発生を低減することができる結果、 P 接する記憶セルへの 悪影響を大幅に低減することができると共に、書込効率を高めることができる。また、 3つ以上の環状磁性層 4aと、その各環状磁性層 4aにそれぞれ設けられた磁気抵抗 効果発現体 20aとによって 1ビットの情報を記憶する記憶セルについても同様である
[0010] ところで、このように一対の環状磁性層 4a, 4bが各々の一部を共有する構成の記 憶セル 1では、感磁層（8aと 14a、 8bと 14b)の磁化方向を反転させる際に、一方の 環状磁性層 4aを貫通する書込ビット線 5aおよび書込ワード線 6と、他方の環状磁性 層 4bを貫通する書込ビット線 5bおよび書込ワード線 6とにそれぞれ書込電流を供給 する構成のため、各記憶素子 la， lbを完全な同一構造に構成することが製造上困 難であることと相俟って、記憶素子 la側（書込ビット線 5aおよび書込ワード線 6)に供 給する書込電流の合計値と、記憶素子 lb側（書込ビット線 5bおよび書込ワード線 6) に供給する書込電流の合計値との間の電流差が大きくなり易いという傾向がある。こ の場合、書込電流の合計値が小さくてもよい記憶素子側にも、他方の記憶素子に供 給するのと同じ電流値の書込電流（大きな書込電流）を供給せざるを得ないために、 記憶セル 1に対して必要以上に大きな書込電流を供給することとなって、書込効率が 低下するという新たな課題が発生する。
[0011] この課題に関して、発明者らは、書込電流を一層低減させるために、この記憶セル 1に関して鋭意研究に努めた結果、第 1の感磁層 14a, 14b (図 4 (a)参照）の厚みと 書込電流の電流値との間に一定の関係が成り立つことを見出すと共に、この関係に 基づいて各第 1の感磁層 14a, 14bの厚みを規定することにより、書込電流を低減さ せ得ることを見出した。
[0012] 本発明は、力かる課題に鑑みてなされたものであり、少ない電流で効率良く感磁層 の磁化方向を変え得る磁気記憶セルおよび磁気メモリデバイスを提供することを主目 的とする。
課題を解決するための手段
[0013] 本発明に係る磁気記憶セルは、磁界を発生させる 1以上の導線によって貫かれる 環状磁性層と、前記環状磁性層における前記磁界によって磁化方向が変化する第 1 の感磁層および当該第 1の感磁層の表面に配設された磁気抵抗効果発現体を含ん で積層面に垂直な方向に電流が流れるように構成された積層体とを備え、前記第 1 の感磁層は、その厚みが 0. 5nm以上 40nm以下の範囲内に規定されている。ここで 、本明細書における「磁界」とは、導線に流れる電流によって生じる磁界、または、環 状磁性層に生じる還流磁界を意味する。また、「環状磁性層」の「環状」とは、内部を 貫く導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取 り込み、その導線を横切る方向の断面が閉じている状態を意味する。したがって、環 状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されること を許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造 工程において発生する程度の酸化膜は含んでもよい。また、「磁気抵抗効果発現体」 とは、磁気抵抗効果を発現する部位ほたは物体)を意味する。
[0014] また、本発明に係る磁気記憶セルは、磁界を発生させる 1以上の導線によって貫か れる環状磁性層と、前記環状磁性層における前記磁界によって磁化方向が変化す る第 1の感磁層および当該第 1の感磁層の表面に配設された磁気抵抗効果発現体 を含んで積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ 有する複数の磁気抵抗効果素子を備え、前記複数の環状磁性層は、互いの軸方向 を一致させて並設されると共に各々の所定部位を互いに共有して構成され、前記複 数の第 1の感磁層は、前記各軸を含む面に対して同一側に配設されると共に、その 厚みが 0. 5nm以上 40nm以下の範囲内に規定されている。ここで、本明細書にお ける「軸方向」とは、この環状磁性層単体に注目したときの環状磁性層の軸に平行な 方向、言い換えれば環状磁性層の開口方向、すなわち内部を貫く導線の延在方向 を意味する。また、「共有」とは、一対の環状磁性層が、互いに電気的および磁気的 に連続した状態を意味する。
[0015] この場合、前記磁界によって互いに反平行の向きで磁化されるように前記複数の第
1の感磁層を構成するのが好ましい。ここで、本発明における「互いに反平行」とは、 互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳 密に 180度である場合のほか、製造上生じる誤差や完全に単軸化されなかったが故 に生じる程度の誤差等に起因して 180度から所定角度だけ外れている場合も含む。
[0016] また、 0. 5nm以上 30nm以下の範囲内となるように前記第 1の感磁層の厚みを規 定するのが好ましい。
[0017] さらに、前記環状磁性層が複数の前記導線によって貫かれ、当該複数の導線が、 前記環状磁性層を貫く領域において互いに平行に延在しているのが好ましい。
[0018] また、前記第 1の感磁層と互いに磁気的に交換結合可能な第 2の感磁層を含んで 前記積層体を構成するのが好ましい。
[0019] さらに、非磁性層と、当該非磁性層の一面側に積層されて磁化方向の固定された 第 1の磁性層と、前記非磁性層の他面側に積層されて前記第 2の感磁層として機能 する第 2の磁性層とを備えて前記積層体を構成し、前記積層体を流れる前記電流に 基づいて情報が検出可能に構成するのが好ましい。ここで、本発明における「情報」 とは、一般に磁気メモリデバイスへの入出力信号において「0」， 「1」あるいは電流値 や電圧値による「High」， 「Low」等で表される 2値情報をレ、う。
[0020] また、前記第 2の磁性層よりも保磁力の大きな材料を用いて前記第 1の磁性層を形 成するのが好ましい。
[0021] また、本発明に係る磁気メモリデバイスは、上記の磁気記憶セルと、前記導線として の書込線と、前記積層体に前記電流を供給する読出線とを備えている。
発明の効果
[0022] 本発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界を発生させる 1以 上の導線によって貫かれる環状磁性層と、環状磁性層における磁界によって磁化方 向が変化する第 1の感磁層および第 1の感磁層の表面に配設された磁気抵抗効果 発現体を含んで積層面に垂直な方向に電流が流れるように構成された積層体とを備 え、 0. 5nm以上 40nm以下に第 1の感磁層の厚みを規定したことにより、第 1の感磁 層を磁性膜として安定して製造可能な 0. 5nm以上の厚みを確保することができる結 果、製造上の歩留まりを向上させることができる。また、第 1の感磁層の厚みを 40nm 以下に規定したことにより、厚みに由来する反磁界が減少するため、記憶素子に対 する各書込電流のバランスをある程度確保しつつ、第 1の感磁層の磁化方向を反転 するために必要な書込電流を低下させて効率良く第 1の感磁層の磁化方向を変える こと力 Sできる。
[0023] また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界を発生させ る 1以上の導線によって貫かれる環状磁性層と、環状磁性層における磁界によって 磁化方向が変化する第 1の感磁層および第 1の感磁層の表面に配設された磁気抵 抗効果発現体を含んで積層面に垂直な方向に電流が流れるように構成された積層 体とをそれぞれ有する複数の記憶素子を備え、互いの軸方向を一致させて並設され ると共に各々の所定部位を互いに共有するように複数の環状磁性層を構成し、各軸 を含む面に対して同一側に配設されると共に 0. 5nm以上 40nm以下に複数の第 1 の感磁層の厚みを規定したことにより、第 1の感磁層を磁性膜として安定して製造可 能な 0. 5nm以上の厚みを確保することができる結果、製造上の歩留まりを向上させ ること力 Sできる。また、第 1の感磁層の厚みを 40nm以下に規定したことにより、厚みに 由来する反磁界が減少するため、記憶素子に対する各書込電流のバランスをある程 度確保しつつ、各第 1の感磁層の磁化方向を反転するために必要な書込電流を低 下させて効率良く第 1の感磁層の磁化方向を変えることができる。
[0024] また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界によって互 いに反平行の向きで磁化されるようにして複数の第 1の感磁層を構成したことにより、 各一対の記憶素子のそれぞれの導線に電流を流したときに各環状磁性層の共有部 分に生じる各磁界の向きを常に揃えることができるため、各環状磁性層の共有部分 内における磁束密度を確実に増大させることができる。これにより、各環状磁性層内 の各還流磁界の強度を増強することができる結果、より小さな書込電流によって第 1 の感磁層の磁化反転を効率よく行うことができる。
[0025] また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、その厚みが 30η m以下になるように第 1の感磁層を規定したことにより、厚みに由来する反磁界がさら に減少するため、記憶素子に対する各書込電流をより一層バランスさせつつ、第 1の 感磁層の磁化方向を反転するために必要な各書込電流の電流値を一層低下させて 効率良く感磁層の磁化方向を変えることができる。
[0026] さらに、本発明に係る記憶セルおよび磁気メモリデバイスによれば、環状磁性層を 貫く領域において互いに平行に延在するようにして複数の導線を構成したことにより 、複数の導線が交差する構成と比較して、複数の導線に電流を流すことによって生じ る合成磁界を大きくすることができる結果、各第 1の感磁層をより効率よく磁化反転さ せること力 Sできる。
[0027] さらに、本発明に係る記憶セルおよび磁気メモリデバイスによれば、第 1の感磁層と 互いに磁気的に交換結合可能な第 2の感磁層を含んで積層体を構成したことにより 、第 2の感磁層の材料として分極率の高い材料を選択することができるため、記憶素 子の磁気抵抗変化率を大きくすることができる。
[0028] また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、非磁性層と、非 磁性層の一面側に積層されて磁化方向の固定された第 1の磁性層と、非磁性層の 他面側に積層されて第 2の感磁層として機能する第 2の磁性層とを備えて各積層体 を構成すると共に、一対の積層体をそれぞれ流れる電流に基づいて情報を検出可 能に構成したことにより、トンネル効果を生じさせ得る絶縁層を非磁性層として使用す ることちでさる。
[0029] また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、第 2の磁性層より も保磁力の大きな材料を用いて第 1の磁性層を形成したことにより、第 1の磁性層に おける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止すること ができる。
図面の簡単な説明
[0030] [図 1]本発明の実施の形態に係る磁気メモリデバイス Mの全体構成を示すブロック図 である。
[図 2]図 1に示した磁気メモリデバイス Mにおける記憶セル群 54の要部構成を示す部 分平面図である。 [図 3]図 1に示した磁気メモリデバイス Mにおける記憶セル 1の構成を示す要部斜視 図である。
[図 4] (a)一（c)は図 2に示した記憶セル 1の V— V線に沿った断面図である。
[図 5]図 1に示した磁気メモリデバイス Mにおける記憶セル群 54の要部構成を示す他 の部分平面図である。
[図 6]図 5に示した記憶セル 1の W— W線に沿った断面図である。
[図 7]磁気メモリデバイス Mの回路図である。
[図 8]図 7に示した回路の一部を示す回路図である。
[図 9]シミュレーションで第 1の感磁層 14a, 14bの厚みと書込電流との関係を求めた 際の記憶セル 1についてのタイプ A— Cの形状を説明する説明図である。
[図 10]図 9中の各タイプ A— C毎の寸法を示す寸法図である。
[図 11]タイプ Aの記憶セル 1につレ、ての各第 1の感磁層 14a， 14bの厚みと各書込電 流との関係をシミュレーションして得た特性図である。
[図 12]タイプ Bの記憶セル 1についての各第 1の感磁層 14a, 14bの厚みと各書込電 流との関係をシミュレーションして得た特性図である。
[図 13]タイプ Cの記憶セル 1についての各第 1の感磁層 14a, 14bの厚みと各書込電 流との関係をシミュレーションして得た特性図である。
[図 14]記憶素子 120を主として示す従来の磁気記憶セルの断面図である。
[図 15]従来の磁気メモリデバイスの構成を示す平面図である。
発明を実施するための最良の形態
[0031] 以下、本発明の実施の形態について図面を参照して詳細に説明する。
[0032] まず、図 1一図 7を参照して本実施の形態に係る磁気メモリデバイス Mの構成につ いて説明する。
[0033] 図 1に示すように、磁気メモリデバイス Mは、アドレスバッファ 51、データバッファ 52 、制御ロジック部 53、記憶セル群 54、第 1の駆動制御回路部 56および第 2の駆動制 御回路部 58を備えている。
[0034] アドレスバッファ 51は、外部アドレス入力端子 AO— A20を備え、この外部アドレス 入力端子 AO— A20から取り込んだアドレス信号を、 Y方向アドレス線 57を介して第 1 の駆動制御回路部 56に出力すると共に、 X方向アドレス線 55を介して第 2の駆動制 御回路部 58に出力する。
[0035] データバッファ 52は、外部データ端子 DO— D7、入力バッファ 52Aおよび出力バッ ファ 52Bを備えている。また、データバッファ 52は、制御信号線 53Aを介して制御口 ジック部 53に接続されている。この場合、入力バッファ 52Aは、 X方向書込用データ バス 60を介して第 2の駆動制御回路部 58に接続され、 Y方向書込用データバス 61 を介して第 1の駆動制御回路部 56に接続されている。一方、出力バッファ 52Bは、 Y 方向読出用データバス 62を介して第 1の駆動制御回路部 56に接続されている。また 、入力バッファ 52Aおよび出力バッファ 52Bは、制御ロジック部 53から制御信号線 5 3Aを介して入力した制御信号に従って作動する。
[0036] 制御ロジック部 53は、入力端子 CSおよび入力端子 WEを備え、データバッファ 52 、第 1の駆動制御回路部 56および第 2の駆動制御回路部 58の動作を制御する。具 体的には、この制御ロジック部 53は、入力端子 CSを介して入力したチップセレクト信 号、および入力端子 WEを介して入力した書込許可信号に基づいて、入力バッファ 5 2Aおよび出力バッファ 52Bのいずれをアクティブにするか否かを決定すると共に、こ の決定に従って入力バッファ 52Aおよび出力バッファ 52Bを作動させるための制御 信号を生成して制御信号線 53Aを介してデータバッファ 52に出力する。また、制御 ロジック部 53は、チップセレクト信号および書込許可信号を各駆動制御回路部 56, 5 8において必要な電圧レベルまで増幅して出力する。
[0037] 記憶セル群 54は、直交するワード線方向（X方向）およびビット線方向（Y方向）の 各交差部位に磁気記憶セルとしての記憶セル 1を多数配歹 1Jしたマトリックス構造を有 している。この場合、記憶セル 1は、磁気メモリデバイス Mにおいてデータを記憶する 最小単位であって、一対の記憶素子（トンネル磁気抵抗効果素子）を備えている。な お、記憶セル 1については後に詳述する。
[0038] 第 1の駆動制御回路部 56は、 Y方向アドレスデコーダ回路 56A、センスアンプ回路 56Bおよび Y方向カレントドライブ回路 56Cを有している。一方、第 2の駆動制御回 路部 58は、 X方向アドレスデコーダ回路 58A、定電流回路 58Bおよび X方向カレント ドライブ回路 58Cを有してレ、る。 [0039] この場合、 Y方向アドレスデコーダ回路 56Aは、図 7に示すように、 Υ方向アドレス 線 57を介して入力したアドレス信号に基づいてビットデコード線 71 ( · · · , 71η, 71η + 1 , · · · )を選択する。一方、 X方向アドレスデコーダ回路 58Αは、同図に示すように 、 X方向アドレス線 55を介して入力したアドレス信号に基づいてワードデコード線 72 ( · · · , 72m, 72m+ l , · · · )を選択する。
[0040] また、センスアンプ回路 56Bおよび定電流回路 58Bは、記憶セル群 54に対する読 出動作の際に作動する。この場合、センスアンプ回路 56Bは、図 7に示すように、各 読出ビット線 13a, 13bを介して記憶セル群 54に接続されて、読出動作の際に各読 出ビット線 13a, 13bを流れる各読出電流を検出することによって各記憶セル 1に記 憶されている情報を読み出す。同様にして、定電流回路 58Bは、同図に示すように、 読出スィッチ 83および読出ワード線 12を介して記憶セル群 54に接続されて、読出 動作の際に各読出ビット線 13a, 13bを流れる読出電流（記憶セル 1を流れる読出電 流）の総電流値を一定に制御する。この場合、各読出ビット線 13a, 13bは、本発明 における「読出線」に対応する。
[0041] また、 Y方向カレントドライブ回路 56Cおよび X方向カレントドライブ回路 58Cは、記 憶セル群 54に対する書込動作の際に作動する。具体的には、 Y方向カレントドライブ 回路 56Cは、図 2に示すように、書込ビット線引出電極 42および各書込ビット線 5a, 5b (以下、区別しないときには「書込ビット線 5」ともいう）を介して記憶セル群 54に接 続されて、書込動作の際に書込ビット線 5a, 5bを介して記憶セル群 54に書込電流を 供給する。同様にして、 X方向カレントドライブ回路 58Cは、書込ワード線引出電極 4 1および書込ワード線 (本発明における「第 1の書込線」） 6を介して記憶セル群 54に 接続されて、書込動作の際に書込ワード線 6を介して記憶セル群 54に書込電流を供 給する。この場合、 Y方向カレントドライブ回路 56Cは、一方に供給する書込電流の 向きに対して、他方に供給する書込電流の向きが逆になるように各書込ビット線 (本 発明における「第 2の書込線」） 5a， 5bに書込電流を供給する。また、書込ビット線 5a と書込ワード線 6、および書込ビット線 5bと書込ワード線 6は、本発明における「導線」 に対応する。
[0042] 次に、磁気メモリデバイス Mにおける情報書込動作に係わる構成にっレ、て説明す る。
[0043] 図 2は、記憶セル群 54の書込動作に係わる要部の平面構成を表す概念図である。
同図に示すように、磁気メモリデバイス Mは、複数の書込ビット線 5a, 5bと、この複数 の書込ビット線 5a， 5bとそれぞれ交差する複数の書込ワード線 6とを含んでいる。こ の場合、書込ビット線 5a, 5bおよび書込ワード線 6は、互いの交差する各領域におい て、互いに平行に延在する平行部分 10が形成されて構成されている。この各平行部 分 10は、同図に示すように、書込ワード線 6が矩形波状に X方向に延在する（言い換 えれば、 +Y方向に延在する部位と一 Y方向に延在する部位とが X方向に延在する 部位を介して交互に繰り返されるジグザグ形状に形成される）と共に各書込ビット線 5 a, 5bが Y方向に沿って直線状に延在し、かつ各書込ビット線 5a, 5bと、書込ワード 線 6における矩形波状の立ち上がり部分（+ Y方向に延在する部位）および立ち下が り部分 (一 Y方向に延在する部位）とを近接させて平行状態に配設することで構成され ている。
[0044] また、各書込ビット線 5a, 5bの両端には、それぞれ書込ビット線引出電極 42がそれ ぞれ設けられている。各書込ビット線引出電極 42は、それぞれ一方 (例えば同図中 の上側の書込ビット線引出電極 42)が Y方向カレントドライブ回路 56Cに接続され、 他方 (例えば同図中の下側の書込ビット線引出電極 42)が最終的に接地されるよう に接続されている。同様にして、各書込ワード線 6の両端には、それぞれ書込ワード 線引出電極 41が設けられ、各書込ワード線引出電極 41は、それぞれ一方 (例えば 同図中の左側の書込ワード線引出電極 41)が X方向カレントドライブ回路 58Cに接 続されると共に、他方 (例えば同図中の右側の書込ワード線引出電極 41)が最終的 に接地されるように接続されてレ、る。
[0045] 各記憶セル 1は、図 2, 3に示すように、環状磁性層 4a, 4b (両者で「環状磁性層 4」 ともいう）および一対の磁気抵抗効果発現体 20a， 20bを備えている。また、各記憶セ ル 1は、書込ワード線 6における立ち上がり部分に対応する平行部分 10、および当該 平行部分 10に隣接する書込ワード線 6における立ち下がり部分に対応する平行部 分 10を含んで、書込ビット線 5a， 5bと書込ワード線 6との各交差領域にそれぞれ配 設されている。また、各記憶セル 1は、図 2, 3に示すように、書込ワード線 6における 立ち上がり部分に対応する平行部分 10側が記憶素子 laとして構成されると共に、書 込ワード線 6における立ち下がり部分に対応する平行部分 10側が記憶素子 lbとして 構成されている。
この場合、環状磁性層 4aは、図 4 (a)に示すように、磁気抵抗効果発現体 20aの積 層面に沿った方向（磁気抵抗効果発現体 20aの積層方向と直交する方向。同図中 の Y方向）を軸方向（同図中において軸を符号 Fで示す）とする環状 (一例として四角 筒状）に形成されると共に書込ビット線 5aと書込ワード線 6とによって貫かれて構成さ れている。この場合、環状磁性層 4aは、同図中における下壁全体が第 1の感磁層 14 aを構成する。また、書込ビット線 5aと書込ワード線 6は、一例として Z方向に並んで配 設されている。また、書込ビット線 5aと書込ワード線 6との間、書込ビット線 5aと環状磁 性層 4aとの間、および書込ワード線 6と環状磁性層 4aとの間には、絶縁膜 7aがそれ ぞれ配設されて、書込ビット線 5aと書込ワード線 6とが電気的に絶縁されると共に、書 込ビット線 5aおよび書込ワード線 6と環状磁性層 4aとが電気的に絶縁されている。同 様にして、環状磁性層 4bも、磁気抵抗効果発現体 20bの積層面に沿った方向（磁気 抵抗効果発現体 20bの積層方向と直交する方向。同図中の Y方向）を軸方向（同図 中におレ、て軸を符号 Gで示す）とする環状 (一例として四角筒状）に形成されると共に 書込ビット線 5bと書込ワード線 6とによって貫かれて構成されている。この場合、環状 磁性層 4bは、同図中における下壁全体が第 1の感磁層 14bを構成する。また、書込 ビット線 5bと書込ワード線 6は、 Z方向に並んで配設されている。また、書込ビット線 5 bと書込ワード線 6との間、書込ビット線 5bと環状磁性層 4bとの間、および書込ワード 線 6と環状磁性層 4bとの間には、絶縁膜 7bがそれぞれ配設されて、書込ビット線 5b と書込ワード線 6とが電気的に絶縁されると共に、書込ビット線 5bおよび書込ワード線 6と環状磁性層 4bとが電気的に絶縁されている。さらに、各環状磁性層 4a， 4bは、互 いの軸 F， Gの方向を一致させて並設されると共に、互いを貫くそれぞれの書込ビット 線 5aおよび書込ワード線 6と、書込ビット線 5bおよび書込ワード線 6とで挟まれた部 位（以下、「共有部位 34」ともいう）を互いに共有するように構成されている。具体的に は、環状磁性層 4a, 4bは、互いの軸 F, Gの方向を一致させて平行に、かつ各々の 一つの側壁（図 4 (a)中においては、環状磁性層 4aの右側壁と環状磁性層 4bの左 側壁。本発明における所定部位）を共有した状態で並設されている。したがって、共 有部位 34は、環状磁性層 4aの右側壁および環状磁性層 4bの左側壁としても機能 する。また、同図に示すように、各第 1の感磁層 14a, 14bは、軸 F, Gを含む面 Hに 対して同一側（同図中では下側）に配設（具体的には並設）されている。また、第 1の 感磁層 14aは同図中における右端側が共有部位 34に含まれ、一方、第 1の感磁層 1 4bは同図中における左端側が共有部位 34に含まれている。その結果、各第 1の感 磁層 14a， 14bは、各々の一端側（第 1の感磁層 14aの右端側および第 1の感磁層 1 4bの左端側）を共有した状態で、し力、も同一面上に位置して並設されている。
[0047] 一方、磁気抵抗効果発現体 20aは、図 4 (a)に示すように、第 1の磁性層 2a、トンネ ノレバリア層（本発明における「非磁性層」） 3aおよび第 2の磁性層 8a (本発明における 「第 2の感磁層」。以下、「第 2の感磁層 8a」ともいう）がこの順に後述する導電層 24a 上に積層されて構成されている。また、磁気抵抗効果発現体 20aは、第 1の感磁層 1 4aにおける中央部またはその近傍（同図中において、環状磁性層 4aの左側壁 35aと 共有部位 34とで挟まれた符号 Jで示される範囲内）の表面に、第 2の感磁層 8aを第 1 の感磁層 14aに電気的に接続させた状態で配設されている。本実施の形態では、一 例として、磁気抵抗効果発現体 20aは、第 1の感磁層 14aの中央部に配設されてい る。この構成により、磁気抵抗効果発現体 20aは、第 1の感磁層 14aと共に、 TMR膜 S20a (本発明における「積層体」）を構成する。この TMR膜 S20aでは、磁気抵抗効 果発現体 20aの積層面に垂直な方向に電流が流れる。
[0048] 同様にして、磁気抵抗効果発現体 20bは、図 4 (a)に示すように、第 1の磁性層 2b、 トンネルバリア層（本発明における「非磁性層」） 3bおよび第 2の磁性層 8b (本発明に おける「第 2の感磁層」。以下、「第 2の感磁層 8b」ともいう）がこの順に後述する導電 層 24a上に積層されて構成されている。また、磁気抵抗効果発現体 20bは、第 1の感 磁層 14bにおける中央部またはその近傍（同図中におレ、て、環状磁性層 4bの右側 壁 35bと共有部位 34とで挟まれた符号 Kで示される範囲内）の表面に、第 2の感磁 層 8bを第 1の感磁層 14bに電気的に接続させた状態で配設されている。本実施の形 態では、一例として、磁気抵抗効果発現体 20bは、第 1の感磁層 14bの中央部に配 設されている。この構成により、磁気抵抗効果発現体 20bは、第 1の感磁層 14bと共 に、 TMR膜 S20b (本発明における「積層体」）を構成する。この TMR膜 S20bでは、 磁気抵抗効果発現体 20bの積層面に垂直な方向に電流が流れる。
[0049] この場合、第 1の感磁層 14aおよび第 2の感磁層 8aは、互いに磁気的に交換結合 してレ、る。同様にして、第 1の感磁層 14bおよび第 2の感磁層 8bも互いに磁気的に交 換結合している。一方、各第 1の磁性層 2a， 2bは、磁化方向が同一方向に予め固定 されている。なお、図 4では、 TMR膜 S20a， S20bの膜構成を説明するために、 TM R膜 S20a, S20bを周囲の他の構成要素よりも相対的に大きく誇張して表すと共に、 第 1の感磁層 14a, 14bの厚みを周囲の他の構成要素の厚みよりも相対的に厚く誇 張して表している。
[0050] TMR膜 S20aは、積層面に垂直方向の電圧を第 1の磁性層 2aと第 2の感磁層 8aと の間に印加したときに、第 1の磁性層 2aおよび第 2の感磁層 8aの内の一方の電子が トンネルバリア層 3aを突き抜けて第 1の磁性層 2aおよび第 2の感磁層 8aの内の他方 に移動することによってトンネル電流が流れるように構成されて、記憶速度向上ゃァ クセス速度向上を達成可能に構成されている。このトンネル電流は、トンネルバリア層 3aとの界面部分における第 1の磁性層 2aのスピンと第 2の感磁層 8aのスピンとの相 対的な角度によって変化する。具体的には、第 1の磁性層 2aのスピンと第 2の感磁層 8aのスピンとが互いに平行なときに抵抗値が最小となり、反平行のときに抵抗値が最 大となる。 TMR膜 S20bについても同様である。これらの抵抗値を用いて、磁気抵抗 変化率 (MR比）は、下記の式のように定義される。
(MR比） =dR/R
ここで、 「dR」は、スピンが互いに平行なときと反平行なときとの抵抗値の差を意味し 、「R」は、スピンが互いに平行なときの抵抗値を意味する。
[0051] また、トンネル電流に対する抵抗値（以下、「トンネル抵抗 Rt」ともいう。 )は、トンネ ノレバリア層 3a, 3bの膜厚 Tに強く依存する。具体的には、トンネル抵抗 Rtは、低電圧 領域では、下記の式に示すように、トンネルバリア層 3a, 3bの膜厚 Tに対して指数関 数的に増加する。
Rtocexp (2 % T) , % = { 8 π 2πι* ( φ -Ef) °- 5}/h
ここで、 「φ」はバリア高さ、「m*」は電子の有効質量、「Ef」はフェルミエネルギー、 hはプランク定数を意味する。一般的に、記憶素子を用いたメモリ素子では、トランジ スタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗 Rtは、数 10k Q · ( / m) 2程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動 作の高速度化を図るためには、トンネル抵抗 Rtは、 10k Q · ( z m) 2以下、さらに好ま しくは lk Q · ( z m) 2以下とすることが好ましい。したがって、上記のトンネル抵抗 Rtを 実現するために、トンネルバリア層 3a, 3bの厚み Tを 2nm以下、さらに好ましくは 1. 5nm以下とすることが望ましレ、。
[0052] なお、各トンネルバリア層 3a， 3bの厚み Tを薄くすることにより、トンネル抵抗 Rtを低 減すること力 Sできる力 その一方で、第 1の磁性層 2a， 2bおよび第 2の感磁層 8a， 8b との接合界面の凹凸に起因するリーク電流が生じるために MR比が低下することがあ る。これを防止するため、各トンネルバリア層 3a, 3bの厚み Tは、リーク電流が流れな い程度の厚みに設定する必要があり、具体的には 0. 3nm以上に設定することが望 ましい。
[0053] また、 TMR膜 S20a, S20bは、保磁力差型構造に構成されているため、第 1の磁 性層 2a, 2bの保磁力が第 2の感磁層 8a, 8bの保磁力よりも大きくなるように構成され ているのが望ましい。具体的には、第 1の磁性層 2a, 2bの保磁力は、 (50/4 π ) X 103A/mよりも大きいことが望ましぐ特に（100/4 π ) X 103A/m以上であること が望ましい。この構成により、第 1の磁性層 2a, 2bにおける磁化方向が外部憂乱磁 界等の不要な磁界の影響を受けるのを防止することができる。第 1の磁性層 2a, 2b は、例えば、 5nmの厚みのコバルト鉄合金（CoFe)で構成されている。他に、単体の コバルト（Co)や、コバルト白金合金（CoPt)、ニッケル鉄コバルト合金（NiFeCo)等 で第 1の磁性層 2a, 2bを構成することもできる。第 2の感磁層 8a， 8bは、例えば、単 体のコバルト（Co)、コバルト鉄合金 (CoFe)、コバルト白金合金 (CoPt)、ニッケル鉄 合金（NiFe)あるいはニッケル鉄コバルト合金（NiFeCo)で構成することができる。ま た、第 1の磁性層 2a， 2bおよび第 2の感磁層 8a， 8bの磁化容易軸は、第 1の磁性層 2a, 2bと第 2の感磁層 8a， 8bとの各磁化方向を互いに平行または反平行となる状態 で安定化させるためには、互いに平行であることが望ましい。
[0054] 環状磁性層 4では、上述した構成により、書込ビット線 5および書込ワード線 6にお ける平行部分 10を流れる書込電流に起因して、その内部に還流磁界が発生する。こ の還流磁界は、書込ビット線 5および書込ワード線 6を流れる電流の向きに応じて反 転する。環状磁性層 4は、例えば、ニッケル鉄合金（NiFe)力もなり、第 1の感磁層 14 a， 14bの保磁力力 （100Ζ4 π ) X 103A/m以下の範囲内において第 1の磁性層 2a, 2bの保磁力よりも小さくなるように構成されているのが望ましい。 (100/4 π ) X 103AZmを超えるような保磁力では、環流磁界の向きを反転させる際における書込 電流の増大に起因する発熱により、 TMR膜 S20a， S20b自体の劣化が生じる可能 性があるためである。さらに、第 1の感磁層 14a， 14bの保磁力が第 1の磁性層 2a， 2 bの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第 1の磁性 層 2a， 2bの磁化方向を変化させてしまレ、、記憶素子 l a, lbを破壊させるおそれがあ るためである。また、書込ビット線 5および書込ワード線 6による環流磁界を環状磁性 層 4に集中させるために、環状磁性層 4の透磁率はより大きい方が好ましい。具体的 には、 2000以上力 S好ましく、 6000以上であることがより好ましい。
[0055] さらに、第 1の感磁層 14a, 14bの膜厚は、 0. 5nm以上 40nm以下の範囲内、好ま しくは 0. 5nm以上 30nm以下の範囲内に設定するのが好ましレ、。第 1の感磁層 14a , 14bの膜厚をこの範囲内に規定 (設定）することにより、第 1の感磁層 14a, 14bおよ び第 2の感磁層 8a, 8bの磁化方向を反転させる際に、環状磁性層 4aを貫通する書 込ワード線 6および書込ビット線 5aに流す各書込電流の合計値 (記憶素子 la側に流 す書込電流の合計値）と、環状磁性層 4bを貫通する書込ワード線 6および書込ビット 線 5bに流す各書込電流の合計値 (記憶素子 lb側に流す書込電流の合計値）とをバ ランス（均衡)させること力 Sできる結果、記憶セル 1全体としての書込電流を低減するこ とができる。
[0056] この場合、第 1の感磁層 14a， 14bの厚みが 50nm以上のときには、記憶素子 la側 の書込電流の合計値と、記憶素子 lb側の書込電流の合計値との間の電流差が大き くなつてバランスが悪くなるため、書込電流の合計値が小さい記憶素子（laおよび lb の一方）に対しても、書込電流の合計値が大きい記憶素子（laおよび lbの他方）と同 じ大きさの書込電流を供給せざるを得なくなる。カロえて、各記憶素子 la， lbに対する 書込電流の各合計値が全体的に大きくなつている。これらの結果、厚みが 50nm以 上のときには、記憶セル 1に対する書込電流の全体量が大きくなつている。一方、第 1の感磁層 14a, 14bの厚みが 50nm未満のときには、記憶素子 la側の書込電流の 合計値と、記憶素子 lb側の書込電流の合計値との間の電流差が若干小さくなつて バランスが改善される傾向を示すと共に、第 1の感磁層 14a， 14bの厚み（膜厚）が薄 くなる程、記憶素子 la側の書込電流の合計値および記憶素子 lb側の書込電流の合 計値が共に低下する傾向を示す。特に、厚みが 40nm以下のときには、記憶素子 la , lb側の書込電流の両合計値間の電流差がさらに小さくなつて両者間のバランスが 一層改善される傾向を示す。さらに、厚みが 30nm以下のときには、記憶素子 la， lb 側の書込電流の両合計値間の電流差がより一層小さくなつて両者間のバランスがよ り一層改善される傾向を示す。し力、しながら、第 1の感磁層 14a， 14bを安定した膜と して製造するためには、第 1の感磁層 14a， 14bの厚みを 0. 5nm以上に設定するの が好ましい。
[0057] 書込ビット線 5および書込ワード線 6は、一例として 10nm厚のチタン (Ti)と、 10nm 厚の窒化チタン (TiN)と、 500nm厚のアルミニウム (A1)とが順に積層されて構成さ れている。
[0058] 次に、情報読出動作に係わる構成について、図 3、図 5および図 6を参照して説明 する。
[0059] 図 5に示すように、各記憶セル 1は、複数の読出ワード線 12と複数の読出ビット線 1 3a, 13bとの各交差点に配設されている。この場合、図 6に示すように、記憶セル 1に おける各記憶素子 la, lbは、一対のショットキーダイオード 75a, 75b (以下、単に「 ダイオード 75a, 75b」ともいう。）が形成された基体 11の上に、一対の磁気抵抗効果 発現体 20a， 20b,環状磁性層 4 (4a， 4b)の順で積層されて構成されている。また、 各記憶セル 1 (la, lb)の下面 (磁気抵抗効果発現体 20a, 20bが形成された側）は 、ダイオード 75a， 75b、および各接続層 13T, 13Tを介して読出ビット線 13a, 13b にそれぞれ接続されている。一方、各記憶素子 la, lbは、図 3， 6に示すように、その 上面 (磁気抵抗効果発現体 20a， 20bとは反対側）が読出ワード線 12に接続されて いる。この場合、各読出ビット線 13a, 13bは、各記憶セル 1における一対の記憶素 子 la， lbの各々に読出電流を供給するものであり、図 5に示すように、その両端には 読出ビット線引出電極 44がそれぞれ設けられている。一方、読出ワード線 12は、記 憶素子 la, lbの各々に流れた読出電流を接地（アース電位）に導くものであり、その 両端には、読出ワード線引出電極 43がそれぞれ設けられている。
[0060] ダイオード 75aは、図 6に示すように、基板 26、基板 26上に積層されたェピタキシャ ル層 25、およびェピタキシャル層 25上に積層された導電層 24aを備え、導電層 24a とェピタキシャル層 25との間にショットキー障壁が形成されて構成されている。同様 にして、ダイオード 75bも、同図に示すように、基板 26、基板 26上に積層されたェピ タキシャル層 25、およびェピタキシャル層 25上に積層された導電層 24bを備え、導 電層 24bとェピタキシャル層 25との間にショットキー障壁が形成されて構成されてい る。また、ダイオード 75aとダイオード 75bとは、磁気抵抗効果発現体 20a, 20bおよ び環状磁性層 4を介して互いに電気的に接続されると共に、これらの部位以外にお いては互いに電気的に絶縁されている。なお、同図中において、符号 11A, 17A, 1 7Bで示す各部位は、絶縁層で構成されている。
[0061] 次に、図 7を参照して、磁気メモリデバイス Mにおける読出動作に係わる回路構成 について説明する。
[0062] 図 7に示すように、この磁気メモリデバイス Mでは、記憶セル群 54のビット列毎の記 憶セル 1と、センスアンプ回路 56Bを含む読出回路の一部とが、読出回路の繰り返し 単位である単位読出回路 80 ( · · ·， 80η, 80η+ 1 , · · · )を構成しており、この単位読 出回路 80がビット列方向に並列に配置されている。各単位読出回路 80は、ビットデ コード線 71 ( · · ·， 71η, 71η+ 1 , · · · )を介して Υ方向アドレスデコーダ回路 56Αに 接続されると共に、 Υ方向読出用データバス 62を介して出力バッファ 52Βに接続され ている。
[0063] また、各単位読出回路 80に含まれている各記憶セル 1の各記憶素子 la， lbは、各 々の一端が一対のダイオード 75a， 75bを介して各単位読出回路 80毎の読出ビット 線 13a， 13bにそれぞれ接続されている。一方、各単位読出回路 80に含まれている 各記憶セル 1の各記憶素子 la， lbは、各々の他端が共に各読出ワード線 12 ( · · · , 12m, 12m+ l , · · · )にそれぞれ接続されている。
[0064] この場合、各読出ワード線 12の一端は、それぞれ読出ワード線引出電極 43 (図 5 参照）を介して各読出スィッチ 83 ( · · · , 83m, 83m+ l , · · · )に接続され、さらに各 読出スィッチ 83は共通の定電流回路 58Bに接続されている。また、各読出スィッチ 8 3は、ワードデコード線 72 ( · · ·， 72m, 72m+ l , · · · )を介して X方向アドレスデコー ダ回路 58Aにそれぞれ接続されており、 X方向アドレスデコーダ回路 58Aからの選 択信号を入力したときに導通するように構成されている。
[0065] 一方、各読出ビット線 13a， 13bは、その一端が読出ビット線引出電極 44 (図 5参照 )を介してそれぞれセンスアンプ回路 56Bに接続されており、他端は最終的にそれぞ れ接地されている。センスアンプ回路 56Bは、各単位読出回路 80における一対の読 出ビット線 13a, 13bをそれぞれ流れる読出電流間の差分に基づいて、各単位読出 回路 80において読出電流が流れた記憶セル 1に記憶されている情報（2値情報）を 検出すると共に、検出した情報を出力線 82 ( · · · , 82η, 82η+ 1 , · · · )を介して Υ方 向読出用データバス 62に出力する機能を備えている。
[0066] 次に、磁気メモリデバイス Μの動作について説明する。
[0067] まず、図 2、図 4 (b)および図 4 (c)を参照して、記憶セル 1における書込動作につい て説明する。
[0068] 図 4 (b)に示すように、書込ワード線 6の記憶素子 laを通過する部位における電流 の向きが紙面の手前側から奥側に（+Y方向へ）向かうように、書込ワード線 6に書込 電流を流す。また、各記憶素子 la, lbの平行部分 10 (図 2参照）において、各書込 ビット線 5a, 5bの電流の向きが書込ワード線 6の電流の向きと一致するように、各書 込ビット線 5a, 5bに書込電流を流す。具体的には、同図に示すように、書込ビット線 5aには、紙面の手前側から奥側に（+ Y方向へ）向力うように書込電流を流し、書込 ビット線 5bには、紙面の奥側から手前側に (一 Y方向へ）向かうように書込電流を流す 。この場合、記憶素子 laでは、環状磁性層 4aの内部に時計回り方向の還流磁界 16 aが発生する。一方、記憶素子 lbでは、環状磁性層 4bの内部に反時計回り方向の 還流磁界 16bが発生する。これにより、記憶素子 laでは、第 1の感磁層 14aおよび第 2の感磁層 8aの磁化方向が一 X方向となり、記憶素子 lbでは、第 1の感磁層 14bおよ び第 2の感磁層 8bの磁化方向が + X方向となる。つまり、各記憶素子 la， lbの各感 磁層（第 1の感磁層 14aおよび第 2の感磁層 8a、第 1の感磁層 14bおよび第 2の感磁 層 8b)が互いに反平行の向きで磁化される。また、各環状磁性層 4a, 4bの共有部位 34では、各環流磁界 16a, 16bの方向が一致する。したがって、同図に示すように、 記憶素子 laでは、第 2の感磁層 8aの磁化方向と第 1の磁性層 2aの磁化方向とがー 致する（平行になる）。一方、記憶素子 lbでは、第 2の感磁層 8bの磁化方向と第 1の 磁性層 2bの磁化方向とが逆になる（反平行になる）。この結果、記憶セル 1に情報（ 一例として「0」）が記憶される。
[0069] 一方、図 4 (c)に示すように、書込ワード線 6および各書込ビット線 5a, 5bに、図 4 (b )のときとは逆向きの電流を流すことにより、記憶素子 laでは、環状磁性層 4aの内部 に反時計回り方向の還流磁界 16aが発生する。また、記憶素子 lbでは、環状磁性層 4bの内部に時計回り方向の還流磁界 16bが発生する。これにより、記憶素子 laでは 、第 1の感磁層 14aおよび第 2の感磁層 8aの磁化方向が + X方向となり、記憶素子 1 bでは、第 1の感磁層 14bおよび第 2の感磁層 8bの磁化方向が- X方向となる。つまり 、各記憶素子 la, lbの各感磁層が互いに反平行の向きで磁化される。なお、この場 合においても、各環状磁性層 4a, 4bの共有部位 34では、各環流磁界 16a, 16bの 方向（同図（b)のときとは逆向き）がー致する。したがって、同図に示すように、記憶素 子 laでは、第 2の感磁層 8aの磁化方向と第 1の磁性層 2aの磁化方向とが互いに逆 方向になる（反平行になる）。一方、記憶素子 lbでは、第 2の感磁層 8bの磁化方向と 第 1の磁性層 2bの磁化方向とがー致する（平行になる）。この結果、記憶セル 1に情 報（一例として「1」）が記憶される。
[0070] この場合、記憶素子 la, lbでは、第 1の磁性層 2a, 2bと第 2の感磁層 8a, 8bとの 磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行で あれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対を成す記憶素 子 laおよび記憶素子 lbは、必ず一方が低抵抗となり、かつ他方が高抵抗となつで晴 報を記憶する。なお、書込ビット線 5と書込ワード線 6とで互いに逆方向に書込電流が 流れたとき、あるいは、どちらか一方のみに書込電流が流れたときには、各第 2の感 磁層 8a， 8bの磁化方向が反転せずに、データの書き換えは行われない。
[0071] 次に、図 1 , 7, 8を参照して、磁気メモリデバイス Mの読出動作について説明する。
[0072] まず、アドレスバッファ 51を介してアドレス信号を入力した Y方向アドレスデコーダ 回路 56Aが、このアドレス信号に基づいて複数のビットデコード線 71のうちの 1つを 選択して、対応するセンスアンプ回路 56Bに制御信号を出力する。次いで、制御信 号を入力したセンスアンプ回路 56Bは、接続されている読出ビット線 13a, 13bに電 圧を印加する。これにより、各記憶素子 la， lbにおける TMR膜 S20a， S20bの側に 正の電位が与えられる。一方、アドレスバッファ 51を介してアドレス信号を入力した X 方向アドレスデコーダ回路 58Aは、このアドレス信号に基づレ、て複数のワードデコー ド線 72のうちの 1つを選択することにより、対応する読出スィッチ 83を駆動してオン状 態（導通状態）に移行させる。これにより、選択されたビットデコード線 71 (つまり読出 ビット線 13a, 13b)とワードデコード線 72 (つまり読出ワード線 12)との交差部分に配 置された記憶セル 1に読出電流が流れる。この場合、記憶セル 1における各記憶素 子 la， lbでは、記憶されている情報の値に応じて一方が低抵抗状態で他方が高抵 抗状態に維持されると共に、記憶セル 1に流れる読出電流の総和が定電流回路 58B によって一定値に維持されている。このため、各記憶素子 la, lbの一方に流れる読 出電流が多ぐかつ他方に流れる読出電流が少なくなる。例えば、図 8 (a)に示す記 憶セル 1の状態では、記憶素子 laにおいて第 1の磁性層 2aと第 2の感磁層 8aの各 磁化方向が平行となり、記憶素子 lbにおいて第 1の磁性層 2bと第 2の感磁層 8bの 各磁化方向が反平行となっているため、記憶素子 laが低抵抗状態、記憶素子 lbが 高抵抗状態になっている。これに対して、図 8 (b)に示す記憶セル 1の状態では、各 記憶素子 la, lbにおける第 1の磁性層 2aおよび第 2の感磁層 8aの各磁化方向が同 図（a)のときとは逆となる結果、記憶素子 laが高抵抗状態で、記憶素子 lbが低抵抗 状態になる。
[0073] 一方、センスアンプ回路 56Bは、各記憶素子 la， lb間に生じる電流量の差分を検 出することにより、記憶セル 1に記憶されている情報（2値情報)を取得する。また、セ ンスアンプ回路 56Bは、取得した情報を出力バッファ 52Bを介して外部データ端子 D 0— D7に出力する。これにより、記憶セル 1に記憶されている 2値情報の読み取りが 完了する。
[0074] このように、この磁気メモリデバイス Mによれば、複数の書込ビット線 5a， 5bと、これ らの書込ビット線 5a, 5bとそれぞれ交差するように延在する複数の書込ワード線 6と を備え、かつ上記した構成の TMR膜 S20a, S20bと、書込ビット線 5a, 5bおよび書 込ワード線 6を取り囲む環状磁性層 4とを含む上記構成の記憶素子 la, lbを備えた ことにより、書込ビット線 5aおよび書込ワード線 6、また書込ビット線 5bおよび書込ヮ ード線 6に電流を流すことによって生じる合成磁界を、書込ビット線 5a， 5bおよび書 込ワード線 6が交差する構成と比較して大きくすることができると共に、書込ビット線 5 a， 5bおよび書込ワード線 6の双方に流れる電流によって書込ビット線 5a， 5bおよび 書込ワード線 6の周囲に生じる磁束を各環状磁性層 4a, 4bからなる閉磁路内に閉じ 込めることができるため、漏れ磁束の発生を低減することができる結果、 P 接する記 憶セルへの悪影響を大幅に低減することができる。また、 1つの記憶セル 1における 一対の記憶素子 la, lbが環状磁性層 4の一部（共有部位 34)を互いに共有するよう に構成したことにより、環状磁性層 4a, 4bを離間して設けた構成と比較して、各環状 磁性層 4a， 4bの共有部位 34内における磁束密度を増大させることができる結果、各 環状磁性層 4a, 4b内の各還流磁界 16a, 16bの強度を増強することができる。した がって、漏れ磁束の発生の低減と相俟って、より小さな書込電流によって第 2の感磁 層 8a, 8bの磁化反転を行うことができる。
[0075] さらに、記憶素子 la, lbにおける第 1の感磁層 14a, 14bの厚みを 0. 5nm以上 40 nm以下の範囲内に規定したことにより、第 1の感磁層 14a, 14bを磁性膜として安定 して製造可能な 0· 5nm以上の厚みを確保することができる結果、製造上の歩留まり を向上させることができる。また、第 1の感磁層 14a, 14bの厚みを 40nm以下に規定 したことにより、厚みに由来する反磁界が減少するため、記憶素子 la， lbに対する各 書込電流のバランスをある程度確保しつつ、各書込電流の電流値を低下させること 力 Sできる。さらに、第 1の感磁層 14a， 14bの厚みを 30nm以下に規定したことにより、 厚みに由来する反磁界がさらに減少するため、記憶素子 la, lbに対する各書込電 流をより一層バランスさせつつ、各書込電流の電流値を一層低下させることができる
[0076] また、書込ビット線 5a, 5bおよび書込ワード線 6の周囲に生じる磁界によって互い に反平行の向きで磁化されるようにして各感磁層（第 1の感磁層 14aおよび第 2の感 磁層 8a、第 1の感磁層 14bおよび第 2の感磁層 8b)を構成したことにより、各一対の 記憶素子 la, lbのそれぞれの書込ビット線 5a, 5bおよび書込ワード線 6に電流を流 したときに各環状磁性層 4a, 4bの共有部位 34に生じる各還流磁界 16a, 16bの向き を常に揃えることができるため、各環状磁性層 4a, 4bの共有部位 34内における磁束 密度を確実に増大させることができる。これにより、各環状磁性層 4a， 4b内の各還流 磁界 16a， 16bの強度を増強することができる結果、より小さな書込電流によって感 磁層の磁化反転を効率よく行うことができる。
[0077] さらに、互いに磁気的に交換結合可能に形成された第 1の感磁層 14aおよび第 2の 感磁層 8aと、第 1の感磁層 14bおよび第 2の感磁層 8bとを備えて各感磁層を構成す ると共に、各第 1の感磁層 14a， 14bを各環状磁性層 4a， 4bの一部で構成したことに より、各感磁層を構成する第 2の感磁層 8a， 8bの材料として分極率の高い材料を選 択することができるため、記憶素子 la， lbの磁気抵抗変化率を大きくすることができ る。
[0078] なお、本発明は、上記した実施の形態に限定されなレ、。例えば、上記した磁気メモ リデバイス Mでは、環状磁性層 4の各第 1の感磁層 14a, 14bと共に、各第 2の感磁 層 8a, 8bを備えた構成の記憶セル 1を例に挙げて説明した力 各第 2の感磁層 8a, 8bを省いて、感磁層として、環状磁性層 4の各第 1の感磁層 14a, 14bのみを備えた 構成の記憶セルを採用することもできる。また、環状磁性層 4の各第 1の感磁層 14a， 14bと各第 2の感磁層 8a, 8bとの間に非磁性導電層を配設することにより、各第 1の 感磁層 14a, 14bと各第 2の感磁層 8a, 8bとを反強磁性結合させる記憶セルを構成 することもできる。また、本発明の実施の形態では、 TMR膜 S20a, S20bを保磁力 差型構造に構成した記憶セルに本発明を適用した例にっレ、て説明したが、各 TMR 膜を交換バイアス型に構成した記憶セルに対しても本発明を適用できるのは勿論で める。
[0079] また、上記した磁気メモリデバイス Mでは、一対の環状磁性層 4a， 4bを有すると共 に、一対の環状磁性層 4a， 4bが各々の一部を共有する構成によって 1ビットの情報 を記憶する記憶セル 1を例に挙げて説明したが、例えば図 4における 1つの磁気抵抗 効果発現体 20aと、同図中における 1つの環状磁性層 4aとを有する記憶素子 (例え ば図 4における記憶素子 la)を備え、一つの環状磁性層 4aと一つの磁気抵抗効果 発現体 20aとによって 1ビットの情報を記憶する記憶セルに対しても本願発明を適用 すること力 Sできる。この場合、第 1の感磁層 14a, 14bの厚みを 0. 5nm以上 40nm以 下の範囲内、好ましくは 0. 5nm以上 30nm以下の範囲内に規定する。また、この場 合、環状磁性層 4a内には、書込ワード線 6および書込ビット線 5aの双方を配設する 構成とすることもできるし、書込ワード線 6を環状磁性層 4aの外部に配設して環状磁 性層 4aの内部に書込ビット線 5aのみを配置する構成とすることもできる。
[0080] また、上記した記憶セル 1に対して、記憶素子 la (または記憶素子 lb)と同一構造 の記憶素子を、記憶素子 laにおける環状磁性層 4aの左側壁 35aまたは記憶素子 1 bにおける環状磁性層 4bの右側壁 35b側に、 1つ以上、互いの軸線を一致させて一 列に並設することにより、 3つ以上の記憶素子によって 1ビットの情報を記憶する構成 の記憶セルに対しても本願発明を適用することができる。この場合、第 1の感磁層 14 a, 14bの厚みを 0. 5nm以上 40nm以下の範囲内（好ましくは 0. 5nm以上 30nm以 下の範囲内）に規定する。
実施例
[0081] 次に、実施例を挙げて本発明を詳細に説明する。
[0082] (実験 1)
図 9に示す各部位の寸法 L2— L7を図 10に示すタイプ Aの欄に記載されている長 さにそれぞれ規定したタイプ Aの環状磁性層 4を想定すると共に、このタイプ Aの環 状磁性層 4における第 1の感磁層 14a (図 9中において右上がりの斜線を付した部位 ) ,および第 1の感磁層 14b (同図中において右下がりの斜線を付した部位）の各厚 み L1を、 5nm、 10nm、 20nm、 30nm、 40nm、 50nm、 60nm、 80nm、 100nm、 150nm、 200nmというように変更したときのタイプ Aの環状磁性層 4における各記憶 素子 la， lbについての書込電流（Isw)をそれぞれシミュレーションで求めた。ここで 、書込電流とは、第 1の感磁層 14a, 14bおよび第 2の感磁層 8a， 8bの磁化方向を 反転させるために必要な電流をいう（以下、各実験においても同様である）。さらに、 第 1の感磁層 14a, 14bの厚み L1と、求めた書込電流（Isw)との関係を示す特性図（ 図 11)を作成した。同図中において、〇印は記憶素子 laについての書込電流を示し 、秦印は記憶素子 lbについての書込電流を示している。 [0083] 図 11によれば、タイプ Aの環状磁性層 4では、厚み L1が 50nmを超える領域では、 記憶素子 la, lbの各書込電流のバランスが大きく崩れると共に、全体として書込電 流が大きいことが確認される。一方、厚み L1が 50nm以下の領域では、記憶素子 la , lbの各書込電流の電流差が徐々に小さくなつて双方が次第にバランスする（均衡 する)傾向を示すと共に、各書込電流が急激かつほぼリニアに低下するのが確認さ れる。特に、厚み L1を 40nm以下に規定することにより、記憶素子 la, lbに対する各 書込電流がほぼバランスされた状態になると共に、記憶素子 la， lbの各書込電流が 1. 9mA以下に低下するのが確認される。さらに、厚み L1を 30nm以下に規定するこ とにより、記憶素子 la， lbの各書込電流が 1. 6mA以下に低下するのが確認される
[0084] (実験 2)
図 9に示す各部位の寸法 L2— L7を図 10に示すタイプ Bの欄に記載されている長 さにそれぞれ規定したタイプ Bの環状磁性層 4を想定すると共に、このタイプ Bの環状 磁十生層 4における第 1の感磁層 14a, 14bの厚み L1を、 5nm、 10nm、 20nm、 30η m、 40nm、 50nm、 100nm、 150nm、 200nmというように変更したときのタイプ Bの 環状磁性層 4における各記憶素子 la, lbについての書込電流（Isw)をそれぞれシミ ユレーシヨンで求めた。さらに、第 1の感磁層 14a, 14bの厚み L1と求めた書込電流（ Isw)との関係を示す特性図（図 12)を作成した。同図中において、〇印は記憶素子 laについての書込電流を示し、秦印は記憶素子 lbについての書込電流を示してい る。
[0085] 図 12によれば、タイプ Bの環状磁性層 4では、厚み L1が lOOnm以上の領域では、 記憶素子 la， lbの各書込電流が比較的バランスしているものの、各書込電流が全 体的に大きいことが確認される。また、厚み L1が 50nm以上 lOOnm未満の領域では 、記憶素子 la， lbの各書込電流のバランスが大きく崩れると共に、各書込電流が依 然として全体的に大きいことが確認される。一方、厚み L1が 50nm未満の領域では、 記憶素子 la， lbの各書込電流が急激に低下することが確認される。特に、厚み L1 力 ¾Onmを超え 40nm以下の領域では、記憶素子 la， lbの各書込電流の電流差が 小さくなると共に、各書込電流の値も 1. 7mA以下に低下するのが確認される。この 場合、厚み LIが 20nmを超え 30nm以下の領域では、記憶素子 la, lbの各書込電 流の電流差が極めて小さくなることが確認される。一方、厚み L1が 5nm以上 20nm 以下の領域では、記憶素子 la, lbの各書込電流の電流差が若干開いてバランスが やや崩れた状態になるが、各書込電流の電流値が共に 0. 9mA以下の極めて低い レベルに維持される結果、記憶セル 1全体に対する書込電流は非常に低下すること が確認される。
[0086] (実験 3)
図 9に示す各部位の寸法 L2— L7を図 10に示すタイプ Cの欄に記載されている長 さにそれぞれ規定したタイプ Cの環状磁性層 4を想定すると共に、このタイプ Cの環状 磁十生層 4における第 1の感磁層 14a, 14bの厚み L1を、 5nm、 10nm、 20nm、 30η m、 40nm、 50nm、 100nm、 150nm、 200nmとレヽうように変更したときのタイプ Cの 環状磁性層 4における各記憶素子 la， lbについての書込電流 (Isw)をそれぞれシミ ユレーシヨンで求めた。さらに、第 1の感磁層 14a, 14bの厚み L1と求めた書込電流（ Isw)との関係を示す特性図（図 13)を作成した。同図中において、〇印は記憶素子 laについての書込電流を示し、秦印は記憶素子 lbについての書込電流を示してい る。
[0087] 図 13によれば、タイプ Cの環状磁性層 4では、厚み L1が 50nm以上の領域では、 記憶素子 la, lbの各書込電流のバランスが大きく崩れると共に、各書込電流が全体 的に大きいことが確認される。一方、厚み L1が 40nmを超え 50nm未満の領域では、 記憶素子 la, lbの各書込電流が若干低下するものの、記憶素子 la, lbの各書込 電流の電流差が依然として大きぐかつバランスが崩れた状態にあることが確認され る。また、厚み L1が 40nm以下の領域では、記憶素子 la, lbの各書込電流の電流 差が徐々に小さくなるとと共に、記憶素子 la, lbの各書込電流を 2. OmA以下にま で低下させるできること力 S確認される。特に、厚み L1が 30nm以下の領域では、記憶 素子 la， lbの各書込電流が急激かつほぼリニアに低下するのが確認されると共に、 これらの各書込電流の電流差がほぼなくなってバランスされた良好な状態になるの が確認される。
[0088] 以上の各実験から、いずれのタイプの環状磁性層 4においても、第 1の感磁層 14a , 14bの厚み LIを 5nm以上 40nm以下に規定することにより、記憶素子 la, lbの各 書込電流のバランスをある程度確保しつつ、各書込電流を低下させることができるの が確認される。特に、第 1の感磁層 14a, 14bの厚み L1を 30nm以下に規定すること により、記憶素子 la， lbに対する各書込電流の電流値をほぼバランスさせた状態に することができると共に、各書込電流を一層低下させることができるのが確認される。 また、各実験から、第 1の感磁層 14a， 14bの厚み L1が 50nm未満の領域では、第 1 の感磁層 14a, 14bの厚み L1を薄くするに従って、記憶素子 la, lbに対する各書込 電流がほぼ一様に低下するのが確認される。このため、シミュレーションは行ってい ないが、いずれのタイプの環状磁性層 4においても、第 1の感磁層 14a, 14bの製造 限界である 0. 5nmまでは、各書込電流のバランスをある程度確保しつつ、これらの 電流値を十分に低いレベルに維持することができると考えられる。
産業上の利用可能性
[0089] 以上のように、この発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界を 発生させる 1以上の導線によって貫かれる環状磁性層と、環状磁性層における磁界 によつて磁化方向が変化する第 1の感磁層および第 1の感磁層の表面に配設された 磁気抵抗効果発現体を含んで積層面に垂直な方向に電流が流れるように構成され た積層体とを備え、 0. 5nm以上 40nm以下に第 1の感磁層の厚みを規定したことに より、第 1の感磁層を磁性膜として安定して製造可能な 0. 5nm以上の厚みを確保す ること力 Sできる結果、製造上の歩留まりを向上させることができる。また、第 1の感磁層 の厚みを 40nm以下に規定したことにより、厚みに由来する反磁界が減少するため、 記憶素子に対する各書込電流のバランスをある程度確保しつつ、第 1の感磁層の磁 化方向を反転するために必要な書込電流を低下させて効率良く第 1の感磁層の磁 化方向を変えることができる。これにより、少ない電流で効率良く感磁層の磁化方向 を変え得る磁気記憶セルおよび磁気メモリデバイスが実現される。
符号の説明
[0090] 1 記憶セル
la, lb 記憶素子
2a, 2b 第 1の磁性層 3a, 3b トンネノレノくリア層
4, 4a, 4b 環状磁性層
5a, 5b 書込ビット線 (複数の導線）
6 書込ワード線 (複数の導線） 8a, 8b 第 2の感磁層
12 読出ワード線
13a, 13b 読出ビット線
14a, 14b 第 1の感磁層
34 共有部位
M 磁気メモリデバイス
S20a, S20b TMR膜（積層体）

Claims

請求の範囲
[1] 磁界を発生させる 1以上の導線によって貫かれる環状磁性層と、前記環状磁性層 における前記磁界によって磁化方向が変化する第 1の感磁層および当該第 1の感磁 層の表面に配設された磁気抵抗効果発現体を含んで積層面に垂直な方向に電流 が流れるように構成された積層体とを備え、
前記第 1の感磁層は、その厚みが 0. 5nm以上 40nm以下の範囲内に規定されて いる磁気記憶セル。
[2] 磁界を発生させる 1以上の導線によって貫かれる環状磁性層と、前記環状磁性層 における前記磁界によって磁化方向が変化する第 1の感磁層および当該第 1の感磁 層の表面に配設された磁気抵抗効果発現体を含んで積層面に垂直な方向に電流 が流れるように構成された積層体とをそれぞれ有する複数の記憶素子を備え、 前記複数の環状磁性層は、互いの軸方向を一致させて並設されると共に各々の所 定部位を互いに共有して構成され、
前記複数の第 1の感磁層は、前記各軸を含む面に対して同一側に配設されると共 に、その厚みが 0. 5nm以上 40nm以下の範囲内に規定されている磁気記憶セル。
[3] 前記複数の第 1の感磁層は、前記磁界によって互いに反平行の向きで磁化される 請求項 2記載の磁気記憶セル。
[4] 前記第 1の感磁層は、その厚みが 0. 5nm以上 30nm以下の範囲内に規定されて レ、る請求項 1から 3のいずれかに記載の磁気記憶セル。
[5] 前記環状磁性層は複数の前記導線によって貫かれ、当該複数の導線は、前記環 状磁性層を貫く領域において互いに平行に延在している請求項 1から 4のいずれか に記載の磁気記憶セル。
[6] 前記積層体は、前記第 1の感磁層と互いに磁気的に交換結合可能な第 2の感磁層 を含んで構成されている請求項 1から 5のいずれかに記載の磁気記憶セル。
[7] 前記積層体は、非磁性層と、当該非磁性層の一面側に積層されて磁化方向の固 定された第 1の磁性層と、前記非磁性層の他面側に積層されて前記第 2の感磁層と して機能する第 2の磁性層とを備えて構成され、
前記積層体を流れる前記電流に基づいて情報が検出可能に構成されている請求 項 6記載の磁気記憶セル。
[8] 前記第 1の磁性層は、前記第 2の磁性層よりも保磁力の大きな材料を用いて形成さ れてレ、る請求項 7記載の磁気記憶セル。
[9] 請求項 1から 8のいずれかに記載の磁気記憶セルと、
前記導線としての書込線と、
前記積層体に前記電流を供給する読出線とを備えている磁気メモリデバイス。
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