JP4404182B2 - 磁気メモリデバイスおよびその読出方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁性薄膜メモリ素子を用いて構成される磁気メモリデバイス、およびその読出方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory），ＳＲＡＭ（Static ＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、情報を記憶する手段、すなわち不揮発性メモリを設ける必要があり、フラッシュＥＥＰＲＯＭやハードディスク装置などが用いられる。これらの不揮発性メモリにおいては、情報処理の高速化に伴ってアクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでも何処でも情報処理が行える、いわゆるユピキタスコンピューティングを目指した情報機器の開発が急速に進められている。このような機器の開発におけるキーデバイスとして、高速な不揮発性メモリの開発が強く求められている。
【０００３】
不揮発性メモリの高速化に有効な技術として、ＭＲＡＭ（Magnetic Random Access Memory）が知られている。ＭＲＡＭは、マトリクス状に配列される個々の記憶セルが、２つの強磁性層を備えた磁気素子で構成されたものである。各記憶セルでは、「０」，「１」の２値情報に対応させて、素子の強磁性層の磁化を磁化容易軸に沿って平行または反平行な状態とすることで情報が記憶される。磁気素子は、強磁性層の磁化方向が平行か反平行かによって、特定方向の抵抗値が異なる。従って、情報に対応させた抵抗の違いを、電流または電圧の変化として検出することにより、記憶セルから情報が読み出される。こうした原理で動作することから、ＭＲＡＭでは、安定した書き込み／読み出しを行うために抵抗変化率ができるだけ大きいことが重要である。
【０００４】
現在実用化されているＭＲＡＭは、巨大磁気抵抗効果（ＧＭＲ：Giant magneto-resistive）を利用したものである。ＧＭＲとは、２つの磁性層を磁化容易軸が平行であるように配設したときに、これら各層の磁化方向が、磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大となる現象である。ＧＭＲ素子を用いたＭＲＡＭ（以後、ＧＭＲ−ＭＲＡＭと略記）としては、例えば特許文献１に開示された技術が知られている。
【０００５】
ＧＭＲ−ＭＲＡＭには、保磁力差型（Pseudo Spin Valve型）と、交換バイアス型（Spin Valve型）とがある。Pseudo Spin Valve型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とが積層して構成され、２つの強磁性層の保磁力の差を利用して情報の書き込み／読み出しを行うものである。また、Spin Valve型のＭＲＡＭは、２つの強磁性層が、磁化方向が固定されている固定層、および、外部磁界により磁化方向が変化可能な自由層からなるものである。この固定層は、非磁性層を挟んで反強磁性層と反強磁性結合させることにより、磁化が安定して固定される。それぞれの型のＧＭＲ素子の抵抗変化率は、（ＮｉＦｅ／Ｃｕ／Ｃｏ）の積層構造をとるPseudo Spin Valve型の素子では約６〜８％、（ＰｔＭｎ／ＣｏＦｅ／Ｃｕ／ＣｏＦｅ）の積層構造をとるSpin Valve型の素子でも１０％程度である。そのため、抵抗差を電流または電圧の差とする読み出し出力は、未だ十分に得られておらず、記憶容量やアクセス速度を改善するのは難しいとされている。
【０００６】
その点、強磁性トンネル効果（ＴＭＲ：Tunneling magneto-resistive）を利用したＭＲＡＭ（以後、ＴＭＲ−ＭＲＡＭと略記）では、抵抗変化率を格段に大きくすることができる。ＴＭＲとは、極薄の絶縁層を挟んで積層された２つの強磁性層（磁化方向が固定された固定層と、磁化方向が変化可能な感磁層すなわち自由層）において、互いの磁化方向の相対角度により絶縁層を流れるトンネル電流が変化する現象である。すなわち、磁化方向が平行である場合にトンネル電流は最大（セルの抵抗値は最小）となり、反平行の場合、トンネル電流は最小（セルの抵抗値は最大）となる。ＴＭＲ素子の具体例としては、ＣｏＦｅ／Ａｌoxide ／ＣｏＦｅの積層構造が知られるが、その抵抗変化率は４０％以上にも及ぶ。
【０００７】
また、ＴＭＲ素子の抵抗は高いために、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）などの半導体デバイスと組み合わせた場合のマッチングが取り易いとされている。以上の利点から、ＴＭＲ−ＭＲＡＭは、ＧＭＲ−ＭＲＡＭと比較して高出力化が容易であり、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭとしては、特許文献２，特許文献３に開示された技術などが知られている。
【０００８】
ＴＭＲ−ＭＲＡＭでは、情報の書き込みについては、導線に流す電流によって誘導する電流磁界を利用して強磁性層の磁化方向を変化させる方式が採られる。これにより、２値情報が、強磁性層間の相対的な磁化方向（平行または反平行）に対応して記憶される。記憶情報の読み出しについては、絶縁層に対し、層面に垂直方向に電流を流し、トンネル電流値もしくはトンネル抵抗を検出する方法が採られている。この場合、強磁性層間の相対的な磁化方向（平行または反平行）の違いが、出力電流値ないしセル抵抗値の差として現れる。
【０００９】
そのセルアレイ構造としては、データ線上に複数のＴＭＲ素子を並列接続したうえで、選択用の半導体素子を、各々のＴＭＲ素子に対応させて配置するものやデータ線ごとに配置するものが提案されている。半導体素子には、ＭＯＳＦＥＴ，ＦＥＴのゲート・ドレイン間を短絡して構成されるダイオード，ｐｎ接合ダイオード、およびショットキーダイオード等が用いられる。また、行データ線，列データ線を用いてＴＭＲ素子をマトリクス状に配置し、データ線ごとに選択用トランジスタを配設したものも提案されている。
【００１０】
このうち、読み出し時の消費電力効率の面で最も優れた特性を有しているのは、各々のＴＭＲ素子に対して選択用半導体素子を配置する構造である。ただし、各半導体素子の特性にばらつきが生じている場合、それに起因した雑音が無視できない。加えて、データ線に結合した雑音、センスアンプの特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音も考慮すると、記憶セルの出力電圧のＳ／Ｎ比は、数ｄＢ程にしかならない可能性がある。
【００１１】
そのため、読み出し出力のＳ／Ｎ比を向上すべく、ＴＭＲ−ＭＲＡＭのセルアレイには以下のような改良がなされてきた。
【００１２】
よく用いられるのは、選択した一つの記憶セルの出力電圧Ｖを参照電圧Ｖrefと比較し、その差分電圧Vsigを差動増幅する方法である。差動増幅の目的は、第１に、記憶セルが接続されるデータ線対に生じる雑音を除去することであり、第２に、センス線駆動用またはセル選択用の半導体素子の特性ばらつきによる出力電圧のオフセットを除去することである。しかしながら、参照電圧Ｖrefの発生回路はダミーセルや半導体素子を用いた回路によって実現され、この回路と記憶セルとの間でも素子の特性ばらつきは存在するため、出力電圧のオフセットを完全に除去することは原理的に不可能である。
【００１３】
これを解決するものとしては、１対のＴＭＲ素子によって記憶セルを構成し、これら対をなす素子からの出力を差動増幅する方法が一般に広く知られている。この方法においては、対をなすＴＭＲ素子それぞれの感磁層の磁化方向が、常に、互いに反平行となるように書き込みがなされる。すなわち、一方の素子では感磁層の磁化と固定層の磁化が平行、他方の素子では両層の磁化が互いに反平行となるように相補的に書き込みを行い、２つの素子の出力を差動増幅して読み出すことで、同相雑音を除去し、Ｓ／Ｎ比を向上させるというものである。そのような差動増幅型の回路構成は、特許文献４，特許文献５および非特許文献１などにおいて開示されている。
【００１４】
より具体的に例示するならば、特許文献４や特許文献５に記載されている技術では、記憶セルを構成する第１のＴＭＲ素子と第２のＴＭＲ素子は、それぞれの一端が一対の第１，第２のデータ線に別々に接続され、他端は共に同一のセル選択用半導体素子を介してビット線に接続されるようになっている。ワード線は、セル選択用半導体素子に接続される。情報の読み出しは、第１のデータ線と第２のデータ線とを等電位に保ちつつ、ビット線とこれら第１，第２のデータ線との間に電位差を与え、第１，第２のデータ線に流れる電流量の差分値を出力とすることでなされる。
【００１５】
【特許文献１】
米国特許第５３４３４２２号公報
【特許文献２】
米国特許第５６２９９２２号公報
【特許文献３】
特開平９−９１９４９号公報
【特許文献４】
特開２００１−２３６７８１号公報
【特許文献５】
特開２００１−２６６５６７号公報
【非特許文献１】
ISSCC 2000 Digest paper TA7.2
【００１６】
【発明が解決しようとする課題】
しかしながら、こうした差動増幅方式の全般において、対をなすＴＭＲ素子間の抵抗値のばらつきが問題となっていた。ＴＭＲ素子には製造プロセスで生じる抵抗ばらつきがあり、これに起因する電流誤差は避けられない。そのため、否応なく出力信号のＳ／Ｎ比が低下する結果となっていた。
【００１７】
上記の配線構造についていえば、第１，第２のデータ線にＴＭＲ素子が多数接続され、第３のビット線にビット列方向のセル数だけのセル選択用半導体素子が接続されて記憶セルのマトリクスが構成されていることから、安定した読み出し信号出力を得るには、各データ線に接続されたＴＭＲ素子間の抵抗ばらつき、および同一のビット線に接続されている選択用半導体素子間の特性ばらつきを十分に抑制する必要がある。しかしながら、第１のデータ線と第２のデータ線に等電位の電圧差を与える読み出し方法は、原理的に上記のばらつきを抑制できるようになっていない。そのため、これらのばらつきによる雑音に万全な対策をとることは極めて難しいという問題があった。
【００１８】
こうした理由から、次々と方策が提案されているものの、従来のＭＲＡＭにおいては、読み出し信号のＳ／Ｎ比を十分改善することはできていなかった。その結果、ＴＭＲ素子の抵抗変化率がおよそ４０％に達するにも関わらず、実際には十分な出力電圧が得られてはいなかった。つまり、現状のメモリ構造のままでは、読み出し精度等の動作安定性の点ですでに問題を抱えているだけでなく、さらには、メモリの高密度化に十分対応できないことが想定される。
【００１９】
なお、以上みてきたように、ＴＭＲ−ＭＲＡＭの読み出し方法や読み出し回路の構成については数々の工夫がなされてきた一方で、ＴＭＲ素子自体の構造には、これまで特段の改良がなされていなかった。
【００２０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、Ｓ／Ｎ比が高い読み出し信号出力を得ることが可能な磁気メモリデバイスおよび磁気メモリデバイスの読出方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の第１の観点に係る磁気メモリデバイスは、複数の第１の書込線と、複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に一組の第１および第２の書込線によって貫かれるように構成された環状磁性層とを各々含む一対の磁気抵抗効果素子をそれぞれ有する複数の記憶セルと、一対の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線と、一対の第１の読出線から一対の磁気抵抗効果素子の各々に供給された一対の読出電流値の差分に基づいて記憶セルから情報を読み出す読出回路と、記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路とを備えるようにしたものである。
なお、本発明の磁気メモリデバイスにおいて「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていることを必ずしも条件としない。
【００２２】
ここで、「外部磁界」は、第１および第２の書込線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、少なくとも内部を貫通した第１および第２の書込線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り囲み、第１または第２の書込線を横切る方向の断面が閉じている状態を示している。よって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。製造工程において発生する程度の酸化膜を含んでいてもよいのは無論である。「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫通する第１および第２の書込線の延在方向を指す。さらに、「積層体の一方の面側に、…配設され」とは、環状磁性層が積層体の一方の面の側に積層体とは別体として配設される場合のほか、環状磁性層が積層体の一部を含むように配設される場合をも含むという趣旨である。
【００２３】
この磁気メモリデバイスでは、単独で１単位情報を記憶することが可能な磁気抵抗効果素子を２つ用いて、１つの単位情報が記憶される。また、磁気抵抗効果素子の各々は、第１および第２の書込線に電流を流すことによって環状磁性層に閉磁路を形成する。これにより、感磁層の磁化反転が効率的に行われる。
【００２４】
この磁気メモリデバイスは、感磁層と環状磁性層とが電気的に接続されているものであることが好ましい。これにより、積層体の積層面に垂直な方向に流れる電流が、感磁層から環状磁性層へと流れるようになる。
【００２５】
さらに、この磁気メモリデバイスは、環状磁性層を貫く第１および第２の書込線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、記憶セルに情報が記憶されるものであることが好ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、磁性層内の平均磁化の方向のなす角度が厳密に１８０度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生じる程度の誤差等に起因して互いの磁化方向のなす角度が１８０度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００２６】
この磁気メモリデバイスでは、一対の磁気抵抗効果素子において、感磁層の磁化方向が互いに反平行となる状態で情報が記憶される。
【００２７】
より具体的には、一対の磁気抵抗効果素子における一対の感磁層の一方が第１の方向に磁化し他方が第１の方向と反平行をなす第２の方向に磁化する第１の状態と、一対の感磁層の一方が第２の方向に磁化し他方が第１の方向に磁化する第２の状態、のいずれかをとり、第１および第２の状態に対応して記憶セルに情報が記憶されるようにすることが望ましい。このとき、一対の磁気抵抗効果素子における双方の感磁層の磁化は、互いに向き合うか、反対向きになるかの２状態をとり、これに２値情報が対応する。
【００２９】
この磁気メモリデバイスでは、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じ、これらの層面に垂直方向に電流を流した場合の電流値が異なることを利用して、情報の読み出しが行われる。
【００３０】
この磁気メモリデバイスでは、一対の第１の読出線の各々から一対の磁気抵抗効果素子の各々読出電流が供給され、この一対の読出電流値の差分に基づいて記憶セルから情報を読み出すようにしている。この方式によれば、読出電流は差動出力されるため、第１の読出線各々に生じる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺されて除去される。
【００３１】
また、本発明の第１の観点に係る磁気メモリデバイスは、一対の磁気抵抗効果素子に供給された読出電流の電流経路上に設けられた整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えていることが好ましい。本発明の「整流素子」とは、電流を一方向にのみ通過させ、逆方向の電流の通過を阻止する素子をいう。また、「電流経路」とは、読出電流が磁気抵抗効果素子に流入するためにたどり、磁気抵抗効果素子を通過し、流出してゆく経路の全体をいう。整流素子は、上記の電流経路上で、接地方向（第２の読出線側）にしか電流を流さない整流作用を有している。この整流素子により、読み出し対象の各記憶セルに向かって、共通の第２の読出線に接続されている他の記憶セルから電流が回り込んでくることが阻止される。
【００３２】
さらには、一対の読出電流の各電流経路上に、整流素子がそれぞれ設けられているようにすることが好ましい。その場合、読み出し対象の記憶セル内における一方の磁気抵抗効果素子から他方の素子へ電流が流れ、第１の読出線にまで通り抜けることが阻止される。一対の整流素子は、一対の第１の読出線と一対の磁気抵抗効果素子との間にそれぞれ設けられていてもよいし、一対の磁気抵抗効果素子と一対の第２の読出線との間にそれぞれ設けられていてもよい。整流素子には、ショットキーダイオード、ＰＮ接合ダイオード、バイポーラトランジスタ、またはＭＯＳトランジスタが好適に用いられる。
【００３３】
さらに、本発明の第１の観点に係る磁気メモリデバイスにおいては、１つの記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路を備えるようにしたので、読出電流は、微弱であっても総和が常に一定量だけ流れるように制御される。また、通常は、記憶セル内で対をなす磁気抵抗効果素子同士または記憶セル相互の磁気抵抗効果素子間では、抵抗値にばらつきが生じることが多いため、流れる電流量もばらつく可能性がある。これに対し、上記のように読み出し回路系に定電流回路を設け、各記憶セルに常に一定の値に規格化された読出電流を流すようにすることで、磁気抵抗効果素子相互の抵抗値のばらつきに起因する出力電流値のばらつきが一定範囲内に収められる。
【００３４】
本発明における定電流回路は、バンドギャップリファレンスを利用して構成することができ、ダイオードとトランジスタと抵抗器との組み合わせで構成可能である。そのとき、トランジスタは、電流規定機能に加えて、一対の磁気抵抗効果素子に読出電流を流すか否かを選択するための第１の半導体スイッチとしても機能するものとして用いることができる。また、定電流回路は、例えば第２の読出線と接地との間に配設するとよい。
【００３５】
さらに、本発明の第１の観点に係る磁気メモリデバイスにおいては、一対の第１の読出線の各々と電源との間に一対の電流電圧変換用抵抗器が設けられていることが好ましい。本発明において、「電源」とは、回路動作に必要な電流ないし電圧の供給源であり、磁気メモリデバイスの内部電源ラインを意味する。この一対の電流電圧変換用抵抗器における電圧降下により、読出電流から電圧出力が取り出される。この電流電圧変換用抵抗器は、大きな出力値を得るために、磁気抵抗効果素子の抵抗値よりも大きい抵抗値を有することが望ましい。
【００３６】
そのうえで、一対の第１の読出線ごとに設けられ、これらの第１の読出線を流れる読出電流の差を電圧差として検知して増幅するセンスアンプ回路を備え、一対の電流電圧変換用抵抗器の各々における、電源側とは反対側の端子が、センスアンプ回路の入力端に接続されていることが望ましい。このセンスアンプ回路により、電流電圧変換用抵抗器の電源側の一端に生じた電圧が増幅される。
【００３７】
さらに、本発明の第１の観点に係る磁気メモリデバイスは、一対の電流電圧変換用抵抗器の各々における、電源側とは反対側に設けられ、一対の磁気抵抗効果素子に読出電流を供給するか否かを選択するための一対の第２の半導体スイッチを備え、これらの一対の第２の半導体スイッチ、一対の電流電圧変換用抵抗器、およびセンスアンプ回路が、同一の領域内に集積配置されたものであることがより望ましい。すなわち、センスアンプ回路が形成されている領域内に一対の第２の半導体スイッチ、一対の電流電圧変換用抵抗器が形成されているのである。対となる素子の各々は、近接して配置されることで、駆動中の温度変化がほぼ等しくなり、互いの特性値にずれが生じることが防止される。また、これらの一対の第２の半導体スイッチ、一対の電流電圧変換用抵抗器、およびセンスアンプ回路が、それぞれ、対称な回路を構成していると、適正な差動出力電圧値が得られるようになり、好ましい。なお、ここでいう「対称な」とは、回路を構成する対となる素子の電気的特性が略等しいことを意味している。
【００４０】
本発明の磁気メモリデバイスの読出方法は、本発明の磁気メモリデバイスに書き込まれた情報を読み出すものであり、一対の磁気抵抗効果素子に対し、一対の読出電流を、その総和が一定となるように各積層体の積層面に垂直な方向に供給し、積層体に流れる電流に基づいて記憶セルの情報を読み出すようにしたものである。
【００４１】
本発明の磁気メモリデバイスの読出方法では、対をなす磁気抵抗効果素子の一対の感磁層の相対的な磁化方向に応じて、これらの層面に垂直方向に電流を流した場合の電流値が異なることを利用する。すなわち、磁気抵抗効果素子の積層体部分に流れる読出電流の値に基づいて、情報が読み出される。
【００４２】
またさらに、本発明の磁気メモリデバイスの読出方法は、一対の磁気抵抗効果素子の各々に読出電流を供給し、この一対の読出電流値の差分に基づいて記憶セルの情報を読み出すようにすることが好ましい。この場合には、読出電流は差動出力されるため、第１の読出線各々に生じる雑音や磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が除去される。
【００４３】
本発明の第２の観点に係る磁気メモリデバイスは、複数の第１の書込線と、複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、外部磁界によって磁化方向が変化する感磁層を各々含む一対の磁気抵抗効果素子をそれぞれ有する複数の記憶セルと、記憶セルの一対の磁気抵抗効果素子に対してそれぞれ読出電流を供給するための一対の読出線と、一対の読出線から一対の磁気抵抗効果素子にそれぞれ供給された一対の読出電流の値の差分に基づいて記憶セルから情報を読み出す読出回路と、１つの記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路とを備えたものである。
【００４４】
この第２の磁気メモリデバイスでは、各記憶セルが一対の磁気抵抗効果素子から構成されており、対をなす磁気抵抗効果素子を流れる一対の読出電流の差分に基づいて情報が読み出される。その際に、定電流回路によって一対の磁気抵抗効果素子を流れる読出電流の総和が規定されることで、磁気抵抗効果素子相互の抵抗ばらつきに起因する読出電流のばらつきが一定範囲内に収められる。この第２の磁気メモリデバイスでは、環状磁性層を必須の構成要件としておらず、一対の磁気抵抗効果素子は、感磁層を含む積層体の一方の面側に第１の書込線と第２の書込線が位置する構成を有していてもよい。なお、定電流回路は、ダイオードと、電流規定機能に加えて、一対の磁気抵抗効果素子に読出電流を流すか否かを選択するための半導体スイッチとしても機能するトランジスタと、抵抗器とを組み合わせて構成されることができる。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４６】
図１は、本発明の一実施の形態に係る磁気メモリデバイスの全体の構成を示した図である。この磁気メモリデバイスは、いわゆる半導体メモリチップとして具現化されるＭＲＡＭであり、アドレスバッファ１０１，データバッファ１０２，制御ロジック部１０３，記憶セル群１０４，Ｙ方向駆動回路部１０６、およびＸ方向駆動回路部１０８を主要な構成要素としている。この場合に、磁気メモリデバイスは、シリコンチップ中央の広い領域に記憶セル群１０４が配設され、周囲のわずかな領域に駆動回路部１０６，１０８等の回路部品や配線が実装されたものとなっている。
【００４７】
記憶セル群１０４は、全体としてマトリクスを構成するよう、多数の記憶セル１２がワード線方向（Ｘ方向），ビット線方向（Ｙ方向）に配列したものである。個々の記憶セル１２は、データを記憶する最小単位であり、「１」，「０」のビットデータが記憶されるようになっている。なお、ここでは、記憶セル群１０４における記憶セル１２の各列をワード列Ｘn、各行をビット列Ｙnと呼ぶ。
【００４８】
Ｙ方向駆動回路部１０６は、Ｙ方向アドレスデコーダ１０６Ａ，読み出しのためのセンスアンプ１０６Ｂ，書き込みのためのＹ方向カレントドライブ１０６Ｃから構成され、各々が記憶セル群１０４に対し、記憶セル１２のビット列Ｙn（Ｙ1，Ｙ2，…）ごとに接続されている。
【００４９】
Ｘ方向駆動回路部１０８は、Ｘ方向アドレスデコーダ１０８Ａ，読み出しのための定電流回路１０８Ｂ，書き込みのためのＸ方向カレントドライブ１０８Ｃから構成され、各々が記憶セル群１０４に対し、記憶セル１２のワード列Ｘn（Ｘ1，Ｘ2，…）ごとに接続されている。したがって、例えば、ある一つの記憶セル１２は、図示したように、Ｘ方向アドレスデコーダ１０８Ａ，Ｙ方向アドレスデコーダ１０６Ａから入力されるワード方向およびビット方向のアドレス（Ｘn，Ｙn）によって一意に選択される。
【００５０】
アドレスバッファ１０１は、外部アドレス入力端子Ａ0〜Ａ20を備えると共に、アドレス線１０５，１０７を介してＹ方向アドレスデコーダ１０６Ａ，Ｘ方向アドレスデコーダ１０８Ａに接続されている。このアドレスバッファ１０１は、外部アドレス入力端子Ａ0〜Ａ20から記憶セル１２を選択するための選択信号を取り込み、内部バッファ増幅器においてアドレスデコーダ１０６Ａ，１０８Ａで必要な電圧レベルまで増幅する機能を有している。また、増幅した選択信号を、記憶セル１２のワード列方向（Ｘ方向），ビット列方向（Ｙ方向）の２つの選択信号に分け、アドレスデコーダ１０６Ａ，１０８Ａのそれぞれに入力するようになっている。なお、磁気メモリデバイスが記憶セル群１０４を複数有している場合、アドレスバッファ１０１には、複数の記憶セル群１０４から１つの記憶セル群１０４を選択するためのアドレス信号もまた入力されるようになっている。
【００５１】
データバッファ１０２は、外部とディジタルデータ信号のやり取りを行うための外部データ端子Ｄ0〜Ｄ7を備えると共に、制御ロジック部１０３と制御信号線１１３により接続されている。データバッファ１０２は、入力バッファ１０２Ａおよび出力バッファ１０２Ｂからなり、それぞれ、制御ロジック部１０３からの制御信号によって動作するようになっている。入力バッファ１０２は、書き込み用データバス１１０，１１１を介してそれぞれＹ方向カレントドライブ１０６Ｃ，Ｘ方向カレントドライブ１０８Ｃに接続されており、メモリ書き込み時に外部データ端子Ｄ0〜Ｄ7からデータ信号を取り込み、このデータ信号を内部バッファ増幅器で必要とされる電圧レベルまで増幅し、カレントドライブ１０６Ｃ，１０８Ｃそれぞれに出力する機能を有している。出力バッファ１０２Ｂは、読み出し用データバス１１２を介してセンスアンプ１０６Ｂに接続されており、内部バッファ増幅器を用いることにより、メモリ読み出し時にセンスアンプ１０６Ｂより入力される読み出しデータ信号を、低インピーダンスで外部データ端子Ｄ0〜Ｄ7に出力する機能を有している。
【００５２】
制御ロジック部１０３は、入力端子ＣＳ，入力端子ＷＥを備え、データバッファ１０２に制御信号線１１３で接続されている。制御ロジック部１０３は、記憶セル群１０４に対する動作制御を行うものであり、入力端子ＣＳからは、磁気メモリデバイスの書き込み／読み出し動作をアクティブにするか否かの信号（チップセレクト；ＣＳ）が入力される。また、入力端子ＷＥからは、書き込み／読み出しを切り替えるための書き込み許可信号（ライトイネーブル；ＷＥ）が入力される。この制御ロジック部１０３は、入力端子ＣＳ，入力端子ＷＥより取り込んだ信号電圧を、内部バッファ増幅器により駆動回路部１０６，１０８にて必要な電圧レベルまで増幅する機能を有している。
【００５３】
〔読み出し回路の構成〕
次に、この磁気メモリデバイスの読み出し回路の構成について説明する。
【００５４】
図２は、記憶セル群とその読み出し回路からなる回路系の構成図である。この読み出し回路系は、記憶セル１２が１対の磁気記憶素子１２Ａ，１２Ｂからなる差動増幅型である。ここでは、各記憶セル１２の情報読み出しを、磁気記憶素子１２Ａ，１２Ｂそれぞれに流すセンシング電流（センスビット線２１Ａ、２１Ｂから磁気記憶素子１２Ａ，１２Ｂそれぞれに流入し、共通のセンスワード線３１に流出する電流）の差分値を出力として行うようになっている。
【００５５】
同図において、記憶セル群１０４のビット列Ｙnごとの記憶セル１２と、センスアンプ１０６Ｂを含む読み出し回路の一部とが、読み出し回路の繰り返し単位であるビット方向単位読出回路８０（…，８０n，８０n+1，…）を構成しており、ビット列方向に並列に配置されている。ビット方向単位読出回路８０（…，８０n，８０n+1，…）の各々は、Ｙ方向アドレスデコーダ１０６Ａにビットデコード線２０（…，２０n，２０n+1，…）を介して接続され、出力バッファ１０２Ｂに読み出し用データバス１１２を介して接続されている。なお、同図にはスペースが足りず、ビット方向単位読出回路８０の全体を描くことができないため、２列で代表させて描いている。記憶セル群１０４についても同様で、ビット列Ｙn，Ｙn+1の２列で代表させている。
【００５６】
各記憶セル１２の磁気記憶素子１２Ａ，１２Ｂは、ＧＭＲないしＴＭＲを利用した磁気抵抗効果素子である。ここでは、一具体例として磁気記憶素子１２Ａ，１２ＢがＴＭＲ素子である場合について説明するが、その詳細な構成については後述する。
【００５７】
記憶セル群１０４には、Ｘ方向に配列されるセンス用ワードデコード線３１（以後、センスワード線と略称）と、Ｙ方向に配列される１対のセンス用ビットデコード線２１Ａ，２１Ｂ（以後、センスビット線と略称）とによりマトリクス状の配線がなされている。個々の記憶セル１２は、これらの交差位置に配設され、共通のセンスビット線２１Ａ，２１Ｂに並列接続されている記憶セル１２がビット列Ｙnを構成し、共通のセンスワード線３１にカスケード状に接続されている記憶セル１２がワード列Ｘnを構成している。
【００５８】
１つの記憶セル１２では、１対の磁気記憶素子１２Ａ，磁気記憶素子１２Ｂそれぞれの一端がセンスビット線２１Ａ，２１Ｂに接続され、またそれぞれの他端は、１対の逆流防止用ダイオード１３Ａ，１３Ｂのそれぞれを介して共通のセンスワード線３１に接続される。ここで、個々の磁気記憶素子１２Ａ，１２Ｂに対するセンシング電流の電流経路は、各素子からの導線とセンスビット線２１Ａ，２１Ｂとの結節点から、各素子からの導線とセンスワード線３１との結節点までの間の経路とする。なお、ここでは、センスビット線２１Ａ，２１Ｂが本発明の「１対の第１の読出線」に対応し、センスワード線３１が本発明の「第２の読出線」に対応している。
【００５９】
（ビット列方向の接続）
センスビット線２１Ａ，２１Ｂは、記憶セル１２のビット列Ｙn（Ｙ1，Ｙ2，…）ごとに、対をなして配設されている。これらのセンスビット線２１Ａ，２１Ｂは、記憶セル群１０４を貫くようにＹ方向に延在し、一端が電源Ｖccに接続されている。センスビット線２１Ａ，２１Ｂの一端側（電源Ｖcc側）には、それぞれ、電流電圧変換用抵抗器２３Ａ，２３Ｂ（以後、抵抗器２３Ａ，２３Ｂ）、およびトランジスタ２２Ａ，２２Ｂのコレクタ−エミッタ間が直列に接続されている。さらに、ビット列Ｙnを構成する複数の記憶セル１２は、それぞれセンスビット線２１Ａとセンスビット線２１Ｂの双方に接続されている。具体的には、記憶セル１２における磁気記憶素子１２Ａの一端がセンスビット線２１Ａに接続され、磁気記憶素子１２Ｂの一端がセンスビット線２１Ｂに接続されている。
【００６０】
さらに、トランジスタ２２Ａ，２２Ｂのベース側には、ビットデコード線２０が接続されている。ビットデコード線２０は、Ｙ方向アドレスデコーダ１０６Ａに接続されており、Ｙ方向アドレスデコーダ１０６Ａより、書き込み／読み出しの対象となる記憶セル１２が属するビット列Ｙnに対して選択的に出力される選択信号が入力されるようになっている。すなわち、ビットデコード線２０（…，２０n，２０n+1，…）は、記憶セル１２の各ビット列Ｙnに対応して設けられており、Ｙ方向アドレスデコーダ１０６Ａからの選択信号を動作対象であるビット列Ｙnに送出する機能を有している。トランジスタ２２Ａ，２２Ｂは、一対の第２の半導体スイッチとして、ビットデコード線２０から入力される選択信号の値（ビットデコード値）に応じて開閉する機能を備えている。
【００６１】
なお、ビットデコード線２０とセンスビット線２１Ａ，２１Ｂは、このように同じデコード機能を有しているが、両者は動作上、明確に区別される。すなわち、ビットデコード線２０はＹ方向アドレスデコーダ１０６Ａより選択セルを伝える信号線であり、その値は“Ｈｉｇｈ”，“Ｌｏｗ”の２値のデジタル信号であるのに対し、センスビット線２１Ａ，２１Ｂは磁気記憶素子１２Ａ，１２Ｂに流れ込む微弱電流の検出を目的とするアナログ信号線である。なお、ワードデコード線３０とセンスワード線３１についてもこれと同じことが言える。
【００６２】
また、センスビット線２１Ａ，２１Ｂに接続された抵抗器２３Ａ，２３Ｂの電源Ｖccとは反対側の端部における結節点からは、センスアンプ入力線４０Ａ，４０Ｂ（以後、入力線４０Ａ，４０Ｂ）が導出されている。抵抗器２３Ａ，２３Ｂは、センスアンプ１０６Ｂのバイアス抵抗として機能する。すなわち、自身の電圧降下によって、電源Ｖccからセンスビット線２３Ａ，２３Ｂを流れ下るセンシング電流を電圧に変換し、入力線４０Ａ，４０Ｂよりセンスアンプ１０６Ｂに導くために設置される。また、抵抗器２３Ａ，２３Ｂは、電源Ｖccの供給電圧よりも−φだけ低い中間電圧レベルを作り出す機能も兼ね備えている。ここでは、センシング電流が微弱なために、抵抗器２３Ａ，２３Ｂで大きな電圧降下を得て、入力線４０Ａ，４０Ｂに入力する電圧値をできるだけ大きくするには、抵抗器２３Ａ，２３Ｂの抵抗値を大きくする必要がある。よって、抵抗器２３Ａ，２３Ｂは、例えば１００ｋΩ程度の高い抵抗値を有することが望ましく、少なくとも、磁気記憶素子１２Ａ，１２Ｂの抵抗値よりも大きい抵抗値を有することが望ましい。
【００６３】
（ワード列方向の接続）
センスワード線３１の各々には、同じワード列Ｘn（Ｘ1，Ｘ2，…）に配列された記憶セル１２が接続されている。ただし、本実施の形態では、記憶セル１２とセンスワード線３１との間に、整流素子としての逆流防止用ダイオード１３Ａ，１３Ｂが配設されている。逆流防止用ダイオード１３Ａ，１３Ｂの各々は、磁気記憶素子１２Ａ，１２Ｂに対応し、それぞれ個別に接続されている。また、磁気記憶素子１２Ａと逆流防止用ダイオード１３Ａ、および、磁気記憶素子１２Ｂと逆流防止用ダイオード１３Ｂは、互いに絶縁された状態にある。
【００６４】
逆流防止用ダイオード１３は、センスワード線３１から各磁気記憶素子１２Ａ，１２Ｂに電流が逆流することを防止するための一方向素子として設けられている。逆流防止用ダイオード１３としては、例えば、ｐｎ接合ダイオード，ショットキーダイオード、あるいはバイポーラ・ジャンクション・トランジスタ（ＢＪＴ：Bipolar Junction Transistor）のベース−コレクタ間を短絡してダイオードとしたものや、ＭＯＳＦＥＴのゲート−ドレイン間を短絡してダイオードとしたものなどを用いることができる。
【００６５】
また、センスワード線３１の接地側には、トランジスタ３３のコレクタ−エミッタ間が接続され、このトランジスタ３３のベース側には、ワード列Ｘnに対応してワードデコード線３０（…，３０n，３０n+1，…）が配設されている。ワードデコード線３０は、Ｘ方向アドレスデコーダ１０８Ａに接続されており、Ｘ方向アドレスデコーダ１０８Ａよりワード列Ｘnを選択する選択信号が入力されると共に、選択信号をトランジスタ３３のベース側に送出する機能を有している。
【００６６】
トランジスタ３３は、ベース入力される選択信号の値（ビットデコード値）に応じて開閉する第１の半導体スイッチとして機能し、センスワード線３１の導通／遮断を制御するようになっている。このトランジスタ３３には、例えば、ＢＪＴまたはＭＯＳＦＥＴを用いることができる。なお、トランジスタ３３のエミッタ側には電流制限抵抗器３４が設けられている。
【００６７】
本実施の形態では、センスワード線３１の接地側に、さらに定電流回路１０８Ｂが配設されている。定電流回路１０８Ｂは、センスワード線３１を流れる電流を一定とする機能を有しており、定電圧発生用のダイオード３２，トランジスタ３３および電流制限抵抗器３４から構成されている。よって、トランジスタ３３は、ワードデコード用半導体スイッチとしての機能に加え、コレクタ−エミッタ間に一定の電流を流す機能を備えたものとなっており、そのベース側はダイオード３２のアノードにも接続されている。ダイオード３２は、この場合、２個のダイオードが直列に接続したものである。
【００６８】
（センスアンプの回路構成）
センスアンプ１０６Ｂは、ビット方向単位読出回路８０につき１つ設けられ、各ビット方向単位読出回路８０において１対のセンスビット線２１Ａ，２１Ｂの間の電位差を取り込み、この電位差を増幅する機能を有する。各ビット方向単位読出回路８０のセンスアンプ１０６Ｂは、それぞれ入力線４０Ａ，４０Ｂにより対応するセンスビット線２１Ａ，２１Ｂに接続されると共に、すべては共通のセンスアンプ出力線５１Ａ，５１Ｂ（以後、出力線５１Ａ，５１Ｂ）に接続され、最後には読み出し用データバス１１２により出力バッファ１０２Ｂに接続されている。
【００６９】
センスアンプ１０６Ｂそれ自体は、いわゆる差動増幅器として構成され、トランジスタ４１Ａ，４１Ｂからなる増幅段と、電圧出力を取り出すためのバイアス抵抗である抵抗器４２Ａ，４２Ｂと、電圧降下用のダイオード４３，電流制御機能および選択スイッチ機能を有するトランジスタ４４，電圧降下用の抵抗器４５を備えている。
【００７０】
図３は、読み出し回路全体からセンスアンプ１０６Ｂの部分を抽出して示したものである。このように、各ビット方向単位読出回路８０に設けられたセンスアンプ１０６Ｂは、出力線５１Ａ，５１Ｂに対しカスケード接続されている。なお、抵抗器４２Ａ，４２Ｂは、カスケード接続されるすべてのセンスアンプ１０６Ｂが共有するバイアス抵抗器となっている。
【００７１】
トランジスタ４１Ａ，４１Ｂは、ベース側に入力線４０Ａ，４０Ｂが接続され、コレクタ側に（出力線５１Ａ，５１Ｂを介して）抵抗器４２Ａ，４２Ｂが接続されている。これらのエミッタ側は、共にトランジスタ４４のコレクタ側に接続されている。なお、トランジスタ４４のベース側には、ダイオード４３を介してビットデコード線２０が接続され、エミッタ側は抵抗器４５を介して接地されている。ここで、抵抗器４２Ａ，４２Ｂには、精度の良い抵抗を用いることが望ましく、トランジスタ４１Ａ，４１Ｂは、特性が良く揃っていることが重要である。
【００７２】
なお、ダイオード４３は、そのバンドギャップリファレンスを利用して、ビットデコード線２０の電圧レベルから−φだけ落とした中間電圧レベルを作り出し、この電圧値をトランジスタ４４のベース側入力電圧とするために用いられている。トランジスタ４４は、電流制限機能と、ビットデコード線２０からのビットデコード値に応じて開閉する半導体スイッチとしての機能とを併せ持つ。
【００７３】
また、各センスアンプ１０６Ｂのトランジスタ４１Ａ，４１Ｂは、それぞれのコレクタ側が出力線５１Ａ，５１Ｂに接続され、出力線５１Ａ，５１Ｂ、さらに読み出し用データバス１１２を介して出力バッファ１０２Ｂに接続されている。
【００７４】
次に、図４〜図６を参照し、本実施の形態における磁気メモリデバイスの回路配置パターンについて説明する。
【００７５】
図４は、記憶セル群のＹ方向駆動回路部の周辺の実装の様子を表し、図５は、Ｙ方向駆動回路部の実際の回路配置を表している。Ｙ方向駆動回路部１０６は、記憶セル群１０４の一辺に形成され、その上部には、ボンディングパッド１２１が設けられている。このＹ方向駆動回路部１０６では、以上にみてきたように、Ｙ方向アドレスデコーダ１０６Ａ，センスアンプ１０６ＢおよびＹ方向カレントドライブ１０６Ｃのそれぞれが各ビット列Ｙn（Ｙ1，Ｙ2，…）に対応する回路を１構成単位として成り立っている。本実施の形態では、これら回路１０６Ａ〜１０６Ｃの１構成単位を、対応するビット列Ｙn（Ｙ1，Ｙ2，…）ごとにまとめたものを単位駆動回路ＤＵn（ＤＵ1，ＤＵ2，…）とすると共に、この単位駆動回路ＤＵnを、その幅が記憶セル１２の幅Ｗに収まるように形成することで、対応するビット列Ｙnの端部にちょうど配置されるようにしている。
【００７６】
図５には、ひとつの単位駆動回路が示されている。Ｙ方向アドレスデコーダ１０６Ａの回路エリアは、電源ライン１２２（Ｖcc）と、中間電位の電源ライン１２３（Vm），グラウンドライン１２４（GND）との間に形成される。中間電位の電源ライン１２３は、バンドギャップ＋２Φに対応した電圧を電流制限用トランジスタや、Ｘ方向では定電流回路１０８Ｂなどに供給する電圧源である。また、この回路エリア内をアドレス線１０５が横断するように延在しており、これに各単位駆動回路ＤＵnのアドレスデコーダ１０６Ａが接続するようになっている。
【００７７】
センスアンプ１０６Ｂの回路エリアは、電源ライン１２５と、中間電位の電源ライン１２３，グラウンドライン１２４との間に形成される。このエリア内には、出力線５１Ａ，５１Ｂが横断するように延在しており、これに各単位駆動回路ＤＵnのセンスアンプ１０６Ｂがカスケード接続されるように配線がなされている。Ｙ方向カレントドライブ１０６Ｃの回路エリアは、電源ライン１２５と、中間電位の電源ライン１２６，グラウンドライン１２７との間に形成されている。
【００７８】
図６は、単位駆動回路のうち、さらにセンスアンプのみの回路パターン配置を具体的に示している。先に図２において説明したように、センスアンプ１０６Ｂは、各ビット列Ｙn（Ｙ1，Ｙ2，…）にそれぞれ対応付けられているだけでなく、センスビット線２１Ａ，２１Ｂの電源Ｖcc側に接続されている。そこで、ここでは、センスアンプ１０６Ｂの回路エリアに、トランジスタ２２Ａ，２２Ｂ，抵抗器２３Ａ，２３Ｂを、センスアンプ１０６Ｂと共に集積配置するようにしている。
【００７９】
この回路パターン配置図と図２，図３の回路図とを対照すると、センスアンプ１０６Ｂにおける１対のトランジスタ４１Ａ，４１Ｂの内側にトランジスタ２２Ａ，２２Ｂ，抵抗器２３Ａ，２３Ｂがちょうど対をなして配置されていることがわかる。ここで、ビアパッド１２８Ａ，１２８Ｂは、それぞれセンスビット線２１Ａ，２１Ｂへ接続される。また、図６には示されていないが、ビットデコード線２０は、グラウンドライン１２４を通り過ぎてＹ方向アドレスデコーダ１０６Ａに接続されている。なお、こうした理解を助けるため、図６では、意図的に電源ライン１２５を上にグラウンドライン１２４を下にして、図５ではなく図２，図３と対応するようにしている。
【００８０】
ところで、トランジスタ２２Ａ，２２Ｂの対と、抵抗器２３Ａ，２３Ｂの対、およびセンスアンプ１０６Ｂはすべて差動対であり、対をなす相手と特性が揃っていることが動作上重要である。よって、予め特性を揃えることは勿論であるが、それでも各回路素子の設置場所の温度条件が異なる場合などに、出力特性が異なってくることがある。これに対し、本実施の形態では、上記対をなす回路素子を近接して配置しているので、共に同じ温度変化を受けるために互いの特性は同様に変化し、差がほとんど生じない。これにより、温度変化によって生じる出力値の変化を低減させることができる。
【００８１】
（磁気メモリ素子の構成）
次に、本実施の形態において用いる磁気記憶素子１２Ａ，１２Ｂ、および記憶セル１２の構成について説明する。
【００８２】
図７は、記憶セルの構成を示す断面図である。このように、記憶セル１２は、基板１０の上に左右１対の磁気記憶素子１２Ａ，１２Ｂが搭載されてなる。これら磁気記憶素子１２Ａ，１２Ｂは、共に、第１の磁性層１，非磁性層２，第２の磁性層３が積層した積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に書込用ビット線６ａ，書込用ワード線６ｂ（第１，第２の書込線）によって貫かれるように構成された環状磁性層５とを含んで構成されている。第２の磁性層３と環状磁性層５は、非磁性導電層４を介して接合され、電気的に接続されている。
【００８３】
また、磁気記憶素子１２Ａ，１２Ｂそれぞれには、積層体の上面（環状磁性層５とは反対側の面）に読出センシング用導線１１が設けられ、基板１０に向かって、積層体に対しては積層面に垂直に電流を流すことができるように構成されている。
【００８４】
第１の磁性層１は、磁化方向の固定された強磁性層であり、第２の磁性層３は、外部磁界によって磁化方向が変化する強磁性層（感磁層）である。これらは、数ｎｍ（数１０Å）と非常に薄い非磁性層２を挟んで積層されている。この積層体において、第１の磁性層１と第２の磁性層３との間に、積層面に垂直方向の電圧を印加すると、例えば第２の磁性層３の電子が非磁性層２を突き抜けて第１の磁性層１に移動してトンネル電流が流れる。すなわち、ここでの非磁性層２は、トンネルバリア層である。このトンネル電流は、非磁性層２との界面部分における第１の磁性層１のスピンと第２の磁性層３のスピンとの相対的な角度によって変化する。すなわち、第１の磁性層１のスピンと第２の磁性層３のスピンとが互いに平行な場合に磁気記憶素子１２Ａ（１２Ｂ）の抵抗値は最小、反平行のときに最大となる。
【００８５】
第２の磁性層３は、書込用ビット線６ａ，書込用ワード線６ｂによる誘導磁界によって磁化が変化するようになっている。ここで、第２の磁性層３の磁化は、誘導磁界によって反転し、これにより第１の磁性層１の磁化との相対角度が反転するようになっている。また、書き込み対象の記憶セル１２の選択は、いわゆるマトリクス駆動法によって行うため、書込用ビット線６ａ，書込用ワード線６ｂのいずれか一方だけではなく、これらの双方に対し電流が同方向に流れるときにのみ磁化反転が可能であるように、第２の磁性層３の磁気特性や寸法などが設定される。これがＴＭＲ素子としての磁気記憶素子１２Ａ（１２Ｂ）の基本構造である。
【００８６】
ここでは、環状磁性層５は、図７において紙面に垂直方向の軸をもつ筒型の形状を有し、書込用ビット線６ａ，書込用ワード線６ｂの互いに平行となった部分を内包している。すなわち、この環状磁性層５の軸方向は、書込用ビット線６ａ，書込用ワード線６ｂの延在方向であり、軸方向を横切る断面方向において閉じた環状となっている。また、環状磁性層５は、高透磁率磁性材料から構成され、内包する書込用ビット線６ａ，書込用ワード線６ｂの電流によって生じる磁束を層内部に閉じ込めることにより、第２の磁性層３の磁化方向を効率よく変化させる機能を有する。この環状磁性層５は、図示したように断面が閉ループとなっており、発生した誘導磁界が、断面と平行な面に沿って層内を還流するようになっている。これにより、環状磁性層５は、外部に漏洩磁束を生じさせない電磁遮蔽効果を有している。また、ここでは、第２の磁性層３に一面で接するように構成されているために、磁界を第２の磁性層３に伝えやすく、高い磁束密度でもって近接する第２の磁性層３の磁化方向を一層効率よく変えることができるようになっている。
【００８７】
また、図８は、書込用ビット線６ａ，書込用ワード線６ｂの配線構造を示したものである。このように、本実施の形態の磁気メモリデバイスは、複数の書込用ビット線６ａと、この書込用ビット線６ａとそれぞれ交差するように延びる複数の書込用ワード線６ｂとを備えている。これらは交差するように延びているが、その交差領域では部分的に平行となって延在しており、この平行部分に磁気記憶素子１２Ａ，１２Ｂが形成されている。なお、ここでいう平行とは、製造上の誤差範囲±１０°を含んでいる。ここでは、平行となった書込用ビット線６ａ，書込用ワード線６ｂの合成磁界を用いて第２の磁性層３の磁化を反転させるが、この誘導磁界の大きさは、各配線が交差するときの合成磁界よりも大きい。よって、書き込み動作を効率よく行うことができる。
【００８８】
なお、磁気記憶素子１２Ａ（１２Ｂ）の各々には、読出センシング用導線１１から積層体に流れ込み、環状磁性層５から基板１０へと通り抜けるように電流が流れる。よって、トンネル電流を流す非磁性層２を除いた積層体の各層、および非磁性導電層４，環状磁性層５には、すべて導電性を有する材料が用いられる。第１の磁性層１、第２の磁性層３には、例えば、コバルト鉄合金（ＣｏＦｅ）が用いられ、その他単体のコバルト（Ｃｏ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）などを用いることができる。また、第１の磁性層１と第２の磁性層３は、磁化方向が互いに平行または反平行となる状態で安定化するため、互いの磁化容易軸を平行とすることが望ましい。
【００８９】
非磁性層２は、トンネル抵抗等を基にその厚みが決められる。一般に、ＴＭＲ素子を用いた磁気メモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗は数１０ｋΩ・（μｍ）²程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗は、１０ｋΩ・（μｍ）²以下、さらに好ましくは１ｋΩ・（μｍ）²以下とすることが好ましい。そうしたトンネル抵抗値を実現するためには、非磁性層（トンネルバリア層）２の厚みは２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。ただし、非磁性層２の厚みをあまり薄くすると、トンネル抵抗を低減することができる一方で、第１の磁性層１および第２の磁性層３との接合界面の凹凸に起因するリーク電流が生じ、ＭＲ比が低下してしまうおそれがある。これを防止するため、非磁性層２の厚みは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００９０】
非磁性導電層４は、第２の磁性層３と環状磁性層５とを反強磁性結合させるように機能するものであり、例えば、ルテニウム（Ｒｕ），銅（Ｃｕ）などが用いられる。環状磁性層５には、鉄（Ｆｅ）、ニッケル鉄合金（ＮｉＦｅ）、Ｃｏ，ＣｏＦｅ，ＮｉＦｅＣｏ等を用いることができる。また、書込用ビット線６ａ，書込用ワード線６ｂによる磁界を環状磁性層５に集中させるために、環状磁性層５の透磁率はできるだけ大きいほうが好ましく、具体的には２０００以上、より好ましくは６０００以上である。
【００９１】
書込用ビット線６ａおよび書込用ワード線６ｂは、いずれも、チタン（Ｔｉ），窒化チタン（ＴｉＮ），アルミニウム（Ａｌ）が順に積層された構造を有し、絶縁膜によって、互いに電気的に絶縁されている。書込用ビット線６ａおよび書込ワード線６ｂは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。
【００９２】
なお、磁気記憶素子１２Ａ（１２Ｂ）は、ここではＴＭＲ素子としているが、やはり磁性層の積層面に垂直に電流を流す構造のＣＰＰ（Current Perpendicular to the Plane）−ＧＭＲ素子であってもよい。その場合の素子構造は、非磁性層２を、絶縁層から非磁性金属層に替えることを除いては、上記の磁気メモリ素子１２Ａ（１２Ｂ）と同様とすることができる。
【００９３】
磁気記憶素子１２Ａ，１２Ｂが形成される基板１０の上には、エピタキシャル層９が形成され、さらにその上に導電層８および絶縁層７が形成されている。導電層８は、絶縁層７を介して互いに絶縁された導電層８Ａ，８Ｂからなる。磁気記憶素子１２Ａ，１２Ｂは、導電層８および絶縁層７の上面に形成されるが、それぞれ、その形成領域の少なくとも一部が導電層８Ａ，８Ｂの形成領域と重なるように位置決めされる。よって、磁気記憶素子１２Ａと磁気記憶素子１２Ｂとは、分離絶縁されている導電層８Ａ，８Ｂにそれぞれ個別に接合され、互いに電気的に絶縁されている。すなわち、ここでは、磁気記憶素子１２Ａと磁気記憶素子１２Ｂが、電気的に非導通であるように配線がなされている。
【００９４】
また、ここでは、基板１０をｎ型シリコンウエハとする。一般に、ｎ型シリコンウエハにはＰ（燐）の不純物拡散が施されており、基板１０としては、Ｐ（燐）の高濃度拡散によりｎ⁺⁺型となっているものを用いる。これに対し、エピタキシャル層９は、Ｐ（燐）が低濃度拡散されてｎ^-型となるようにする。また、導電層８には金属を用いる。このとき、ｎ^-型半導体であるエピタキシャル層９と、金属の導電層８とを接触させると、バンドギャップが生じてショットキーダイオードが形成される。これが、本実施の形態におけるダイオード１３Ａ，１３Ｂである。
【００９５】
ダイオード１３Ａ，１３Ｂをこのようにショットキーダイオードとして形成することには、エピタキシャル層付きのシリコンウエハが入手しやすく低価格であること、形成工程が簡易であること等の利点がある。しかし、ショットキーダイオードは、ＰＮ接合ダイオードに比べてリーク電流が数１００倍以上も大きく、加えて温度上昇に伴うリーク電流の増加も大きい。この磁気メモリデバイスをＭＲＡＭ半導体メモリチップとし、記憶セル１２ごとにショットキーダイオードを数１０００個も並列に接続した場合、リーク電流がかなり増大してしまうために読み出し出力のＳ／Ｎ比を下げる原因となることが考えられる。ここでは、ダイオード１３として、コスト面、製造面で有利なショットキーダイオードを採用したが、リーク電流が無視できない場合などには、ダイオード１３をＰＮ接合ダイオード，ベース・コレクタ間を短絡したＢＪＴ、あるいはゲート・ドレイン間を短絡したＭＯＳＦＥＴで形成することも可能である。
【００９６】
図９は、記憶セルを回路図で表したものである。このように、１対の磁気記憶素子１２Ａ，１２Ｂは、第１の磁性層１および第２の磁性層３の磁化の相対角度に応じて流れる電流の値が変化することから、可変抵抗とみなされる。すなわち、磁気記憶素子１２Ａ（１２Ｂ）は、流すことのできるトンネル電流の電流密度が高い低抵抗の状態と、電流密度が小さい高抵抗の状態とをとる。
【００９７】
なお、後の動作説明において詳述するが、本実施の形態においては、磁気記憶素子１２Ａ，１２Ｂの一方を低抵抗、他方を高抵抗として情報の記憶を行う。これは、２つの磁気記憶素子１２Ａ，１２Ｂからの出力を差動増幅して読み出すためにほかならない。よって、対をなす２つの磁気記憶素子１２Ａ，１２Ｂは、抵抗値、磁気抵抗変化率、および第２の磁性層３の反転磁界の大きさが等しくなるように製造される必要がある。
【００９８】
〔記憶セルに対する書き込み動作〕
次に、この記憶セル１２における情報記憶方式と書き込み動作方法について説明する。
【００９９】
図１０は、図９と同様に記憶セルを表したものであり、磁気記憶素子１２Ａ，１２Ｂそれぞれの第１の磁性層１，第２の磁性層３の磁化を表している。同図において、白色矢印は第１の磁性層１の磁化を表しており、磁気記憶素子１２Ａ，１２Ｂ共に右方向に磁化が固定されている。一方、黒色矢印は第２の磁性層３の磁化を表し、磁気記憶素子１２Ａ，１２Ｂでは互いに反平行となる向きに磁化されている。このように、記憶セル１２では、１対の磁気記憶素子１２Ａ，１２Ｂの第２の磁性層３の磁化方向が互いに反平行となる状態で情報が記憶される。
【０１００】
このとき、１対の磁気記憶素子１２Ａ，１２Ｂにおいては、それぞれの第１の磁性層１と第2の磁性層３の磁化方向の組み合わせは、必ず（平行，反平行）の第１の状態か、（反平行，平行）の第２の状態となる。よって、この２つの状態に２値情報「０」，「１」を対応させることで、１つの記憶セル１２に１ビットの情報を記憶させる。なお、磁気記憶素子１２Ａ（１２Ｂ）においては、第１の磁性層１と第２の磁性層３の磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなす磁気記憶素子１２Ａおよび磁気記憶素子１２Ｂは、必ず一方が低抵抗で、他方が高抵抗となって情報を記憶する。
【０１０１】
このように、対となる磁気記憶素子１２Ａ，１２Ｂにおいて第２の磁性層３の磁化方向を互いに反平行とするため、図１１に示したように、磁気記憶素子１２Ａ，１２Ｂそれぞれの書込用ビット線６ａ，書込用ワード線６ｂに対し、相対的に逆向きとなるように電流を流す（図８参照）。図１１には、記憶セル１２に対し、図１０に示した「１」ビットを書き込む場合の書き込み電流の向きが示されている。
【０１０２】
これにより、磁気記憶素子１２Ａ，１２Ｂそれぞれの環状磁性層５には、互いに逆向きに還流する磁界が誘導され、それぞれの第２の磁性層３との対向面における磁化（つまり誘導磁界の向き）は、互いに反平行となる。磁気記憶素子１２Ａ，１２Ｂそれぞれの第２の磁性層３の磁化は、この外部から与えられる磁界の向きに従って反平行となり、その磁化状態が、環状磁性層５との反強磁性結合により固定される。なお、「０」ビットを書き込むには、磁気記憶素子１２Ａ，１２Ｂそれぞれに流す電流の向きを、図示の向きとは反対に切り替えるようにする。
【０１０３】
このとき、誘導磁界は環状磁性層５の内部に閉じ込められることから、第２の磁性層の磁化反転に寄与する実効的な磁界強度は、従来に比して大きくなる。その結果、第２の磁性層３を必要十分な磁界強度で磁化反転させることができ、効率よい書き込み動作を行うことができる。換言すると、この書き込みにおいては、第２の磁性層３の磁化は、所定の方向に対し十分な大きさとなるように揃えられる。よって、この第２の磁性層３の磁化方向が外部擾乱磁界により乱されるおそれを低減させ、一旦書き込まれた情報が予期せず消されたり、書き換えられたりすることが防止できる。すなわち、情報を確実に書き込むことができる。
【０１０４】
この磁気メモリデバイスでは、まず、アドレスバッファ１０１が外部データ端子Ａ0〜Ａ20の信号電圧を取り込んで内部バッファで増幅し、アドレス線１０５，１０７を通じてＹ方向、Ｘ方向のアドレスデコーダ１０６Ａ，１０８Ａに伝達する。それと同時に、データバッファ１０２が外部データ端子Ｄ0〜Ｄ7の信号電圧を取り込んで内部バッファで増幅し、書き込み用データバス１１０，１１１を通じてＹ方向、Ｘ方向のカレントドライブ１０６Ｃ，１０８Ｃに伝達する（図１）。
【０１０５】
アドレスデコーダ１０６Ａ，１０８Ａは、選択信号により、これに対応するデコード値をもつ書込用ビット線６ａ，書込用ワード線６ｂを選択する。また、書込用ビット線６ａ，書込用ワード線６ｂに流す電流の向きは、カレントドライブ１０６Ｃ，１０８Ｃにより決定される。これにより、書込用ビット線６ａ，書込用ワード線６ｂの双方に電流が流れる記憶セル１２が一意に選択され、そこに所定のビットデータが書き込まれる。例えば、図８では、書込用ビット線６ａ，書込用ワード線６ｂの電流の向きが矢印で示され、記憶セル１２が選択されている様子が表されている。
【０１０６】
〔読み出し動作〕
磁気メモリデバイスは、各記憶セル１２に書き込まれた情報を以下のようにして読み出す。
【０１０７】
（基本動作）
図１２は、記憶セルの基本構成を示している。まず、同図を参照して、読み出し動作の基本的な部分を説明する。各記憶セル１２は、磁気記憶素子１２Ａ，１２Ｂが図示のような磁化方向となって情報が記憶された状態となっている。このうち、情報を読み出す記憶セル１２は、そのアドレスに対応して、Ｙ方向はビットデコード線２０、Ｘ方向はワードデコード線３０に選択信号が入力されることで選択される。例えば、選択する記憶セル１２が、Ｙn列，Ｘn+1行にある場合、Ｙn番目のビットデコード線２０nとＸn+1番目のワードデコード線３０n+1に信号が入力される。
【０１０８】
Ｙn番目のビットデコード線２０nにおける電圧レベルを”Ｈｉｇｈ”とすると、トランジスタ２２Ａ，２２Ｂが通電状態となり、記憶セル１２のＹn番目の列方向ブロック（ビット列Ｙn）にセンシング電流が流れる。センシング電流は、センスビット線２１Ａ，２１Ｂを電源Ｖcc側からその反対側に向かって流れ下る。
【０１０９】
一方、Ｘn+1番目のワードデコード線３０n+1における電圧レベルを”Ｈｉｇｈ”とすると、トランジスタ３３が通電状態となり、記憶セル１２のＸn+1番目の行方向ブロック（ワード列Ｘn+1）に電流が流れることが許される。よって、センシング電流は、Ｙn番目のセンスビット線２１Ａ，２１Ｂのから、それぞれ磁気記憶素子１２Ａとダイオード１３Ａ，磁気記憶素子１２Ｂとダイオード１３Ｂを通り、共にＸn+1番目のセンスワード線３１へと流れ込み、さらに、定電流回路１０８Ｂを構成するトランジスタ３３のコレクタ−エミッタ間を通り、抵抗器３４から接地へと抜ける。このように、Ｙn列，Ｘn+1行目の記憶セル１２は、Ｙn列，Ｘn+1行目の磁気記憶素子１２Ａ，１２Ｂにセンシング電流を流すことにより選択される。
【０１１０】
情報の読み出しは、記憶セル１２の磁気記憶素子１２Ａ，１２Ｂのそれぞれに流れる電流値の差分を検出することによって行われる。これらに流れる電流は、センスビット線２１Ａ，２１Ｂを流れるセンシング電流にほぼ等しい。また、センスビット線２１Ａ（２１Ｂ）に対して直列に接続された抵抗器２３Ａ（２３Ｂ）には、センシング電流による電圧降下が起きる。その電圧降下Ｖaは、センシング電流の大きさをＩsense、抵抗器２３Ａ（２３Ｂ）の抵抗値をＲaとすれば、次式で決定される。
Ｖa（Volt） ＝ Ｉsense（Ａ）× Ｒa（Ω） …（１）
式（１）より、抵抗器２３Ａと抵抗器２３Ｂの値が良く揃っていれば、センシング電流Ｉsenseを電圧降下Ｖaによって電圧に変換して検出されることがわかる。そこで、ここでは読み出し出力信号として、抵抗器２３Ａと抵抗器２３Ｂの電圧降下をそれぞれ入力線４０Ａ，４０Ｂから取り出し、その差分を検出するようにしている。このように、２つの磁気記憶素子１２Ａ，１２Ｂを用い、それぞれの出力値の差分を取り出すことで、記憶セル１２としては、雑音が除去された大きな出力値が得られる。
【０１１１】
（定電流回路１０８Ｂの作用）
以上の読み出し動作において、選択された記憶セル１２に流れるセンシング電流の大きさは、センスワード線３１の接地側に設けられた電流制限抵抗器３４により調整される。電流制限抵抗器３４は、これ単独で電流量を制限する効果があるが、ここではさらに、電流制限抵抗器３４とトランジスタ３３，ダイオード３２を組み合わせて構成された定電流回路１０８Ｂが、電流量を一定範囲内に収めるように動作する。
【０１１２】
ワードデコード線３０の電圧レベルが“Ｈｉｇｈ”であれば、２個直列に接続されているダイオード３２は、ダイオードのバンドギャップリファレンスにより、接地から＋２Φだけ高い中間電圧レベルを固定的に作り出す。よって、トランジスタ３４のベース端子には、中間電圧レベルが印加され、トランジスタ３４は通電状態となる。このとき、センスワード線３１から流入するセンシング電流の大きさＩsenseは、電流制限抵抗器３４の抵抗値をＲcとすれば、次式で求まる。
Ｉsense（Ａ） ＝ （２φ′―φ″）（Volt）／Ｒc（Ω） …（２）
２φ′は２個の直列になったダイオード３２の順方向電圧、φ″はトランジスタ３３のベースーエミッタ間の順方向電圧である。これらは半導体素子固有の値であるから、式（２）は、抵抗値Ｒcが決まればセンシング電流Ｉsenseは一定値をとること、抵抗値Ｒcをパラメータとしてセンシング電流Ｉsenseは一意に決められることを示している。
【０１１３】
すなわち、この定電流回路１０８Ｂのおかげで、センスワード線３１において微弱なセンシング電流Ｉsenseが一定の範囲内の値で安定して流れる。なお、式（２）のセンシング電流Ｉsenseは、センスワード線３１に流れる電流であり、センスビット線２１Ａおよびセンスビット線２１Ｂ、もしくは磁気記憶素子１２Ａおよび磁気記憶素子１２Ｂの双方を流れる電流の総和のことである。
【０１１４】
一例として、電流制限抵抗器３４を５０ｋΩとし、ダイオード３２，トランジスタ３３にシリコンダイオードおよびシリコントランジスタを使用した場合、定電流回路１０８Ｂによるセンシング電流Ｉsenseは、ほぼ１５μＡになる。この場合、製造上の原因により、対をなす磁気記憶素子１２Ａ，１２Ｂそれぞれが駆動動作上取り得る抵抗値の範囲が異なっていたとしても、両者を流れる電流の総和は、常にほぼ１５μＡに等しくなる。なお、製造上の原因による磁気記憶素子１２Ａ（１２Ｂ）の抵抗値のばらつきとは、非磁性層２が、数ｎｍ（数１０Å）という数原子単位の厚みしか持たないために、厚みと原子配列のわずかな乱れで抵抗値が変わることを意味している。それゆえ、非磁性層２を均一な厚みで成膜することには細心の注意が払われるが、現実には磁気記憶素子１２Ａ（１２Ｂ）の抵抗値において１５〜５０％程度、製造設備等の条件が悪いときにはそれ以上のばらつきが生じてしまう。
【０１１５】
磁気記憶素子１２Ａ，１２Ｂの抵抗値のばらつきには、要因ごとに２つの場合が考えられる。▲１▼１つ目は、記憶セル１２同士の間で、非磁性層２の厚みのばらつき等により、磁気記憶素子１２Ａ，１２Ｂの低抵抗時および高抵抗時の抵抗値が異なる場合である。総じて非磁性層２の厚みが増せば、１対の磁気記憶素子１２Ａ，１２Ｂの抵抗は低抵抗時、高抵抗時とも大きな値をとるようになる。▲２▼２つ目は、各記憶セル１２で対をなしている磁気記憶素子１２Ａ，１２Ｂの間で、接合界面の凹凸や非磁性層２の厚みの違い、その他の原因により、大きなトンネル電流が流れるときの抵抗値と小さなトンネル電流しか流れないときの抵抗値との比率、すなわちＭＲ比がばらつく場合である。
【０１１６】
ここで、▲１▼記憶セル１２の間で、磁気記憶素子１２Ａ，１２Ｂの抵抗値がばらついていたとする。センスビット線２１Ａ，２１Ｂを流れる各電流値は、それぞれ１対の磁気記憶素子１２Ａ，１２Ｂの抵抗値に応じた値ではあるものの、その総和は常に一定値をとるように制御されている。言い換えると、センスビット線２１Ａ，２１Ｂを流れる各電流値は、ある規格化された電流量を抵抗比に応じて分配したものである。そのため、抵抗値のばらつき度合いに比べて、各電流値のぶれは少なくなる。殊に、記憶セル１２の間における抵抗のばらつきが各々のＭＲ比を変えないような場合には、１対の磁気記憶素子１２Ａ，１２Ｂの抵抗比が等しいことから、記憶セル１２ごとの抵抗値の大小には関係なく（かなり大きく異なっていたとしても）、センスビット線２１Ａ，２１Ｂの各電流値はほぼ等しくなる。こうして、センスビット線２１Ａ，２１Ｂの電流値の差は、常に一定の範囲内に収められる。そのため、電流電圧変換用抵抗器２３Ａ，２３Ｂの電圧降下の差も一定の範囲内に収められ、安定した差動出力を得ることが可能となり、読み出し信号のＳ／Ｎ比を向上させることができる。
【０１１７】
一方、上記の説明からもわかるように、▲２▼磁気記憶素子１２Ａ対磁気記憶素子１２ＢのＭＲ比のばらつき、特にＭＲ比の低下は、差動出力を得る場合には致命的であり、出力信号のＳ／Ｎ比を極端に落としてしまう。しかし、ここでは、定電流回路１０８Ｂを設けているため、センスビット線２１Ａ，２１Ｂの各々における電流のぶれは、総電流値に応じて押さえ込まれる。これにより、電流電圧変換用抵抗器２３Ａ，２３Ｂの電圧降下の変動はばも一定に抑えられ、センスアンプ１０６Ｂの入力におけるオフセット電圧のばらつきを軽減することが可能である。よって、この場合にも、読み出しの出力信号のＳ／Ｎ比を改善することができる。
【０１１８】
（逆流防止用ダイオードの作用）
また、以上の読み出し動作において、各磁気記憶素子１２Ａ，１２Ｂのセンスワード線３１の側の電流経路上に設けられているダイオード１３Ａ，１３Ｂは、電流がセンスワード線３１から磁気記憶素子１２Ａ，１２Ｂへと逆流することを防止している。
【０１１９】
ここでは、ビット列Ｙn，ワード列Ｘnの各磁気記憶素子１２Ａ，１２Ｂが、共通のセンスビット線２１Ａ，２１Ｂ、共通のセンスワード線３１に接続されているため、センシング電流の一部は正規の経路を外れ、読み出し対象ではない磁気記憶素子１２Ａ，１２Ｂを介して別の経路に流出してしまい、そのまま接地へ流れ落ちたり、再び正規の経路上に回り込んだりするおそれがある。それでもこうした配線構造をとるのは、記憶セル１２の選択スイッチをビット方向，ワード方向とも列ごとに単一のスイッチで共用させ、配線を簡素化するためでもあるが、ここでは、列ごとに定電流回路１０８Ｂを共用させるためである。
【０１２０】
こうした正規の経路から外れて回路内を流れる電流成分、特に回り込み成分は、磁気記憶素子１２Ａ（１２Ｂ）を逆流する経路上に発生する。しかしながら、ここでは、一方向素子であるダイオード１３Ａ，１３Ｂにより、その経路が遮断される。
【０１２１】
図１３は、本実施の形態に対する比較例として、ダイオード１３Ａ，１３Ｂが磁気記憶素子１２Ａ，１２Ｂの電流経路上にない場合の漏れ電流の経路（i）と、回り込みの経路（ii），（iii）とを示したものである。同図においては、ビット列Ｙn，ワード列Ｘn+1の記憶セル１２が、いままさに情報が読み出されるセルである。すなわち、実線で示したのが正規の電流経路である。
【０１２２】
これに対し、センシング電流の一部は、例えば経路（i）のように、センスワード線３１からワード列方向に隣接する磁気記憶素子１２Ａ，１２Ｂに逆流し、さらにセンスビット線２０n+1へ流れる。なお、同様の漏れは、同じセンスワード線３１に共通に接続されている多数の磁気記憶素子１２Ａ，１２Ｂ（図示せず）に対しても生じる。
【０１２３】
また、例えば経路（ii）のように、記憶セル１２の低抵抗側の磁気記憶素子１２Ａ（１２Ｂ）を廻って回り込む経路が存在する。同図では、すべての記憶セル１２において磁気記憶素子１２Ａの方を低抵抗側として経路を図示している。この場合、センスビット線２１Ａをさらに下り、ビット列方向に隣接し、低抵抗である磁気記憶素子１２Ａを通り、センスワード線３１を介してさらにワード列方向に隣接する記憶セル１２の低抵抗側の磁気記憶素子１２Ａに逆流する。その後、正規の経路とは異なるセンスビット線２１Ａを、選択されたセンスワード線３１に接続されている磁気記憶素子１２Ａ（図ではビット列方向に隣接している）まで上がり、この低抵抗の磁気記憶素子１２Ａに流入し、ついには選択されたセンスワード線３１に流れ込む。同様の回り込みは、同じセンスビット線２１Ａに接続された多数の磁気記憶素子１２Ａ（図示せず）、それらの磁気記憶素子１２Ａと接続されたセンスワード線３１を同じくする多数の磁気記憶素子１２Ａ，１２Ｂ（図示せず）に対しても生じる。磁気記憶素子１２Ｂが低抵抗である場合にも、また同様にして回り込みが発生する。
【０１２４】
もう一つの回り込みの例としては、経路（iii）がある。この場合、同じセンスビット線２１Ａに接続されている磁気記憶素子１２Ａ（低抵抗側）から磁気記憶素子１２Ｂ（高抵抗側）へと、磁気記憶素子１２Ａまたは磁気記憶素子１２Ｂの一方を逆流することによって、ひとつの記憶セル１２を通過する。さらに、反対側のセンスビット線２１Ｂを上がり、読み出し対象の記憶セル１２の磁気記憶素子１２Ｂから正規の経路へ回り込む。
【０１２５】
こうした経路（i）〜（iii）はすべて、本実施の形態のように、各磁気記憶素子１２Ａ，１２Ｂの電流経路上にダイオード１３Ａ，１３Ｂを設けることによって遮断することができる。このようにして、磁気記憶素子１２Ａ，１２Ｂを介して電流が漏れたり、回り込んだりすることで生じるセンシング電流の変動すなわち信号に対する雑音を低減することができる。なお、各記憶セル１２の磁気記憶素子１２Ａ，１２Ｂの電流経路を１つのダイオードに接続させるようにした場合にも、経路（i），（ii）を遮断することが可能であり、電流の漏れや回り込みに一定の効果が期待される。ただし、経路（iii）を遮断するためには、本実施の形態のように記憶セル１２の中で磁気記憶素子１２Ａ，１２Ｂは非導通とされ、互いに独立して逆流防止が施される必要がある。
【０１２６】
（逆流防止用ダイオードの変形例）
本実施の形態の逆流防止用ダイオード１３Ａ，１３Ｂは、同じく整流作用を有する素子であるトランジスタに置き換えることが可能である。図１４に、そのような変形例として、磁気記憶素子１２Ａ，１２Ｂとセンスワード線３１との間に逆流防止用トランジスタ６３Ａ，６３Ｂを設けた場合を図示している。この逆流防止用トランジスタ６３Ａ，６３Ｂは、ベース端子をビットデコード線２０またはワードデコード線３０に接続すると、センスビット線２１Ａ，２１Ｂもしくはセンスワード線３１に連動して導通させることができる。なお、そうした場合、トランジスタ２２Ａ，２２Ｂはなくともよい。こうした逆流防止用トランジスタ６３Ａ，６３Ｂも同様に一方向素子として機能する。
【０１２７】
逆流防止用トランジスタ６３Ａ，６３Ｂを用いることの利点は、導通時の電圧が、ダイオードの順方向電圧に比べてかなり低いことが挙げられる。トランジスタの導通時のコレクタ−エミッタ間電圧は非常に低い（およそ０．２Ｖ程度）が、ダイオードは順方向電圧としてバンドギャップΦ（０．６５Ｖ〜０．７５Ｖ）の電圧がかかる。本実施の形態の読み出し回路では、電流経路が電源Ｖccから接地に向けて直列に、電流電圧変換用抵抗器２３Ａ（２３Ｂ）、トランジスタ２２Ａ（２２Ｂ）、磁気記憶素子１２Ａ（１２Ｂ）、逆流防止用ダイオード１３Ａ（１３Ｂ）、トランジスタ３３、電流制限抵抗器３４の５段構成になっている。そのため、電圧配分を考慮する必要があるが、逆流防止用トランジスタ６３Ａ，６３Ｂは、逆流防止用ダイオード１３Ａ，１３Ｂに比べ、０．５Ｖ程度も低い電源電圧でも動作させることができる。また、この電圧の余剰分を振り分けるようにして、回路を５段から数段上げ、さらに複雑な制御操作を行うことまでも可能となる。
【０１２８】
また、逆流防止用ダイオード１３Ａ，１３Ｂは、図１５に示したように、逆流防止用ＭＯＳＦＥＴ７３Ａ，７３Ｂに置き換えることも可能である。この場合、導通時のドレイン−ソース間電圧は０．１Ｖ程度とかなり低く、その作用効果は、逆流防止用トランジスタ６３Ａ，６３Ｂとほぼ同様である。
【０１２９】
なお、これらの整流素子は、図１６〜図１８に示したように、センスビット線２１Ａ，２１Ｂと磁気記憶素子１２Ａ，１２Ｂそれぞれの間に設けられていてもよい。
【０１３０】
（センスアンプより後段の信号出力動作）
さらに、入力線４０Ａ，４０Ｂから取り出す電位差をセンスアンプ１０６Ｂにより差動増幅することにより（図２）、値が一層大きく、かつＳ／Ｎの良い出力が得られる。出力線５１Ａ，５１Ｂには、各ビット方向単位読出回路８０（…，８０n，８０n+1，…）の多数のセンスアンプ１０６Ｂがコレクタ側でカスケード接続されているが、複数あるビットデコード線２０の１つが選択されると同時にトランジスタ４４が導通することによって、対応する１つのセンスアンプ１０６Ｂがアクティブとなり、そのコレクタ出力だけが出力線５１Ａ，５１Ｂに送出される。
【０１３１】
なお、ここでは、トランジスタ２２Ａ，２２Ｂ、抵抗器２３Ａ，２３Ｂおよびセンスアンプ１０６Ｂは、記憶セル１２と同じ幅Ｗの領域内に集積配置されているため、これらのうち差動対をなす素子同士は、動作中の温度変化もほぼ等しくなる。これにより、温度変化によって生じる出力値の変動が抑えられる。
【０１３２】
センスアンプ１０６Ｂの出力は、出力線５１Ａ，５１Ｂ、読み出し用データバス１１２を経由して、最終的には出力バッファ１０２Ｂに入力される。出力バッファ１０２Ｂは、入力された信号電圧を、増幅すると共に２値の電圧信号として外部データ端子Ｄ0〜Ｄ7から出力する。
【０１３３】
このように本実施の形態においては、磁気記憶素子１２Ａ，１２Ｂは環状磁性層５を備えたものとしたので、効率よく書き込みを行うことができると同時に、第２の磁性層３の磁化方向を十分に揃えて情報を確実に書き込むことができる。翻って情報を読み出す場合、このように第２の磁性層３の磁化が所定方向に十分揃った状態であれば、第１の磁性層１との相対的な磁化方向によって、磁気記憶素子１２Ａ（１２Ｂ）におけるトンネル電流値もはっきりと大小の２値状態を示すことになり、Ｓ／Ｎ比の高い出力値が得られる。
【０１３４】
これに加え、ここでは、記憶セル１２を１対の磁気記憶素子１２Ａ，１２Ｂで構成し、双方に流れる電流を差動出力するようにしたので、センスビット線２１Ａ，２１Ｂに結合した雑音が除去される。そのうえで、センスワード線３１の接地側に定電流回路１０８Ｂを設け、読み出し回路に流れるセンシング電流の総和が一定に保たれるようにしたので、記憶セル１２ごとの特性のばらつきに対し、センスビット線２１Ａ，２１Ｂの電流値の差は、常に一定の範囲内に収められる。また、総電流値を一定値に規格化することは、１対の磁気記憶素子１２Ａ，１２Ｂの相互間の抵抗のばらつきに対しても、センスビット線２１Ａ，２１Ｂの各電流値の変動を押さえ込む効果を有している。これにより、安定した差動出力を得ることが可能となり、読み出し信号のＳ／Ｎ比を向上させることができる。なお、定電流回路１０８Ｂのトランジスタ３３は、ワードデコード線３０の半導体スイッチとしても機能するようにしたので、比較的平易に製造でき、回路設計上も有利である。
【０１３５】
また、各磁気記憶素子１２Ａ，１２Ｂとセンスワード線３１との間に、一方向素子としてダイオード１３Ａ，１３Ｂを設けるようにしたので、センスワード線３１から磁気記憶素子１２Ａ，１２Ｂへ電流が逆流することが防止される。これにより、共通のセンスビット線２１Ａ，２１Ｂまたは共通のセンスワード線３１に接続された記憶セル１２の間、および、１つの記憶セル１２の中の磁気記憶素子１２Ａと磁気記憶素子１２Ｂの間に電流経路ができることが防止され、センシング電流の漏れや回り込みが遮断されるために、雑音を低減することができる。
【０１３６】
さらに、本実施の形態では、センスアンプ１０６Ｂの回路エリアに、トランジスタ２２Ａ，２２Ｂ、および抵抗器２３Ａ，２３Ｂをセンスアンプ１０６Ｂと共に集積配置するようにしたので、センスアンプ１０６Ｂと共に差動増幅回路を構成し、対をなす回路素子が、互いに近接した位置に形成される。よって、これらの回路素子は、同様の温度条件で駆動されることから、温度変化による特性ばらつきが抑制され、この差動増幅回路における雑音を防止することができる。
【０１３７】
以上のように、本実施の形態の磁気メモリデバイスにおける読み出し回路では、記憶セル１２ごとの特性のばらつきによる雑音、１対の磁気記憶素子１２Ａ，１２Ｂの相互間の抵抗のばらつきによる雑音を低減させると共に、データ線に結合した雑音、センスアンプ１０６Ｂならびにその他の差動対の特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音を抑えるようにしたので、読み出し信号出力のＳ／Ｎ比を大きく向上、改善することができる。よって、この磁気メモリデバイスは、読み取り誤差の少ない安定した動作を行うことが可能である。また、Ｓ／Ｎ比向上により、大きな信号出力値を得ることができることから、記憶セル１２を高集積化する場合にも十分な出力を得ることが可能であり、その一方で、低電流、低電圧の駆動を実現することも可能である。
【０１３８】
なお、一般に、磁気メモリデバイスでは、極薄のトンネルバリア層が絶縁破壊されるのを防ぐため、磁気記憶素子にトンネル電流を流すときには素子にかかる電圧を適切な値とする必要がある。本実施の形態の磁気メモリデバイスは、定電流回路１０８Ｂを備えることによって、トンネル電流を小さくし、トンネルバリア層２にかかる電圧をその電気的耐圧よりも十分に低い電圧まで下げて駆動することができる。また、本実施の形態の読み出し回路は、電流経路が電源Ｖccから接地に向けて直列に、電流電圧変換用抵抗器２３Ａ（２３Ｂ）、トランジスタ２２Ａ（２２Ｂ）、磁気記憶素子１２Ａ（１２Ｂ）、逆流防止用ダイオード１３Ａ（１３Ｂ）、トランジスタ３３、電流制限抵抗器３４の５段構成になっている。その電圧分圧の関係から、これらの磁気記憶素子１２Ａ（１２Ｂ）における電圧降下を現実に０．１Ｖ〜０．３Ｖ程度と低く抑えることができる。無論、こうした場合に磁気記録素子１２Ａ，１２Ｂから直接的に得られる電圧出力（電流電圧変換抵抗２３Ａ，２３Ｂにおける電圧降下）は微弱なものであるが、センシング電流を定電流とした効果によりＳ／Ｎ比は高い。ここでは、この出力をさらに数段の差動増幅回路で増幅させて最終出力とするため、十分な読み出し感度を得ることができる。すなわち、この磁気メモリデバイスは、従来に比べ極めて微弱なトンネル電流で駆動させ、磁気記憶素子１２Ａ，１２Ｂの絶縁破壊を防止すると同時に、値が十分に大きく、かつ良好なＳ／Ｎ比の信号出力を得ることが可能である。
【０１３９】
【実施例】
〔センスアンプによる増幅度の検証〕
上記実施の形態と同様の実回路（図２参照）において、情報の読み出し中に、各測定点における電流値を電流プローブを用いて測定した。測定点は、図１９に示したＰ１〜Ｐ９の９点である。
すなわち、
測定点Ｐ１ … トランジスタ２２Ａのコレクタ端子
測定点Ｐ２ … トランジスタ２２Ｂのコレクタ端子
測定点Ｐ３ … トランジスタ２２Ａのベース端子
測定点Ｐ４ … トランジスタ２２Ｂのベース端子
測定点Ｐ５ … トランジスタ４１Ａのコレクタ端子
測定点Ｐ６ … トランジスタ４１Ｂのコレクタ端子
測定点Ｐ７ … トランジスタ４１Ａのベース端子
測定点Ｐ８ … トランジスタ４１Ｂのベース端子
測定点Ｐ９ … トランジスタ４４のコレクタ端子
である。これらの電流値を、ビットデコード線２０に印加するビットデコード電圧の値を変化させて測定した。
【０１４０】
図２０は、測定点Ｐ１〜Ｐ４の測定結果を示している。実回路では、磁気記憶素子１２Ａに接続される側でセンスビット線２１Ａに流れる電流は、トランジスタ２２Ａのエミッタ電流、つまりトランジスタ２２Ａのコレクタ電流とベース電流の総和となる。測定結果からは、測定点Ｐ１のコレクタ電流が、測定点Ｐ３のベース電流を無視できる程度に大きいことがわかる。よって、トランジスタ２２Ａのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。また、トランジスタ２２Ｂに対する測定点Ｐ２のコレクタ電流と、測定点Ｐ４のベース電流との関係も同様であり、トランジスタ２２Ｂのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。
【０１４１】
図２１は、測定点Ｐ１〜Ｐ９の測定結果を示している（図２０とは縦軸の電流値のスケールが異なる）。電流電圧変換用抵抗器２３Ａ，２３Ｂに流れる電流は分岐して、それぞれ、ビット列選択用スイッチであるトランジスタ２２Ａ，２２Ｂのコレクタ端子と、センスアンプ１０６Ｂの差動対であるトランジスタ４１Ａ，４１Ｂのベース端子とに流れ込む。さらに、トランジスタ４１Ａ，４１Ｂのコレクタ電流，ベース電流の総和がそれぞれのエミッタ電流となるが、そのエミッタ電流は、共通の配線で合流してトランジスタ４４のコレクタ端子に流れ込む。
【０１４２】
トランジスタ４１Ａ，４１Ｂのコレクタ電流は、各ベース電流（測定点Ｐ７，Ｐ８の電流）が増幅されて得られたものである。測定結果からは、測定点Ｐ５のトランジスタ４１Ａのコレクタ電流と、測定点Ｐ６のトランジスタ４１Ｂのコレクタ電流の差分が、元の出力であるセンスビット線２１Ａ，２１Ｂの電流差に比べて極めて大きいことがわかる。その電流差の比率は、図示の測定データの場合およそ２００倍にも及ぶ。したがって、この磁気メモリデバイスでは、読み出し信号をこのようなセンスアンプ１０６Ｂで増幅することで、非常に大きな出力が得られることがわかる。
【０１４３】
なお、測定結果からは、測定点Ｐ７，Ｐ８におけるトランジスタ４１Ａ，４１Ｂのベース電流も非常に小さいことがわかり、電流電圧変換用抵抗器２３Ａ，２３Ｂに流れる電流は、トランジスタ２２Ａ，２２Ｂのコレクタ端子に流れ込む電流とほぼ等しいといえる。よって、この読み出し回路において、センスアンプ１０６Ｂは磁気記憶素子１２Ａ，１２Ｂの電流変化を忠実に増幅していることが確認できた。
【０１４４】
〔定電流回路の効果の検証〕
次に、実施の形態と同様の実回路において、磁気記憶素子１２Ａ（１２Ｂ）の抵抗ばらつきに対する読み出し信号（電圧）の変動を、２通りの場合に分けて調べた。
【０１４５】
（記憶セル間の抵抗ばらつきに対する効果）
まず、各磁気記憶素子１２Ａ，１２Ｂの低抵抗時の抵抗値（Ｒ_L），高抵抗時の抵抗値（Ｒ_H）が、記憶セル１２間で異なる場合について調べた。すなわち、それぞれ抵抗値Ｒ_L，Ｒ_Hが異なる記憶セル１２からの読み出し電圧の出力値を測定した。ここで、記憶セル１２ごとの抵抗値は、最大値と最小値で１０倍近く変化させたが、各記憶セル１２におけるＭＲ比（Ｒ_L／Ｒ_H）は２５％固定とした。
【０１４６】
図２２は、その測定結果を表したものであり、横軸は高抵抗時の抵抗値Ｒ_H、縦軸は電源電圧Ｖccで規格化した出力電圧値を示している。同図において、白丸が高抵抗時の抵抗値Ｒ_Hをとった方の磁気記憶素子１２Ａ（１２Ｂ）からの出力電圧値を、×印が低抵抗時の抵抗値Ｒ_Lをとった方の磁気記憶素子１２Ｂ（１２Ａ）からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線で示したのは、電流を一対の磁気記憶素子に流し、その磁気記憶素子の電圧降下を直接的にセンスする構成の比較例における結果である。
【０１４７】
図示した結果からは、実施の形態の読み出し回路では、記憶セル１２ごとの抵抗値がこれほど大きく異なっていても、抵抗値Ｒ_Lの側からの出力電圧、および抵抗値Ｒ_Hの側からの出力電圧は、それぞれほぼ一定値をとることが明らかである。よって、両者の差分である最終出力電圧も、記憶セル１２ごとの抵抗値ばらつきによらず常に一定であることが確認できた。これは、実施の形態において説明したように、定電流回路１０８Ｂを設け、抵抗値Ｒ_L，Ｒ_Hをとる磁気記憶素子１２Ａ，１２Ｂに流れる電流の総和を規格化することの効果である。
【０１４８】
（比較例）
この実施例の比較例として、電流を一対の磁気記憶素子に流し、その磁気記憶素子の電圧降下を直接的にセンスする構成の読み取り回路にて、同様の測定を行った。図２３に、比較例の等価回路図を示す。この読み取り回路は、一方が高抵抗、他方が低抵抗となって情報を記憶する１対の磁気記憶素子（可変抵抗Ｒ１，Ｒ２として図示）の電圧の差分を読み取る方式をとり、対をなす磁気記憶素子の各々は電流源，セル選択用半導体スイッチに直列に接続されるが、この直列配線は互いに別途独立している。また、この場合には磁気記憶素子の電圧降下をＳ，／Ｓとして直接読み出しているために、電流電圧変換用抵抗器は用いられない。その測定結果は、図２２に点線で示されている。このように、各磁気記憶素子に対する電流を一定とする回路では、磁気記憶素子の抵抗に比例して出力値が大きく変わる。よって、磁気記憶素子の抵抗ばらつき具合が、直ちに出力値に変動となって影響することになる。
【０１４９】
（磁気記憶素子間の抵抗ばらつきに対する効果）
次に、各記憶セル１２で対をなしている磁気記憶素子１２Ａ，１２Ｂの間で、ＭＲ比がばらつく場合について調べた。ここでは、抵抗値Ｒ_Hを固定し、抵抗値Ｒ_Lを変えることで各記憶セル１２のＭＲ比を変え、それぞれの出力電圧を測定した。
【０１５０】
図２４は、その測定結果を表したものであり、横軸はＭＲ比（％）、縦軸は電源電圧Ｖccで規格化した出力電圧値を示している。同図では、白丸が抵抗値Ｒ_Hをとった方の磁気記憶素子１２Ａ（１２Ｂ）からの出力電圧値、×印が抵抗値Ｒ_Lをとった方の磁気記憶素子１２Ｂ（１２Ａ）からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線は、抵抗値Ｒ_H，Ｒ_Lそれぞれの電圧に対する定電流効果によるオフセット基準値である。
【０１５１】
図示の結果からは、実施の形態の読み出し回路では、抵抗値Ｒ_L側からの出力電圧と、抵抗値Ｒ_H側からの出力電圧は、ＭＲ比が小さくなるにつれ互いに漸近する傾向が見て取れる。つまり、各記憶セル１２ごとにＭＲ比がばらつくと、その影響が電圧出力にはこのような形で表れることがわかる。それでも、抵抗値Ｒ_L側の出力電圧と、抵抗値Ｒ_H側の出力電圧は、基準値を挟んでそれぞれ一定の範囲内に収まっている。この場合、ＭＲ比が１５％程度以上あれば両者の差分は出力として十分であることから、同一の回路構成で定電流回路を設けない場合と比較しても、読み取り誤差が生じる可能性は少なくなっている。
【０１５２】
また、こうした構成の回路一般に言えることであるが、磁気記憶素子１２Ａ，１２Ｂを流れる各電流は、総和が常に等しいことから、そのときの素子抵抗の比に応じ、常に総和の半分の値を中心とする上下に対称な値をとる。図２４に点線で示したオフセット基準値は、まさにこの値を電圧に変換したものであり、その位置は電流の総和を変えない限り、不変である。そこで、センスアンプ１０６Ｂで差動増幅する際の閾値となる電圧レベルを、このオフセット基準値に合致させれば、センスアンプ１０６Ｂからは適正値の電圧出力が得られる。これも、定電流回路を付加したことの効果である。
【０１５３】
なお、本発明は、上記実施の形態および実施例には限定されず種々の変形実施が可能である。例えば、上記実施の形態では、センスアンプ１０６Ｂや定電流回路１０８Ｂ、およびトランジスタ２２Ａ，２２Ｂ等のスイッチング素子に、バイポーラトランジスタを用いるようにしたが、これ以外にも、ＣＭＯＳ（Complementary ＭＯＳ）等の半導体素子で構成することができる。
【０１５４】
なお、本発明の磁気メモリデバイスは、環状磁性層を備えた磁気抵抗効果素子の２つを用いて１単位情報を記憶するものであればよく、その書き込み／読み出しの方式を上記実施の形態に限定されるものではない。例えば、２つの磁気抵抗効果素子に同一の情報を記憶させ、正常状態では一方の素子のみから読み出しを行い、読み出しエラーが発生した場合に他方の素子から読み出しを行うようにすることもできる。このように、１単位情報につき２素子を用いることができることから、本発明の磁気メモリデバイスは、１単位情報を１素子に対応させる場合に比べ、適用可能な書込方法および読出方法の自由度が高くなっている。
【０１５５】
前述のように、上記実施の形態では、積層面に垂直な方向に電流が流れる積層体を含む磁気抵抗効果素子として、磁気メモリ素子１２をＴＭＲ素子であるものとして説明したが、これをＣＰＰ−ＧＭＲ素子で置き換えてもよい。
【０１５６】
また、本発明の定電流回路については、記憶セルを構成する一対の磁気抵抗効果素子の素子構造を特に限定せず、いわゆる差動読み出しを行う磁気メモリデバイスに広く適用が可能である。すなわち、一対の磁気抵抗効果素子が、実施の形態で説明した磁気メモリ素子１２の構成と同一である必要はなく、例えば、環状磁性層５を有せず、第１の磁性層１、非磁性層２および感磁層である第２の磁性層３が含まれて積層した積層体に読出センシング用導線が接続され、積層面に垂直に電流を流して情報を読み出すような構成となっていてもよい。またさらに、一対の磁気抵抗効果素子が、積層面に平行な方向に電流が流れる積層体を含む磁気抵抗効果素子（ＣＩＰ（Current flows In the Plane）−ＧＭＲ）であってもよい。配線構造に関しても、１方向の読出線（第２の読出線）に対して複数の記憶セルが接続されていること以外には、書込線、読出線とも特に限定されない。そのような場合にも、本発明の定電流回路は、実施の形態と同様の作用，効果を発揮することができる。
【０１５７】
また、上記実施の形態では、センスビット線２１Ａ，２１Ｂを一対の第１の読出線に対応させ、センスワード線３１を第２の読出線に対応させたが、本発明の第１および第２の読出線の配線方向は、実施の形態に限定されず、上記と逆の対応関係としてもよい。
【０１５８】
【発明の効果】
以上説明したように、本発明の磁気メモリデバイスによれば、複数の第１の書込線と、複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に第１および第２の書込線によって貫かれるように構成された環状磁性層とを含む複数の磁気抵抗効果素子とを備え、１つの記憶セルが一対の磁気抵抗効果素子を含んで構成されているようにしたので、書き込みの際に、環状磁性層の作用により感磁層の磁化を効率よく反転させることができる。しかも、２つの磁気抵抗効果素子を用いて１単位情報が記憶されるので、効率よく、かつ確実に情報書き込みを行うことができると同時に、情報の書き込み方式と読み出し方式とに自由度を与えることができる。
【０１５９】
ここで、一対の第１の読出線の各々から一対の磁気抵抗効果素子の各々読出電流が供給され、この一対の読出電流値の差分に基づいて記憶セルから情報を読み出すようにしたので、読出電流は差動出力され、第１の読出線各々に生じる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が除去される。従って、書き込み効率に優れるだけでなく、読み出し時のＳ／Ｎ比が高く、より大きな信号出力を得ることが可能となる。
【０１６０】
また、一対の磁気抵抗効果素子に供給された読出電流の電流経路上に設けられた整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えるようにすれば、整流素子により、読み出し対象の各記憶セルに向かって、共通の第２の読出線に接続されている他の記憶セルから電流が回り込んでくることが阻止される。よって、読出電流の一部成分が、正規の経路から外れて漏れ出したり、回り込んだりすることを防止することができ、読み出し信号出力のＳ／Ｎ比を向上させることが可能となる。
【０１６１】
特に、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上に、整流素子がそれぞれ設けられているようにすれば、各記憶セル間、あるいは磁気抵抗効果素子同士の間において、共通の第２の読出線に接続されている他の記憶セルまたは磁気抵抗効果素子から電流が逆流してきたり、さらに第１の読出線にまで通り抜けたりすることが整流素子によって阻止される。従って、一層効果的に読出電流の漏れや回り込みを防止することができ、読み出し信号出力のＳ／Ｎ比を向上させることが可能となる。
【０１６２】
さらに、１つの記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路を備えるようにしたので、読出電流は総和が常に一定量だけ流れるよう制御される。すなわち、記憶セルに流れる総電流値が一定値に規格化されることで、磁気抵抗効果素子相互の抵抗ばらつきに対し、一対の磁気抵抗効果素子の各々の出力値のばらつきは一定範囲内に収められる。従って、出力値の差分も一定範囲内の値をとることから、安定した差動出力を得ることが可能となり、読出電流が微弱な場合であっても読み出し信号出力のＳ／Ｎ比を向上させることが可能となる。
【０１６３】
さらに、一対の第２の半導体スイッチ、一対の電流電圧変換用抵抗器、およびセンスアンプ回路が、同一の領域内に集積配置されているようにすれば、対となる素子の各々は、近接して配置されることで環境温度がほぼ等しくなり、駆動中の温度変化によって互いの特性値がかけ離れていくことが防止され、これらの回路が適正な差動動作を行うことが保障される。よって、信号雑音の発生を防止することが可能となる。
【０１６５】
さらに、本発明に係る磁気メモリデバイスの読出方法によれば、複数の第１の書込線と、複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に複数の導線によって貫かれるように構成された環状磁性層とを含む複数の磁気抵抗効果素子とを備えた磁気メモリデバイスにおいて、一対の磁気抵抗効果素子を含むように１つの記憶セルを構成し、一対の磁気抵抗効果素子に、各積層体の積層面に垂直な方向に読出電流を供給し、積層体に流れる電流に基づいて記憶セルの情報を読み出すようにしたので、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じて、これらの層面に垂直方向に電流を流した場合の電流値が異なることを利用し、磁気抵抗効果素子の積層体部分に流した読出電流の値より、感磁層の磁化方向として記憶された所定の情報が読み出される。従って、高い読み出し自由度を兼ね備えることが可能である。
【０１６６】
本発明に係るもう１つの磁気メモリデバイスによれば、複数の第１の書込線と、複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、外部磁界によって磁化方向が変化する感磁層を各々含む一対の磁気抵抗効果素子をそれぞれ有する複数の記憶セルと、記憶セルの一対の磁気抵抗効果素子に対してそれぞれ読出電流を供給するための一対の読出線と、一対の読出線から一対の磁気抵抗効果素子にそれぞれ供給された一対の読出電流の値の差分に基づいて記憶セルから情報を読み出す読出回路と、１つの記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路とを備えるようにしたので、各記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の差分に基づいて情報が読み出される。その際に、定電流回路によって一対の磁気抵抗効果素子を流れる読出電流の総和が規定されることで、磁気抵抗効果素子相互の抵抗ばらつきに起因する読出電流のばらつきが一定範囲内に収められる。これにより、安定した差動出力を得ることができ、読み出し信号出力のＳ／Ｎ比を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの記憶セルとその読み出し回路の構成を表す図である。
【図３】図２に示した読み出し回路のうち、センスアンプ全体の構成を説明するための回路図である。
【図４】図１に示した記憶セル群のＹ方向駆動回路部の周辺の実装の様子を表す構成図である。
【図５】図４に示したＹ方向駆動回路部の実際の回路配置を表す図である。
【図６】図５に示した単位駆動回路のうちセンスアンプ回路エリアのパターン配置図である。
【図７】図１に示した記憶セルの具体的構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの記憶セルとその書き込み用配線構造を表す図である。
【図９】図７に示した記憶セルの等価回路を表す図である。
【図１０】図７に示した記憶セルにおける情報記憶の方法を説明するための図である。
【図１１】図７に示した記憶セルにおける情報書き込み方法を説明するための図である。
【図１２】図１に示した磁気メモリデバイスにおける記憶セルからの読み出し動作原理を説明するための図である。
【図１３】図２に示した読み出し回路の比較例を説明するための回路図である。
【図１４】図２に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図１５】図２に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図１６】図２に示した読み出し回路における逆流防止用ダイオードの変形例に係る配置を示す図である。
【図１７】図２に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図１８】図２に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図１９】本発明の磁気メモリデバイスの実施例に係る読み出し回路の図である。
【図２０】図１９に示した読み出し回路におけるビットデコード電圧と測定点Ｐ１〜Ｐ４の電流測定値との関係を示す図である。
【図２１】図１９に示した読み出し回路におけるビットデコード電圧と測定点Ｐ１〜Ｐ９の電流測定値との関係を示す図である。
【図２２】図１９に示した読み出し回路における磁気記憶素子の記憶セル単位の抵抗変動と出力電圧との関係を示す図である。
【図２３】図２２に示した実施例に対する比較例の読出し回路を説明するための等価回路図である。
【図２４】図１９に示した読み出し回路における、対をなす磁気記憶素子間の抵抗変動と出力電圧との関係を示す図である。
【符号の説明】
１…第１の磁性層、２…非磁性層（トンネルバリア層）、３…第２の磁性層、４…非磁性導電層、５…環状磁性層、６ａ…書込用ビット線、６ｂ…書込用ワード線、７…絶縁層、８…導電層、９…エピタキシャル層、１０…基板、１１…読出センシング用導線、１２…記憶セル、１２Ａ，１２Ｂ…磁気記憶素子、１３Ａ，１３Ｂ…逆流防止用ダイオード、２０…ビットデコード線、２１Ａ，２１Ｂ…センス用ビットデコード線（センスビット線）、２２Ａ，２２Ｂ…トランジスタ、２３Ａ，２３Ｂ…電流電圧変換用抵抗器、３０…ワードデコード線、３１…センス用ワードデコード線（センスワード線）、３２…ダイオード、３３…トランジスタ、３４…電流制限抵抗器、４０Ａ，４０Ｂ…センスアンプ入力線、４１Ａ，４１Ｂ…トランジスタ、４２Ａ，４２Ｂ…バイアス抵抗器、４３…ダイオード、４４…トランジスタ、４５…抵抗器、５１Ａ，５１Ｂ…センスアンプ出力線、６３Ａ，６３Ｂ…逆流防止用トランジスタ、７３Ａ，７３Ｂ…逆流防止用ＭＯＳＦＥＴ、８０…ビット方向単位読出回路、１０１…アドレスバッファ、１０２…データバッファ、１０２Ａ…入力バッファ、１０２Ｂ…出力バッファ、１０３…制御ロジック部、１０４…記憶セル群、１０５，１０７…アドレス線、１０６…Ｙ方向駆動回路部、１０６Ａ…Ｙ方向アドレスデコーダ、１０６Ｂ…センスアンプ、１０６Ｃ…Ｙ方向カレントドライブ、１０８…Ｘ方向駆動回路部、１０８Ａ…Ｘ方向アドレスデコーダ、１０８Ｂ…定電流回路、１０８Ｃ…Ｘ方向カレントドライブ、１０９…記憶セル、１１０，１１１…書き込み用データバス、１１２…読み出し用データバス、１１３…制御信号線、Ａ0〜Ａ20…外部アドレス入力端子、Ｄ0〜Ｄ7…外部データ端子、Ｘn…（記憶セル１２の）ワード列、Ｙn…（記憶セル１２の）ビット列、ＤＵn…単位駆動回路。

Claims (22)

1. 複数の第１の書込線と、
   前記複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、
   外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に前記積層面に沿った方向を軸方向とするように配設されると共に一組の前記第１および第２の書込線によって貫かれるように構成された環状磁性層とを各々含む一対の磁気抵抗効果素子をそれぞれ有する複数の記憶セルと、
   前記一対の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線と、
   前記一対の第１の読出線から前記一対の磁気抵抗効果素子の各々に供給された一対の読出電流値の差分に基づいて前記記憶セルから情報を読み出す読出回路と、
   前記記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路と
   を備えたことを特徴とする磁気メモリデバイス。
2. 前記感磁層と前記環状磁性層とが電気的に接続されていることを特徴とする請求項１に記載の磁気メモリデバイス。
3. 前記環状磁性層を貫く第１および第２の書込線の双方を流れる電流により生ずる磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、前記記憶セルに情報が記憶される
   ことを特徴とする請求項１または請求項２に記載の磁気メモリデバイス。
4. 前記一対の磁気抵抗効果素子における一対の感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態、のいずれかをとり、前記第１および第２の状態に対応して前記記憶セルに情報が記憶される
   ことを特徴とする請求項３に記載の磁気メモリデバイス。
5. 前記一対の磁気抵抗効果素子に供給された読出電流の電流経路上に設けられた整流素子と、
   前記一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線と
   を備えたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の磁気メモリデバイス。
6. 前記一対の磁気抵抗効果素子に供給された読出電流の各電流経路上に、前記整流素子がそれぞれ設けられている
   ことを特徴とする請求項５に記載の磁気メモリデバイス。
7. 前記一対の整流素子は、前記一対の第１の読出線と前記一対の磁気抵抗効果素子との間にそれぞれ設けられている
   ことを特徴とする請求項６に記載の磁気メモリデバイス。
8. 前記一対の整流素子は、前記一対の磁気抵抗効果素子と前記一対の第２の読出線との間にそれぞれ設けられている
   ことを特徴とする請求項６に記載の磁気メモリデバイス。
9. 前記整流素子は、ショットキーダイオード、ＰＮ接合ダイオード、バイポーラトランジスタ、またはＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのいずれかであることを特徴とする請求項５ないし請求項８のいずれか１項に記載の磁気メモリデバイス。
10. 前記定電流回路は、前記第２の読出線と接地との間に配設されていることを特徴とする請求項５ないし請求項９のいずれか１項に記載の磁気メモリデバイス。
11. 前記定電流回路は、バンドギャップリファレンスを利用して構成されていることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の磁気メモリデバイス。
12. 前記定電流回路は、ダイオードとトランジスタと抵抗器とを組み合わせて構成されていることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の磁気メモリデバイス。
13. 前記定電流回路における前記トランジスタは、前記電流規定機能に加えて、前記一対の磁気抵抗効果素子に読出電流を流すか否かを選択するための第１の半導体スイッチとしても機能する
    ことを特徴とする請求項１２に記載の磁気メモリデバイス。
14. 前記一対の第１の読出線の各々と電源との間に、一対の電流電圧変換用抵抗器が設けられている
    ことを特徴とする請求項１ないし請求項１３のいずれか１項に記載の磁気メモリデバイス。
15. 前記電流電圧変換用抵抗器は、前記磁気抵抗効果素子の抵抗値よりも大きい抵抗値を有する
    ことを特徴とする請求項１４に記載の磁気メモリデバイス。
16. さらに、前記一対の第１の読出線ごとに設けられ、これらの第１の読出線を流れる読出電流の差を電圧差として検知して増幅するセンスアンプ回路を備え、
    前記一対の電流電圧変換用抵抗器の各々における、前記電源側とは反対側の端子が、前記センスアンプ回路の入力端に接続されている
    ことを特徴とする請求項１４または請求項１５に記載の磁気メモリデバイス。
17. さらに、
    前記一対の電流電圧変換用抵抗器の各々における、前記電源側とは反対側に設けられ、前記一対の磁気抵抗効果素子に読出電流を供給するか否かを選択するための一対の第２の半導体スイッチを備え、
    前記一対の第２の半導体スイッチ、前記一対の電流電圧変換用抵抗器、および前記センスアンプ回路が、同一の領域内に集積配置されている
    ことを特徴とする請求項１６に記載の磁気メモリデバイス。
18. 前記一対の第２の半導体スイッチ、前記一対の電流電圧変換用抵抗器、および前記センスアンプ回路が、それぞれ、対称な回路を構成している
    ことを特徴とする請求項１７に記載の磁気メモリデバイス。
19. 複数の第１の書込線と、
    前記複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、
    外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、前記積層体の一方の面側に前記積層面に沿った方向を軸方向とするように配設されると共に前記第１および第２の書込線によって貫かれるように構成された環状磁性層とを含む磁気抵抗効果素子とを備えた磁気メモリデバイスから情報を読み出す方法であって、
    一対の磁気抵抗効果素子を含むように１つの記憶セルを構成し、
    前記一対の磁気抵抗効果素子に対し、一対の読出電流を、その総和が一定となるように各積層体の積層面に垂直な方向に供給し、前記積層体に流れる電流に基づいて前記記憶セルの情報を読み出す
    ことを特徴とする磁気メモリデバイスの読出方法。
20. 前記一対の磁気抵抗効果素子に供給された一対の読出電流の値の差分に基づいて前記記憶セルの情報を読み出す
    ことを特徴とする請求項１９に記載の磁気メモリデバイスの読出方法。
21. 複数の第１の書込線と、
    前記複数の第１の書込線とそれぞれ交差するように延びる複数の第２の書込線と、
    外部磁界によって磁化方向が変化する感磁層を各々含む一対の磁気抵抗効果素子をそれぞれ有する複数の記憶セルと、
    前記記憶セルの一対の磁気抵抗効果素子に対してそれぞれ読出電流を供給するための一対の読出線と、
    前記一対の読出線から前記一対の磁気抵抗効果素子にそれぞれ供給された一対の読出電流の値の差分に基づいて前記記憶セルから情報を読み出す読出回路と、
    １つの記憶セルにおける一対の磁気抵抗効果素子を流れる読出電流の総和を規定する電流規定機能を有する定電流回路と
    を備えたことを特徴とする磁気メモリデバイス。
22. 前記定電流回路は、
    ダイオードと、
    前記電流規定機能に加えて、前記一対の磁気抵抗効果素子に読出電流を流すか否かを選択するための半導体スイッチとしても機能するトランジスタと、
    抵抗器と
    を組み合わせて構成されたことを特徴とする請求項２１に記載の磁気メモリデバイス。

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