JP4868431B2 - 磁気記憶セルおよび磁気メモリデバイス - Google Patents

Description

本発明は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子を有する磁気記憶セルと、これら磁気抵抗効果素子および磁気記憶セルにおける感磁層の磁化方向の変化を利用して情報の記録・読出を行う磁気メモリデバイスに関する。

従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。

これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行うことのできる、いわゆる、ユビキタスコンピューティングを目指した情報機器開発が急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。

不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Magnetic Random Access Memory という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。

現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Resistive ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。

最近では、記憶速度やアクセス速度などのさらなる向上を目指し、ＧＭＲ−ＭＲＡＭに替わって、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子の近傍に配置された書込線としての導線に電流を流すことにより電流磁界を発生させ、これを利用してＴＭＲ素子の磁性層の磁化方向を所定の方向に変化させ、情報を記憶するようになっている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。このようなＴＭＲ−ＭＲＡＭの技術に関しては、特許文献２あるいは特許文献３に開示されたものが知られている。

また、最近では、磁気メモリデバイスとしてのさらなる高密度化の要求が高まっており、これに伴いＴＭＲ素子の微細化も必要とされている。ＴＭＲ素子の微細化が進むほど、その両端部の磁極による反磁界の影響により、情報を記憶する磁性層（フリー層）における磁化方向を一定方向に揃えるのに大きな磁界が必要となってしまい、情報の書込時に必要とされる書込電流が増大する傾向にある。この問題に対し、ＴＭＲ素子近傍の導線（書込線）の周囲にフリー層と共に閉磁路を形成する構造が提案されている（例えば、特許文献４参照。）。特許文献４によれば、記録に関わるフリー層が閉磁路を構成するので、反磁界による悪影響を回避することができ、集積度の高い磁気メモリデバイスを実現することができる。さらに、この場合、２本の書込線が両方とも閉磁路の内側を通るので、効率よく磁化の反転を行うことができる。
米国特許第５３４３４２２号明細書 米国特許第５６２９９２２号明細書 特開平９−９１９４９号公報 特開２００１−２７３７５９号公報

しかしながら、上記特許文献４に開示されたような構造を有する磁気メモリデバイスであっても、書込電流の変動が存在すると閉磁路に形成される還流磁界の大きさも変動してしまう。このため、今後、書込電流の微弱化を進めるにあたり、十分に安定した書込動作を行うことが困難となることが予想される。

本発明はかかる問題に鑑みてなされたもので、その目的は、導線を流れる電流によって形成される磁界を効率よく利用し、情報の書込を安定して行うことのできる磁気記憶セルおよびそれを備えた磁気メモリデバイスを提供することにある。

本発明の磁気記憶セルは、互いに並走する第１および第２の直線部分と、それら第１および第２の直線部分の一端同士を繋ぐ接続部分とからなる折り返し部分を有する導線と、外部磁界によって磁化方向が変化する感磁層とその感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層とをそれぞれ含む第１および第２の積層体、ならびに第１および第２の直線部分の一部領域をそれぞれ取り囲むように周回方向に沿って配置されて連結部分において第１および第２の積層体における感磁層とそれぞれ磁気的に交換結合した第１および第２の磁気ヨーク、をそれぞれ有する第１および第２の磁気抵抗効果素子とを備える。第１および第２の磁気抵抗効果素子は、第１および第２の磁気ヨークの一部のみを互いに共有している。第１および第２の積層体の磁性層は、第１および第２の磁気ヨークの連結部分よりも大きな保磁力を有し、第１および第２の磁気ヨークの周回方向と直交する断面の面積が、第１および第２の磁気ヨークの連結部分において最も小さくなっている。
ここで、本発明の「取り囲む」とは、完全に閉じた環状をなすように取り囲む場合のほか、一部が開放された状態で（不完全に）取り囲む場合をも含む主旨である。また「周回方向」とは、導線の周りを廻る方向を意味する。また「外部磁界」とは、導線に流れる電流によって生ずる磁界、または、磁気ヨークに生ずる還流磁界を意味している。

本発明の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びると共に第１の書込線との交差領域に対応した部分において第１の書込線と並走するように構成された第２の書込線と、第１および第２の磁気抵抗効果素子とを含んで構成された磁気記憶セルを備える。第２の書込線は、互いに並走する第１および第２の直線部分と、それら第１および第２の直線部分の一端同士を繋ぐ接続部分とからなる折り返し部分を有する。第１および第２の磁気抵抗効果素子の各々は、外部磁界によって磁化方向が変化する感磁層と前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層とをそれぞれ含む第１および第２の積層体、ならびに第１および第２の直線部分の一部領域をそれぞれ取り囲むように周回方向に沿って配置されて連結部分において第１および第２の積層体における感磁層とそれぞれ磁気的に交換結合した第１および第２の磁気ヨーク、をそれぞれ有すると共に、第１および第２の磁気ヨークの一部のみを互いに共有している。第１および第２の積層体の磁性層は、第１および第２の磁気ヨークの連結部分よりも大きな保磁力を有し、第１および第２の磁気ヨークの周回方向と直交する断面の面積が、第１および第２の磁気ヨークの連結部分において最も小さい。

本発明による磁気記憶セルおよび磁気メモリデバイスでは、磁気ヨークの周回方向と直交する断面の面積が積層体との連結部分において最も小さくなるようにしたので、導線（第１および第２の書込線）に電流を流すことによって磁気ヨークに生ずる還流磁界の磁束密度が、連結部分において最も高くなる。

本発明による磁気記憶セルおよび磁気メモリデバイスでは、磁気ヨークの断面の面積が、連結部分に近づくにつれて次第に小さくなるように構成してもよい。この場合には、磁気ヨークの幅が、連結部分に近づくにつれて次第に小さくなり連結部分において最も小さくなるようにしてもよいし、磁気ヨークの厚さが、連結部分に近づくにつれて次第に小さくなり連結部分において最も小さくなるようにしてもよい。本発明の「幅」とは、導線（第１および第２の書込線）の延在方向の長さを指し、本発明の「厚さ」とは、導線から遠ざかる方向または導線に近づく方向における長さを指す。具体的には、磁気ヨークを１つのリングに見立てた場合、このリングの半径方向における磁気ヨークの寸法を意味する。

本発明による磁気記憶セルおよび磁気メモリデバイスでは、磁気ヨークが、積層体の積層面に沿った方向に延在すると共に連結部分を有する一のビームヨークを含んで構成されてもよい。または、磁気ヨークが、導線（第１および第２の書込線）を挟んで互いに対向しつつ積層体の積層面と直交する方向に延びる一対のピラーヨークと、この一対のピラーヨークにおける積層体の側の各一端どうしを連結すると共に連結部分を有する一のビームヨークとを含んで構成され、一部が開放された断面形状を有するようにしてもよい。または、磁気ヨークが、導線（第１および第２の書込線）を挟んで互いに対向しつつ積層体の積層面と直交する方向に延びる一対のピラーヨークと、この一対のピラーヨークにおける積層体の側の各一端どうしを連結すると共に連結部分を有する一のビームヨークと、一対のピラーヨークの他方の各一端どうしを連結する第２のビームヨークとを含んで構成され、閉じた断面形状を有するようにしてもよい。

また、本発明による磁気記憶セルおよび磁気メモリデバイスでは、連結部分が感磁層を兼ねるようにしてもよい。

本発明の磁気記憶セルまたは磁気メモリデバイスによれば、磁気ヨークの周回方向と直交する断面の面積が積層体との連結部分において最も小さくなるようにしたので、導線（第１および第２の書込線）に電流を流すことによって磁気ヨークに生ずる還流磁界の磁束密度を、連結部分において最も高めることができる。このため、より小さな書込電流であっても効率よく感磁層の磁化反転を行うことができる。さらに、連結部分において還流磁界の磁束密度を飽和状態に近づけることができるので、安定した書込動作が可能となる。よって、さらなる高密度化および高集積化に対応することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

まず、図１〜図１０を参照して、本発明の一実施の形態に係る磁気メモリデバイスの構成について説明する。

図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。

記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。

第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。

アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２（後出）およびビットデコード線７１（後出）を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。

センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２によって接続されている。

Ｙ方向カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、Ｘ方向カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。

アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ａにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。

データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。

制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。

次に、図１に示した磁気メモリデバイスのうち、情報の書込動作に係わる構成について説明する。

図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０ａ，１０ｂを有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０ａ，１０ｂを形成している。記憶セル１は、それぞれの平行部分１０ａ，１０ｂの少なくとも一部を含むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。ここで、交差する領域に記憶セル１が設けられているということは、交差点の隣に記憶セル１が設けられている場合も含んでいる。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。

書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５６Ｃ，Ｘ方向カレントドライブ回路５８Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。また、書込ワード線６は本発明の「第１の書込線」に対応する一具体例であり、書込ビット線５は本発明の「第２の書込線」に対応する一具体例である。

図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ、書込ワード線６および記憶セル１（ＴＭＲ素子１ａ，１ｂ）は、図２と対応するものである。ＴＭＲ素子１ａ，１ｂは、書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０ａ，１０ｂに配置されている。ＴＭＲ素子１ａ，１ｂは、それぞれ感磁層を含む積層体Ｓ２０ａ，Ｓ２０ｂと磁気ヨーク４ａ，４ｂとを備えており、平行部分１０ａ，１０ｂにおける書込ビット線５ａ，５ｂおよび書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、磁気ヨーク４ａ，４ｂにおいては外部磁界）によって感磁層の磁化方向が変化するようになっている。この場合、平行部分１０ａ，１０ｂにおける書込ビット線５ａ，５ｂと書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。

各書込ビット線５の両端には、それぞれ書込ビット線引出電極４７が設けられている。各書込ビット線引出電極４７は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４６が設けられている。各書込ワード線引出電極４６は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。なお、図３では、書込ワード線６の形状を見易くするため、一部の書込ビット線５を省略して図示している。

図４は、記憶セル１の拡大斜視図である。図５は、図４に示した矢視方向Ｖから眺めた平面図である。図６は、図５に示したＶＩ−ＶＩ切断線の矢視方向における断面構成を表すものである。さらに、図７は、図６に示した記憶セル１を、概念的にＴＭＲ素子１ａとＴＭＲ素子１ｂとに分解して図示したものである。

図４ないし図７に示したように、記憶セル１は、磁気ヨーク４ａ，４ｂと積層体Ｓ２０ａ，Ｓ２０ｂとをそれぞれ有する一対のＴＭＲ素子１ａ，１ｂを備えている。書込ワード線６、書込ビット線５ａ，５ｂおよび磁気ヨーク４ａ，４ｂは、絶縁膜７ａ，７ｂを介して互いに電気的に絶縁されている。積層体Ｓ２０ａ，Ｓ２０ｂが、書込ワード線６を挟んで書込ビット線５ａ，５ｂとは反対側の磁気ヨーク４ａ，４ｂの表面に形成されている。磁気ヨーク４ａ，４ｂの、積層体Ｓ２０ａ，Ｓ２０ｂが形成された面とは反対側の面には読出ワード線３２がＸ方向に延在して設けられている。これら一対の積層体Ｓ２０ａ，Ｓ２０ｂは、磁気ヨーク４ａ，４ｂとは反対側に形成された導電層３６ａ，３６ｂ（後出）と電気的に接続されている。一対の導電層３６ａ，３６ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線３３ａ，３３ｂ（後出）と接続されている。ショットキーダイオード７５ａ，７５ｂは基体３１（後出）に埋設されている。なお、積層体Ｓ２０ａ，Ｓ２０ｂは磁気ヨーク４ａ，４ｂの下側（基体３１側）に設けられたものであり、図４では、積層体Ｓ２０ａ，Ｓ２０ｂと磁気ヨーク４ａ，４ｂとの位置関係および磁気ヨーク４ａ，４ｂの形状を容易に把握できるように下から見上げた場合を示している。

記憶セル１におけるＴＭＲ素子１ａは、書込ビット線５ａおよび書込ワード線６の交差する領域（平行部分１０ａ）に対応して配置され、書込ビット線５ａおよび書込ワード線６の周囲を取り囲むように周回方向に沿って配置された磁気ヨーク４ａと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ａを含み磁気ヨーク４ａと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａとを有するものである。一方のＴＭＲ素子１ｂは、書込ビット線５ｂおよび書込ワード線６の交差する領域（平行部分１０ｂ）に対応して配置され、書込ビット線５ｂおよび書込ワード線６の周囲を取り囲むように周回方向に沿って配置された磁気ヨーク４ｂと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ｂを含み磁気ヨーク４ｂと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ｂとを有するものである。この一対のＴＭＲ素子１ａ，１ｂは、磁気ヨーク４ａ，４ｂの一部である共有部分３４を互いに共有している。図５および図６に示したように、一対の磁気ヨーク４ａ，４ｂは、それぞれ、周回方向と直交する断面の面積が積層体Ｓ２０ａ，Ｓ２０ｂとの連結部分１４ａ，１４ｂに近づくにつれて次第に小さくなり、連結部分１４ａ，１４ｂにおいて最も小さくなるように構成されている。すなわち、磁気ヨーク４ａ，４ｂの幅および厚さが、連結部分１４ａ，１４ｂに近づくにつれて次第に小さくなり、連結部分１４ａ，１４ｂにおいて最も小さくなっている。連結部分１４ａ，１４ｂは、磁気ヨーク４ａ，４ｂの一部分を構成し、かつ、積層体Ｓ２０ａ，Ｓ２０ｂと磁気的に連結されている。

積層体Ｓ２０ａ，Ｓ２０ｂは、図６および図７に示したように、磁気ヨーク４ａ，４ｂ（連結部分１４ａ，１４ｂ）の側から順に、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜である。図６および図７では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、それらの寸法を周囲よりも相対的に大きく誇張して表している。感磁層（磁気フリー層ともいう。）としての第２磁性層８ａ，８ｂは、連結部分１４ａ，１４ｂと、互いに磁気的に交換結合するようになっている。

一対のＴＭＲ素子１ａ，１ｂの磁化方向を互いに反平行な方向に反転させると、共有部分３４では書込ビット線５ａ，５ｂと書込ワード線６とによって生じる電流磁界が同一方向となり、磁束密度が増大する。このため、より効率的に電流磁界を利用することができ、磁気ヨーク４ａ，４ｂの連結部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、磁気ヨーク４を共有するようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。

積層体Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３との界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。

（ＭＲ比）＝ｄＲ／Ｒ ……（１）

ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。

トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３の膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３の膜厚Ｔに対して指数関数的に増加する。

Ｒｔ∝ｅｘｐ（２χ^T），χ＝｛８π²ｍ^*（φ・Ｅｆ）^0.5｝／ｈ ……（２）

ここで、「φ」はバリア高さ、「ｍ^*」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）²程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）²以下、さらに好ましくは１ｋΩ・（μｍ）²以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。

トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。

積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０³Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０³Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができるからである。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）などから構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。

磁気ヨーク４ａ，４ｂは、書込ビット線５ａ，５ｂおよび書込ワード線６における平行部分１０ａ，１０ｂの少なくとも一部を環状に取り囲むように延在しており、この平行部分１０ａ，１０ｂを流れる電流によって磁気ヨーク４ａ，４ｂ内部に還流磁界が生ずるように構成されている。より詳細には、図７に示したように、磁気ヨーク４ａは、書込ビット線５ａおよび書込ワード線６を挟んで互いに対向しつつ積層体Ｓ２０ａの積層面と直交する方向（Ｚ方向）に延びる一対のピラーヨーク４２ａ（４２１，４２２）と、これら一対のピラーヨーク４２ａ（４２１，４２２）の積層体Ｓ２０ａの側の各一端どうしを連結する第１のビームヨーク４１ａと、一対のピラーヨーク４２ａ（４２１，４２２）の他方の各一端どうしを連結する第２のビームヨーク４３ａとを含んで構成され、閉じた断面形状を有するようになっている。一方の磁気ヨーク４ｂは、書込ビット線５ｂおよび書込ワード線６を挟んで互いに対向しつつ積層体Ｓ２０ｂの積層面と直交する方向（Ｚ方向）に延びる一対のピラーヨーク４２ｂ（４２２，４２３）と、これら一対のピラーヨーク４２ｂ（４２２，４２３）の積層体Ｓ２０ｂの側の各一端どうしを連結する第１のビームヨーク４１ｂと、一対のピラーヨーク４２ｂ（４２２，４２３）の他方の各一端どうしを連結する第２のビームヨーク４３ｂとを含んで構成され、やはり閉じた断面形状を有するようになっている。第１のビームヨーク４１ａは固有領域４１１と共有領域４１２とを有し、一方の第１のビームヨーク４１ｂは固有領域４１３と共有領域４１２とを有している。一対のピラーヨーク４２ａは固有ピラーヨーク４２１と共有ピラーヨーク４２２とを有し、一方の一対のピラーヨーク４２ｂは固有ピラーヨーク４２３と共有ピラーヨーク４２２とを有している。第２のビームヨーク４３ａは固有領域４３１と共有領域４３２とを有し、一方の第２のビームヨーク４３ｂは固有領域４３３と共有領域４３２とを有している。ＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、第１のビームヨーク４１ａ，４１ｂの共有領域４１２と、ピラーヨーク４２ａ，４２ｂの共有ピラーヨーク４２２と、第２のビームヨーク４３ａ，４３ｂの共有領域４３２とを互いに共有し、これらを併せて図５に示したように共有部分３４を形成している。

このような磁気ヨーク４ａ，４ｂは、その内部に生じる上記還流磁界によってそれぞれの磁化方向が反転される。この還流磁界による磁気ヨーク４ａ，４ｂの磁化方向反転に伴い、第２磁性層８ａ，８ｂの磁化方向が反転し、情報を記憶する記憶層として機能することとなる。

磁気ヨーク４ａ，４ｂのうち第１のビームヨーク４１ａ，４１ｂは、例えば図５に示したように、例えば積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な断面がダンベル形状をなし、書込ビット線５ａ，５ｂおよび書込ワード線６の延在方向（Ｙ方向）に沿った幅が、連結部分１４ａ，１４ｂに近づくほど小さくなり、連結部分１４ａ，１４ｂにおいて最小となるように構成されている。さらに、例えば図６および図７に示したように、第１のビームヨーク４１ａ，４１ｂは、連結部分１４ａ，１４ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの積層方向（Ｚ方向）の長さ、すなわち、厚さが、連結部分１４ａ，１４ｂに近づくほど小さくなり、連結部分１４ａ，１４ｂにおいて最小となるように構成されている。具体的には、第１のビームヨーク４１ａ，４１ｂは、連結部分１４ａ，１４ｂを挟む隣接部分において傾斜面４１ＡＫを有しており、連結部分１４ａ，１４ｂから離れるに従い積層体Ｓ２０ａ，Ｓ２０ｂの積層方向（Ｚ方向）に沿って積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に向かってその厚みを広げるように構成されている。さらに、第１のビームヨーク４１ａ，４１ｂは、積層体Ｓ２０ａ，Ｓ２０ｂの側へ突出する凸部４１Ｔとをそれぞれ備え、連結部分１４ａ，１４ｂよりも大きな厚みを有するように構成されている。このような構成により、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流が流れて磁気ヨーク４ａ，４ｂに還流磁界が生じた場合に、連結部分１４ａ，１４ｂにおいて最も高く、安定した磁束密度を得ることができる。

また、連結部分１４ａ，１４ｂの保磁力が、（１００／４π）×１０³Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０³Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜である積層体Ｓ２０ａ，Ｓ２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、連結部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としての積層体Ｓ２０ａ，Ｓ２０ｂを破壊してしまうからである。また、書込ビット線５ａ，５ｂおよび書込ワード線６による電流磁界を磁気ヨーク４ａ，４ｂに集中させるために、磁気ヨーク４ａ，４ｂの透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。

書込ビット線５および書込ワード線６は、いずれも、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７によって、互いに電気的に絶縁されている。書込ビット線５および書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５および書込ワード線６を用いた記憶セル１に対するより具体的な書込動作については後述する。

次に、図８および図９を参照して、図１に示した磁気メモリデバイスのうちの、情報読出動作に係わる構成について説明する。図８は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。図９は、図８に示したＩＸ−ＩＸ切断線における矢視方向の断面構成を表すものである。

図８に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線３２と複数の読出ビット線３３との各交差点に１つずつ配設されている。ここで、記憶セル１の下面にある積層体Ｓ２０ａ，Ｓ２０ｂが一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線３３ａ，３３ｂと接し、上面（積層体Ｓ２０ａ，Ｓ２０ｂとは反対側）が読出ワード線３２と接している。読出ビット線３３ａ，３３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線３２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線３３の両端には、それぞれ読出ビット線引出電極４９が設けられている。一方、各読出ワード線３２の両端には、それぞれ読出ワード線引出電極４８が設けられている。

図９に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能するショットキーダイオード７５（以下、単にダイオード７５という。）が設けられた基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂと、磁気ヨーク４ａ，４ｂとが順に形成されるように構成されている。

一対のダイオード７５ａ，７５ｂは、積層体Ｓ２０ａ，Ｓ２０ｂの側から順に導電層３６ａ，３６ｂとエピタキシャル層３７と基板３８とを有し、これら導電層３６ａ，３６ｂとエピタキシャル層３７との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、積層体Ｓ２０ａ，Ｓ２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な連結部分を持たないように構成されている。基板３８はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板３８としては、燐の高濃度拡散によりｎ⁺⁺型となっているものを用いる。これに対し、エピタキシャル層３７は、燐が低濃度拡散されてｎ^-型となるようにする。このｎ^-型半導体であるエピタキシャル層３７と金属からなる導電層３６ａ，３６ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層３３Ｔを介して読出ビット線３３ａ，３３ｂと接続されている。

次に、図１０を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。

図１０は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線３３ａ，３３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線３２に流出する電流）の差分値を出力として行うようになっている。

図１０において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。

記憶セル群５４には、Ｘ方向に配列される読出ワード線３２（…，３２ｍ，３２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線３３ａ，３３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線３３ａ，３３ｂに挟まれた領域のうちの読出ワード線３２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。

各読出ワード線３２の一端は、それぞれ読出ワード線引出電極４８を介して各読出スイッチ８３（…，８３_m，８３_m+1，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２_m，７２_m+1，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線３２を流れる電流を一定とする機能を有するものである。

各読出ビット線３３の一端は、読出ビット線引出電極４９を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線３３ａ，３３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。

次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。

まず、図２、図１１（Ａ）および図１１（Ｂ）を参照して、記憶セル１における情報の書込動作について説明する。図１１（Ａ），図１１（Ｂ）は、図６に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。図１１（Ａ），図１１（Ｂ）において各磁性層に示した矢印が、その磁性層における磁化方向を示す。但し、磁気ヨーク４ａ，４ｂについては内部に形成される磁路の磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、−Ｘ方向に磁化が固定されている。図１１（Ａ），図１１（Ｂ）は、記憶セル１を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図１１（Ａ）は、図２に示した書込電流方向に対応する。図１１（Ａ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａおよび書込ワード線６を取り囲む磁気ヨーク４ａの内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂおよび書込ワード線６を取り囲む磁気ヨーク４ｂの内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、連結部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図１１（Ｂ）は、書込ビット線５および書込ワード線６を流れる電流方向が図１１（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図１１（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａおよび書込ワード線６を取り囲む磁気ヨーク４ａの内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂおよび書込ワード線６を取り囲む磁気ヨーク４ｂの内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、連結部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。

図１１（Ａ），図１１（Ｂ）の場合、ＴＭＲ素子１ａを貫く書込ビット線５ａおよび書込ワード線６の電流方向と、ＴＭＲ素子１ｂを貫く書込ビット線５ｂおよび書込ワード線６の電流方向とが互いに反対方向となるようにしたので、磁気ヨーク４ａ，４ｂの共有部分３４に相当するピラーヨーク４２２（図６参照）を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図１１（Ａ）では−Ｚ方向であり、図１１（Ｂ）では＋Ｚ方向である）。

図１１（Ａ），図１１（Ｂ）から明らかなように、磁気ヨーク４ａ，４ｂを貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、連結部分１４ａおよび第２磁性層８ａと、連結部分１４ｂおよび第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。

すなわち、書込ビット線５ａ，５ｂおよび書込ワード線６に、同一方向に電流が流れると、磁気ヨーク４ａ，４ｂの磁化方向が反転するのに伴って第２磁性層８ａ，８ｂの磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図１１（Ａ）の状態、すなわち、連結部分１４ａおよび第２磁性層８ａが−Ｘ方向に磁化し、他方の連結部分１４ｂおよび第２磁性層８ｂが＋Ｘ方向に磁化する状態に「０」を対応させた場合には、図１１（Ｂ）の状態、すなわち、連結部分１４ａおよび第２磁性層８ａが＋Ｘ方向に磁化し、他方の連結部分１４ｂおよび第２磁性層８ｂが−Ｘ方向に磁化する状態に「１」を対応させることにより記憶することができる。

この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。

以上のように、上記の構成をなす本実施の形態の磁気メモリデバイスにおける記憶セル１によれば、書込ビット線５と書込ワード線６との双方に同一方向の電流を流すことにより、書込ビット線５によって生じる電流磁界と書込ワード線６によって生じる電流磁界とが磁気ヨーク４の内部において同一方向となり、合成磁界を形成することができる。このため、磁気ヨーク４を設けない場合や、書込ビット線５と書込ワード線６とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、第２磁性層８の磁化を反転させるために必要な電流をより小さくすることができる。

さらに、トンネルバリア層３と磁気ヨーク４の連結部分１４との間に第２磁性層８を設けるようにしたことにより、以下のような利点が得られる。すなわち、連結部分１４と第２磁性層８との交換結合を形成することが可能となり、第２磁性層８における磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、連結部分１４の保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。

本実施の形態の磁気メモリデバイスでは、上記したように、書込ビット線５および書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができるので、ＴＭＲ素子１ａ，１ｂの磁気ヨーク４ａ，４ｂにおける磁化反転を効率的に行うことができると共に、書込対象とする記憶セル１に隣接した記憶セルに対して、磁気的な影響を低減することができる。さらに、磁気ヨーク４ａ，４ｂによるシールド効果によって基板上において隣り合う記憶セルどうしの間隔をより狭めるように配置することができ、磁気メモリデバイスとしての高集積化、高密度化に有利である。

また、本実施の形態では、一対の磁気ヨーク４ａ，４ｂの周回方向と直交する断面の面積が、それぞれ、積層体Ｓ２０ａ，Ｓ２０ｂと対向する連結部分１４ａ，１４ｂにおいて最も小さくなるように構成したので、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流を流すことによって生じる還流磁界１６ａ，１６ｂの磁束密度を、連結部分１４ａ，１４ｂにおいて最も高くすることができ、かつ安定させることができる。このため、より小さな書込電流であっても効率よく第２磁性層８ａ，８ｂの磁化反転を行うことができるうえ、より安定した書込動作が可能となる。

次に、図１、図１０、図１２（Ａ）および図１２（Ｂ）を参照して、本実施の形態の磁気メモリデバイスにおける読出動作について説明する。

まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線３３ａ，３３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線３２に読出電流が流れ、積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。

図１２（Ａ），図１２（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図１２（Ａ）では、積層体Ｓ２０ａにおいて第１磁性層２ａと第２磁性層２ｂとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層２ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図１２（Ｂ）の場合には、図１２（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。

次に、上記のような構成を有する本実施の形態の磁気記憶セルの製造方法および磁気メモリデバイスの製造方法について説明する。

以下、図１３〜図２９を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について具体的に説明する。なお、図１３〜図２９は、図９に対応した断面図であり、その製造過程を順に表したものである。

第１の工程では、基板３１上に積層体Ｓ２０ａ，Ｓ２０ｂを介して、第１のビームヨーク４１を形成する。

ここでは、まず、図１３に示したように、ダイオード７５ａ，７５ｂを埋設した基板３１の上に、すでに積層体Ｓ２０ａ，Ｓ２０ｂおよびその周囲を覆う絶縁膜１７Ａが形成されたものを用意する。なお、図１３に続く以下の図１４〜図２９では、基板３１の詳細についての図示を省略する。次に、図１４に示したように、絶縁膜１７Ａに選択的に溝１７Ｈを形成する。続いて、図１５（Ａ）に示したように、絶縁膜１７Ａの上に、所定形状をなすレジストパターン３０Ａを形成したのち、このレジストパターン３０Ａによって覆われていない領域の絶縁膜１７Ａおよび積層体Ｓ２０ａ，Ｓ２０ｂの上に、例えばスパッタ等によりＮｉＦｅ等からなるめっき下地膜４１Ｓを形成する。めっき下地膜４１Ｓの厚みは、例えば２０ｎｍである。こののち、めっき槽に浸漬して、めっき下地膜４１Ｓを電極として利用しためっき処理によって磁性層前駆体４１ＡＺを形成する。一般に、このような薄膜のパターニング方法をフレームめっき法と呼ぶ。図１５（Ｂ）は、図１５（Ａ）に対応しており、磁性層前駆体４１ＡＺを形成した状態の平面構成を表すものである。すなわち、図１５（Ｂ）におけるＸＶ（Ａ）−ＸＶ（Ａ）切断線に沿った矢視方向の断面構成が、図１５（Ａ）に対応する。磁性層前駆体４１ＡＺを形成したのち、図１６（Ａ）および図１６（Ｂ）に示したように、積層体Ｓ２０ａ，Ｓ２０ｂに対応した領域の磁性層前駆体４１ＡＺを選択的にエッチングすることにより傾斜面４１ＡＫを有する磁性層４１Ａ（４１１Ａ，４１２Ａ，４１３Ａ）を形成する。これにより、積層体Ｓ２０ａ，Ｓ２０ｂに対応した部分において、積層体Ｓ２０ａ，Ｓ２０ｂの積層方向（Ｚ方向）にくびれると共に、後工程において形成される書込ビット線５ａ，５ｂおよび書込ワード線６の延在する方向（Ｙ方向）にもくびれた形状を有する第１のビームヨーク４１が一応完成する。

続く、第２の工程では、第１のビームヨーク４１の上に、３本の下部ピラーヨーク４２Ｂ（４２１Ｂ，４２２Ｂ，４２３Ｂ）と、書込ワード線６とを形成する。

この第２の工程では、まず、図１７に示したように、各磁性層４１１Ａ，４１２Ａ，４１３Ａの上に、例えばフレームめっき法を用いてＮｉ_0.8Ｆｅ_0.2からなる３本の下部ピラーヨーク４２Ｂを形成する。こののち、３本の下部ピラーヨーク４２Ｂのそれぞれの間に、絶縁膜７Ａを介して書込ワード線６を形成する。まず、図１８に示したように、例えばＣＶＤ装置を用いて全体を覆うようにＡｌ₂Ｏ₃などからなる絶縁膜７Ａを形成する。次いで、図１９に示したように、絶縁膜７Ａを覆うようにスパッタ等により、例えば銅からなるめっき下地膜６Ｓを形成する。こののち、図２０に示したように、下部ピラーヨーク４２Ｂの間の領域を残すように、レジストパターン３０Ｂを選択的に形成し、さらに、図２１に示したように、少なくとも下部ピラーヨーク４２Ｂの間の領域を埋めるように金属層６Ｚを形成する。ここでは、めっき槽に浸漬して、めっき下地膜６Ｓを電極として利用しためっき処理を行うことにより、銅からなる金属層６Ｚを形成する。こののち、レジストパターン３０Ｂを剥離させ、露出しためっき下地膜６Ｓをミリング等により除去する。さらに、図２２に示したように、例えばＡｌ₂Ｏ₃などからなる絶縁膜１７Ｂを、スパッタ等により全体を覆うように形成したのち、図２３に示したように、例えばＣＭＰ装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。これにより、書込ワード線６が形成される。

続く、第３工程では、書込ワード線６の上面を覆い、絶縁膜７Ａと共に書込ワード線６の周囲を取り囲むように絶縁膜７Ｂを形成する。具体的には、図２４に示したように、書込ワード線６と、めっき下地膜６Ｓと、絶縁膜７Ａとが表面に露出した領域を除いた領域にレジストパターン３０Ｃを選択的に形成したのち、このレジストパターン３０Ｃをマスクとしてスパッタを行うことにより、図２５に示したように、例えばＡｌ₂Ｏ₃などからなる絶縁膜７Ｂを形成する。さらに、レジストパターン３０Ｃを除去することにより、書込ワード線６と、めっき下地膜６Ｓと、絶縁膜７Ａとを覆う絶縁膜７Ｂが現れる。ここで、レジストパターン３０Ｃの端面下部にアンダーカットを形成しておくと容易に剥離させることができる。

続く、第４工程では、３本の下部ピラーヨーク４２Ｂ（４２１Ｂ，４２２Ｂ，４２３Ｂ）の上に、例えばフレームめっき法を用いてＮｉ_0.8Ｆｅ_0.2からなる３本の上部ピラーヨーク４２Ｕ（４２１Ｕ，４２２Ｕ，４２３Ｕ）をそれぞれ形成する。続く、第５工程では、上部ピラーヨーク４２Ｕの間に、絶縁膜７Ｃを介して書込ビット線５（５ａ，５ｂ）を形成する。書込ビット線５は、図１８〜図２５に示した書込ワード線６の形成工程と同様の操作を繰り返すことにより、形成することができる。さらに、続く第６工程では、書込ビット線５の上面を覆い、絶縁膜７Ｃと共に書込ビット線５の周囲を取り囲むように絶縁膜７Ｄを形成する。以下、図２６を参照して、上記第５および第６工程について具体的に説明する。

第４工程において上部ピラーヨーク４２Ｕを形成したのち、めっき処理に用いたレジストパターンを剥離させ、露出しためっき下地膜をミリング等により除去する。第５工程では、例えばＣＶＤ装置を用いて全体を覆うようにＡｌ₂Ｏ₃などからなる絶縁膜７Ｃを形成したのち、この絶縁膜７Ｃを覆うようにスパッタ等により、例えば銅からなるめっき下地膜５Ｓを形成する。次に、上部ピラーヨーク４２Ｕの間の領域を残すように、レジストパターン（図示せず）を選択的に形成し、さらに、少なくとも上部ピラーヨーク４２Ｕの間の領域を埋めるように書込ビット線５を形成する。ここでは、めっき槽に浸漬して、めっき下地膜５Ｓを電極として利用しためっき処理を行うことにより、銅からなる書込ビット線５を形成する。書込ビット線５の形成後、レジストパターンを剥離させ、めっき下地膜５Ｓをミリング等により除去する。こののち、例えばＡｌ₂Ｏ₃などからなる絶縁膜１７Ｄを、スパッタ等により全体を覆うように形成し、さらに、例えばＣＭＰ（Chemical Mechanical Polishing ）装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。さらに、続く第６工程では、書込ビット線５と、めっき下地膜５Ｓと、絶縁膜７Ｃとが表面に露出した領域を除いた領域にレジストパターン（図示せず）を選択的に形成したのち、このレジストパターンをマスクとしてスパッタを行うことにより、例えばＡｌ₂Ｏ₃などからなる絶縁膜７Ｄを形成する。レジストパターンを除去することにより、書込ビット線５と、めっき下地膜５Ｓと、絶縁膜７Ｃとを覆う絶縁膜７Ｄが現れる。

続く、第７工程では、上部ピラーヨーク４２Ｕと絶縁膜７Ｄとを覆うように第２のビームヨーク４３を設けることにより、第１のビームヨーク４１とピラーヨーク４２１〜４２３（下部および上部ピラーヨーク４２Ｂ，４２Ｕ）と第２のビームヨーク４３とからなる磁気ヨーク４の形成を完了する。具体的には、まず、図２７に示したように、全面に亘って覆うようにめっき下地膜４３Ｓをスパッタ等により形成する。次に、図２８に示したように、めっき下地膜４３Ｓの上に、第１のビームヨーク４１の形成領域に対応する領域を除くようにレジストパターン３０Ｄを選択的に形成したのち、これをマスクとして用い、めっき下地膜４３Ｓを利用しためっき処理を施すことにより、例えばＮｉ_0.8Ｆｅ_0.2からなる第２のビームヨーク４３を形成する。第２のビームヨーク４３を形成したのちレジストパターン３０Ｄを剥離させ、露出しためっき下地膜４３Ｓをミリング等により除去する。続いて、全面に亘って、Ａｌ₂Ｏ₃などからなる絶縁膜１７Ｆを形成したのち、図２９に示したように、例えばＣＭＰ装置を用いて所定の厚みとなるように全面を研磨し、平坦化する。これにより磁気ヨーク４の形成が完了し、記憶セル１が完成する。さらに、第２のビームヨーク４３と電気的に連結するように所望の幅を有する読出ワード線３２を形成する。

こののち、書込ワード線６の各両端末に書込ワード線引出電極４６を形成し、書込ビット線５の各両端末に書込ビット線引出電極４７を形成し、読出ワード線３２の各両端末に読出ワード線引出電極４８を形成し、さらに読出ビット線３３の各両端末に読出ビット線引出電極４９を形成する。

以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。

さらに、スパッタ装置やＣＶＤ装置等により酸化珪素（ＳｉＯ₂）またはＡｌ₂Ｏ₃等の保護層を形成する工程と、その保護膜を研磨して各引出電極４６〜４９を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。

上記のように、本実施の形態では、磁気ヨーク４における下部および上部ピラーヨーク４２、第２のビームヨーク４３ならびに書込ビット線５および書込ワード線６をめっき成長により形成するようにしたが、これらをスパッタリングなどによるドライ成膜法と、ミリング法や反応性イオンエッチング法などのドライパターニング法との組み合わせたドライ成膜法により形成することも可能である。但し、めっき成長により形成した場合のほうが、スパッタ等のドライ法によって形成した場合と比べてエッジ角度を大きくし易く、ヨーク４ならびに書込ビット線５および書込ワード線６をより高精度かつ十分な厚みを有するように形成することができるので好ましい。

＜変形例＞
次に、図３０（Ａ）〜図３２（Ｂ）を参照して、本実施の形態における３つの変形例について以下に説明する。図３０（Ａ）〜図３２（Ｂ）に示した変形例としての記憶セルは、いずれも、図４ないし図６に示した記憶セル１における磁気ヨーク４とは異なる形状の磁気ヨーク４Ｖ１〜４Ｖ３を有するものである。以下、順に説明する。

＜＜変形例１＞＞
図３０（Ａ）および図３０（Ｂ）に、本実施の形態における第１の変形例（変形例１）としての記憶セル１Ｖ１の構成を示す。図３０（Ａ）は、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行なＸＹ平面の構成を表すものであり、図３０（Ｂ）は、図３０（Ａ）におけるXXX（B)−XXX（B)線に沿った矢視方向の断面構成を表すものである。上記したように、本実施の形態では、磁気ヨーク４ａ，４ｂにおける第１のビームヨーク４１ａ，４１ｂが、書込ビット線５ａ，５ｂおよび書込ワード線６の延在方向（Ｙ方向）に沿った幅が連結部分１４ａ，１４ｂにおいて最小となるように構成すると共に、連結部分１４ａ，１４ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの積層方向（Ｚ方向）の幅、すなわち、厚さが連結部分１４ａ，１４ｂにおいて最小となるように構成したものである。これに対し、本変形例の記憶セル１Ｖ１は、図３０（Ａ），図３０（Ｂ）に示したように、第１のビームヨーク４１の厚みは均一とし、連結部分１４ａ，１４ｂのＹ方向に沿った幅Ｗ１４をその隣接部分の幅Ｗ１よりも狭めるように磁気ヨーク４Ｖ１を構成したものである。

＜＜変形例２＞＞
次いで、図３１（Ａ）および図３１（Ｂ）に、本実施の形態における第２の変形例（変形例２）としての記憶セル１Ｖ２の構成を示す。図３１（Ａ）は、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行なＸＹ平面の構成を表すものであり、図３１（Ｂ）は、図３１（Ａ）におけるXXXI（B)−XXXI（B)線に沿った矢視方向の断面構成を表すものである。上記変形例１の記憶セル１Ｖ１では、第１のビームヨーク４１Ｖ１の厚さは均一とし、連結部分１４ａ，１４ｂのＹ方向に沿った幅をその隣接部分よりも狭めるようにしたが、図３１（Ａ），図３１（Ｂ）に示した記憶セル１Ｖ２のように、第１のビームヨーク４１Ｖ２のＹ方向に沿った幅Ｗ１は均一とし、連結部分１４ａ，１４ｂの厚さＴ１４をその隣接部分よりも小さくするように構成してもよい。具体的には、記憶セル１Ｖ２は、第１のビームヨーク４１Ｖ２が、積層体Ｓ２０ａ，Ｓ２０ｂの側へ高さＴ１だけ突出した凸部４１Ｔを備えることにより、連結部分１４ａ，１４ｂの厚さＴ１４よりも高さＴ１の分だけ大きな厚さＴ４１を有するように構成したものである。

＜＜変形例３＞＞
さらに、図３２（Ａ）および図３２（Ｂ）に、本実施の形態における第３の変形例（変形例３）としての記憶セル１Ｖ３の構成を示す。図３２（Ａ）は、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行なＸＹ平面の構成を表すものであり、図３２（Ｂ）は、図３２（Ａ）におけるXXXII （B)−XXXII （B)線に沿った矢視方向の断面構成を表すものである。上記変形例２の記憶セル１Ｖ２では積層体Ｓ２０ａ，Ｓ２０ｂの側へ突出する凸部４１Ｔを設けるようにしたが、図３２（Ａ），図３２（Ｂ）に示した記憶セル１Ｖ３のように、第１のビームヨーク４１Ｖ３が、連結部分１４ａ，１４ｂの両隣において傾斜面４１ＡＫを有しており、連結部分１４ａ，１４ｂから離れるに従い積層体Ｓ２０ａ，Ｓ２０ｂの積層方向（Ｚ方向）に沿って積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に向かってその厚みを広げるように構成するようにしてもよい。このような構成であっても、連結部分１４ａ，１４ｂの厚みＴ１４を、第１のビームヨーク４１Ｖ３における連結部分１４ａ，１４ｂに隣接する部分の厚みＴ４１よりも小さくすることができる。

上記したような変形例１〜３としての記憶セル１Ｖ１〜１Ｖ３であっても、連結部分１４ａ，１４ｂにおいて、書込ビット線５ａ，５ｂおよび書込ワード線６の周囲を周回する方向と直交する断面の面積が最も小さくなるように構成できるので、連結部分１４ａ，１４ｂにおいて最も高い磁束密度を得ることができる。よって、より小さな書込電流であっても効率よく第２磁性層８ａ，８ｂの磁化反転を行うことができ、より安定した書込動作が可能となる。

［第２の実施の形態］
次に、図３３（Ａ）〜図３４（Ｂ）を参照して、本発明の第２の実施の形態の磁気メモリデバイスについて説明する。

図３３（Ａ），図３３（Ｂ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２１の断面構成を表すものであり、上記第１の実施の形態における図５の記憶セル１に対応している。図３３（Ａ），図３３（Ｂ）では、図６および図７に示した構成要素と実質的に同一の部分には同一の符号を付している。

以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。

上記第１の実施の形態の記憶セル１は、一対のＴＭＲ素子１ａ，１ｂが、それぞれ、書込ビット線５ａ，５ｂおよび書込ワード線６の周囲の全てを取り囲むように構成された磁気ヨーク４ａ，４ｂと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ａ，８ｂを含み磁気ヨーク４ａ，４ｂと磁気的に連結されると共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａ，Ｓ２０ｂとを有し、磁気ヨーク４ａ，４ｂの一部を互いに共有するようにしたものである。これに対し本実施の形態の記憶セル１２１は、図３３（Ａ），図３３（Ｂ）に示したように、磁気ヨーク４の一部をなす連結部分８４ａ，８４ｂが、積層体Ｓ２１ａ，Ｓ２１ｂにおける感磁層を兼ねるようにしたものである。

すなわち、ＴＭＲ素子１２１ａ，１２１ｂでは、磁気ヨーク４ａ，４ｂの一部を構成する連結部分８４ａ，８４ｂが積層体Ｓ２１ａ，Ｓ２１ｂにおける感磁層としても機能する。このため、ＴＭＲ素子１ａ，１ｂに設けたような第２磁性層８ａ，８ｂを省くことができ、記憶セル１よりも簡素な構成の記憶セル１２１とすることができる。

但し、この場合には、第１磁性層２ａ，２ｂおよび連結部分８４ａ，８４ｂの磁化容易軸が、互いに平行であることが望ましい。第１磁性層２ａ，２ｂと連結部分８４ａ，８４ｂとの磁化方向が、互いに平行または反平行の状態で安定となるようにするためである。磁気ヨーク４ａ，４ｂは、連結部分８４ａ，８４ｂにおける断面方向の厚みが例えば２０ｎｍである。連結部分８４ａ，８４ｂの保磁力は、（５０／４π）×１０³Ａ／ｍ以上（１００／４π）×１０³Ａ／ｍ以下の範囲であり、かつ、第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（５０／４π）×１０³Ａ／ｍ未満の保磁力では、連結部分８４ａ，８４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがあるからである。一方、（１００／４π）×１０³Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子１２１ａ，１２１ｂ自体の劣化が生じてしまう可能性があるからである。さらに、連結部分８４ａ，８４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２１ａ，１２１ｂを破壊させてしまうからである。

また、記憶セル１２１では、連結部分８４ａ，８４ｂが情報を記憶する記憶層として機能する。すなわち、書込ビット線５と書込ワード線６とを流れる書込電流によって生ずる還流磁界によって連結部分８４ａ，８４ｂの磁化方向が反転され、情報の記憶がなされる。以下、図３４（Ａ），図３４（Ｂ）を参照して、記憶セル１２１における書込動作について具体的に説明する。図３４（Ａ），図３４（Ｂ）は、図３３に示した記憶セル１２１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。

図３４（Ａ），図３４（Ｂ）は、ＴＭＲ素子１２１ａ，１２１ｂを通過する互いに平行な書込ビット線５ａ，５ｂおよび書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図３４（Ａ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の磁気ヨーク４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の磁気ヨーク４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分８４ａの磁化方向が−Ｘ方向となり、連結部分８４ｂの磁化方向が＋Ｘ方向となる。一方、図３４（Ｂ）は、書込ビット線５および書込ワード線６を流れる電流方向が図３４（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図３４（Ｂ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の磁気ヨーク４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、連結部分８４ａの磁化方向が＋Ｘ方向となり、連結部分８４ｂの磁化方向が−Ｘ方向となる。

このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、連結部分８４ａ，８４ｂの磁化方向は反転し、０または１を記録する。例えば、図３４（Ａ）の状態を０とした場合、図３４（Ｂ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には連結部分８４ａ，８４ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。

以上のように、本実施の形態の磁気メモリデバイスによれば、磁気ヨーク４ａ，４ｂの一部を構成する連結部分８４ａ，８４ｂが積層体Ｓ２１ａ，Ｓ２１ｂにおける感磁層としても機能するようにしたので、より簡素な構成の記憶セル１２１を得ることができる。また、本実施の形態の磁気メモリデバイスでは、一対の磁気ヨーク４ａ，４ｂにおける周回方向と直交する断面の面積が、それぞれ、積層体Ｓ２１ａ，Ｓ２１ｂとの連結部分８４ａ，８４ｂにおいて最も小さくなるように構成したので、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流を流すことによって生じる還流磁界１６ａ，１６ｂの、連結部分８４ａ，８４ｂにおける磁束密度をより高め、かつ安定させることができる。このため、より小さな書込電流であっても、感磁層としての連結部分８４ａ，８４ｂの磁化反転を効率よく行うことができるうえ、より安定した書込動作が可能となる。

さらに、上記第１の実施の形態における具体的な実施例について説明する。本実施例では、上記第１の実施の形態において説明した製造方法に基づき、上記変形例１〜３について、それぞれ磁気メモリデバイスのサンプルを形成した。

［実施例１］
本実施例１は、図３０（Ａ），図３０（Ｂ）に示した記憶セル１Ｖ１について、磁気ヨーク４における連結部分１４の幅Ｗ１４と第２磁性層８ａ，８ｂの磁化反転に要する書込電流Ｉ_Wとの関係について測定したものである。ここで、第１のビームヨーク４１Ｖ１における連結部分１４ａ，１４ｂを挟む隣接部分のＹ方向における幅Ｗ１を２００ｎｍ、積層体Ｓ２０ａ，Ｓ２０ｂのＸＹ平面のサイズを１００ｎｍ角、積層体Ｓ２０ａと積層体Ｓ２０ｂとの距離を６００ｎｍとした。また、連結部分１４ａ，１４ｂのＺ方向の厚みを２０ｎｍ、ピラーヨーク４２１〜４２３のＺ方向高さを４２０ｎｍ、ピラーヨーク４２１，４２３のＸ方向の長さを２５０ｎｍ、ピラーヨーク４２２のＸ方向の長さを３００ｎｍ、第２のビームヨーク４３のＺ方向厚みを２００ｎｍとした。さらに、書込ビット線５ａ，５ｂおよび書込ワード線６については、Ｘ方向の長さを２００ｎｍ、Ｚ方向厚みを１５０ｎｍとした。このような記憶セル１Ｖ１について測定した結果を図３５に示す。図３５のグラフにおいて、横軸が幅Ｗ１４（単位はナノメータ［ｎｍ］）を示し、縦軸が書込電流Ｉ_W（単位はミリアンペア［ｍＡ］）を示す。ここで、第１のビームヨーク４１Ｖ１がくびれを全く有しない状態が幅Ｗ１４＝２００ｎｍである。図３５に示したように、書込電流Ｉ_Wは、くびれの全くない幅Ｗ１４＝２００ｎｍにおいて最も高い数値を示し、幅Ｗ１４を狭くするほど低減できることがわかった。

［実施例２］
本実施例２は、図３１（Ａ），図３１（Ｂ）に示した記憶セル１Ｖ２について、凸部４１Ｔの厚みＴ１と第２磁性層８ａ，８ｂの磁化反転に要する書込電流Ｉ_Wとの関係について調査したものである。ここで、第１のビームヨーク４１Ｖ２におけるＹ方向の幅Ｗ１を２００ｎｍ、積層体Ｓ２０ａ，Ｓ２０ｂのＸＹ平面のサイズを１００ｎｍ角、積層体Ｓ２０ａと積層体Ｓ２０ｂとの距離を６００ｎｍとした。また、連結部分１４ａ，１４ｂのＺ方向の厚みを２０ｎｍ、ピラーヨーク４２１〜４２３のＺ方向高さを４２０ｎｍ、ピラーヨーク４２１，４２３のＸ方向の長さを２５０ｎｍ、ピラーヨーク４２２のＸ方向の長さを３００ｎｍ、第２のビームヨーク４３のＺ方向厚みを２００ｎｍとした。さらに、書込ビット線５ａ，５ｂおよび書込ワード線６については、Ｘ方向の長さを２００ｎｍ、Ｚ方向厚みを１５０ｎｍとした。このような記憶セル１Ｖ２について測定した結果を図３６に示す。図３６のグラフにおいて、横軸が凸部４１Ｔの厚みＴ１（単位はナノメータ［ｎｍ］）を示し、縦軸が書込電流Ｉ_W（単位はミリアンペア［ｍＡ］）を示す。ここで、凸部４１Ｔを全く有しない場合（第１のビームヨーク４１における積層体Ｓ２０と対向する面が平坦である場合）が厚みＴ１＝０ｎｍに相当する。図３６に示したように、書込電流Ｉ_Wは、凸部４１Ｔを全く有しない厚みＴ１＝０ｎｍにおいて最も高い数値を示し、厚みＴ１を厚くするほど低減できることがわかった。

［実施例３］
本実施例３は、図３２（Ａ），図３２（Ｂ）に示した記憶セル１Ｖ３について、磁気ヨーク４における連結部分１４と同等の厚みを有する領域の長さＤと第２磁性層８ａ，８ｂの磁化反転に要する書込電流Ｉ_Wとの関係について調査したものである。ここで、第１のビームヨーク４１Ｖ３におけるＹ方向の幅Ｗ１を２００ｎｍ、積層体Ｓ２０ａ，Ｓ２０ｂのＸＹ平面のサイズを１００ｎｍ角、積層体Ｓ２０ａと積層体Ｓ２０ｂとの間隔を６００ｎｍとした。また、連結部分１４ａ，１４ｂのＺ方向の厚みＴ１４を２０ｎｍ、ピラーヨーク４２１〜４２３のＺ方向高さを４２０ｎｍ、ピラーヨーク４２１，４２３のＸ方向の長さを２５０ｎｍ、ピラーヨーク４２２のＸ方向の長さを３００ｎｍ、第２のビームヨーク４３のＺ方向厚みを２００ｎｍとした。さらに、書込ビット線５ａ，５ｂおよび書込ワード線６については、Ｘ方向の長さを２００ｎｍ、Ｚ方向厚みを１５０ｎｍとした。傾斜面４１ＡＫの傾斜角度は、積層体Ｓ２０ａ，Ｓ２０ｂの積層面に対して４５°をなすようにした。このような記憶セル１Ｖ３について測定した結果を図３７に示す。図３７のグラフにおいて、横軸が長さＤ（単位はナノメータ［ｎｍ］）を示し、縦軸が書込電流Ｉ_W（単位はミリアンペア［ｍＡ］）を示す。ここで、傾斜面４１ＡＫを全く有していない状態が長さＤ＝２００ｎｍに相当する。図３７に示したように、長さＤを、積層体Ｓ２０ａ，Ｓ２０ｂの長さとほぼ同程度（１００ｎｍ）まで狭めることにより、書込電流Ｉ_Wを低減できることがわかった。

以上、いくつかの実施の形態および実施例を挙げて本発明を説明したが、本発明はこれらの実施の形態および実施例に限定されず、種々の変形が可能である。例えば、上記第１および第２実施の形態ならびに実施例では、磁気ヨークの形状として変形例１〜３に挙げた３つのパターン（およびそれらを全て組み合わせたもの）について説明したが、これに限定されるものではなく、磁気ヨークの周回方向と直交する断面の面積が、積層体との連結部分において最も小さくなるように構成されていればよい。

また、上記第１および第２の実施の形態ならびに実施例では、磁気記憶セルにおける一対の磁気抵抗効果素子が、第１および第２の書込線の周囲の全てを取り囲むように構成された磁気ヨークの一部を互いに共有する場合について説明したが、これに限定されるものではない。具体的には、図３８に示した記憶セル１２２（第４の変形例）のように、第１および第２の書込線の周囲の一部を囲むように構成され、断面が積層体とは反対側に開口部を有するようなコの字型をなす磁気ヨーク（一部が開放された断面形状を有する磁気ヨーク）を２つ連結するようにしてもよい。記憶セル１２２は、互いに対向しつつ積層体Ｓ２０ａの積層面と直交する方向に延びる一対のピラーヨーク４２１，４２２と一対のピラーヨーク４２１，４２２における積層体Ｓ２０ａの側の各一端どうしを連結する一のビームヨーク１４１ａとからなる磁気ヨーク４ａを含むＴＭＲ素子１２２ａと、互いに対向しつつ積層体Ｓ２０ｂの積層面と直交する方向に延びる一対のピラーヨーク４２２，４２３と一対のピラーヨーク４２２，４２３における積層体Ｓ２０ｂの側の各一端どうしを連結する一のビームヨーク１４１ｂとからなる磁気ヨーク４ｂとを含むＴＭＲ素子１２２ｂとを備え、これら一対のＴＭＲ素子１２２ａ，１２２ｂが、ピラーヨーク４２２を互いに共有するようにしたものである。このような構成の記憶セル１２２であっても、磁気ヨークの周回方向と直交する断面の面積が、積層体との連結部分において最も小さくなるように構成することにより、連結部分において最も高い磁束密度を得ることができる。よって、より小さな書込電流であっても効率よく積層体Ｓ２０ａ，Ｓ２０ｂの感磁層の磁化反転を行うことができ、より安定した書込動作が可能となる。さらに、この場合、ピラーヨーク４２１〜４２３を必ずしも設けなくともよい。すなわち、図３８に示した記憶セル１２２におけるピラーヨーク４２１〜４２３を取り除いた形状を有する記憶セルとすることもできる。

また、積層体の構成については、上記第１および第２の実施の形態において説明した図６または図３３に示した積層体Ｓ２０ａ，Ｓ２０ｂまたは積層体Ｓ２１ａ，Ｓ２１ｂの構成に限定されるものでもない。例えば、図３９に示した記憶セル１２３（第５の変形例）の積層体Ｓ２３ａ，Ｓ２３ｂように、感磁層としての第２磁性層８ａ，８ｂが、第１フリー層１８１ａ，１８１ｂとこれよりも保磁力が大きな第２フリー層１８２ａ，１８２ｂとを含む２層構造であってもよい。また、図示しないが、積層体Ｓ２０ａ，Ｓ２０ｂまたは積層体Ｓ２１ａ，Ｓ２１ｂにおける第１磁性層２ａ，２ｂの、トンネルバリア層３ａ，３ｂとは反対の側に反強磁性層を設け、第１磁性層２ａ，２ｂの磁化の安定化を図るようにしてもよい。また、積層体は、積層面と直交する方向に電流が流れるように構成されたものに限らず、積層面に沿った方向に電流が流れるように構成されたものであってもよい。

また、上記第１および第２の実施の形態では、一対の磁気抵抗効果素子を備えた磁気記憶セルについて説明したが、これに限定されるものではない。例えば、図４０（Ａ），図４０（Ｂ）に示した記憶セル１２４（第６の変形例）のように、１つの磁気ヨーク４と１つの積層体Ｓ２０とを備えた単体のＴＭＲ素子１２４を磁気メモリ素子として用いるようにしてもよい。図４０（Ａ）は、ＴＭＲ素子１２４における積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行なＸＹ平面の構成を表すものであり、図４０（Ｂ）は、図４０（Ａ）におけるXXXX（B)−XXXX（B)線に沿った矢視方向の断面構成を表すものである。

また、第１および第２の実施の形態では、磁気ヨークのピラーヨークを角柱形状としたが、これに限定されるものではない。例えば、図４１に示した記憶セル１２５のように、円柱形状のピラーヨーク１４２を有するようにしてもよい。

さらに、本実施の形態では、読出回路における整流素子として、１対のダイオードを用いるようにしたが、これに限定されるものではなく、例えば、図４２および図４３に示したように、一対のバイポーラトランジスタ７６ａ，７６ｂを用いるようにしてもよい。
図４２はバイポーラトランジスタ７６ａ，７６ｂの断面構成を示し、図４３は読出ビット線３３ａ，３３ｂと積層体Ｓ２０ａ，Ｓ２０ｂとの間にバイポーラトランジスタ７６ａ，７６ｂを設けた場合の回路の要部構成を示す。図４２および図４３に示したように、各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、一対のバイポーラトランジスタ７６ａ，７６ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。より詳しくは、一対のバイポーラトランジスタ７６ａ，７６ｂにおけるベースＢはワードデコード線７２に接続され、コレクタＣは接続層２９を介して読出ビット線３３ａ，３３ｂに接続され、さらにエミッタＥが接続層２７を介してそれぞれ積層部分２０ａ，２０ｂに接続される。この場合には、ワードデコード線７２からの制御信号が選択された一対のバイポーラトランジスタ７６ａ，７６ｂにおけるベースＢに到達すると、コレクタＣとエミッタＥとの間が導通状態となり、積層体Ｓ２０ａ，Ｓ２０ｂ（積層部分２０ａ，２０ｂ）に読出電流が流れることにより、情報の読み出しが行われることとなる。

本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。 図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。 図４に示した磁気記憶セルのＶ矢視方向から眺めた平面構成を表す平面図 である。 図５に示した磁気記憶セルのＶＩ−ＶＩ線に沿った切断面の矢視方向における構成を示す断面図である。 図６に示した磁気記憶セルを、概念的に２つのＴＭＲ素子に分解して示し た断面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。 図８に示した記憶セルのＩＸ−ＩＸ線に沿った切断面の構成を示す断面図である。 図１に示した磁気メモリデバイスの回路構成を示す回路図である。 図６に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第１の説明図である。 図６に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第２の説明図である。 図１０に示した回路構成における第１の部分拡大図である。 図１０に示した回路構成における第２の部分拡大図である。 図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。 図１３に続く一工程を表す拡大断面図である。 図１４に続く一工程を表す拡大断面図である。 図１５（Ａ）に対応する平面構成を表す拡大平面図である。 図１５（Ａ）に続く一工程を表す拡大断面図である。 図１６（Ａ）に対応する平面構成を表す拡大平面図である。 図１６に続く一工程を表す拡大断面図である。 図１７に続く一工程を表す拡大断面図である。 図１８に続く一工程を表す拡大断面図である。 図１９に続く一工程を表す拡大断面図である。 図２０に続く一工程を表す拡大断面図である。 図２１に続く一工程を表す拡大断面図である。 図２２に続く一工程を表す拡大断面図である。 図２３に続く一工程を表す拡大断面図である。 図２４に続く一工程を表す拡大断面図である。 図２５に続く一工程を表す拡大断面図である。 図２６に続く一工程を表す拡大断面図である。 図２７に続く一工程を表す拡大断面図である。 図２８に続く一工程を表す拡大断面図である。 図５に示した磁気記憶セルの第１の変形例を表す平面図である。 図５に示した磁気記憶セルの第１の変形例を表す断面図である。 図５に示した磁気記憶セルの第２の変形例を表す平面図である。 図５に示した磁気記憶セルの第２の変形例を表す断面図である。 図５に示した磁気記憶セルの第３の変形例を表す平面図である。 図５に示した磁気記憶セルの第３の変形例を表す断面図である。 本発明の第２の実施の形態に係る磁気メモリデバイスの要部構成を表す断面図である。 図３３（Ａ）に示した磁気記憶セルを、概念的に２つのＴＭＲ素子に分解して示した断面図である。 図３３（Ａ）に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第１の説明図である。 図３３（Ａ）に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第２の説明図である。 図３０（Ａ）および図３０（Ｂ）に示した第１の変形例としての磁気記憶セルにおける、連結部分の幅と感磁層の磁化反転に要する書込電流との関係を表す特性図である。 図３１（Ａ）および図３１（Ｂ）に示した第２の変形例としての磁気記憶セルにおける、連結部分の両隣に設けられた凸部の厚みと感磁層の磁化反転に要する書込電流との関係を表す特性図である。 図３２（Ａ）および図３２（Ｂ）に示した第３の変形例としての磁気記憶セルにおける、磁気ヨーク４のうちの連結部分と同等の厚みを有する領域の長さと感磁層の磁化反転に要する書込電流との関係を表す特性図である。 図５に示した磁気記憶セルの第４の変形例を表す断面図である。 図５に示した磁気記憶セルの第５の変形例を表す断面図である。 図５に示した磁気記憶セルの第６の変形例を表す平面図である。 図５に示した磁気記憶セルの第６の変形例を表す断面図である。 図５に示した磁気記憶セルの第７の変形例を表す斜視図である。 図１０に示した回路構成における整流素子の変形例の断面構成を示す断面図である。 図４２に示した変形例としての整流素子を含む回路構成の要部を示す回路図である。

符号の説明

１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…磁気ヨーク、５…書込ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、１０…平行部分、１４，８４…連結部分、１６…還流磁界、Ｓ２０…積層体、３１…基体、３２…読出ワード線、３３…読出ビット線、３４…共有部分、４１…第１のビームヨーク、４１ＡＫ…傾斜面、４１Ｔ…凸部、４２…ピラーヨーク、４３…第２のビームヨーク、４６…書込ワード線引出電極、４７…書込ビット線引出電極、４８…読出ワード線引出電極、４９…読出ビット線引出電極。

Claims (12)

1. 互いに並走する第１および第２の直線部分と、それら第１および第２の直線部分の一端同士を繋ぐ接続部分とからなる折り返し部分を有する導線と、
   外部磁界によって磁化方向が変化する感磁層と前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層とをそれぞれ含む第１および第２の積層体、ならびに前記第１および第２の直線部分の一部領域をそれぞれ取り囲むように周回方向に沿って配置され連結部分において前記第１および第２の積層体における感磁層とそれぞれ磁気的に交換結合した第１および第２の磁気ヨーク、をそれぞれ有する第１および第２の磁気抵抗効果素子と
   を備え、
   前記第１および第２の磁気抵抗効果素子は前記第１および第２の磁気ヨークの一部のみを互いに共有しており、
   前記第１および第２の積層体の磁性層は、前記第１および第２の磁気ヨークの連結部分よりも大きな保磁力を有し、
   前記第１および第２の磁気ヨークの前記周回方向と直交する断面の面積が、前記第１および第２の磁気ヨークの連結部分において最も小さい
   ことを特徴とする磁気記憶セル。
2. 前記磁気ヨークの前記断面の面積は、前記連結部分に近づくにつれて次第に小さくなっている
   ことを特徴とする請求項１に記載の磁気記憶セル。
3. 第１の書込線と、
   前記第１の書込線と交差するように延びると共に、前記第１の書込線との交差領域に対応した部分において前記第１の書込線と並走するように構成された第２の書込線と、
   第１および第２の磁気抵抗効果素子と
   を含んで構成された磁気記憶セルを備え、
   前記第２の書込線は、互いに並走する第１および第２の直線部分と、それら第１および第２の直線部分の一端同士を繋ぐ接続部分とからなる折り返し部分を有し、
   前記第１および第２の磁気抵抗効果素子の各々が、外部磁界によって磁化方向が変化する感磁層と前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層とをそれぞれ含む第１および第２の積層体、ならびに前記第１および第２の直線部分の一部領域をそれぞれ取り囲むように周回方向に沿って配置され連結部分において前記第１および第２の積層体における感磁層とそれぞれ磁気的に交換結合した第１および第２の磁気ヨーク、をそれぞれ有すると共に、前記第１および第２の磁気ヨークの一部のみを互いに共有しており、
   前記第１および第２の積層体の磁性層は、前記第１および第２の磁気ヨークの連結部分よりも大きな保磁力を有し、
   前記第１および第２の磁気ヨークの前記周回方向と直交する断面の面積が、前記第１および第２の磁気ヨークの連結部分において最も小さい
   ことを特徴とする磁気メモリデバイス。
4. 前記磁気ヨークの前記断面の面積は、前記連結部分に近づくにつれて次第に小さくなっている
   ことを特徴とする請求項３に記載の磁気メモリデバイス。
5. 前記磁気ヨークの幅は、前記連結部分において最も小さくなっている
   ことを特徴とする請求項３または請求項４に記載の磁気メモリデバイス。
6. 前記磁気ヨークの前記幅は、前記連結部分に近づくにつれて次第に小さくなっている
   ことを特徴とする請求項３から請求項５のいずれか１項に記載の磁気メモリデバイス。
7. 前記磁気ヨークの厚さは、前記連結部分において最も小さくなっている
   ことを特徴とする請求項３から請求項６のいずれか１項に記載の磁気メモリデバイス。
8. 前記磁気ヨークの厚さは、前記連結部分に近づくにつれて次第に小さくなっている
   ことを特徴とする請求項３から請求項７のいずれか１項に記載の磁気メモリデバイス。
9. 一対の前記第１および第２の磁気ヨークは、それぞれ、前記積層体の積層面に沿った方向に延在すると共に前記連結部分を有する一のビームヨークを含んで構成されている
   ことを特徴とする請求項３から請求項８のいずれか１項に記載の磁気メモリデバイス。
10. 一対の前記第１および第２の磁気ヨークは、それぞれ、
    前記第１および第２の書込線を挟んで互いに対向しつつ前記積層体の積層面と直交する方向に延びる一対のピラーヨークと、
    前記一対のピラーヨークにおける前記積層体の側の各一端どうしを連結すると共に前記連結部分を有する一のビームヨークとを含んで構成され、
    一部が開放された断面形状を有しており、
    前記第１および第２の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
    ことを特徴とする請求項３から請求項８のいずれか１項に記載の磁気メモリデバイス。
11. 一対の前記第１および第２の磁気ヨークは、それぞれ、
    前記第１および第２の書込線を挟んで互いに対向しつつ前記積層体の積層面と直交する方向に延びる一対のピラーヨークと、
    前記一対のピラーヨークにおける前記積層体の側の各一端どうしを連結すると共に前記連結部分を有する第１のビームヨークと、
    前記一対のピラーヨークの他方の各一端どうしを連結する第２のビームヨークとを含んで構成され、
    閉じた断面形状を有しており、
    前記第１および第２の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
    ことを特徴とする請求項３から請求項８のいずれか１項に記載の磁気メモリデバイス。
12. 前記連結部分が前記感磁層を兼ねている
    ことを特徴とする請求項３から請求項１１のいずれか１項に記載の磁気メモリデバイス。

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