JP3866641B2 - 磁気記憶装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置およびその製造方法に関し、特に磁気記憶装置の配線構造に関する。
【０００２】
【従来の技術】
近時、磁気の性質を利用した磁気記憶装置が知られている。磁気記憶装置は、トンネル型磁気抵抗効果(Tunneling Magneto Resistive、以下ＴＭＲと記載する)を利用して情報を記憶する。
【０００３】
このような磁気記憶装置として、いわゆる磁気ランダムアクセスメモリ（Magnetic Random Access Memory：MRAM）がある。ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した固体メモリの総称であり、記録情報を随時、書き換え、保持、読み出し等を行うことができる
図２２（ａ）は、典型的な磁気記憶装置の一部の構造を概略的に示す平面図であり、図２２（ｂ）は、図２２（ａ）のＸＸＩＩＢ−ＸＸＩＩＢに沿った断面図である。図２２（ａ）、（ｂ）に示すように、格子状に形成された第１書き込み配線２０１と第２書き込み配線２０２との各交差点で、且つこれら書き込み配線２０１および２０２との間にメモリセル２０３が設けられる。
【０００４】
メモリセル２０３として強磁性トンネル接合（Magnetic Tunnel Junction、以下ＭＴＪと記載する）による（例えば、ISSCC 2000 Digest Paper TA7.2参照）ＴＭＲ素子が用いられる。ＴＭＲ素子は、順次積層された固着層、トンネルバリア層、記録層により構成される。
【０００５】
記録情報の書き込みの際、選択メモリセル２０３の位置を通る書き込み配線２０１および２０２に電流を流す。この電流により書き込み配線２０１および２０２の交点に磁界を発生させ、この磁界によりメモリセル２０３の記録層の磁化方向を反転させる。固着層と記録層の磁化の相対的な配置が平行か反平行かにより２進の情報が記録される。磁化方向を反転させるために必要な磁界（スイッチング磁界）の強度は、例えば０．１μｍルールにおいて、数１０Ｏｅ程度である。
【０００６】
記録情報の読み出しは、磁気抵抗効果を利用して行う。磁気抵抗効果とは、メモリセル２０３の電気抵抗が、メモリセル２０３を構成する強磁性体の磁化方向と電流との相対角等によって変化する現象である。この抵抗の変化をメモリセル２０３に電流を流すことにより読み取る。
【０００７】
【特許文献１】
米国特許第6,211,090号明細書
【０００８】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【０００９】
【非特許文献２】
M Sato, et al.，Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions，「Jpn.J.Appl.Phys.」，1997年，第36巻，Part 2，p.200-201
【００１０】
【非特許文献３】
K Inomata, et al.，Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles，「Jpn.J.Appl.Phys.」，1997年，第36巻，Part 2，p.1380-1383
【００１１】
【発明が解決しようとする課題】
メモリセル２０３への情報の書き込みの際、上記したように書き込み配線２０１および２０２に電流を流す。選択メモリセルの近傍のメモリセル（以下、半選択メモリセルと称する）は、この電流により発生した磁界の影響を受ける。磁界の影響を受けた結果、半選択メモリセルに誤った情報が書き込まれることがある。磁気記憶装置の高集積度化に伴ってメモリセル相互間の距離が小さくなることによって、この問題は顕著になる。
【００１２】
半選択セルに誤った情報が書き込まれることを防止するために、例えば書き込みの際に、書き込み配線２０１および２０２に流す電流値を調整することが行われる。しかしながら、上記スイッチング磁界を発生させるためには、書き込み配線２０１および２０２に所定値の電流を流す必要がある。このため、書き込みの際に流す電流値の許容幅は非常に小さくなってしまうという問題がある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、選択メモリセルに隣接するメモリセルに情報が誤って書き込まれることを防止可能な磁気記憶装置およびその製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１５】
本発明の第１の視点による磁気記憶装置は、半導体基板と、前記半導体基板の上方に配設された、情報を記憶する磁気抵抗効果素子と、前記半導体基板と前記磁気抵抗効果素子との間に第１方向に沿って配設され、且つ前記磁気抵抗効果素子に面する面の平面における幅がこの面と反対側の面の幅より小さく形成された、前記磁気抵抗効果素子に磁界を与えるための第１配線と、前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って配設された、前記磁気抵抗効果素子に磁界を与えるための第２配線と、を具備することを特徴とする。
【００１６】
本発明の第２の視点による磁気記憶装置の製造方法は、半導体基板の上方に、第１方向に沿って、前記半導体基板に面する面と反対側の面の平面における第２幅が前記半導体基板に面する面の第１幅より小さい第１配線を形成し、前記第１配線の上方に、情報を記録する磁気抵抗効果素子を形成し、前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って第２配線を形成する、ことを具備する。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図２２（ａ）、（ｂ）を参照して述べたような磁気記憶装置において隣接するメモリセルに情報が誤って書き込まれることを防止可能な構造について研究した。その結果、本発明者等は幾つかの知見を得た。この知見について図１〜図３を用いて以下に説明する。なお、図１〜図３は、図２２（ｂ）と同様の方向の断面図を概略的に示したものである。
【００１９】
先ず、半選択メモリセルへの影響を回避するために、単に隣接するセル同士の間隔を大きくすることが考えられる。図１に磁気記憶装置の第１書き込み配線２０１の相互間は、図２２（ｂ）に比べて大きくなっている。こうすることによって、電流が流れる配線と半選択メモリセルとの距離２１１は、従来例に比べて大きくなる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２０】
しかしながら、書き込み配線２０１の相互の間隔を大きくすることにより、メモリセルアレイ部の面積が増大する。この結果、磁気記憶装置の集積度が低下してしまう。このことは、磁気記憶装置の面積縮小、および高集積化の要請に反する。なお、第１書き込み配線２０１の相互間隔を大きくすることに代え、またはこれと併用して第２書き込み配線２０２の相互間隔を大きくした場合も同様の問題が生じる。
【００２１】
半選択メモリセルへの影響を回避するための別の方法として、例えば書き込み配線２０１の断面積を小さくすることが考えられる。図２に示す磁気記憶装置は、従来例に比べて小さい断面積の書き込み配線２０１を有する。こうすることによって、距離２１１は従来例に比べて大きくなる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２２】
ところで、一般に、配線の信頼性を考えた場合、エレクトロマイグレーションによる影響を考慮する必要がある。エレクトロマイグレーションにより配線の劣化が生じ、磁気記憶装置の信頼性が低下する。エレクトロマイグレーションによる影響は、配線を流れる電流の電流密度に応じて大きくなる。したがって、配線の電流密度を小さくすることにより、エレクトロマイグレーションによる影響を回避することができる。
【００２３】
電流密度を小さくするためには、配線の断面積を大きくすることが考えられる。したがって、配線の断面積は、ある程度の大きさを有することが好ましい。
【００２４】
また、電流密度を小さくする他の方法として、配線を流れる電流を小さくすることが考えれられる。しかし、スイッチング磁界を発生させるためには、書き込み配線に流す電流を所定値以上にする必要がある。このため、単に配線を流れる電流の電流値を小さくすることはできない。
【００２５】
このように、エレクトロマイグレーションによる影響を回避し、且つスイッチング磁界を発生させるために必要な電流値（書き込み電流値）を得るために、書き込み配線の断面積を所定の値とする必要がある。したがって、書き込み配線２０１の断面積を、この条件を満たしつつ図２に示すような構造とすることはできない。
【００２６】
さらに、書き込み配線の断面積を所定の値としつつ、半選択メモリセルとの間隔を大きくする方法として、書き込み配線の断面積の縦方向の長さを横方向の長さに比べて大きくすることが考えられる。図３に示す磁気記憶装置の書き込み配線２０１は、横方向の長さに比べて大きな縦方向の長さを。このような構造とすることにより、書き込み配線２０１の断面積を所定の値としつつ、距離２１１を大きくすることができる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２７】
しかしながら、このような磁気記憶装置は、製造時に以下のような問題が生じる。すなわち、先ず、書き込み配線２０１の形成後、この書き込み配線２０１相互間が層間絶縁膜により埋め込まれる。しかしながら、図３に示す磁気記憶装置では、書き込み配線２０１のアスペクト比が高い。したがって、層間絶縁膜が十分に埋め込まれずにボイドが発生することがある。すると、メモリセル２０３の形成面のラフネスが大きくなり、メモリセルの特性が劣化することがある。
【００２８】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２９】
（第１実施形態）
図４は、本発明の第１実施形態に係る磁気記憶装置を概略的に示す断面図である。図４に示すように、第１の実施形態に係る磁気記憶装置１の第１書き込み配線２（２ａ、２ｂ）は、第１方向に沿って設けられる。第１書き込み配線２は、例えばＴｉＮ／Ｔｉ／Ａｌ（またはＡｌＣｕ）／ＴｉＮ／Ｔｉからなる積層構造を有する。第１書き込み配線２は、メモリセル５に磁界を与える機能、及びメモリセル５からの情報を読み出すデータ線としての機能を有する。
【００３０】
第１書き込み配線２の上方（図において、第１書き込み配線２より手前の面）に第２書き込み配線３（３ａ、３ｂ）が設けられる。第２書き込み配線３は、第１方向と異なる第２方向に沿って設けられる。第２書き込み配線３は、メモリセル５に磁界を与える機能を有する。第２書き込み配線３は、例えばＡｌ／Ｎｂからなる積層構造を有する。第１方向と第２方向とは、典型的にはほぼ直角の関係を有する。第１書き込み配線２および第２書き込み配線３は、所望により例えばバリアメタル（またはライナー材）４を有する構造とすることができる。
【００３１】
第１書き込み配線２と第２書き込み配線３との交差点にはメモリセル５が設けられる。メモリセル５は、第１書き込み配線２と第２書き込み配線３との間に設けられる。メモリセル５は、例えば第２書き込み配線３に沿った方向の辺が、第１書き込み配線２に沿った方向の辺より長く形成される。こうすることにより、メモリセル５の磁化方向が、第２書き込み配線３に沿って反転し易くなる。この第２書き込み配線３に沿った方向は磁化容易軸方向と呼ばれる。
【００３２】
メモリセル５はＴＭＲ素子からなる。ＴＭＲ素子は、後に詳述するように例えば強磁性体材料等からなる固着層および記録層と、絶縁材料からなるトンネルバリア層（非磁性層、絶縁層）と、が積層された構造を有する。
【００３３】
図５（ａ）、（ｂ）は、図４に示す磁気記憶装置の断面図を概略的に示している。図５（ａ）は図４のＶＡ−ＶＡ線に沿った断面図であり、図５（ｂ）は図４のＶＢ−ＶＢ線に沿った断面図である。
【００３４】
図５（ａ）、（ｂ）に示すように、基板２１上には層間絶縁膜２２が設けられる。層間絶縁膜２２内に複数の第１書き込み配線２が設けられる。第１書き込み配線２は、メモリセル５と面する面の平面における幅が、この面と反対側の面の幅より小さく形成されている。換言すると、図５（ｂ）に示すように、第１書き込み配線２は、基板と面する第１辺２３と、第１辺２３と反対側（メモリセル５と面する側）の第２辺２４と、を有する。そして、第２辺２４の第２書き込み配線３に沿った幅（第２幅）は、第１辺２３の第２方向に沿った幅（第１幅）より小さく形成されている。
【００３５】
第１書き込み配線２の幅は、具体的には、例えば第１辺２３から第２辺２４に向かって実質的に一定とされた後、徐々に小さくなっている。第１辺２３の幅と第２辺２４の幅との比は、例えば第２幅を第１幅の２／３程度以下とすることができる。その理由は、後に詳述する。
【００３６】
第１書き込み配線２のバリアメタル４の上には、コンタクトプラグ２５が設けられる。コンタクトプラグ２５は非磁性の材料により構成され、例えばＷ／ＴｉＮを用いることができる。コンタクトプラグ２５の上には、メモリセル５が設けられる。コンタクトプラグ２５およびメモリセル５は、例えば同様の断面積を有する。
【００３７】
メモリセル５の上には、第２書き込み配線３が設けられる。第２書き込み配線３は、メモリセル５と面する面の平面における幅が、この面と反対側の面の幅より小さく形成されている。換言すると、図５（ｂ）に示すように、第２書き込み配線３は、メモリセル５と面する第３辺３１と、第３辺３１と反対側の第４辺３２とを有する。そして、第３辺３１の第１書き込み配線２に沿った幅（第３幅）は第４辺３２の幅（第４幅）より小さく形成されている。
【００３８】
第２書き込み配線３の幅は、具体的には、例えば第３辺３１から第４辺３２に向かって、メモリセル５と同様の幅で実質的に一定とされた後、徐々に大きくなっている。第３幅と第４幅との比は、例えば第４幅を第３幅の２／３程度以下とすることができる。
【００３９】
次に、メモリセル５について以下に説明する。ＴＭＲ素子のＭＪＴ構造として、いわゆるスピンバルブ構造のものが知られている。スピンバルブ構造は、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたものである（例えばJpn. J. Appl. Phys.,36, L200(1997).参照）。スピンバルブ構造とすることにより、磁界の感度を改善することができる。
【００４０】
図６〜図８は、スピンバルブ構造のＴＭＲ素子１０１の一例を概略的に示す断面図を示す。このＴＭＲ素子１０１は、いわゆる一重トンネルバリア層を有する構造である。すなわち、各ＴＭＲ素子１０１は、順に積層された固着層１０２、トンネルバリア層１０３、記録層１０４を有する。以下、固着層１０２、記録層１０４の構造について詳細に説明する。
【００４１】
図６に示すＴＭＲ素子１０１の固着層１０２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、基準強磁性層１１４を有する。記録層１０４は、順に積層された自由強磁性層１１５、接点層１１６を有する。
【００４２】
図７に示すＴＭＲ素子１０１は、固着層１０２が図６のものより多くの層によって構成される構造を有する。すなわち、固着層１０２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、強磁性層１１４’、非磁性層１１７、強磁性層１１４’’を有する。記録層１０４は、図６に示すＴＭＲ素子と同じ構造である。
【００４３】
図８に示すＴＭＲ素子１０１は、図７の構造に加え、記録層１０４が更に多くの層によって構成される構造を有する。ずなわち、固着層１０２は、図７に示すＴＭＲ素子と同じ構造である。一方、記録層１０４は、強磁性層１１５’、非磁性層１１７、強磁性層１１５’’、接点層１１６を有する。図８に示すＴＭＲ素子の構造とすることにより、図６のものに比べ、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造とすることができる。
【００４４】
図６〜図８に示すＴＭＲ素子１０１の各層は、例えば以下に示す材料を用いて形成することができる。
【００４５】
固着層１０２および記録層１０４の材料として、例えばＦｅ、Ｃｏ、Ｎｉまたはそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）等の酸化物を用いることができる。また、ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金等を用いることもできる。これらの強磁性体には、強磁性を失わない限り、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていても構わない。
【００４６】
固着層１０２の一部を構成する反強磁性層１１３の材料として、例えばＦｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3等を用いることができる。
【００４７】
トンネルバリア層１０３の材料として、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3等の誘電体を用いることができる。これらの誘電体には酸素、窒素、フッ素欠損が存在していても構わない。
【００４８】
図６〜図８に示すＴＭＲ素子１０１の構造は、後述する他の実施形態にも適用可能である。
【００４９】
また、メモリセル５として、いわゆる２重トンネルバリア層を有するものを使用することもできる。２重トンネルバリア層構造は、順に積層された第１固着層１２２、第１トンネルバリア層１２３、記録層１０４、第２トンネルバリア層１２５、第２固着層１２６を有する。２重トンネルバリア層構造とすることにより、メモリセル５への印加電圧に対して、高い磁気抵抗の変化率を保つことができる。また、耐圧を高くすることも可能である。なお、第１トンネルバリア層１２３および第２トンネルバリア層１２５の材料として、トンネルバリア層１０３と同じ材料を用いることができる。
【００５０】
また、２重トンネルバリア層構造と、上記スピンバルブ構造とを組み合わせることもできる。以下、２重トンネルバリア層構造で且つスピンバルブ構造を有するＴＭＲ素子について説明する。図９〜図１１は、２重トンネルバリア層構造で且つ２重トンネルバリア層を有するＴＭＲ素子１２１の一例を概略的に示す断面図である。以下、１固着層１２２、記録層１０４、第２固着層１２６の構造について詳細に説明する。
【００５１】
図９に示すＴＭＲ素子１２１の第１固着層１２２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、基準強磁性層１１４を有する。第２固着層１２６は、順に積層された基準強磁性層１１４、反強磁性層１１３、初期強磁性層１１２、接点層１１６を有する。
【００５２】
図１０に示すＴＭＲ素子１２１は、第２固着層１２６が図９のものより多くの層によって構成される構造を有する。すなわち、第１固着層１２２は、図９に示すＴＭＲ素子と同じ構造である。一方、第２固着層１２６は、順に積層された強磁性層１１４’、非磁性層１１７、強磁性層１１４’’、反強磁性層１１３、初期強磁性層１１２、接点層１１６を有する。
【００５３】
図１１に示すＴＭＲ素子１２１は、図１０の構造に加え、記録層１０４がさらに多くの層によって構成される構造を有する。すなわち、第１固着層１２２および第２固着層１２６は、図１０に示すＴＭＲ素子１２１と同じ構造である。一方、記録層１０４は、強磁性層１１５’、非磁性層１１７、強磁性層１１５’’を有する。図１１に示すＴＭＲ素子の構造とすることにより、図９のものに比べ、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造とすることができる。
【００５４】
図９〜図１１に示すＴＭＲ素子１２１の構造は、後述する他の実施形態にも適用可能である。
【００５５】
以下、図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造方法について、図１２〜図１６を参照して説明する。
【００５６】
図１２〜図１６は、図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造工程を順に示す断面図である。図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）は、図４のＶＡ−ＶＡ線に沿った断面図に対応する。同様に、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）は、図４のＶＢ−ＶＢ線に沿った断面図に対応する。
【００５７】
図１２（ａ）、（ｂ）に示すように、半導体基板２１の上に、例えばＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜４１が堆積される。次に、この層間絶縁膜４１の上に、例えばＴｉＮ／Ｔｉからなる材料膜４ａ、ＡｌまたはＡｌＣｕからなる材料膜２ａ、ＴｉＮ／Ｔｉからなる材料膜４ａが堆積される。次に、材料膜４ａの上に、ＣＶＤ法およびリソグラフィー工程を用いて、第１書き込み配線２の第１辺２３の幅に対応する開口を有するマスク層４２が形成される。次に、このマスク層４２をマスクとして、ＲＩＥ(Reactive Ion Etching)法を用いて材料膜４ａ、および材料膜２ａの上部一部分がエッチングされる。
【００５８】
次に、図１３（ａ）、（ｂ）に示すように、例えば酸素ガスの雰囲気中でＣＤＥ（Chemical Dry Etching）することにより、マスク層４２が細くされる。この結果、マスク層４２は、第１書き込み配線２の第２辺２４の幅に対応する開口を有する。次に、マスク層４２をマスクとして、ＲＩＥ法を用いて材料膜４ａおよび残りの材料膜２ａがエッチングされる。この結果、約凸型形状を有する第１書き込み配線２が形成される。
【００５９】
次に、図１４（ａ）、（ｂ）に示すように、第１書き込み配線２の相互間が層間絶縁膜４３により埋め込まれる。次に、この層間絶縁膜４３をストッパーとして、第１書き込み配線２が平坦化される。次に、層間絶縁膜４３およびバリアメタル４の上に、ＣＶＤ法、リソグラフィー工程、ＲＩＥ法等を用いて、コンタクトプラグ２５およびメモリセル５が形成される。４４はマスク層である。
【００６０】
次に、図１５（ａ）、（ｂ）に示すように、マスク層４４が除去された後、メモリセル５の相互間が層間絶縁膜４５により埋め込まれる。次に、メモリセル５および層間絶縁膜４５の上に層間絶縁膜４６が堆積される。次に、層間絶縁膜４６上に、ＣＶＤ法およびリソグラフィー工程を用いて、第２書き込み配線３の第３辺３１の幅に対応する開口を有するマスク層４７が堆積される。次に、このマスク層をマスクとして、ＲＩＥ法を用いて層間絶縁膜４６の上部一部分がエッチングされる。
【００６１】
次に、図１６（ａ）、（ｂ）に示すように、例えば酸素ガスの雰囲気中でＣＤＥすることにより、マスク層４７が細くされる。この結果、マスク層４７は、第２書き込み配線３の第４辺３２の幅に対応する開口を有する。次に、このマスク層４７をマスクとして、ＲＩＥ法を用いて層間絶縁膜４６の一部がエッチングされる。この結果、層間絶縁膜４６内に、凸型を上下反転させた形状を有する配線溝が形成される。
【００６２】
次に、図５（ａ）、（ｂ）に示すように、マスク層４７が除去され、配線溝内に、バリアメタル４、第２書き込み配線３の材料となる膜が形成され、これら材料膜が平坦化される。この結果、バリアメタル４および第２書き込み配線３が形成される。
【００６３】
次に、図４、図１７〜図１８を参照して、第１書き込み配線２の第２辺２４の幅を第１辺２３の幅の２／３程度以下とする理由について、以下に説明する。第２書き込み配線３の第３辺３１の幅を第４辺３２の幅の２／３程度以下とする理由も同様である。
【００６４】
先ず、図１７を参照して、磁気記憶装置の誤書き込みに対する動作マージンを考えてみる。図１７は、メモリセルのスイッチッグ特性を示す、理想的アステロイド曲線である。この曲線は、ｈx2/3＋ｈx2/3＝１、ｈx＝Ｈx／Ｈk、ｈy＝Ｈy／Ｈk：Ｈk＝定数）により与えられる。書き込み配線２および３により発生する合成磁界が、アステロイド曲線の外側に来るとメモリセルに情報が書き込まれる。
【００６５】
書き込み動作点として、ｈx＝ｈy＝０．５となる点（図において黒点の位置）を使用したとする。図４の選択メモリセル５ａに情報を書き込む場合を考えると、書き込み配線２ａにより、半選択メモリセル５ｂにもｈy＝０．５が印加される。したがって、図１７より、第２書き込み配線３ａから発生してメモリセル５ｂに印加される漏れ磁界が０．２２５×Ｈkを越えると、メモリセル５ｂに情報が誤って書き込まれる。
【００６６】
一方、０．１μｍ世代の磁気記憶装置を考えた場合、書き込み配線幅＝１００ｎｍ、書き込み配線間距離＝１００ｎｍ、メモリセルの幅＝１００ｎｍ、合わせずれ精度＜２０ｎｍ程度と想定される。また、メモリセルと書き込み配線の上下方向の距離は、絶縁膜のピンホール不良等を考えると、５０ｎｍ程度が下限となる。図１８は、この状態を概略的に示す図である。この図は、書き込み配線２とメモリセル５とが、合わせずれ精度の最大値２０ｎｍずれた状態を示している。
【００６７】
漏れ磁界の大きさは近似的には書き込み配線からの距離に反比例する。このたため、書き込み配線と隣接セルとの距離Ｌは、上記の値を用いて
Ｌ＝５０（ｎｍ）×（０．５Ｈk／０．２２５Ｈk）＝１１１（ｎｍ）
よりも大きい必要がある。この条件を満たすには、書き込み配線の上面の幅を、片側でｚ（ｎｍ）だけ狭くする必要がある。そこで、下の式に従い、
１１１2＝（１００−２０＋ｚ）2＋５０2
から、
ｚ＝１９（ｎｍ）
が導かれる。よって、第２辺２４の幅は、０．１μｍ−２×０．０１９＝０．０６２μｍ以下とすることが好ましい。すなわち、これは、第１辺２３の幅のほぼ２／３程度以下に対応する。なお、第２辺２４の幅の下限は、書き込み配線２の電流密度、及び、コンタクトプラグ２５との接触抵抗等を考慮して、第１辺の３／１程度以上であることが望ましい。
【００６８】
本発明の第１実施形態では、第１書き込み配線２のメモリセル５と面する面の幅が、この面と反対側の面の幅より小さくされている。同様に、第２書き込み配線３のメモリセル５と面する面の幅が、この面と反対側の面の幅より小さくされている。この結果、書き込み配線２および３の断面積を大きく低下させることなく、書き込み配線２および３と隣接するメモリセル５との距離を大きくすることができる。したがって、書き込み配線２および３により発生した磁界により、半選択メモリセルに情報が誤って書き込まれる可能性を低下できる。よって、誤書き込みに対する、許容電流の範囲を広くすることが可能となる。
【００６９】
また、図３に示す例と異なり、第１書き込み配線２のアスペクト比が従来と変わることなく、第１書き込み配線２と隣接メモリセルとの距離を大きくすることが可能である。したがって、第１書き込み配線２相互間を層間絶縁膜４３により埋め込む工程で、絶縁膜４３の埋め込み不良が発生する可能性を低く抑えることができる。したがって、埋め込み不良により歩留りが低下することを回避できる。
【００７０】
ところで、第１実施形態に係る磁気記憶装置は、第１書き込み配線２と第２書き込み配線３とが電気的に接続された、いわゆるクロスポイント型である。この型の磁気記憶回路では、書き込み時に生じる書き込み配線間の電位差に注意が必要である。すなわち、メモリセル５に情報を書き込む際、第１書き込み配線２および第２書き込み配線３のそれぞれに数ｍＡ程度の電流を流す。これら電流の差によっては、第１書き込み配線２と第２書き込み配線３との間に高電圧が発生する。クロスポイント型の磁気記憶回路では、上記したように第１書き込み配線２と第２書き込み配線３とが電気的に接続されているため、該高電圧により選択メモリセルのトンネルバリア層が絶縁破壊される恐れがある。そこで、例えば、メモリセル５に直列に整流作用を持つ素子を接続する、または回路的な工夫により高電圧印加を避ける等の手段を用いることができる。
【００７１】
なお、図４、図５（ａ）、（ｂ）では第２書き込み線３が第１書き込み線２の上層にある構成を示しているが、逆の構成も可能である。
【００７２】
（第２実施形態）
第１実施形態では、クロスポイント型の磁気記憶装置について説明した。これに対し、第２実施形態は、本発明をいわゆる選択トランジスタを有する型の磁気記憶装置に適用した例である。
【００７３】
図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る磁気記憶装置を概略的に示す断面図である。図１９（ａ）、（ｂ）は互いに直行する方向に沿った断面図である。
【００７４】
図１９（ａ）、（ｂ）に示すように、半導体基板２１の表面には、素子分離絶縁膜５２が設けられる。素子分離絶縁膜５２の相互間には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタＱが設けられる。トランジスタＱは、ソース拡散層５３、ドレイン拡散層５４、ゲート絶縁膜（図示せぬ）、ゲート電極５５により構成される。ソース拡散層５３、ドレイン拡散層５４は、相互に離間して、半導体基板５１の表面に形成される。ゲート電極５５は、ソース拡散層５３とドレイン拡散層５４との間の、半導体基板５１上に、ゲート絶縁膜を介して設けられる。
【００７５】
ソース拡散層５３の上方には配線層６１が設けられる。配線層６１の周囲には、例えばダマシン構造のバリアメタル６２が所望により設けられる。同様に、後述する各配線層は、所望により設けられるバリアメタル６２を有する。
【００７６】
配線層６１とソース拡散層５３とはプラグ６３により接続される。プラグ６３の周囲には、いわゆるダマシン構造のバリアメタル６４が所望により設けられる。同様に、後述する各プラグは、所望により設けられるバリアメタル６４を有する。
【００７７】
ドレイン拡散層５４の上方には、配線層６５が設けられる。配線層６１と配線層６５とは例えば実質的に同一のレベルに設けられる。配線層６５とドレイン拡散層５４とはプラグ６６により接続される。配線層６５の上方には、配線層６７が設けられる。配線層６７と配線層６５とはプラグ６８により接続される。
【００７８】
配線層６１の上方には、第１実施形態で示したものと同様の構造を有する第１書き込み配線２が設けられる。第１書き込み配線２は、例えば配線層６７と実質的に同一のレベルに設けられる。
【００７９】
配線層６７および第１書き込み配線２の上方には、非磁性金属による接続配線層６９が設けられる。接続配線層６９は、配線層６７から第１書き込み配線２上に延在する。接続配線層６９は、コンタクトプラグ７０により配線層６９と接続されている。
【００８０】
接続配線層６９上の、第１書き込み配線２の上方に対応する位置にメモリセル５が設けられる。メモリセル５の上には、第１実施形態と同様の構造を有する第２書き込み配線３が設けられる。７１は、層間絶縁膜である。
【００８１】
選択トランジスタを有する型の磁気記憶装置では、メモリセル５に書き込まれた情報は、接続配線層６９、トランジスタＱを介して読み出される。
【００８２】
第２実施形態によれば、第１実施形態と同様の効果を得られる。
【００８３】
（第３実施形態）
図２０（ａ）、（ｂ）は、本発明の第３実施形態に係る磁気記憶装置を概略的に示す断面図である。図２０（ａ）、（ｂ）は、互いに直行する方向に沿った断面図である。
【００８４】
図２０（ａ）、（ｂ）に示すように、第３実施形態に係る磁気記憶装置の第１書き込み配線２の幅は、第１辺２３から第２辺２４に向かって徐々に細くなっている。この結果、第２辺２４の幅は、第１辺２３の幅の例えば２／３となっている。
【００８５】
同様に、第２書き込み配線３の幅は、第４辺３２から第３辺３１に向かって徐々に細くなっている。この結果、第３辺３１の幅は、第４辺３２の幅の例えば２／３となっている。その他の構造については、第１実施形態と同様である。
【００８６】
図２０（ａ）、（ｂ）に示すような書き込み配線２および３は、以下のような工程により製造することができる。
【００８７】
第１書き込み配線２については、第１実施形態の図１２に示す工程において、材料膜４ａおよび２ａをＲＩＥ法によるエッチングを、例えば微量の酸素を含む雰囲気中で行う。この結果、マスク層４２が徐々に細められ、図２０（ｂ）に示す構造の第１書き込み配線２が形成される。
【００８８】
同様に、第２書き込み配線３については、図１５に示す工程で、層間絶縁膜４６をＲＩＥ法によるエッチングを、微量の酸素を含む雰囲気中で行う。この結果、マスク層が４７が徐々に細められ、略Ｖ字形状の配線溝が形成される。この配線溝を用いることにより、図２０（ａ）に示す構造の第２書き込み配線３が形成される。その他の部分の製造方法については、第１実施形態と同様である。
【００８９】
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、第３実施形態では、書き込み配線２および３は、ＲＩＥの条件を調整することにより形成される。このようにして、書き込み配線２および３は、メモリセル５に面する辺の幅が、この辺と反対側の辺の約２／３とされる。このため、第１実施形態に比べて、少ない工程で第１実施形態と同様の効果を得られる磁気記憶装置を実現できる。
【００９０】
（第４実施形態）
第４実施形態では、いわゆる磁気記憶回路を有する磁気記憶装置に本発明が適用される。
【００９１】
図２１（ａ）、（ｂ）は、本発明の第４実施形態に係る磁気記憶装置を概略的に示す断面図である。図２１（ａ）、（ｂ）は、互いに直行する方向に沿った断面図である。
【００９２】
図２１（ａ）、（ｂ）に示すように、第１実施形態の構造に加え、書き込み配線２および３のそれぞれの周囲に磁気回路８１および８２が設けられている。すなわち、第１書き込み配線２の側面および辺２４に対応する面の周囲に、磁気回路８１が設けられる。また、第２書き込み配線３の側面および辺３２に対応する面の周囲に、磁気回路８２が設けられる。
【００９３】
磁気回路８１および８２の材料は、磁気回路６および７の材料は、磁気記憶装置の書き込み電流のパルス幅に対して磁化応答が追従可能な特性を有することが望ましい。このため、（１）初透磁率が少なくとも１００以上であること、（２）飽和磁化が小さいこと、（３）材料の比抵抗が高いことが、満たされていることが好ましい。これより、パーマロイ等の高透磁率材料、Ｍｏ添加パーマロイ等のＮｉ基合金、センダストおよびファインメット等のＦｅ基合金により構成することができる。また、フェライト等の酸化物強磁性体材料によって構成することも可能である。さらに、これらの材料に、Ｓｉ、Ｂ等のメタロイド、Ｃｕ、Ｃｒ、Ｖ等の粒界析出物を作りやすい添加物を加えることができる。この結果、該合金を微結晶集合体、アモルファスとすることができる。また、磁気回路８１および８２内の磁区が適当に制御されるように、形状を最適化することが好ましい。
【００９４】
第４実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、第４実施形態では、書き込み配線２および３の周囲に磁気回路８１および８２を設けている。このため、書き込み配線２および３の周囲に発生した磁束を磁気回路８１および８２内に効率よく収束させることができる。このため、書き込み電流値を低減できる。
【００９５】
なお、第１〜第４実施形態では、第１、第２書き込み配線２、３の両方において、磁気抵抗効果素子と面する面の幅が、これと反対側の面の幅より小さい構造とされている。しかし、これに限らず、いずれか一方のみを、このような構造とすることももちろん可能である。
【００９６】
また、第３および第４実施形態では、クロスポイント型の磁気記憶装置について説明した。しかし、これに限られず、第２実施形態に示す選択トランジスタを有する型とすることができる。さらに、第３実施形態の構造に、第４実施形態に示す磁気回路を設ける構造とすることも可能である。
【００９７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
【００９８】
【発明の効果】
以上、詳述したように本発明によれば、書き込み配線の断面積を大きく低下させること無く、選択メモリセルに隣接するメモリセルに情報が誤って書き込まれる可能性を低下することが可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図２】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図３】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図４】本発明の第１実施形態に係る磁気記憶装置を概略的に示す平面図。
【図５】図４の磁気記憶装置を概略的に示す断面図。
【図６】メモリセルの構造の一例を概略的に示す断面図。
【図７】メモリセルの構造の一例を概略的に示す断面図。
【図８】メモリセルの構造の一例を概略的に示す断面図。
【図９】メモリセルの構造の一例を概略的に示す断面図。
【図１０】メモリセルの構造の一例を概略的に示す断面図。
【図１１】メモリセルの構造の一例を概略的に示す断面図。
【図１２】図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造工程を示す図。
【図１３】図１２に続く工程を示す図。
【図１４】図１３に続く工程を示す図。
【図１５】図１４に続く工程を示す図。
【図１６】図１５に続く工程を示す図。
【図１７】スイッチング磁界を説明するためのアステロイド曲線を示す図。
【図１８】本発明の第１実施形態に係る磁気記憶装置の効果を説明するための図。
【図１９】本発明の第２実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２０】本発明の第３実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２１】本発明の第４実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２２】典型的な磁気記憶装置を概略的に示す平面図および断面図。
【符号の説明】
１…磁気記憶装置、
２…第１書き込み配線、
３…第２書き込み配線、
４…バリアメタル、
５…メモリセル、
２１…半導体基板、
２２…絶縁膜、
２３…第１書き込み配線２の基板と面する辺、
２４…第１書き込み配線２のメモリセルと面する辺、
２５…コンタクトプラグ、
３１…第２書き込み配線３のメモリセルと面する辺、
３２…第２書き込み配線３の辺３１と反対側の辺。
【発明の属する技術分野】
本発明は、磁気記憶装置およびその製造方法に関し、特に磁気記憶装置の配線構造に関する。
【０００２】
【従来の技術】
近時、磁気の性質を利用した磁気記憶装置が知られている。磁気記憶装置は、トンネル型磁気抵抗効果(Tunneling Magneto Resistive、以下ＴＭＲと記載する)を利用して情報を記憶する。
【０００３】
このような磁気記憶装置として、いわゆる磁気ランダムアクセスメモリ（Magnetic Random Access Memory：MRAM）がある。ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した固体メモリの総称であり、記録情報を随時、書き換え、保持、読み出し等を行うことができる
図２２（ａ）は、典型的な磁気記憶装置の一部の構造を概略的に示す平面図であり、図２２（ｂ）は、図２２（ａ）のＸＸＩＩＢ−ＸＸＩＩＢに沿った断面図である。図２２（ａ）、（ｂ）に示すように、格子状に形成された第１書き込み配線２０１と第２書き込み配線２０２との各交差点で、且つこれら書き込み配線２０１および２０２との間にメモリセル２０３が設けられる。
【０００４】
メモリセル２０３として強磁性トンネル接合（Magnetic Tunnel Junction、以下ＭＴＪと記載する）による（例えば、ISSCC 2000 Digest Paper TA7.2参照）ＴＭＲ素子が用いられる。ＴＭＲ素子は、順次積層された固着層、トンネルバリア層、記録層により構成される。
【０００５】
記録情報の書き込みの際、選択メモリセル２０３の位置を通る書き込み配線２０１および２０２に電流を流す。この電流により書き込み配線２０１および２０２の交点に磁界を発生させ、この磁界によりメモリセル２０３の記録層の磁化方向を反転させる。固着層と記録層の磁化の相対的な配置が平行か反平行かにより２進の情報が記録される。磁化方向を反転させるために必要な磁界（スイッチング磁界）の強度は、例えば０．１μｍルールにおいて、数１０Ｏｅ程度である。
【０００６】
記録情報の読み出しは、磁気抵抗効果を利用して行う。磁気抵抗効果とは、メモリセル２０３の電気抵抗が、メモリセル２０３を構成する強磁性体の磁化方向と電流との相対角等によって変化する現象である。この抵抗の変化をメモリセル２０３に電流を流すことにより読み取る。
【０００７】
【特許文献１】
米国特許第6,211,090号明細書
【０００８】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【０００９】
【非特許文献２】
M Sato, et al.，Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions，「Jpn.J.Appl.Phys.」，1997年，第36巻，Part 2，p.200-201
【００１０】
【非特許文献３】
K Inomata, et al.，Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles，「Jpn.J.Appl.Phys.」，1997年，第36巻，Part 2，p.1380-1383
【００１１】
【発明が解決しようとする課題】
メモリセル２０３への情報の書き込みの際、上記したように書き込み配線２０１および２０２に電流を流す。選択メモリセルの近傍のメモリセル（以下、半選択メモリセルと称する）は、この電流により発生した磁界の影響を受ける。磁界の影響を受けた結果、半選択メモリセルに誤った情報が書き込まれることがある。磁気記憶装置の高集積度化に伴ってメモリセル相互間の距離が小さくなることによって、この問題は顕著になる。
【００１２】
半選択セルに誤った情報が書き込まれることを防止するために、例えば書き込みの際に、書き込み配線２０１および２０２に流す電流値を調整することが行われる。しかしながら、上記スイッチング磁界を発生させるためには、書き込み配線２０１および２０２に所定値の電流を流す必要がある。このため、書き込みの際に流す電流値の許容幅は非常に小さくなってしまうという問題がある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、選択メモリセルに隣接するメモリセルに情報が誤って書き込まれることを防止可能な磁気記憶装置およびその製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１５】
本発明の第１の視点による磁気記憶装置は、半導体基板と、前記半導体基板の上方に配設された、情報を記憶する磁気抵抗効果素子と、前記半導体基板と前記磁気抵抗効果素子との間に第１方向に沿って配設され、且つ前記磁気抵抗効果素子に面する面の平面における幅がこの面と反対側の面の幅より小さく形成された、前記磁気抵抗効果素子に磁界を与えるための第１配線と、前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って配設された、前記磁気抵抗効果素子に磁界を与えるための第２配線と、を具備することを特徴とする。
【００１６】
本発明の第２の視点による磁気記憶装置の製造方法は、半導体基板の上方に、第１方向に沿って、前記半導体基板に面する面と反対側の面の平面における第２幅が前記半導体基板に面する面の第１幅より小さい第１配線を形成し、前記第１配線の上方に、情報を記録する磁気抵抗効果素子を形成し、前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って第２配線を形成する、ことを具備する。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図２２（ａ）、（ｂ）を参照して述べたような磁気記憶装置において隣接するメモリセルに情報が誤って書き込まれることを防止可能な構造について研究した。その結果、本発明者等は幾つかの知見を得た。この知見について図１〜図３を用いて以下に説明する。なお、図１〜図３は、図２２（ｂ）と同様の方向の断面図を概略的に示したものである。
【００１９】
先ず、半選択メモリセルへの影響を回避するために、単に隣接するセル同士の間隔を大きくすることが考えられる。図１に磁気記憶装置の第１書き込み配線２０１の相互間は、図２２（ｂ）に比べて大きくなっている。こうすることによって、電流が流れる配線と半選択メモリセルとの距離２１１は、従来例に比べて大きくなる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２０】
しかしながら、書き込み配線２０１の相互の間隔を大きくすることにより、メモリセルアレイ部の面積が増大する。この結果、磁気記憶装置の集積度が低下してしまう。このことは、磁気記憶装置の面積縮小、および高集積化の要請に反する。なお、第１書き込み配線２０１の相互間隔を大きくすることに代え、またはこれと併用して第２書き込み配線２０２の相互間隔を大きくした場合も同様の問題が生じる。
【００２１】
半選択メモリセルへの影響を回避するための別の方法として、例えば書き込み配線２０１の断面積を小さくすることが考えられる。図２に示す磁気記憶装置は、従来例に比べて小さい断面積の書き込み配線２０１を有する。こうすることによって、距離２１１は従来例に比べて大きくなる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２２】
ところで、一般に、配線の信頼性を考えた場合、エレクトロマイグレーションによる影響を考慮する必要がある。エレクトロマイグレーションにより配線の劣化が生じ、磁気記憶装置の信頼性が低下する。エレクトロマイグレーションによる影響は、配線を流れる電流の電流密度に応じて大きくなる。したがって、配線の電流密度を小さくすることにより、エレクトロマイグレーションによる影響を回避することができる。
【００２３】
電流密度を小さくするためには、配線の断面積を大きくすることが考えられる。したがって、配線の断面積は、ある程度の大きさを有することが好ましい。
【００２４】
また、電流密度を小さくする他の方法として、配線を流れる電流を小さくすることが考えれられる。しかし、スイッチング磁界を発生させるためには、書き込み配線に流す電流を所定値以上にする必要がある。このため、単に配線を流れる電流の電流値を小さくすることはできない。
【００２５】
このように、エレクトロマイグレーションによる影響を回避し、且つスイッチング磁界を発生させるために必要な電流値（書き込み電流値）を得るために、書き込み配線の断面積を所定の値とする必要がある。したがって、書き込み配線２０１の断面積を、この条件を満たしつつ図２に示すような構造とすることはできない。
【００２６】
さらに、書き込み配線の断面積を所定の値としつつ、半選択メモリセルとの間隔を大きくする方法として、書き込み配線の断面積の縦方向の長さを横方向の長さに比べて大きくすることが考えられる。図３に示す磁気記憶装置の書き込み配線２０１は、横方向の長さに比べて大きな縦方向の長さを。このような構造とすることにより、書き込み配線２０１の断面積を所定の値としつつ、距離２１１を大きくすることができる。したがって、半選択メモリセルに対して誤った情報が書き込まれることを防止できる。
【００２７】
しかしながら、このような磁気記憶装置は、製造時に以下のような問題が生じる。すなわち、先ず、書き込み配線２０１の形成後、この書き込み配線２０１相互間が層間絶縁膜により埋め込まれる。しかしながら、図３に示す磁気記憶装置では、書き込み配線２０１のアスペクト比が高い。したがって、層間絶縁膜が十分に埋め込まれずにボイドが発生することがある。すると、メモリセル２０３の形成面のラフネスが大きくなり、メモリセルの特性が劣化することがある。
【００２８】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２９】
（第１実施形態）
図４は、本発明の第１実施形態に係る磁気記憶装置を概略的に示す断面図である。図４に示すように、第１の実施形態に係る磁気記憶装置１の第１書き込み配線２（２ａ、２ｂ）は、第１方向に沿って設けられる。第１書き込み配線２は、例えばＴｉＮ／Ｔｉ／Ａｌ（またはＡｌＣｕ）／ＴｉＮ／Ｔｉからなる積層構造を有する。第１書き込み配線２は、メモリセル５に磁界を与える機能、及びメモリセル５からの情報を読み出すデータ線としての機能を有する。
【００３０】
第１書き込み配線２の上方（図において、第１書き込み配線２より手前の面）に第２書き込み配線３（３ａ、３ｂ）が設けられる。第２書き込み配線３は、第１方向と異なる第２方向に沿って設けられる。第２書き込み配線３は、メモリセル５に磁界を与える機能を有する。第２書き込み配線３は、例えばＡｌ／Ｎｂからなる積層構造を有する。第１方向と第２方向とは、典型的にはほぼ直角の関係を有する。第１書き込み配線２および第２書き込み配線３は、所望により例えばバリアメタル（またはライナー材）４を有する構造とすることができる。
【００３１】
第１書き込み配線２と第２書き込み配線３との交差点にはメモリセル５が設けられる。メモリセル５は、第１書き込み配線２と第２書き込み配線３との間に設けられる。メモリセル５は、例えば第２書き込み配線３に沿った方向の辺が、第１書き込み配線２に沿った方向の辺より長く形成される。こうすることにより、メモリセル５の磁化方向が、第２書き込み配線３に沿って反転し易くなる。この第２書き込み配線３に沿った方向は磁化容易軸方向と呼ばれる。
【００３２】
メモリセル５はＴＭＲ素子からなる。ＴＭＲ素子は、後に詳述するように例えば強磁性体材料等からなる固着層および記録層と、絶縁材料からなるトンネルバリア層（非磁性層、絶縁層）と、が積層された構造を有する。
【００３３】
図５（ａ）、（ｂ）は、図４に示す磁気記憶装置の断面図を概略的に示している。図５（ａ）は図４のＶＡ−ＶＡ線に沿った断面図であり、図５（ｂ）は図４のＶＢ−ＶＢ線に沿った断面図である。
【００３４】
図５（ａ）、（ｂ）に示すように、基板２１上には層間絶縁膜２２が設けられる。層間絶縁膜２２内に複数の第１書き込み配線２が設けられる。第１書き込み配線２は、メモリセル５と面する面の平面における幅が、この面と反対側の面の幅より小さく形成されている。換言すると、図５（ｂ）に示すように、第１書き込み配線２は、基板と面する第１辺２３と、第１辺２３と反対側（メモリセル５と面する側）の第２辺２４と、を有する。そして、第２辺２４の第２書き込み配線３に沿った幅（第２幅）は、第１辺２３の第２方向に沿った幅（第１幅）より小さく形成されている。
【００３５】
第１書き込み配線２の幅は、具体的には、例えば第１辺２３から第２辺２４に向かって実質的に一定とされた後、徐々に小さくなっている。第１辺２３の幅と第２辺２４の幅との比は、例えば第２幅を第１幅の２／３程度以下とすることができる。その理由は、後に詳述する。
【００３６】
第１書き込み配線２のバリアメタル４の上には、コンタクトプラグ２５が設けられる。コンタクトプラグ２５は非磁性の材料により構成され、例えばＷ／ＴｉＮを用いることができる。コンタクトプラグ２５の上には、メモリセル５が設けられる。コンタクトプラグ２５およびメモリセル５は、例えば同様の断面積を有する。
【００３７】
メモリセル５の上には、第２書き込み配線３が設けられる。第２書き込み配線３は、メモリセル５と面する面の平面における幅が、この面と反対側の面の幅より小さく形成されている。換言すると、図５（ｂ）に示すように、第２書き込み配線３は、メモリセル５と面する第３辺３１と、第３辺３１と反対側の第４辺３２とを有する。そして、第３辺３１の第１書き込み配線２に沿った幅（第３幅）は第４辺３２の幅（第４幅）より小さく形成されている。
【００３８】
第２書き込み配線３の幅は、具体的には、例えば第３辺３１から第４辺３２に向かって、メモリセル５と同様の幅で実質的に一定とされた後、徐々に大きくなっている。第３幅と第４幅との比は、例えば第４幅を第３幅の２／３程度以下とすることができる。
【００３９】
次に、メモリセル５について以下に説明する。ＴＭＲ素子のＭＪＴ構造として、いわゆるスピンバルブ構造のものが知られている。スピンバルブ構造は、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたものである（例えばJpn. J. Appl. Phys.,36, L200(1997).参照）。スピンバルブ構造とすることにより、磁界の感度を改善することができる。
【００４０】
図６〜図８は、スピンバルブ構造のＴＭＲ素子１０１の一例を概略的に示す断面図を示す。このＴＭＲ素子１０１は、いわゆる一重トンネルバリア層を有する構造である。すなわち、各ＴＭＲ素子１０１は、順に積層された固着層１０２、トンネルバリア層１０３、記録層１０４を有する。以下、固着層１０２、記録層１０４の構造について詳細に説明する。
【００４１】
図６に示すＴＭＲ素子１０１の固着層１０２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、基準強磁性層１１４を有する。記録層１０４は、順に積層された自由強磁性層１１５、接点層１１６を有する。
【００４２】
図７に示すＴＭＲ素子１０１は、固着層１０２が図６のものより多くの層によって構成される構造を有する。すなわち、固着層１０２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、強磁性層１１４’、非磁性層１１７、強磁性層１１４’’を有する。記録層１０４は、図６に示すＴＭＲ素子と同じ構造である。
【００４３】
図８に示すＴＭＲ素子１０１は、図７の構造に加え、記録層１０４が更に多くの層によって構成される構造を有する。ずなわち、固着層１０２は、図７に示すＴＭＲ素子と同じ構造である。一方、記録層１０４は、強磁性層１１５’、非磁性層１１７、強磁性層１１５’’、接点層１１６を有する。図８に示すＴＭＲ素子の構造とすることにより、図６のものに比べ、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造とすることができる。
【００４４】
図６〜図８に示すＴＭＲ素子１０１の各層は、例えば以下に示す材料を用いて形成することができる。
【００４５】
固着層１０２および記録層１０４の材料として、例えばＦｅ、Ｃｏ、Ｎｉまたはそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）等の酸化物を用いることができる。また、ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金等を用いることもできる。これらの強磁性体には、強磁性を失わない限り、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていても構わない。
【００４６】
固着層１０２の一部を構成する反強磁性層１１３の材料として、例えばＦｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3等を用いることができる。
【００４７】
トンネルバリア層１０３の材料として、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3等の誘電体を用いることができる。これらの誘電体には酸素、窒素、フッ素欠損が存在していても構わない。
【００４８】
図６〜図８に示すＴＭＲ素子１０１の構造は、後述する他の実施形態にも適用可能である。
【００４９】
また、メモリセル５として、いわゆる２重トンネルバリア層を有するものを使用することもできる。２重トンネルバリア層構造は、順に積層された第１固着層１２２、第１トンネルバリア層１２３、記録層１０４、第２トンネルバリア層１２５、第２固着層１２６を有する。２重トンネルバリア層構造とすることにより、メモリセル５への印加電圧に対して、高い磁気抵抗の変化率を保つことができる。また、耐圧を高くすることも可能である。なお、第１トンネルバリア層１２３および第２トンネルバリア層１２５の材料として、トンネルバリア層１０３と同じ材料を用いることができる。
【００５０】
また、２重トンネルバリア層構造と、上記スピンバルブ構造とを組み合わせることもできる。以下、２重トンネルバリア層構造で且つスピンバルブ構造を有するＴＭＲ素子について説明する。図９〜図１１は、２重トンネルバリア層構造で且つ２重トンネルバリア層を有するＴＭＲ素子１２１の一例を概略的に示す断面図である。以下、１固着層１２２、記録層１０４、第２固着層１２６の構造について詳細に説明する。
【００５１】
図９に示すＴＭＲ素子１２１の第１固着層１２２は、順に積層されたテンプレート層１１１、初期強磁性層１１２、反強磁性層１１３、基準強磁性層１１４を有する。第２固着層１２６は、順に積層された基準強磁性層１１４、反強磁性層１１３、初期強磁性層１１２、接点層１１６を有する。
【００５２】
図１０に示すＴＭＲ素子１２１は、第２固着層１２６が図９のものより多くの層によって構成される構造を有する。すなわち、第１固着層１２２は、図９に示すＴＭＲ素子と同じ構造である。一方、第２固着層１２６は、順に積層された強磁性層１１４’、非磁性層１１７、強磁性層１１４’’、反強磁性層１１３、初期強磁性層１１２、接点層１１６を有する。
【００５３】
図１１に示すＴＭＲ素子１２１は、図１０の構造に加え、記録層１０４がさらに多くの層によって構成される構造を有する。すなわち、第１固着層１２２および第２固着層１２６は、図１０に示すＴＭＲ素子１２１と同じ構造である。一方、記録層１０４は、強磁性層１１５’、非磁性層１１７、強磁性層１１５’’を有する。図１１に示すＴＭＲ素子の構造とすることにより、図９のものに比べ、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造とすることができる。
【００５４】
図９〜図１１に示すＴＭＲ素子１２１の構造は、後述する他の実施形態にも適用可能である。
【００５５】
以下、図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造方法について、図１２〜図１６を参照して説明する。
【００５６】
図１２〜図１６は、図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造工程を順に示す断面図である。図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）は、図４のＶＡ−ＶＡ線に沿った断面図に対応する。同様に、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）は、図４のＶＢ−ＶＢ線に沿った断面図に対応する。
【００５７】
図１２（ａ）、（ｂ）に示すように、半導体基板２１の上に、例えばＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜４１が堆積される。次に、この層間絶縁膜４１の上に、例えばＴｉＮ／Ｔｉからなる材料膜４ａ、ＡｌまたはＡｌＣｕからなる材料膜２ａ、ＴｉＮ／Ｔｉからなる材料膜４ａが堆積される。次に、材料膜４ａの上に、ＣＶＤ法およびリソグラフィー工程を用いて、第１書き込み配線２の第１辺２３の幅に対応する開口を有するマスク層４２が形成される。次に、このマスク層４２をマスクとして、ＲＩＥ(Reactive Ion Etching)法を用いて材料膜４ａ、および材料膜２ａの上部一部分がエッチングされる。
【００５８】
次に、図１３（ａ）、（ｂ）に示すように、例えば酸素ガスの雰囲気中でＣＤＥ（Chemical Dry Etching）することにより、マスク層４２が細くされる。この結果、マスク層４２は、第１書き込み配線２の第２辺２４の幅に対応する開口を有する。次に、マスク層４２をマスクとして、ＲＩＥ法を用いて材料膜４ａおよび残りの材料膜２ａがエッチングされる。この結果、約凸型形状を有する第１書き込み配線２が形成される。
【００５９】
次に、図１４（ａ）、（ｂ）に示すように、第１書き込み配線２の相互間が層間絶縁膜４３により埋め込まれる。次に、この層間絶縁膜４３をストッパーとして、第１書き込み配線２が平坦化される。次に、層間絶縁膜４３およびバリアメタル４の上に、ＣＶＤ法、リソグラフィー工程、ＲＩＥ法等を用いて、コンタクトプラグ２５およびメモリセル５が形成される。４４はマスク層である。
【００６０】
次に、図１５（ａ）、（ｂ）に示すように、マスク層４４が除去された後、メモリセル５の相互間が層間絶縁膜４５により埋め込まれる。次に、メモリセル５および層間絶縁膜４５の上に層間絶縁膜４６が堆積される。次に、層間絶縁膜４６上に、ＣＶＤ法およびリソグラフィー工程を用いて、第２書き込み配線３の第３辺３１の幅に対応する開口を有するマスク層４７が堆積される。次に、このマスク層をマスクとして、ＲＩＥ法を用いて層間絶縁膜４６の上部一部分がエッチングされる。
【００６１】
次に、図１６（ａ）、（ｂ）に示すように、例えば酸素ガスの雰囲気中でＣＤＥすることにより、マスク層４７が細くされる。この結果、マスク層４７は、第２書き込み配線３の第４辺３２の幅に対応する開口を有する。次に、このマスク層４７をマスクとして、ＲＩＥ法を用いて層間絶縁膜４６の一部がエッチングされる。この結果、層間絶縁膜４６内に、凸型を上下反転させた形状を有する配線溝が形成される。
【００６２】
次に、図５（ａ）、（ｂ）に示すように、マスク層４７が除去され、配線溝内に、バリアメタル４、第２書き込み配線３の材料となる膜が形成され、これら材料膜が平坦化される。この結果、バリアメタル４および第２書き込み配線３が形成される。
【００６３】
次に、図４、図１７〜図１８を参照して、第１書き込み配線２の第２辺２４の幅を第１辺２３の幅の２／３程度以下とする理由について、以下に説明する。第２書き込み配線３の第３辺３１の幅を第４辺３２の幅の２／３程度以下とする理由も同様である。
【００６４】
先ず、図１７を参照して、磁気記憶装置の誤書き込みに対する動作マージンを考えてみる。図１７は、メモリセルのスイッチッグ特性を示す、理想的アステロイド曲線である。この曲線は、ｈx2/3＋ｈx2/3＝１、ｈx＝Ｈx／Ｈk、ｈy＝Ｈy／Ｈk：Ｈk＝定数）により与えられる。書き込み配線２および３により発生する合成磁界が、アステロイド曲線の外側に来るとメモリセルに情報が書き込まれる。
【００６５】
書き込み動作点として、ｈx＝ｈy＝０．５となる点（図において黒点の位置）を使用したとする。図４の選択メモリセル５ａに情報を書き込む場合を考えると、書き込み配線２ａにより、半選択メモリセル５ｂにもｈy＝０．５が印加される。したがって、図１７より、第２書き込み配線３ａから発生してメモリセル５ｂに印加される漏れ磁界が０．２２５×Ｈkを越えると、メモリセル５ｂに情報が誤って書き込まれる。
【００６６】
一方、０．１μｍ世代の磁気記憶装置を考えた場合、書き込み配線幅＝１００ｎｍ、書き込み配線間距離＝１００ｎｍ、メモリセルの幅＝１００ｎｍ、合わせずれ精度＜２０ｎｍ程度と想定される。また、メモリセルと書き込み配線の上下方向の距離は、絶縁膜のピンホール不良等を考えると、５０ｎｍ程度が下限となる。図１８は、この状態を概略的に示す図である。この図は、書き込み配線２とメモリセル５とが、合わせずれ精度の最大値２０ｎｍずれた状態を示している。
【００６７】
漏れ磁界の大きさは近似的には書き込み配線からの距離に反比例する。このたため、書き込み配線と隣接セルとの距離Ｌは、上記の値を用いて
Ｌ＝５０（ｎｍ）×（０．５Ｈk／０．２２５Ｈk）＝１１１（ｎｍ）
よりも大きい必要がある。この条件を満たすには、書き込み配線の上面の幅を、片側でｚ（ｎｍ）だけ狭くする必要がある。そこで、下の式に従い、
１１１2＝（１００−２０＋ｚ）2＋５０2
から、
ｚ＝１９（ｎｍ）
が導かれる。よって、第２辺２４の幅は、０．１μｍ−２×０．０１９＝０．０６２μｍ以下とすることが好ましい。すなわち、これは、第１辺２３の幅のほぼ２／３程度以下に対応する。なお、第２辺２４の幅の下限は、書き込み配線２の電流密度、及び、コンタクトプラグ２５との接触抵抗等を考慮して、第１辺の３／１程度以上であることが望ましい。
【００６８】
本発明の第１実施形態では、第１書き込み配線２のメモリセル５と面する面の幅が、この面と反対側の面の幅より小さくされている。同様に、第２書き込み配線３のメモリセル５と面する面の幅が、この面と反対側の面の幅より小さくされている。この結果、書き込み配線２および３の断面積を大きく低下させることなく、書き込み配線２および３と隣接するメモリセル５との距離を大きくすることができる。したがって、書き込み配線２および３により発生した磁界により、半選択メモリセルに情報が誤って書き込まれる可能性を低下できる。よって、誤書き込みに対する、許容電流の範囲を広くすることが可能となる。
【００６９】
また、図３に示す例と異なり、第１書き込み配線２のアスペクト比が従来と変わることなく、第１書き込み配線２と隣接メモリセルとの距離を大きくすることが可能である。したがって、第１書き込み配線２相互間を層間絶縁膜４３により埋め込む工程で、絶縁膜４３の埋め込み不良が発生する可能性を低く抑えることができる。したがって、埋め込み不良により歩留りが低下することを回避できる。
【００７０】
ところで、第１実施形態に係る磁気記憶装置は、第１書き込み配線２と第２書き込み配線３とが電気的に接続された、いわゆるクロスポイント型である。この型の磁気記憶回路では、書き込み時に生じる書き込み配線間の電位差に注意が必要である。すなわち、メモリセル５に情報を書き込む際、第１書き込み配線２および第２書き込み配線３のそれぞれに数ｍＡ程度の電流を流す。これら電流の差によっては、第１書き込み配線２と第２書き込み配線３との間に高電圧が発生する。クロスポイント型の磁気記憶回路では、上記したように第１書き込み配線２と第２書き込み配線３とが電気的に接続されているため、該高電圧により選択メモリセルのトンネルバリア層が絶縁破壊される恐れがある。そこで、例えば、メモリセル５に直列に整流作用を持つ素子を接続する、または回路的な工夫により高電圧印加を避ける等の手段を用いることができる。
【００７１】
なお、図４、図５（ａ）、（ｂ）では第２書き込み線３が第１書き込み線２の上層にある構成を示しているが、逆の構成も可能である。
【００７２】
（第２実施形態）
第１実施形態では、クロスポイント型の磁気記憶装置について説明した。これに対し、第２実施形態は、本発明をいわゆる選択トランジスタを有する型の磁気記憶装置に適用した例である。
【００７３】
図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る磁気記憶装置を概略的に示す断面図である。図１９（ａ）、（ｂ）は互いに直行する方向に沿った断面図である。
【００７４】
図１９（ａ）、（ｂ）に示すように、半導体基板２１の表面には、素子分離絶縁膜５２が設けられる。素子分離絶縁膜５２の相互間には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタＱが設けられる。トランジスタＱは、ソース拡散層５３、ドレイン拡散層５４、ゲート絶縁膜（図示せぬ）、ゲート電極５５により構成される。ソース拡散層５３、ドレイン拡散層５４は、相互に離間して、半導体基板５１の表面に形成される。ゲート電極５５は、ソース拡散層５３とドレイン拡散層５４との間の、半導体基板５１上に、ゲート絶縁膜を介して設けられる。
【００７５】
ソース拡散層５３の上方には配線層６１が設けられる。配線層６１の周囲には、例えばダマシン構造のバリアメタル６２が所望により設けられる。同様に、後述する各配線層は、所望により設けられるバリアメタル６２を有する。
【００７６】
配線層６１とソース拡散層５３とはプラグ６３により接続される。プラグ６３の周囲には、いわゆるダマシン構造のバリアメタル６４が所望により設けられる。同様に、後述する各プラグは、所望により設けられるバリアメタル６４を有する。
【００７７】
ドレイン拡散層５４の上方には、配線層６５が設けられる。配線層６１と配線層６５とは例えば実質的に同一のレベルに設けられる。配線層６５とドレイン拡散層５４とはプラグ６６により接続される。配線層６５の上方には、配線層６７が設けられる。配線層６７と配線層６５とはプラグ６８により接続される。
【００７８】
配線層６１の上方には、第１実施形態で示したものと同様の構造を有する第１書き込み配線２が設けられる。第１書き込み配線２は、例えば配線層６７と実質的に同一のレベルに設けられる。
【００７９】
配線層６７および第１書き込み配線２の上方には、非磁性金属による接続配線層６９が設けられる。接続配線層６９は、配線層６７から第１書き込み配線２上に延在する。接続配線層６９は、コンタクトプラグ７０により配線層６９と接続されている。
【００８０】
接続配線層６９上の、第１書き込み配線２の上方に対応する位置にメモリセル５が設けられる。メモリセル５の上には、第１実施形態と同様の構造を有する第２書き込み配線３が設けられる。７１は、層間絶縁膜である。
【００８１】
選択トランジスタを有する型の磁気記憶装置では、メモリセル５に書き込まれた情報は、接続配線層６９、トランジスタＱを介して読み出される。
【００８２】
第２実施形態によれば、第１実施形態と同様の効果を得られる。
【００８３】
（第３実施形態）
図２０（ａ）、（ｂ）は、本発明の第３実施形態に係る磁気記憶装置を概略的に示す断面図である。図２０（ａ）、（ｂ）は、互いに直行する方向に沿った断面図である。
【００８４】
図２０（ａ）、（ｂ）に示すように、第３実施形態に係る磁気記憶装置の第１書き込み配線２の幅は、第１辺２３から第２辺２４に向かって徐々に細くなっている。この結果、第２辺２４の幅は、第１辺２３の幅の例えば２／３となっている。
【００８５】
同様に、第２書き込み配線３の幅は、第４辺３２から第３辺３１に向かって徐々に細くなっている。この結果、第３辺３１の幅は、第４辺３２の幅の例えば２／３となっている。その他の構造については、第１実施形態と同様である。
【００８６】
図２０（ａ）、（ｂ）に示すような書き込み配線２および３は、以下のような工程により製造することができる。
【００８７】
第１書き込み配線２については、第１実施形態の図１２に示す工程において、材料膜４ａおよび２ａをＲＩＥ法によるエッチングを、例えば微量の酸素を含む雰囲気中で行う。この結果、マスク層４２が徐々に細められ、図２０（ｂ）に示す構造の第１書き込み配線２が形成される。
【００８８】
同様に、第２書き込み配線３については、図１５に示す工程で、層間絶縁膜４６をＲＩＥ法によるエッチングを、微量の酸素を含む雰囲気中で行う。この結果、マスク層が４７が徐々に細められ、略Ｖ字形状の配線溝が形成される。この配線溝を用いることにより、図２０（ａ）に示す構造の第２書き込み配線３が形成される。その他の部分の製造方法については、第１実施形態と同様である。
【００８９】
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、第３実施形態では、書き込み配線２および３は、ＲＩＥの条件を調整することにより形成される。このようにして、書き込み配線２および３は、メモリセル５に面する辺の幅が、この辺と反対側の辺の約２／３とされる。このため、第１実施形態に比べて、少ない工程で第１実施形態と同様の効果を得られる磁気記憶装置を実現できる。
【００９０】
（第４実施形態）
第４実施形態では、いわゆる磁気記憶回路を有する磁気記憶装置に本発明が適用される。
【００９１】
図２１（ａ）、（ｂ）は、本発明の第４実施形態に係る磁気記憶装置を概略的に示す断面図である。図２１（ａ）、（ｂ）は、互いに直行する方向に沿った断面図である。
【００９２】
図２１（ａ）、（ｂ）に示すように、第１実施形態の構造に加え、書き込み配線２および３のそれぞれの周囲に磁気回路８１および８２が設けられている。すなわち、第１書き込み配線２の側面および辺２４に対応する面の周囲に、磁気回路８１が設けられる。また、第２書き込み配線３の側面および辺３２に対応する面の周囲に、磁気回路８２が設けられる。
【００９３】
磁気回路８１および８２の材料は、磁気回路６および７の材料は、磁気記憶装置の書き込み電流のパルス幅に対して磁化応答が追従可能な特性を有することが望ましい。このため、（１）初透磁率が少なくとも１００以上であること、（２）飽和磁化が小さいこと、（３）材料の比抵抗が高いことが、満たされていることが好ましい。これより、パーマロイ等の高透磁率材料、Ｍｏ添加パーマロイ等のＮｉ基合金、センダストおよびファインメット等のＦｅ基合金により構成することができる。また、フェライト等の酸化物強磁性体材料によって構成することも可能である。さらに、これらの材料に、Ｓｉ、Ｂ等のメタロイド、Ｃｕ、Ｃｒ、Ｖ等の粒界析出物を作りやすい添加物を加えることができる。この結果、該合金を微結晶集合体、アモルファスとすることができる。また、磁気回路８１および８２内の磁区が適当に制御されるように、形状を最適化することが好ましい。
【００９４】
第４実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、第４実施形態では、書き込み配線２および３の周囲に磁気回路８１および８２を設けている。このため、書き込み配線２および３の周囲に発生した磁束を磁気回路８１および８２内に効率よく収束させることができる。このため、書き込み電流値を低減できる。
【００９５】
なお、第１〜第４実施形態では、第１、第２書き込み配線２、３の両方において、磁気抵抗効果素子と面する面の幅が、これと反対側の面の幅より小さい構造とされている。しかし、これに限らず、いずれか一方のみを、このような構造とすることももちろん可能である。
【００９６】
また、第３および第４実施形態では、クロスポイント型の磁気記憶装置について説明した。しかし、これに限られず、第２実施形態に示す選択トランジスタを有する型とすることができる。さらに、第３実施形態の構造に、第４実施形態に示す磁気回路を設ける構造とすることも可能である。
【００９７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
【００９８】
【発明の効果】
以上、詳述したように本発明によれば、書き込み配線の断面積を大きく低下させること無く、選択メモリセルに隣接するメモリセルに情報が誤って書き込まれる可能性を低下することが可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図２】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図３】本発明の開発過程における知見を説明するための、磁気記憶装置の断面図。
【図４】本発明の第１実施形態に係る磁気記憶装置を概略的に示す平面図。
【図５】図４の磁気記憶装置を概略的に示す断面図。
【図６】メモリセルの構造の一例を概略的に示す断面図。
【図７】メモリセルの構造の一例を概略的に示す断面図。
【図８】メモリセルの構造の一例を概略的に示す断面図。
【図９】メモリセルの構造の一例を概略的に示す断面図。
【図１０】メモリセルの構造の一例を概略的に示す断面図。
【図１１】メモリセルの構造の一例を概略的に示す断面図。
【図１２】図４、図５（ａ）、（ｂ）に示す磁気記憶装置の製造工程を示す図。
【図１３】図１２に続く工程を示す図。
【図１４】図１３に続く工程を示す図。
【図１５】図１４に続く工程を示す図。
【図１６】図１５に続く工程を示す図。
【図１７】スイッチング磁界を説明するためのアステロイド曲線を示す図。
【図１８】本発明の第１実施形態に係る磁気記憶装置の効果を説明するための図。
【図１９】本発明の第２実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２０】本発明の第３実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２１】本発明の第４実施形態に係る磁気記憶装置を概略的に示す断面図。
【図２２】典型的な磁気記憶装置を概略的に示す平面図および断面図。
【符号の説明】
１…磁気記憶装置、
２…第１書き込み配線、
３…第２書き込み配線、
４…バリアメタル、
５…メモリセル、
２１…半導体基板、
２２…絶縁膜、
２３…第１書き込み配線２の基板と面する辺、
２４…第１書き込み配線２のメモリセルと面する辺、
２５…コンタクトプラグ、
３１…第２書き込み配線３のメモリセルと面する辺、
３２…第２書き込み配線３の辺３１と反対側の辺。
Claims (23)
- 半導体基板と、
前記半導体基板の上方に配設された、情報を記憶する磁気抵抗効果素子と、
前記半導体基板と前記磁気抵抗効果素子との間に第１方向に沿って配設され、且つ前記磁気抵抗効果素子に面する面の平面における幅がこの面と反対側の面の幅より小さく形成された、前記磁気抵抗効果素子に磁界を与えるための第１配線と、
前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って配設された、前記磁気抵抗効果素子に磁界を与えるための第２配線と、
を具備することを特徴とする磁気記憶装置。 - 前記第１配線の前記磁気抵抗効果素子に面する面の幅が、この面と反対側の面の幅の２／３以下であることを特徴とする請求項１に記載の磁気記憶装置。
- 前記第１配線が、断面が実質的にＴ字型の形状であることを特徴とする請求項１または２に記載の磁気記憶装置。
- 前記第１配線が、断面が実質的に台形型の形状であることを特徴とする請求項１または２に記載の磁気記憶装置。
- 前記第２配線の前記磁気抵抗効果素子に面する面の平面における幅が、この面と反対側の面の幅より小さい幅を有することを特徴とする１乃至４のいずれか１項に記載の磁気記憶装置。
- 前記第２配線の前記磁気抵抗効果素子に面する面の幅が、この面と反対側の面の幅の２／３以下であることを特徴とする請求項５に記載の磁気記憶装置。
- 前記第２配線が、断面が実質的にＴ字型の形状であることを特徴とする請求項５または６に記載の磁気記憶装置。
- 前記第２配線が、断面が実質的に台形型の形状であることを特徴とする請求項５または６に記載の磁気記憶装置。
- 前記磁気抵抗素子は、
磁化方向が固定された第１磁性層と、
前記第１磁性層の上方に配設された非磁性層と、
前記非磁性層の上方に配設された、情報を記録する第２磁性層と、
を具備することを特徴とする請求項１乃至８のいずれか１項に記載の磁気記憶装置。 - 前記非磁性層は、絶縁層であることを特徴とする請求項９に記載の磁気記憶装置。
- 前記磁気抵抗素子は、
磁化方向が固定された第１磁性層と、
前記第１磁性層の上方に配設された第１非磁性層と、
前記第１非磁性層の上方に配設された、情報を記録する第２磁性層と、
前記第２磁性層の上方に配設された第２非磁性層と、
前記第２非磁性層の上方に配設された、磁化方向が固定された第３磁性層と、
を具備することを特徴とする請求項１乃至８のいずれか１項に記載の磁気記憶装置。 - 前記第１非磁性層および第２非磁性層は、絶縁層であることを特徴とする請求項１１に記載の磁気記憶装置。
- 前記第１配線が、前記磁気抵抗効果素子と電気的に接続され、且つ前記磁気抵抗効果素子からの情報を読み出すための配線としての機能をさらに具備することを特徴とする請求項１乃至１２のいずれか１項に記載の磁気記憶装置。
- 前記磁気抵抗効果素子と接続された、前記磁気抵抗効果素子を選択するためのトランジスタをさらに具備することを特徴とする請求項１乃至１２のいずれか１項に記載の磁気記憶装置。
- 前記第１配線および第２配線の、前記磁気抵抗効果素子に面する面と反対側の面と側面とのそれぞれに配設された、前記磁気抵抗効果素子に効果的に磁界を与えるための磁気回路をさらに具備することを特徴とする請求項１乃至１４のいずれか１項に記載の磁気記憶装置。
- 半導体基板の上方に、第１方向に沿って、前記半導体基板に面する面と反対側の面の平面における第２幅が前記半導体基板に面する面の第１幅より小さい第１配線を形成し、
前記第１配線の上方に、情報を記録する磁気抵抗効果素子を形成し、
前記磁気抵抗効果素子の上方に前記第１方向と異なる第２方向に沿って第２配線を形成する、
ことを具備することを特徴とする磁気記憶装置の製造方法。 - 前記第２幅が、前記第１幅の２／３以下であることを特徴とする請求項１６に記載の磁気記憶装置の製造方法。
- 前記第１配線を形成することが、
前記半導体基板の上方に、前記第１幅を有する第１導電膜を形成し、
前記第１導電膜の上に、前記第１導電膜の上において前記第２幅の第１配線パターンを有する第１マスク層を形成し、
前記第１マスク層を用いて前記第１導電膜の上部の一部分を除去する、
ことを具備することを特徴とする請求項１６または１７に記載の磁気記憶装置の製造方法。 - 前記第１配線を形成することが、
前記半導体基板の上方に第１導電膜を形成し、
前記第１導電膜の上に前記第１幅の配線パターンを有する第３マスク層を形成し、
前記第１配線パターンが前記第１幅から前記第２幅となるように前記第３マスク層を細めながら、前記第３マスク層を用いて前記第１導電膜を一部除去する、
ことを具備することを特徴とする請求項１６または１７に記載の磁気記憶装置の製造方法。 - 前記第２配線が、前記磁気抵抗効果素子に面する面の平面における第３幅がこの面と反対側の面の第４幅より小さくなるように形成されることを特徴とする請求項１６乃至１９のいずれか１項に記載の磁気記憶装置の製造方法。
- 前記第３幅が、前記第４幅の２／３以下であることを特徴とする請求項２０に記載の磁気記憶装置の製造方法。
- 前記第２配線を形成することが、
前記磁気抵抗効果素子の上に、前記磁気抵抗効果素子の上に前記第３幅の第１配線溝を有する第１絶縁膜を形成し、
前記第１絶縁膜の上に、前記第１配線溝の上において前記第４幅の開口を有する第２マスク層を形成し、
前記第２マスク層を用いて前記第１絶縁膜の上部の一部分を除去し、
前記第１配線溝を導電膜で埋め込む、
ことを具備することを特徴とする請求項２０または２１に記載の磁気記憶装置の製造方法。 - 前記第２配線を形成することは、
前記磁気抵抗効果素子の上に第２絶縁膜を形成し、
前記第２絶縁膜の上に、前記磁気抵抗効果素子の上において前記第３幅の開口を有する第４マスク層を形成し、
前記第４マスク層の前記開口が前記第３幅から前記第４幅となるように前記第４マスク層を細めながら、前記第４マスク層を用いて前記第２絶縁膜に第２配線溝を形成し、
前記第２配線溝を導電膜で埋め込む、
ことを具備することを特徴とする請求項２０または２１に記載の磁気記憶装置の製造方法。
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