KR102451098B1 - 자기 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

자기 메모리 장치는 기판, 기판 상에 형성된 회로 소자, 회로 소자와 전기적으로 연결되는 하부 전극, 하부 전극 상에 배치는 자기 터널 접합(MTJ) 구조, MTJ 구조 상에 배치되는 상부 전극을 포함한다. MTJ 구조는 적어도 하나의 결정질 강자성층 및 적어도 하나의 비정질 강자성층을 포함하는 고정층 구조물, 자유층, 및 상기 고정층 구조물 및 상기 자유층 사이에 배치되는 터널 배리어층을 포함한다.

Description

자기 메모리 장치 및 이의 제조 방법{MAGNETIC MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 자기 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 자성막을 포함하는 자기 메모리 장치 및 이의 제조 방법에 관한 것이다.
자기 메모리(Magnetic Random Access Memory: MRAM) 장치는 자기 터널 접합(Magnetic Tunnel Junction : MTJ) 구조 내에서 저항 변화를 이용하여 데이터를 저장하는 메모리 장치이다. MRAM 장치는 고속 동작이 가능하며 및 구조적 안정성이 우수하여 차세대 비휘발성 메모리 장치로서 각광받고 있다.
상기 MTJ 구조는 예를 들면, 자유층 및 고정층을 포함하며, 상기 자유층 및 상기 고정층에서의 자화 특성을 향상시킴으로써, 상기 MRAM 장치의 동작 특성이 향상될 수 있다.
본 발명의 일 과제는 우수한 자화 특성을 갖는 자기 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 우수한 자화 특성을 갖는 자기 메모리 장치의 제조 방법을 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 메모리 장치는 기판, 상기 기판 상에 형성된 회로 소자, 상기 회로 소자와 전기적으로 연결되는 하부 전극, 상기 하부 전극 상에 배치되는 자기 터널 접합(MTJ) 구조, 및 상기 MTJ 구조 상에 배치되는 상부 전극을 포함한다. 상기 MTJ 구조는 적어도 하나의 결정질 강자성층 및 적어도 하나의 비정질 강자성층을 포함하는 고정층 구조물, 자유층, 및 상기 고정층 구조물 및 상기 자유층 사이에 배치되는 터널 배리어층을 포함한다.
예시적인 실시예들에 있어서, 상기 결정질 강자성층은 강자성 금속 원소들로 구성된 합금을 포함하며, 상기 비정질 강자성층은 비자성 원소가 도핑된 강자성 금속 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비자성 원소는 붕소(B), 탄소(C), 질소(N), 산소(O), 불소(F), 염소(Cl), 황(S), 알루미늄(Al), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 결정질 강자성층은 코발트-백금 합금(CoPt) 또는 철-백금 합금(FePt)을 포함하며, 상기 비정질 강자성층은 CoPtB 또는 FePtB를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 상기 결정질 강자성층 보다 낮은 포화 자화(Ms)를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 150 emu/cc 내지 800 emu/cc 범위의 Ms 값을 가지며, 상기 결정질 강자성층은 1,000 emu/cc 내지 2,000 emu/cc 범위의 Ms 값을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 상기 결정질 강자성층 보다 작은 표면 거칠기를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 구조물은 상기 결정질 강자성층 및 상기 비정질 강자성층 사이에 배치된 반강자성 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 결정질 강자성층은 체심입방(body-centered cubic: bcc) 격자 구조 또는 면심입방(face-centered cubic: fcc) 격자 구조를 가지며, 상기 반강자성 스페이서는 육방 밀집(hexagonal close packing: hcp) 격자 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 구조물은 순차적으로 적층된 하부 고정층, 반강자성 스페이서 및 상부 고정층을 포함할 수 있다. 상기 결정질 강자성층은 상기 하부 고정층 및 상기 상부 고정층에 각각 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 상기 하부 고정층 및 상기 상부 고정층 중 적어도 하나에 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 상기 하부 고정층 및 상기 상부 고정층 각각에 포함되며, 상기 반강자성 스페이서의 상면 및 저면과 접촉될 수 있다.
예시적인 실시예들에 있어서, 상기 결정질 강자성층은 상기 자유층 및 상기 하부 전극과 각각 접촉될 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 메모리 장치는 기판, 상기 기판 상에 형성된 회로 소자, 상기 회로 소자와 전기적으로 연결되는 하부 전극, 상기 하부 전극 상에 배치되는 MTJ 구조, 및 상기 MTJ 구조 상에 배치되는 상부 전극을 포함한다. 상기 MTJ 구조는 서로 다른 포화 자화(Ms) 및 표면 거칠기를 갖는 복수의 고정층들을 포함하는 고정층 구조물, 자유층, 및 상기 고정층 구조물 및 상기 자유층 사이에 배치되는 터널 배리어층을 포함한다.
예시적인 실시예들에 있어서, 상기 고정층 구조물은 결정질 강자성층, 및 상기 결정질 강자성층보다 낮은 Ms 및 낮은 표면 거칠기를 갖는 비정질 강자성층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 150 emu/cc 내지 800 emu/cc 범위의 Ms 값을 가지며, 상기 결정질 강자성층은 1,000 emu/cc 내지 2,000 emu/cc 범위의 Ms 값을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 구조물은 상기 복수의 고정층들을 상부 고정층 및 하부 고정층으로 분리하는 반강자성 스페이서를 포함할 수 있다. 상기 상부 고정층 및 상기 하부 고정층 중 적어도 하나는 상기 결정질 강자성층 및 상기 비정질 강자성층의 적층체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 상기 반강자성 스페이서와 직접 접촉할 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 메모리 장치는 제1 방향으로 연장하는 복수의 제1 도전 라인들, 상기 제1 도전 라인 상부에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들, 및 상기 제1 도전 라인들 및 상기 제2 도전 라인들 사이에 배치되는 자기 터널 접합(MTJ) 구조를 포함한다. 상기 MTJ 구조는 적어도 하나의 결정질 강자성 패턴 및 적어도 하나의 비정질 강자성 패턴을 포함하는 고정층 패턴, 자유층 패턴, 및 상기 고정층 패턴 및 상기 자유층 패턴 사이에 배치되는 터널 배리어 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 비정질 강자성 패턴은 상기 결정질 강자성 패턴보다 낮은 포화 자화(Ms) 및 표면 거칠기를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 패턴은 반강자성 스페이서를 더 포함하며, 상기 비정질 강자성 패턴은 상기 반강자성 스페이서의 상부 및 하부 중 적어도 하나에 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성 패턴은 상기 반강자성 스페이서의 상부 및 하부에 각각 배치된 제1 비정질 강자성 패턴 및 제2 비정질 강자성 패턴을 포함할 수 있다. 상기 반강자성 스페이서는 상기 제1 비정질 강자성 패턴 및 상기 제2 비정질 강자성 패턴에 의해 샌드위치될 수 있다.
예시적인 실시예들에 있어서, 상기 자기 메모리 장치는 상기 MTJ 구조 및 상기 제1 도전 라인 사이에 배치되는 선택 소자를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택 소자는 다이오드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 자기 메모리 장치는 상기 MTJ 구조 및 상기 제1 도전 라인 사이에 배치되는 하부 전극, 및 상기 MTJ 구조 및 상기 제2 도전 라인 사이에 배치되는 상부 전극을 더 포함할 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 메모리 장치는 상기 기판 상에 형성된 회로 소자, 상기 회로 소자와 전기적으로 연결되는 하부 전극, 상기 하부 전극 상에 배치되는 자기 터널 접합(MTJ) 구조, 및 상기 MTJ 구조 상에 배치되는 상부 전극을 포함한다. 상기 MTJ 구조는 상부 하부 전극 상에 순차적으로 적층되는 하부 고정층, 스페이서 및 상부 고정층을 포함하고 상기 상부 고정층 및 상기 하부 고정층은 각각 불순물이 도핑된 비정질 강자성층을 포함하는 고정층 구조물, 자유층, 및 상기 고정층 구조물 및 상기 자유층 사이에 배치되는 터널 배리어층을 포함한다.
예시적인 실시예들에 있어서, 상기 불순물은 붕소(B), 탄소(C), 질소(N), 산소(O), 불소(F), 염소(Cl), 황(S), 알루미늄(Al), 탄탈륨(Ta) 및 텅스텐(W) 중에서 선택되는 적어도 하나의 비자성 원소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 고정층 및 상기 하부 고정층은 각각 강자성 원소들의 합금으로 구성된 결정질 강자성층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 강자성층은 저 포화 자화(Ms) 층으로 제공되며, 상기 결정질 강자성층은 고 포화 자화(Ms) 층으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 고정층 구조물은 상기 고 Ms 층, 상기 저 Ms 층, 상기 스페이서, 상기 저 Ms 층 및 상기 고 Ms 층의 순차 적층 구조를 가질 수 있다.
전술한 예시적인 실시예들에 따른 자기 메모리 장치에 있어서, 자기 터널 접합 구조는 결정질 고정층 및 적어도 하나의 비정질 고정층을 포함할 수 있다. 상기 비정질 고정층은 상기 결정질 고정층에 비해 낮은 포화 자화(Ms)를 가지므로 상기 자기 터널 접합 구조 내에서의 교환 장(Hex)을 증가시킬 수 있다. 또한, 상기 비정질 고정층은 상기 결정질 고정층에 비해 낮은 표면 거칠기를 가지므로 터널링 자기저항(TMR) 특성의 열화를 방지할 수 있다. 이에 따라, TMR 특성의 손상 없이 Hex 값이 증가되어 상기 자기 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 자기 터널 접합 구조를 나타내는 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 자기 터널 접합 구조를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 자기 터널 접합 구조를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 8 내지 도 18은 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 사시도이다.
도 20 내지 도 26은 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 및 도 2는 예시적인 실시예들에 따른 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 구조를 나타내는 단면도이다.
도 1을 참조하면, 상기 MTJ 구조는 예를 들면 순차적으로 적층된 고정층(pinned layer) 구조물(100), 터널 배리어층(140), 자유층(150) 및 캡핑층(160)을 포함할 수 있다.
고정층 구조물(100)은 하부 고정층(110) 및 상부 고정층(130)을 포함할 수 있다. 상부 고정층(110) 및 하부 고정층(130) 사이에는 스페이서(120)가 포함될 수 있다.
하부 고정층(110) 및 상부 고정층(130) 내에서는 각각 자화 방향이 고정될 수 있다. 일부 실시예들에 있어서, 하부 고정층(110) 및 상부 고정층(130) 내에서는 각각 반대로 자화 방향이 고정될 수 있다.
예시적인 실시예들에 따르면, 상부 고정층(130)은 코발트(Co), 철(Fe), 백금(Pt), 망간(Mn), 팔라듐(Pd), 텔루륨(Te), 크롬(Cr), 니켈(Ni) 등과 같은 강자성체 금속 또는 이들의 합금을 포함할 수 있다. 일부 실시예들에 있어서, 상부 고정층(130)은 CoPt, FePt, FePd, MnFe, CoCr, CoCrPtr과 같은 2원 또는 3원 합금을 포함할 수 있다. 일부 실시예들에 있어서, 상부 고정층(130)은 Co 및 Fe 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상부 고정층(130)에 포함되는 상기 합금은 실질적으로 강자성체 금속으로 구성되며, 비자성 원소들은 포함하지 않을 수 있다.
상부 고정층(130)은 결정 구조를 가질 수 있다. 예를 들면, 상부 고정층(130)은 체심입방(body-centered cubic: bcc) 격자 구조 또는 면심입방(face-centered cubic: fcc) 격자 구조를 가질 수 있다. 일 실시예에 있어서, 상부 고정층(130)은 체심입방 격자 구조를 가질 수 있다.
상부 고정층(130)은 하부 고정층(110)보다 높은 포화 자화(Ms) 값을 가질 수 있다. 일부 실시예들에 있어서, 상부 고정층(130)은 약 1,000 emu/cc 내지 약 2,000 emu/cc 범위의 Ms 값을 가질 수 있다.
상부 고정층(130)은 하부 고정층(110)보다 상대적으로 큰 표면 거칠기(roughness)를 가질 수 있다. 상술한 바와 같이, 상부 고정층(130)은 결정 구조를 가지므로 결정이 성장되는 동안 생성되는 예를 들면, 표면 스파이크(spike)에 의해 표면 거칠기가 증가될 수 있다.
하부 고정층(110)은 스페이서(120)에 의해 상부 고정층(130)과 이격될 수 있다.
예시적인 실시예들에 따르면, 하부 고정층(110)은 상술한 강자성체 금속에 부가하여 비자성 원소를 더 포함할 수 있다. 예를 들면, 하부 고정층(110)은 상기 비자성 원소가 도핑 또는 혼합된 강자성체 합금을 포함할 수 있다.
상기 비자성 원소는 예를 들면, 붕소(B), 탄소(C), 질소(N), 산소(O), 불소(F), 염소(Cl), 황(S), 알루미늄(Al), 탄탈륨(Ta) 또는 텅스텐(W)을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 하부 고정층(110)은 상기 비자성 원소가 도핑 또는 혼합된 Co 계열 금속 또는 합금, 또는 Fe 계열 금속 또는 합금을 포함할 수 있다. 예를 들면, 하부 고정층(110)은 CoPtB, FePtB, 산화망간(MnO), 황화망간(MnS), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 포함될 수 있다.
일 실시예에 있어서, 하부 고정층(110)은 붕소가 도핑된 Co 계열 합금 또는 Fe 계열 합금을 포함할 수 있다. 예를 들면, 하부 고정층(110)은 CoPtB 및 FePtB을 포함할 수 있다.
예시적인 실시예들에 따르면, 하부 고정층(110)은 비정질 구조를 가질 수 있다. 예를 들면, 붕소와 같은 불순물이 합금의 결합 구조 사이에 개재됨에 따라, 결정 구조가 손상되어 비정질 구조로 전환될 수 있다.
하부 고정층(110)은 상부 고정층(130)보다 낮은 포화 자화(Ms) 값을 가질 수 있다. 일부 실시예들에 있어서, 하부 고정층(130)은 약 150 emu/cc 내지 약 800 emu/cc 범위의 Ms 값을 가질 수 있다.
하부 고정층(110)은 상술한 바와 같이 비정질 구조를 가지므로, 상부 고정층(130)보다 낮은 표면 거칠기를 가질 수 있다.
스페이서(120)는 예를 들면, 합성 반강자성(Synthetic Anti-Ferromagnetic: SAF) 물질을 포함할 수 있다. 이에 따라, 스페이서(120)는 반강자성 커플링 스페이서로 기능하며, 이 경우 상부 고정층(130) 및 하부 고정층(110) 내의 자화 방향은 서로 반평행하게 고정될 수 있다.
예를 들면, 스페이서(120)는 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 오스뮴(Os) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 스페이서(120)은 결정질 구조를 가질 수 있다. 예를 들면, 스페이서(120)는 육방 밀집(hexagonal close packing: hcp) 격자 구조를 가질 수 있다.
터널 배리어층(140)은 예를 들면, 절연성을 갖는 금속 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 터널 배리어층(140)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다. 터널 배리어층(140)에 의해 자유층(150) 및 고정층 구조물(100) 사이에서 양자 기계적 터널링이 발생되는 절연 터널 장벽이 형성되며, 또는 스핀 분극이 발생될 수 있다.
자유층(150)내에서는 자화 방향이 가변적일 수 있다. 자유층(150)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 예를 들면, 자유층(150)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 금속 또는 합금을 포함할 수 있다.
일부 실시예들에 있어서, 자유층(150)은 결정 구조를 가질 수 있다. 예를 들면, 자유층(150)은 체심입방 격자 구조 또는 면심입방 격자 구조를 가질 수 있다. 일 실시예에 있어서, 자유층(150)은 상부 고정층(130)과 동일한 체심입방 격자 구조를 가질 수 있다.
자유층(150) 상에는 캡핑층(160)이 더 배치될 수 있다. 일부 실시예들에 있어서, 캡핑층(160)은 마그네슘 산화물 또는 알루미늄 산화물과 같은 터널 배리어층(140)에서와 실질적으로 동일하거나 유사한 금속 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 캡핑층(160)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W)과 같은 금속의 질화물을 포함할 수도 있다.
상술한 예시적인 실시예들에 따르면, 고정층 구조물(100)은 결정질 구조, 높은 Ms 및/또는 높은 표면 거칠기를 갖는 상부 고정층(130), 및 비정질 구조, 낮은 Ms 및/또는 낮은 표면 거칠기를 갖는 하부 고정층(110)을 포함할 수 있다.
하부 고정층(110)은 비정질 구조에 기인하여 감소된 Ms를 가지므로 상기 MTJ 구조의 교환 장(Hex)의 값을 증가시킬 수 있다. 따라서, 자유층(150) 및 고정층 구조물(100) 사이에서의 자화 방향 변환의 마진(예를 들면, 쓰기/읽기 변환 마진)이 증가되어 상기 MTJ 구조 내에서의 동작 신뢰성이 향상될 수 있다.
또한, 하부 고정층(110)은 낮은 표면 거칠기를 가지므로 예를 들면, 스페이서(120)와의 계면 손상에 의한 반강자성 물질의 확산 등의 불량을 방지할 수 있다. 따라서, 상기 MTJ 구조물의 터널링 자기저항(Tunneling Magnetoresistance: TMR) 특성을 향상 및/또는 유지시킴과 동시에, Hex 값을 증가시킬 수 있다.
상부 고정층(130)은 결정질 구조의 강자성체를 포함하므로, 자유층(150)과의 스핀 분극 생성을 위한 자기 벡터의 크기를 유지할 수 있다.
그러므로, 자유층(150)과의 스핀 분극 특성을 향상시키면서 Hex 값이 증가되어 상기 MTJ 구조에서의 전체적인 동작 신뢰성이 향상될 수 있다.
도 2를 참조하면, 상기 MTJ 구조의 고정층 구조물(102)은 스페이서(120) 사이에 두고 상부 고정층(135) 및 하부 고정층(115)을 포함할 수 있다.
도 2의 예시적인 실시예들에 따르면, 고정층 구조물(102)은 도 1의 고정층의 배치와 실질적으로 역순의 배치를 포함할 수 있다.
예를 들면, 하부 고정층(115)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 하부 고정층(115)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
상부 고정층(135)은 예를 들면, 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함할 수 있다. 이에 따라, 상부 고정층(135)은 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
도 1 및 도 2를 참조로 설명한 바와 같이, 상기 MTJ 구조의 고정층 구조물은 결정질 구조의 높은 Ms 고정층 및 비정질 구조의 낮은 Ms 고정층을 함께 포함할 수 있다. 따라서, TMR 특성의 열화 없이 높은 Hex 값 및 스핀 분극 효율성이 향상된 MTJ 구조가 제공될 수 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 MTJ 구조를 나타내는 단면도이다.
도 3 및 도 4의 MTJ 구조는 도 1 및 도 2의 MTJ 구조와 고정층 구조물의 층 배치를 제외하고는 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호가 사용된다.
도 3을 참조하면, 고정층 구조물(104)은 순차적으로 적층된 하부 고정층(115), 스페이서(120) 및 상부 고정층(137)을 포함할 수 있다.
하부 고정층(115)은 도 2의 하부 고정층과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 상술한 바와 같이, 하부 고정층(115)은 예를 들면, Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 하부 고정층(115)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
예시적인 실시예들에 따르면, 상부 고정층(137)은 제1 상부 고정층(132) 및 제2 상부 고정층(134)을 포함할 수 있다.
제1 상부 고정층(132)은 스페이서(120)의 상면과 접촉할 수 있다. 제1 상부 고정층(132)은 도 1의 하부 고정층(110)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 상부 고정층(132)은 예를 들면, 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함할 수 있다. 이에 따라, 제1 상부 고정층(132)은 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
제2 상부 고정층(134)은 제1 상부 고정층(132) 상에 적층되며, 터널 배리어층(140)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 제2 상부 고정층(132)은 하부 고정층(115)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제2 상부 고정층(134)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 제2 상부 고정층(134)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
상술한 도 3의 실시예들에 따르면, 상기 MTJ 구조의 고정층 구조물(104)은 고 Ms-반강자성-저 Ms-고 Ms 적층 구조, 또는 결정질 강자성-반강자성-비정질 강자성-결정질 강자성 적층 구조를 포함할 수 있다. 이에 따라, 스페이서(120)의 상부 및 하부에 결정질 강자성체 구조의 고정층들이 배치되어 자기 벡터의 크기를 확보할 수 있다. 또한, 비정질 구조의 낮은 Ms를 갖는 고정층이 상부 고정층에 삽입되며, 스페이서(120)와 접촉할 수 있다. 따라서, 스페이서(120)와의 계면 손상을 방지하면서 Hex 값을 증가시킬 수 있다.
일부 실시예들에 있어서, 제1 상부 고정층(132) 및 제2 상부 고정층(134)의 위치가 바뀔 수도 있다. 이 경우, 스페이서(120)의 상부 및 하부에는 결정질 강자성체 구조의 고정층들이 배치되며, 터널 배리어층(140) 아래에 비정질 구조의 낮은 Ms를 갖는 고정층이 배치될 수 있다.
도 4를 참조하면, MTJ 구조의 고정층 구조물(106)은 순차적으로 적층된 하부 고정층(117), 스페이서(120) 및 상부 고정층(130)을 포함할 수 있다.
상부 고정층(130)은 예를 들면, 도 1의 상부 고정층과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 상술한 바와 같이, 상부 고정층(130)은 예를 들면, Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 상부 고정층(130)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
하부 고정층(117)은 제1 하부 고정층(112) 및 제2 하부 고정층(114)을 포함할 수 있다.
제1 하부 고정층(112)은 상부 고정층(130)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제1 하부 고정층(112)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 제1 하부 고정층(112)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층(114)은 제1 하부 고정층(112) 상에 적층되어 스페이서(120)의 저면과 접촉할 수 있다. 제2 하부 고정층(114)은 도 1의 하부 고정층(110)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 하부 고정층(114)은 예를 들면, 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함할 수 있다. 이에 따라, 제2 하부 고정층(114)은 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
상술한 도 4의 실시예에 따르면, 상기 MTJ 구조의 고정층 구조물(106)은 고 Ms-저 Ms-반강자성-고 Ms 적층 구조, 또는 결정질 강자성-비정질 강자성-반강자성-결정질 강자성 적층 구조를 포함할 수 있다.
일부 실시예들에 있어서, 제1 하부 고정층(112) 및 제2 하부 고정층(114)의 위치가 바뀔 수도 있다. 이 경우, 비정질 구조의 낮은 Ms 고정층이 베이스 층으로 제공되며, 상기 베이스 층 상에 결정질 강자성-스페이서(120)-결정질 강자성 구조의 적층체가 배치될 수 있다.
도 3 및 도 4를 참조로 설명한 예시적인 실시예들에 따르면, 고정층 구조물의 상부 고정층 및 하부 고정층 중 하나는 비정질 강자성-결정질 강자성 적층 구조를 가질 수 있다. 이에 따라, 스페이서(120)의 상부 및 하부에 결정질 강자성체 구조의 고정층들이 배치되어 자기 벡터의 크기를 확보할 수 있다. 또한, 비정질 구조의 낮은 Ms를 갖는 고정층이 포함되어 Hex 값을 증가시킬 수 있다.
도 5는 예시적인 실시예들에 따른 MTJ 구조를 나타내는 단면도이다.
도 5를 참조하면, 상기 MTJ 구조의 고정층 구조물(108)은 도 3의 상부 고정층(137) 및 도 4의 하부 고정층(117)이 조합된 적층 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 고정층 구조물(108)은 순차적으로 적층된 하부 고정층(117), 스페이서(120) 및 상부 고정층(137)을 포함할 수 있다. 하부 고정층(117)은 제1 하부 고정층(112) 및 제2 하부 고정층(114)을 포함하며, 상부 고정층(137)은 제1 상부 고정층(132) 및 제2 상부 고정층(134)를 포함할 수 있다.
제1 하부 고정층(112) 및 제2 상부 고정층(134)은 도 1의 상부 고정층(130)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제1 하부 고정층(112) 및 제2 상부 고정층(134)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있다. 이에 따라, 상부 고정층(130)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층(114) 및 제1 상부 고정층(132)은 도 1의 하부 고정층(110)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제2 하부 고정층(114) 및 제1 상부 고정층(132)은 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함하며, 이에 따라 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
도 5에 도시된 예시적인 실시예들에 따르면, 고정층 구조물(108)은 고 Ms-저 Ms-반강자성-저 Ms-고 Ms의 적층 구조, 또는 결정질 강자성-비정질 강자성-반강자성-비정질 강자성-결정질 강자성의 적층 구조를 가질 수 있다.
따라서, 고정층 구조물(108)의 최상층 및 최하층은 결정질 및/또는 고 Ms를 갖는 고정층들이 배치되어 상기 MTJ 구조물의 소정의 자기 벡터의 크기 및 스핀 분극 효율을 확보할 수 있다. 또한, 스페이서(120)가 비정질 및/또는 저 Ms를 갖는 고정층들에 샌드위치될 수 있다. 따라서, 결정 성장에 따른 스파이크 등에 의한 스페이서(120)의 손상이 최소화되며, Hex 증가 효과를 더욱 촉진할 수 있다.
도 6은 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 6을 참조하면, 상기 자기 메모리 장치는 기판(200) 상에 형성된 콘택 플러그(215) 및 콘택 플러그(215)와 전기적으로 연결되는 자기 메모리 소자를 포함할 수 있다.
기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(200)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(200) 상에는 기판(100) 상에는 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 콘택, 배선 등을 포함하는 회로 소자가 형성될 수 있다. 일부 실시예들에 있어서, 기판(200) 상에는 상기 회로 소자를 덮는 하부 절연막이 더 형성될 수 있다.
기판(200) 상에 층간 절연막(210)이 형성되며, 콘택 플러그(215)는 층간 절연막(210)을 관통할 수 있다.
층간 절연막(210)은 예를 들면, 상기 하부 절연막 상에 형성될 수 있다. 층간 절연막(210)은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS) 또는 에프옥스(Flowable Oxide: FOX) 계열 물질과 같은 실리콘 산화물을 포함할 수 있다.
콘택 플러그(215)는 층간 절연막(210) 내에 배치되어 상기 회로 소자의 적어도 일부와 전기적으로 연결될 수 있다. 콘택 플러그(215)는 예를 들면, W, Ti, Ta 등과 같은 금속, 상기 금속의 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
콘택 플러그(215) 상에는 상기 자기 메모리 소자가 배치될 수 있다. 상기 자기 메모리 소자는 콘택 플러그(215) 상면으로부터 순차적으로 적층된 하부 전극(220), MTJ 구조 및 상부 전극(290)을 포함할 수 있다.
하부 전극(220)은 콘택 플러그(215) 상에 배치될 수 있다. 일부 실시예들에 있어서, 하부 전극(220)은 콘택 플러그(215)의 상기 상면보다 넓은 저면을 가질 수 있다. 이에 따라, 하부 전극(220)은 콘택 플러그(215)의 상기 상면을 실질적으로 완전히 커버하며, 층간 절연막(210)의 상면을 함께 커버할 수 있다.
하부 전극(220)은 예를 들면, Ti, Ta, W 등과 같은 금속 또는 상기 금속의 질화물을 포함할 수 있다.
하부 전극(220) 상에는 상기 MTJ 구조가 적층될 수 있다. 상기 MTJ 구조는 하부 전극(220) 상에 순차적으로 적층된 고정층 구조물(257), 터널 배리어 패턴(260) 및 자유층 패턴(270)을 포함할 수 있다. 자유층 패턴(270) 상에는 캡핑 패턴(280)이 더 형성될 수도 있다.
상기 MTJ 구조는 도 5에 도시된 MTJ 구조의 막 적층 구조와 실질적으로 동일하거나 유사한 적층 구조를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 MTJ 구조의 고정층 구조물(257)은 하부 전극(220) 상에 순차적으로 적층된 하부 고정층 패턴(235), 스페이서(240) 및 상부 고정층 패턴(255)을 포함할 수 있다. 하부 고정층 패턴(235)은 제1 하부 고정층 패턴(232) 및 제2 하부 고정층 패턴(234)을 포함하며, 상부 고정층 패턴(255)은 제1 상부 고정층 패턴(252) 및 제2 상부 고정층 패턴(254)을 포함할 수 있다.
제1 하부 고정층 패턴(232) 및 제2 상부 고정층 패턴(254)는 도 5의 제1 하부 고정층(112) 및 제2 상부 고정층(134)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제1 하부 고정층 패턴(232) 및 제2 상부 고정층 패턴(254)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있으며, 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층 패턴(234) 및 제1 상부 고정층 패턴(252)은 도 5의 제2 하부 고정층(114) 및 제1 상부 고정층(132)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제2 하부 고정층 패턴(234) 및 제1 상부 고정층 패턴(252)은 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함하며, 이에 따라 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
고정층 구조물(257) 상에는 순차적으로 터널 배리어 패턴(260), 자유층 패턴(270) 및 캡핑 패턴(280)이 적층되며, 각각 도 1 내지 도 5를 참조로 설명한 터널 배리어층(140), 자유층(150) 및 캡핑층(160)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
상부 전극(290)은 하부 전극(220)과 실질적으로 동일하거나 유사한 금속 또는 금속 질화물을 포함할 수 있다.
상부 전극(290)은 상기 MTJ 구조 및 하부 전극(220) 형성을 위한 식각 마스크로 제공될 수도 있다. 일부 실시예들에 있어서, 상부 전극(290)을 활용한 건식 식각 공정을 통해 상기 MTJ 구조 및 하부 전극(220)이 형성될 수 있으며, 상기 건식 식각 공정의 특성에 기인하여 상기 MTJ 구조의 측벽은 경사진 프로파일을 가질 수 있다.
일부 실시예들에 있어서, 복수의 층들이 반복 적층된 고정층 구조물(257)의 두께를 감안하여, 상부 전극(290)은 충분한 두께를 갖도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 자기 메모리 소자의 표면을 커버하는 패시베이션 막(295)이 더 형성될 수 있다. 패시베이션 막(295)은 층간 절연막(110)의 상기 상면 및 상기 자기 메모리 소자의 측벽 및 상면을 따라 컨포멀하게 형성될 수 있다. 예를 들면, 패시베이션 막(295)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 패시베이션 막(295)은 상기 MTJ 구조에 포함된 각 층들의 예를 들면, 자성 물질들이 다른 층으로 확산되는 것을 방지하는 배리어로서 기능할 수도 있다.
도 6에서는 상기 MTJ 구조가 도 5에 도시된 바와 실질적으로 동일한 적층 구조를 갖는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 MTJ 구조는 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조를 가질 수도 있다.
상술한 예시적인 실시예들에 따르면, 상기 자기 메모리 장치는 상기 MTJ 구조에 포함되는 고정층 구조물(257) 내에 적어도 하나의 결정질(또는 고 Ms) 고정층 및 적어도 하나의 비정질(또는 저 Ms) 고정층을 포함할 수 있다. 따라서, 소정의 크기의 자기 벡터 및/또는 스핀 분극 특성을 확보하면서, TMR 특성의 손상 없이 Hex 값을 증가시킬 수 있다. 그러므로, 상기 자기 메모리 장치의 자화 변환 마진이 증가되어 동작 신뢰성이 향상될 수 있다.
도 7은 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 단면도이다. 도 7에 있어서, 기판(300)의 상면에 평행하면서 서로 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 상기 제1 및 제2 방향의 정의는 도 8 내지 도 18에서도 실질적으로 동일하게 적용된다.
도 7을 참조하면, 상기 자기 메모리 장치는 기판(300) 상에 형성된 트랜지스터 구조, 배선 구조물, 및 상기 트랜지스터 구조 및 상기 배선 구조물과 전기적으로 연결되는 자기 메모리 소자를 포함할 수 있다. 상기 자기 메모리 장치의 상부에는 상기 자기 메모리 소자와 전기적으로 연결되는 도전 라인이 배치될 수 있다.
기판(300)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 SOI 기판 또는 GOI 기판일 수 있다.
기판(300)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 제1 영역(I) 및 제2 영역(II)은 상기 자기 메모리 장치의 영역을 구분하기 위해 교호적으로 사용될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 상기 자기 메모리 소자들이 배치되는 셀 영역일 수 있다. 제2 영역(II)은 주변 회로들이 형성되는 주변 회로 영역, 또는 로직 소자들이 형성되는 로직 영역일 수 있다.
기판(300)의 상부는 소자 분리막(302)에 의해 한정되어 액티브 패턴들(305, 307)이 정의될 수 있다. 예를 들면, 기판(300)의 제1 영역(I) 및 제2 영역(II)에 각각 제1 액티브 패턴(305) 및 제2 액티브 패턴(307)이 형성될 수 있다.
일부 실시예들에 있어서, 제1 액티브 패턴(305)은 기판(300)의 상기 상면 방향에서 고립된 섬 형상을 가지며, 제1 영역(I) 내에서 복수의 제1 액티브 패턴들(305)이 상기 제1 및 상기 제2 방향을 따라 배열될 수 있다. 제2 액티브 패턴(307)은 제2 영역(II) 내에서 예를 들면, 상기 제1 방향으로 연장될 수 있다.
예를 들면, 제1 영역(I)의 기판(100) 상에는 제1 게이트 구조물(335)이 형성될 수 있다. 일부 예시적인 실시예들에 있어서, 제1 게이트 구조물(335)은 제1 액티브 패턴(305) 내에 매립될 수 있다. 예를 들면, 게1 게이트 구조물(335)은 제1 액티브 패턴(305) 내에 형성된 게이트 트렌치 내에 순차적으로 적층된 제1 게이트 절연 패턴(315), 제1 게이트 전극(325) 및 제1 게이트 마스크(330)를 포함할 수 있다.
일부 실시예들에 있어서, 제1 게이트 구조물(335)은 복수의 제1 액티브 패턴들(305) 및 소자 분리막(302)을 관통하며 상기 제1 방향으로 연장될 수 있다. 일부 실시예들에 있어서, 하나의 제1 액티브 패턴(305) 내에 2개의 제1 게이트 구조물들(335)이 매립될 수 있다.
제1 게이트 구조물들(335)과 인접한 제1 액티브 패턴(305)의 상부에는 예를 들면, 제1 및 제2 불순물 영역들(304, 306)이 형성될 수 있다. 제1 불순물 영역(304)은 상기 2개의 제1 게이트 구조물들(335) 사이의 제1 액티브 패턴(305)의 상부에 형성될 수 있다. 제2 불순물 영역(306)은 제1 액티브 패턴(305)의 주변부에 형성될 수 있다. 예를 들면, 하나의 제1 액티브 패턴(305)에 2개의 제2 불순물 영역들(306)이 형성되며, 각 제2 불순물 영역(306)은 제1 게이트 구조물(335)을 사이에 두고 제1 불순물 영역(304)과 대향할 수 있다.
제1 및 제2 불순물 영역들(304, 306) 및 제1 게이트 구조물(335)에 의해 예를 들면, 매립 셀 어레이 트랜지스터(Buried Cell Array Transistor: BCAT) 구조가 정의될 수 있다.
일부 실시예들에 있어서, 제1 게이트 전극(325)은 상기 자기 메모리 장치의 워드 라인(word line)으로 제공될 수 있다. 제1 불순물 영역(304) 및 제2 불순물 영역(306)은 각각 소스 영역 및 드레인 영역으로 제공될 수 있다.
제2 액티브 패턴(307)의 상면 상에는 제2 게이트 구조물(340)이 배치될 수 있다. 제2 게이트 구조물(340)은 예를 들면, 제2 액티브 패턴(307)의 상기 상면 상에 순차적으로 적층된 제2 게이트 절연 패턴(342), 제2 게이트 전극(344) 및 제2 게이트 마스크(346)을 포함할 수 있다.
제2 게이트 구조물(340)과 인접한 제2 액티브 패턴(307)의 상부에는 제3 불순물 영역(308)이 형성될 수 있다. 제2 게이트 구조물(340) 및 제3 불순물 영역(308)에 의해 제2 영역(II) 내에는 예를 들면, 주변 회로 트랜지스터 또는 로직 트랜지스터가 정의될 수 있다.
예를 들면, 제1 및 제2 게이트 절연 패턴들(315, 342)는 실리콘 산화물 또는 고유전율(high-k)의 금속 산화물을 포함할 수 있다. 제1 및 제2 게이트 전극들(325, 344)은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함할 수 있다. 제1 및 제2 게이트 마스크들(330, 346)은 실리콘 질화물을 포함할 수 있다.
도 7에서는 제1 영역(I)에 BCAT 구조, 제2 영역(II)에 평면(planar) 타입의 트랜지스터가 형성되는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들면, 제2 영역(II) 상에도 BCAT 구조가 형성될 수 있다. 또한, 제1 영역(I) 상에도 평면 타입 트랜지스터가 형성될 수 있다.
기판(300) 상에 형성된 상기 트랜지스터 구조 상에 상기 배선 구조물이 배치되며, 상기 배선 구조물은 상기 트랜지스터 구조와 전기적으로 연결되는 하부 배선들을 포함할 수 있다. 상기 하부 배선들은 도전 패턴(355), 콘택들(365, 377) 및 패드들(375)를 포함할 수 있다
제1 층간 절연막(350)은 소자 분리막(302) 및 액티브 패턴들(305, 307) 상에 형성되어 제1 영역(I) 및 제2 영역(II) 내에 형성된 상기 트랜지스터 구조들을 커버할 수 있다.
도전 패턴(355)은 제1 층간 절연막(350)을 관통하여 제1 불순물 영역(304)과 전기적으로 연결될 수 있다. 예를 들면, 도전 패턴(355)은 상기 제1 방향으로 연장하며 복수의 제1 불순물 영역들(304)과 전기적으로 연결될 수 있다. 이 경우, 도전 패턴(355)은 상기 자기 메모리 장치의 소스 라인으로 제공될 수 있다.
일부 실시예들에 있어서, 도전 패턴(355)은 각 제1 불순물 영역(304)과 전기적으로 연결되는 콘택으로 제공되며, 제1 층간 절연막(350) 상에 상기 제1 방향으로 연장되며, 복수의 도전 패턴들(355)과 연결되는 소스 라인이 배치될 수도 있다.
제2 층간 절연막(360)은 제1 층간 절연막(350) 상에 형성되어 도전 패턴(355)을 커버할 수 있다. 제1 콘택(365)은 제2 및 제1 층간 절연막들(360, 350)을 관통하여 제2 불순물 영역(306)과 전기적으로 연결될 수 있다. 예를 들면, 각 제2 불순물 영역(306) 마다 제1 콘택(365)이 연결될 수 있다.
제3 층간 절연막(370)은 제2 층간 절연막(360) 상에 형성되어 제1 콘택들(365)을 커버할 수 있다.
제3 층간 절연막(370) 내에는 제1 콘택(365)과 전기적으로 연결되는 패드(375)과 형성될 수 있다. 제2 콘택(377)은 제2 영역(II)에 구비되며, 제3 내지 제1 층간 절연막들(370, 360, 350)을 관통하며 제3 불순물 영역(308)과 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 각 제1 콘택(365) 마다 별도로 패드(375)가 제공될 수 있다. 일부 실시예들에 있어서, 패드(375)는 예를 들면, 제1 방향으로 연장하며 복수의 제1 콘택들과 연결될 수도 있다.
제1 내지 제3 층간 절연막들(350, 360, 370)은 TEOS, PEOX, FOX 등과 같은 실리콘 산화물 계열 물질을 포함할 수 있다. 도전 패턴(355), 콘택들(365, 377) 및 패드(375)는 Ti, Ta, W 등과 같은 금속 및/또는 상기 금속의 질화물을 포함할 수 있다.
제3 층간 절연막(370) 및 패드들(375) 상에는 상기 자기 메모리 소자들이 배치될 수 있다.
상기 자기 메모리 소자는 예를 들면, 도 6에 도시된 자기 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다.
이에 따라, 일부 실시예들에 있어서, 상기 자기 메모리 소자는 패드(375) 상면으로부터 순차적으로 적층된 하부 전극(405), MTJ 구조 및 상부 전극(470)을 포함할 수 있다. 상기 MTJ 구조는 하부 전극(405) 상에 순차적으로 적층된 고정층 구조물, 터널 배리어 패턴(445) 및 자유층 패턴(455)을 포함하며, 자유층 패턴(455) 상에는 캡핑 패턴(465)이 더 형성될 수도 있다.
상기 고정층 구조물은, 도 6 또는 도 5를 참조로 설명한 바와 같이, 하부 고정층 패턴(415), 스페이서(425) 및 상부 고정층 패턴(435)를 포함할 수 있다. 하부 고정층 패턴(415)은 제1 하부 고정층 패턴(412) 및 제2 하부 고정층 패턴(414)를 포함하며, 상부 고정층 패턴(435)은 제1 상부 고정층 패턴(432) 및 제2 상부 고정층 패턴(434)을 포함할 수 있다.
제1 하부 고정층 패턴(412) 및 제2 상부 고정층 패턴(434)는 도 5의 제1 하부 고정층(112) 및 제2 상부 고정층(134)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제1 하부 고정층 패턴(412) 및 제2 상부 고정층 패턴(434)은 Co 계열 또는 Fe 계열의 강자성체 결정질 합금을 포함할 수 있으며, 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층 패턴(414) 및 제1 상부 고정층 패턴(432)은 도 5의 제2 하부 고정층(114) 및 제1 상부 고정층(132)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제2 하부 고정층 패턴(414) 및 제1 상부 고정층 패턴(432)은 붕소와 같은 불순물이 포함된 Co 계열 또는 Fe 계열의 합금 구조를 포함하며, 이에 따라 비정질 구조, 상대적으로 낮은 Ms 및/또는 작은 표면 거칠기를 가질 수 있다.
도 7에서는 상기 MTJ 구조가 도 6 또는 도 5에 도시된 바와 실질적으로 동일한 적층 구조를 갖는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 MTJ 구조는 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조를 가질 수도 있다.
제3 층간 절연막(370) 및 상기 자기 메모리 소자들의 측벽들 상에는 패시베이션 막(475)이 형성될 수 있다. 패시베이션 막(475)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
패시베이션 막(475) 상에는 상기 자기 메모리 소자들을 덮는 상부 절연막(480)이 형성될 수 있다. 상부 절연막(480) 내에는 상기 자기 메모리 소자들과 전기적으로 연결되는 상기 도전 라인이 형성될 수 있다.
예를 들면, 제3 층간 절연막(370) 내에는 트렌치(484) 및 비아 홀(482)을 포함하는 개구부가 형성되며, 상기 개구부의 내벽을 따라 배리어 패턴(492)이 형성되며, 배리어 패턴(492) 상에 상기 개구부의 나머지 부분을 채우는 금속 충진 패턴(494)이 형성될 수 있다. 이에 따라, 배리어 패턴(492) 및 금속 충진 패턴(494)을 포함하는 상기 도전 라인이 형성될 수 있다.
배리어 패턴(492)은 Ti, Ta, 루테늄(Ru)과 같은 금속 또는 상기 금속의 질화물을 포함할 수 있다. 금속 충진 패턴(494)은 구리(Cu) 또는 W을 포함할 수 있다.
상기 도전 라인은 예를 들면, 상기 제2 방향으로 연장하며 복수의 자기 메모리 소자들과 전기적으로 연결되는 비트 라인으로 제공될 수 있다. 상기 도전 라인은 비아 홀(482)을 통해 제2 콘택(377)과도 전기적으로 연결될 수 있다. 따라서, 상기 주변 회로 트랜지스터 또는 로직 트랜지스터로부터 전기적 신호가 상기 자기 메모리 소자들로 전송될 수 있다.
도 8 내지 도 18은 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 기판(300) 상에 제1 및 제2 액티브 패턴들(305, 307)을 형성하고, 제1 액티브 패턴(305)의 상부에 게이트 트렌치들(312)을 형성할 수 있다.
기판(300) 또는 상기 자기 메모리 장치는 제1 영역(I) 및 제2 영역(II)을 포함하며, 제1 영역(I) 및 제2 영역(II)은 각각 셀 영역 및 주변 회로 영역에 해당할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 액티브 패턴들(305, 307)은 얕은 트렌치 소자분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 기판(300) 상부를 식각하여 소자분리 트렌치를 형성하고, 상기 소자 분리 트렌치를 채우는 절연막을 형성할 수 있다. 상기 절연막의 상부를 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 상기 소자 분리 트렌치를 채우는 소자 분리막(302)이 형성될 수 있다.
기판(300)의 상기 상부는 소자 분리막(302)에 의해 한정되어 제1 액티브 패턴들(305) 및 제2 액티브 패턴(307)이 형성될 수 있다.
제1 액티브 패턴들(302)은 제1 영역(I) 내에 형성되며, 각각 소자 분리막(302) 내에 매립된 섬 형상을 가질 수 있다, 제2 액티브 패턴(307)은 제2 영역(II)에서 상기 제1 방향으로 연장되는 플레이트 형상을 가질 수 있다.
이후, 소자 분리막(302) 상에 제1 액티브 패턴들(302)의 상면을 부분적으로 노출시키는 마스크 패턴(310)을 형성할 수 있다. 마스크 패턴(310)을 이용하여 제1 액티브 패턴들(302)의 상부를 부분적으로 식각하여 게이트 트렌치들(312)을 형성할 수 있다.
일부 실시예들에 있어서, 하나의 제1 액티브 패턴(305)에 2개의 게이트 트렌치들(312)이 형성될 수 있다. 각 게이트 트렌치(312)는 상기 제1 방향을 따라 소자 분리막(302)의 상부 및 복수의 제1 액티브 패턴들(305)의 상부들을 관통하며 연장될 수 있다.
마스크 패턴(310)은 예를 들면, 실리콘 질화물 계열 물질, 포토레지스트 물질 또는 스핀-온 하드마스크(Spin-On Hardmask: SOH) 물질을 사용하여 형성될 수 있다.
도 9를 참조하면, 게이트 트렌치(312)의 내벽 상에 제1 게이트 절연 패턴(315)을 형성할 수 있다. 제1 게이트 절연 패턴(315) 및 마스크 패턴(310) 상에는 게이트 트렌치(312)를 채우는 제1 게이트 전극막(320)을 형성할 수 있다.
일부 실시예들에 있어서, 제1 게이트 절연 패턴(315)은 게이트 트렌치(312)에 의해 노출된 기판(300) 표면에 대해 열산화 공정 또는 라디칼 산화 공정을 수행하여 형성될 수 있다. 이와는 달리, 제1 게이트 절연 패턴(315)은 마스크 패턴(310)의 표면 및 게이트 트렌치(312)의 상기 내벽 상에 실리콘 산화물 또는 금속 산화물을 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 증착시켜 제1 게이트 절연막을 형성 한 후, 상기 제1 게이트 절연막의 상부를 제거하여 형성될 수도 있다.
제1 게이트 전극막은 Ti, Ta, W 등과 같은 금속, 금속 질화물 및/또는 도핑된 폴리실리콘을 사용하여 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리기상증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
도 10을 참조하면, 게이트 트렌치(312) 내에 제1 게이트 구조물(335)을 형성하고, 제1 액티브 패턴들(305)의 상부에 제1 및 제2 불순물 영역들(304, 306)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 전극막(320)의 상부를 CMP 공정을 통해 마스크 패턴(310)의 상면이 노출될 때까지 평탄화할 수 있다. 이후, 에치-백(etch-back) 공정을 통해 잔류하는 제1 게이트 전극막(320)의 상부를 추가적으로 제거하여 게이트 트렌치(312)를 부분적으로 채우는 제1 게이트 전극(325)을 형성할 수 있다.
이어서, 제1 게이트 전극(325) 및 마스크 패턴(310) 상에 예를 들면, 실리콘 질화물을 포함하는 제1 게이트 마스크막을 형성할 수 있다. 상기 제1 게이트 마스크막 및 마스크 패턴(310)을 함께 CMP 공정을 통해 평탄화하여 게이트 트렌치(312)의 나머지 부분을 채우는 제1 게이트 마스크(330)가 형성될 수 있다. 상술한 공정에 의해, 각 게이트 트렌치(312) 내에는 제1 게이트 절연 패턴(315), 제1 게이트 전극(325) 및 제1 게이트 마스크(330)가 순차적으로 적층된 제1 게이트 구조물(335)이 형성될 수 있다.
제1 게이트 구조물(335)은 게이트 트렌치(312)의 형상에 따라, 상기 제1 방향으로 연장하며 소자 분리막(302) 및 제1 액티브 패턴들(305) 내에 매립될 수 있다.
이후, 제2 영역(II)을 커버하는 제1 이온 주입 마스크(도시되지 않음)를 형성하고, 제1 게이트 구조물들(335)과 인접한 제1 액티브 패턴들(305)의 상부에 불순물을 주입하여 제1 및 제2 불순물 영역들(304, 306)을 형성할 수 있다. 상기 제1 이온 주입 마스크는 제1 및 제2 불순물 영역들(304, 306) 형성 후 예를 들면, 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
이에 따라, 제1 영역(I)의 기판(300) 상부에는 제1 및 제2 불순물 영역들(304, 306), 및 제1 게이트 구조물(335)에 의해 정의되는 BCAT 구조가 형성될 수 있다.
도 11을 참조하면, 제2 액티브 패턴(307) 상에 제2 게이트 구조물(340) 및 제3 불순물 영역(308)을 형성할 수 있다.
예를 들면, 제1 및 제2 액티브 패턴들(305, 307) 및 소자 분리막(302) 상에 제2 게이트 절연막, 제2 게이트 전극막 및 제2 게이트 마스크막을 형성할 수 있다. 제2 게이트 마스크막을 부분적으로 식각하여 제2 게이트 마스크(346)를 형성하고, 제2 게이트 마스크(346)를 활용하여 상기 제2 게이트 전극막 및 상기 제2 게이트 절연막을 패터닝할 수 있다. 이에 따라, 제2 액티브 패턴(307)의 상면으로부터 순차적으로 적층된 제2 게이트 절연 패턴(342), 제2 게이트 전극(344) 및 제2 게이트 마스크(346)을 포함하는 제2 게이트 구조물(340)이 형성될 수 있다.
이후, 제1 영역(I)을 커버하는 제2 이온 주입 마스크(도시되지 않음)를 형성하고 제2 게이트 구조물(340)에 인접한 제2 액티브 패턴(307) 상부에 불순물을 주입하여 제3 불순물 영역(308)을 형성할 수 있다.
이에 따라, 제2 액티브 패턴(307) 상에는 제2 게이트 구조물(340) 및 제3 불순물 영역(308)을 포함하는 주변회로 트랜지스터 또는 로직 트랜지스터가 형성될 수 있다.
상기 제2 게이트 절연막은 액티브 패턴들(305, 307)에 대한 열 산화 공정 또는 라디칼 산화 공정을 통해 형성되며, 실리콘 산화물을 포함할 수 있다. 일 실시예에 있어서, 상기 제2 게이트 절연막은 실리콘 산화물 또는 금속 산화물을 포함하도록, CVD 공정과 같은 증착 공정을 통해 형성될 수 있다.
상기 제2 게이트 금속막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 형성되며, 상기 제2 게이트 마스크막은 실리콘 질화물 계열 물질을 포함하도록 형성될 수 있다. 상기 제2 게이트 금속막 및 상기 제2 게이트 마스크막은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
일부 실시예들에 있어서, 상기 제2 게이트 절연막을 형성하기 전에 제1 영역(I)을 커버하는 마스크 패턴을 형성할 수 있다. 이 경우, 상기 상에 제2 게이트 절연막, 제2 게이트 전극막 및 제2 게이트 마스크막은 상기 마스크 패턴 및 제2 액티브 패턴(307)의 표면들 상에 컨포멀하게 형성될 수 있다. 제2 게이트 구조물(340) 형성 후에는 상기 마스크 패턴이 상기 제2 이온 주입 마스크로도 활용될 수 있다. 제3 불순물 영역(308) 형성 후 상기 마스크 패턴 및 상기 제2 이온 주입 마스크는 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 12를 참조하면, 제1 영역(I)의 BCAT 구조와 전기적으로 연결되는 도전 패턴(355) 및 제1 콘택들(365)을 형성할 수 있다.
예를 들면, 제1 및 제2 액티브 패턴들(305, 307) 및 소자 분리막(302) 상에 상기 트랜지스터들을 덮는 제1 층간 절연막(350)을 형성할 수 있다. 제1 층간 절연막(350)을 부분적으로 식각하여 제1 불순물 영역(355)을 노출시키는 제1 개구부를 형성한 후, 상기 제1 개구부를 충분히 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막의 상부를 예를 들면, CMP 공정을 통해 평탄화하여 도전 패턴(355)을 형성할 수 있다.
일부 실시예들에 있어서, 도전 패턴(355)은 상기 제1 방향으로 연장하며, 복수의 제1 불순물 영역들(304)과 전기적으로 연결될 수 있다. 이 경우, 도전 패턴(355)은 소스 라인으로 제공될 수 있다.
제1 층간 절연막(350) 상에 도전 패턴(355)을 덮는 제2 층간 절연막(350)을 형성할 수 있다. 제2 층간 절연막(350)을 부분적으로 식각하여 제2 불순물 영역(306)을 각각 노출시키는 제1 콘택 홀들을 형성할 수 있다. 상기 제1 콘택 홀들을 충분히 채우는 제2 도전막을 형성한 후, 상기 제2 도전막의 상부를 CMP 공정을 통해 평탄화하여 제1 콘택들(365)을 형성할 수 있다.
제1 및 제2 층간 절연막들(350, 360)은 실리콘 산화물을 포함하도록 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다. 상기 제1 및 제2 도전막들은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 스퍼터링(sputtering) 공정, CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 13을 참조하면, 제1 콘택(365)과 접촉하거나 전기적으로 연결되는 패드(375)를 형성할 수 있다.
예를 들면, 제2 층간 절연막(360) 상에 제1 콘택들(365)을 덮는 제3 층간 절연막(370)을 형성할 수 있다. 제3 층간 절연막(370)은 제1 및 제2 층간 절연막들(350, 360)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다.
제3 층간 절연막(370)을 부분적으로 제거하여 제1 콘택(365)을 적어도 부분적으로 노출시키는 제2 개구부를 형성할 수 있다. 이후, 상기 제2 개구부 내에 제3 도전막을 충진한 후, CMP 공정을 통해 평탄화하여 패드(375)를 형성할 수 있다.
일부 실시예들에 있어서, 상기 제2 개구부는 제1 콘택(365) 각각의 상면이 노출되도록 형성될 수 있다. 이 경우, 패드(375)는 각 제1 콘택(365)과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 상기 제2 개구부는 상기 제1 방향으로 연장하여 복수의 제1 콘택들(365)의 상면들이 노출되도록 형성될 수도 있다. 이 경우, 패드(375)는 상기 제1 방향으로 연장되는 라인 형상을 가질 수도 있다.
상기 제3 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 CVD 공정, 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 제3 도전막은 구리 전해도금 공정과 같은 도금 공정을 통해 형성될 수도 있다.
일부 실시예들에 있어서, 상기 제3 도전막을 형성하기 전에 상기 제2 개구부의 내벽 상에 예를 들면, 금속 질화물을 포함하는 배리어 도전막을 형성할 수도 있다.
이후, 제2 영역(II)에 형성된 상기 주변회로 트랜지스터 또는 상기 로직 트랜지스터와 전기적으로 연결되는 제2 콘택(377)을 형성할 수 있다, 예를 들면, 제3 내지 제1 층간 절연막들(370, 360, 350)을 부분적으로 식각하여 제3 불순물 영역(308)을 노출시키는 제3 개구부를 형성할 수 있다.
상기 제3 개구부를 충분히 채우는 제4 도전막을 형성하고, 상기 제4 도전막의 상부를 CMP 공정을 통해 평탄화하여 제2 콘택(377)을 형성할 수 있다. 상기 제4 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 CVD 공정, 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
도 14를 참조하면, 제3 층간 절연막(370) 상에 패드들(375) 및 제2 콘택들(377)을 덮는 하부 전극막(400)을 형성할 수 있다. 하부 전극막(400)은 예를 들면, Ti, Ta, W 등과 같은 금속 또는 상기 금속의 질화물을 포함하도록 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
하부 전극막(400) 상에는 MTJ 구조 형성을 위한 막들을 적층할 수 있다. 일부 예시적인 실시예들에 있어서, 하부 전극막(400) 상에 순차적으로 제1 하부 고정층(411), 제2 하부 고정층(413), 스페이서 층(420), 제1 상부 고정층(431), 제2 상부 고정층(433), 터널 배리어층(440), 자유층(450) 및 캡핑층(460)을 순차적으로 형성할 수 있다.
일부 실시예들에 있어서, 상기 MTJ 구조 형성을 위한 막들은 도 5를 참조로 설명한 막들과 실질적으로 동일하거나 유사한 물질을 포함하도록 예를 들면, 스퍼터링 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 상기 막들은 스퍼터링 공정 챔버 내에서 각 막에 포함되는 물질에 따라 금속 타겟 및/또는 반응 가스를 변화시키면서 인 시투(in situ)로 형성될 수 있다.
예를 들면, 제1 하부 고정층(411)은 Co 타겟, Fe 타겟, Pt 타겟 등을 사용하는 스퍼터링 공정을 통해 CoPt, FePt와 같은 결정질 합금을 포함하도록 형성될 수 있다. 이에 따라, 제1 하부 고정층(411)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층(413)은 비정질화를 위한 불순물 원소를 포함하는 타겟이 추가로 사용되어 형성될 수 있다. 예를 들면, CoB 타겟, CoPtB 타겟 등이 사용되어 제2 하부 고정층(413)은 CoPtB, FePtB 등의 비정질 합금을 포함하도록 형성될 수 있다. 이에 따라, 제2 하부 고정층(413)은 상대적으로 낮은 Ms 및/또는 낮은 표면 거칠기를 가질 수 있다.
제1 상부 고정층(431) 및 제2 상부 고정층(433)은 각각 제2 하부 고정층(413) 및 제1 하부 고정층(411)과 실질적으로 동일하거나 유사한 공정 및/또는 물질을 사용하여 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 상기 MTJ 구조 형성을 위한 막들은 도 1 내지 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조로 형성될 수도 있다.
캡핑층(460) 상에는 상부 전극(470)이 형성될 수 있다. 예를 들면, 캡핑층(460) 상에 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 상부 전극막을 형성하고, 패드(375)와 중첩되도록 패터닝하여 복수의 상부 전극들(470)이 형성될 수 있다.
도 15를 참조하면, 상부 전극(470)을 식각 마스크로 사용하여 상기 MTJ 구조 형성을 위한 막들 및 하부 전극막(400)을 예를 들면, 건식 식각 공정을 통해 순차적으로 식각할 수 있다. 이에 따라, 패드(475) 상에 하부 전극(405), MTJ 구조 및 상부 전극(470)을 포함하는 자기 메모리 소자가 형성될 수 있다.
상기 MTJ 구조는 하부 전극(405)의 상면으로부터 순차적으로 적층된하부 고정층 패턴(415), 스페이서(425), 상부 고정층 패턴(435), 터널 배리어 패턴(445), 자유층 패턴(455) 및 캡핑 패턴(465)을 포함할 수 있다.
하부 고정층 패턴(415)은 제1 하부 고정층 패턴(412) 및 제2 하부 고정층 패턴(414)를 포함할 수 있다. 상부 고정층 패턴(435)은 제1 상부 고정층 패턴(432) 및 제2 상부 고정층 패턴(434)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 자기 메모리 소자는 도 6에 도시된 자기 메모리 소자와 실질적으로 동일하거나 유사한 적층 구조를 가질 수 있다.
도 16을 참조하면, 제3 층간 절연막(370)의 상면 및 상기 자기 메모리 소자들의 표면들을 따라 패시배이션 막(475)을 형성할 수 있다.
예를 들면, 패시베이션 막(475)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 ALD 공정을 통해 형성될 수 있다.
패시베이션 막(475) 상에는 상기 자기 메모리 소자들을 커버하는 상부 절연막(480)을 형성할 수 있다. 상부 절연막(480)은 예를 들면, 제1 내지 제3 층간 절연막들(350, 360, 370)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 포함하도록 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 17을 참조하면, 제2 영역(II) 내에 형성된 상부 절연막(480) 및 패시베이션 막(475) 부분들을 식각하여 비아 홀(482)을 형성할 수 있다. 예시적인 실시예들에 따르면 비아 홀(482)을 통해 제2 콘택(377)의 상면이 적어도 부분적으로 노출될 수 있다.
이후, 상부 절연막(480)의 상부 및 제1 영역(I) 내의 패시베이션 막(475)의 상부를 부분적으로 제거하여 비아 홀(482)과 연통되는 트렌치(484)를 형성할 수 있다. 트렌치(484)의 저면을 통해 상부 전극들(470)의 상면들이 노출될 수 있다.
도 18을 참조하면, 비아 홀(482) 및 트렌치(484)를 채우는 도전 라인을 형성할 수 있다.
예시적인 실시예들에 따르면, 비아 홀(482) 및 트렌치(484)의 내벽들을 따라 컨포멀하게 배리어 막을 형성하고, 상기 배리어 막 상에 비아 홀(482) 및 트렌치(484)를 충분히 채우는 금속 충진막을 형성할 수 있다. 이후, CMP 공정을 통해 상기 배리어 막 및 상기 금속 충진막의 상부들을 평탄화하여 배리어 패턴(492) 및 금속 충진 패턴(494)을 포함하는 상기 도전 라인이 형성될 수 있다.
일부 실시예들에 있어서, 상기 배리어 막은 Ti, Ta, Ru 등의 금속 또는 상기 금속의 질화물을 포함하도록 스퍼터링 공정 또는 CVD 공정을 통해 형성될 수 있다. 상기 금속 충진막은 구리 전해 도금 공정과 같은 도금 공정을 통해 형성될 수 있다. 예를 들면, 상기 배리어 막 상에 구리 씨드 막을 형성한 후 상기 구리 전해 도금 공정을 통해 상기 금속 충진막이 형성될 수 있다.
트렌치(484) 내에 형성된 상기 도전 라인 부분은 예를 들면, 상기 제2 방향으로 연장되며 상기 자기 메모리 장치의 비트 라인으로 제공될 수 있다. 비아 홀(482) 내에 형성된 상기 도전 라인 부분은 제2 콘택(377)과 전기적으로 연결되어 상기 주변 회로 트랜지스터 또는 상기 로직 트랜지스터로부터 전기적 신호를 전송하는 비아 구조물로 제공될 수 있다.
도 19는 예시적인 실시예들에 따른 자기 메모리 장치를 나타내는 사시도이다. 예를 들면, 도 19는 도전 라인들이 교차하는 교차부에 메모리 셀이 정의되는 크로스-포인트(cross-point) 구조의 자기 메모리 장치를 도시하고 있다.
도 19에서 베이스 절연막(500)의 상면에 평행하며 예를 들면, 서로 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 상기 방향의 정의는 도 20 내지 도 26에도 실질적으로 동일하게 적용될 수 있다.
도 19를 참조하면, 상기 자기 메모리 장치는 서로 교차하는 방향으로 연장되는 제1 도전 라인(505) 및 제2 도전 라인(585)을 포함하며, 제1 도전 라인(505) 및 제2 도전 라인(585) 사이에 배치되는 하부 전극(520b), MTJ 구조 및 상부 전극(569)을 포함할 수 있다.
제1 도전 라인(505)은 베이스 절연막(500) 상에 배치되어 예를 들면, 상기 제1 방향을 따라 연장될 수 있다. 또한, 복수의 제1 도전 라인들(505)이 상기 제2 방향을 따라 배열될 수 있다.
베이스 절연막(500)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 베이스 절연막(500)은 반도체 기판(도시되지 않음) 상에 형성된 트랜지스터와 같은 하부 구조물(도시되지 않음)을 커버할 수 있다.
제2 도전 라인(585)은 제1 도전 라인(505) 상부에 배치되어 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제2 도전 라인들(585)이 상기 제1 방향을 따라 복수로 배치될 수 있다.
제1 및 제2 도전 라인들(505, 585)은 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨과 같은 금속 또는 이들 금속의 질화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전 라인(505)은 상기 자기 메모리 장치의 워드 라인으로 제공될 수 있다. 제2 도전 라인(585)은 상기 자기 메모리 장치의 비트 라인으로 제공될 수 있다.
제1 도전 라인(310) 및 제2 도전 라인(380)이 교차 혹은 중첩되는 교차부에는 메모리 셀이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 상기 메모리 셀들이 상기 제1 방향 및 상기 제2 방향을 따라 정의되어 크로스-포인트 어레이를 형성할 수 있다.
상기 메모리 셀은 상기 교차부마다 배치되는 하부 전극(520b) 및 상부 전극(569)과, 하부 및 상부 전극들(520b, 569) 사이의 상기 MTJ 구조를 포함할 수 있다.
상기 MTJ 구조는 도 6 또는 도 7을 참조로 설명한 MTJ 구조와 실질적으로 동일한 구성 및/또는 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 MTJ 구조는 하부 전극(520b)으로부터 순차적으로 적층되는 하부 고정층 패턴(528), 스페이서(534), 상부 고정층 패턴(547), 터널 배리어 패턴(554), 자유층 패턴(559) 및 캡핑 패턴(565)을 포함할 수 있다.
하부 고정층 패턴(528)은 제1 하부 고정층 패턴(526) 및 제2 하부 고정층 패턴(527)을 포함하며, 상부 고정층 패턴(547)은 제1 상부 고정층 패턴(546) 및 제2 상부 고정층 패턴(548)을 포함할 수 있다.
상기 MTJ 구조는 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 MTJ 구조는 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조를 가질 수도 있다.
일부 예시적인 실시예들에 있어서, 하부 전극(520b) 및 제1 도전 라인(505) 사이에는 선택 소자(S)가 배치될 수 있다. 예를 들면, 선택 소자(S)는 반도체 다이오드를 포함할 수 있다. 상기 반도체 다이오드는 서로 다른 불순물을 포함하는 제1 반도체 패턴(516) 및 제2 반도체 패턴(518)을 포함할 수 있다.
이에 따라, 상기 메모리 셀은 하나의 선택 소자(S) 및 자기 메모리 소자로서 제공되는 저항 소자(R)를 포함하는 "1S+1R" 구조를 가질 수 있다.
상기 제2 방향으로 인접하는 상기 메모리 셀들의 측벽들 및 상기 메모리 셀들 사이의 베이스 절연막(500)의 상면을 따라 제1 패시베이션 패턴(572)이 형성될 수 있다. 제1 패시베이션 패턴(572) 상에는 상기 제2 방향으로 인접하는 상기 메모리 셀들 사이에서 상기 제1 방향으로 연장하는 제1 절연 패턴(575)이 형성될 수 있다.
상기 제1 방향으로 인접하는 상기 메모리 셀들의 측벽들 및 상기 메모리 셀들 사이의 제1 도전 라인(505)의 상면에는 제2 패시베이션 패턴(592)이 형성될 수 있다. 제2 패시베이션 패턴(592) 상에는 상기 제1 방향으로 인접하는 상기 메모리 셀들 사이에서 상기 제2 방향으로 연장하는 제2 절연 패턴(595)이 형성될 수 있다.
제1 및 제2 패시베이션 패턴들(572, 592)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제2 절연 패턴들(575, 595)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
도 20 내지 도 26은 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 도 20 내지 도 23은 상기 제2 방향을 따라 절단된 단면도들이다. 도 24 내지 도 26은 상기 제1 방향을 따라 절단된 단면도들이다.
도 20을 참조하면, 베이스 절연막(500) 상에 제1 도전막(502), 제1 반도체 막(511) 및 제2 반도체 막(513)을 순차적으로 형성할 수 있다.
베이스 절연막(500)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 예를 들면, 베이스 절연막(500)은 반도체 기판(도시되지 않음) 상에 형성된 트랜지스터와 같은 하부 구조물(도시되지 않음)을 덮도록 상기 절연 물질을 증착하여 형성될 수 있다.
제1 반도체 막(511) 및 제2 반도체 막(513)은 폴리실리콘과 같은 반도체 막을 형성한 후, 순차적으로 n형 불순물 및 p형 불순물을 주입하여 형성될 수 있다. 상기 n형 불순물 및 p형 불순물의 주입 깊이를 조절하여 상기 반도체 막이 제1 반도체 막(511) 및 제2 반도체 막(513)으로 분리될 수 있다.
도 21을 참조하면, 제2 반도체 막(513) 상에 순차적으로 하부 전극막(520), 제1 하부 고정층(521), 제2 하부 고정층(523), 스페이서 층(530), 제1 상부 고정층(541), 제2 상부 고정층(543), 터널 배리어층(550), 자유층(555), 및 캡핑층(560)을 순차적으로 형성될 수 있다. 캡핑층(560) 상에는 예를 들면, 상기 제1 방향을 연장하는 복수의 상부 전극막 패턴(567)을 형성할 수 있다.
일부 예시적인 실시예들에 따르면, 하부 전극막(520) 내지 상부 전극막 패턴(567)은 도 14를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및 물질을 사용하여 형성될 수 있다. 제1 하부 고정층(521) 내지 캡핑층(560)은 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조로 형성될 수 있다.
예를 들면, 제1 하부 고정층(521)은 Co 타겟, Fe 타겟, Pt 타겟 등을 사용하는 스퍼터링 공정을 통해 CoPt, FePt와 같은 결정질 합금을 포함하도록 형성될 수 있다. 이에 따라, 제1 하부 고정층(521)은 상대적으로 높은 Ms 및/또는 높은 표면 거칠기를 가질 수 있다.
제2 하부 고정층(523)은 비정질화를 위한 불순물 원소를 포함하는 타겟이 추가로 사용되어 형성될 수 있다. 예를 들면, CoB 타겟, CoPtB 타겟 등이 사용되어 제2 하부 고정층(523)은 CoPtB, FePtB 등의 비정질 합금을 포함하도록 형성될 수 있다. 이에 따라, 제2 하부 고정층(523)은 상대적으로 낮은 Ms 및/또는 낮은 표면 거칠기를 가질 수 있다.
제1 상부 고정층(541) 및 제2 상부 고정층(543)은 각각 제2 하부 고정층(523) 및 제1 하부 고정층(521)과 실질적으로 동일하거나 유사한 공정 및/또는 물질을 사용하여 형성될 수 있다.
일부 실시예들에 있어서, 하부 전극막(520) 상에는 도 1 내지 도 4를 참조로 설명한 바와 실질적으로 동일하거나 유사한 적층 구조로 MTJ 구조 형성을 위한 막들이 형성될 수도 있다.
도 22를 참조하면, 상부 전극막 패턴(567)을 식각 마스크로 사용하여 캡핑층(560) 내지 제1 도전막(502)을 예를 들면, 건식 식각 공정을 통해 순차적으로 식각하여 제1 개구부(570)를 형성할 수 있다. 제1 개구부(570)는 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 제1 개구부(570)의 저면을 통해 베이스 절연막(500)의 상면이 노출될 수 있다.
제1 개구부(570)가 형성됨에 따라, 베이스 절연막(500)으로부터 순차적으로 적층된 제1 도전 라인(505), 제1 반도체막 라인(512), 제2 반도체막 라인(514), 하부 전극막 패턴(520a), 제1 하부 고정층 라인(522), 제2 하부 고정층 라인(524), 스페이서 라인(532), 제1 상부 고정층 라인(542), 제2 상부 고정층 라인(544), 터널 배리어층 라인(552), 자유층 라인(557), 캡핑층 라인(562) 및 상부 전극막 패턴(567)을 포함하는 적층 구조물이 형성될 수 있다. 상기 적층 구조물은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다.
도 23을 참조하면, 제1 개구부(570)의 측벽 및 저면을 따라 제1 패시베이션 패턴(572)을 형성하고, 제1 패시베이션 패턴(572) 상에 제1 개구부(570)를 채우는 제1 절연 패턴(575)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 적층 구조물들의 표면들 및 베이스 절연막(500)의 상면을 따라 제1 패시베이션 막을 형성하고, 상기 제1 패시베이션 막 상에 제1 개구부(570)를 충분히 채우는 제1 절연막을 형성할 수 있다. 상기 제1 절연막 및 상기 제1 패시베이션 막의 상부들을 CMP 공정을 통해 평탄화하여 제1 패시베이션 패턴(572) 및 제1 절연 패턴(575)을 형성할 수 있다.
예를 들면, 상기 제1 패시베이션 막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 CVD 공정을 통해 형성될 수 있다. 상기 제1 절연막은 실리콘 산화물을 포함하도록 ALD 공정 또는 CVD 공정을 통해 형성될 수 있다.
도 24를 참조하면, 상부 전극막 패턴(567), 제1 패시베이션 패턴(572) 및 제1 절연 패턴(575) 상에 제2 도전막(580)을 형성할 수 있다.
제2 도전막(580)은 제1 도전막(502)에서와 실질적으로 동일하거나 유사한 공정 및/또는 물질을 사용하여 형성될 수 있다.
도 25를 참조하면, 제2 도전막(580)을 부분적으로 식각하여 상기 제2 방향으로 연장하는 제2 도전 라인(585)을 형성할 수 있다. 복수의 제2 도전 라인들(585)이 상기 제1 방향을 따라 형성될 수 있다.
이후, 제2 도전 라인들(585)을 실질적으로 식각 마스크로 사용하여, 상부 전극막 패턴(567) 내지 제1 반도체 막 라인(512)을 순차적으로 식각할 수 있다. 이에 따라, 제2 개구부(590)가 형성되며, 상기 적층 구조물이 추가적으로 상기 제2 방향을 따라 식각되어 제1 및 제2 도전 라인들(585, 505)의 교차부마다 메모리 셀이 형성될 수 있다.
제2 개구부(590)는 상기 제2 방향으로 연장되며, 제1 개구부(570)와 교차할 수 있다. 제2 개구부(590)를 통해 상기 제1 방향으로 인접하는 상기 메모리 셀들의 측벽이 노출될 수 있다. 한편, 제2 개구부(590)에 의해 제1 패시베이션 패턴(572) 및 제1 절연 패턴(575)이 절단될 수 있다. 제2 개구부(590)의 저면을 통해 제1 도전 라인(505)의 상면이 노출될 수 있다.
예시적인 실시예들에 따르면, 상기 메모리 셀은 제1 도전 라인(505)로부터 순차적으로 적층된 선택 소자(S), 하부 전극(520b), MTJ 구조로 제공되는 저항 소자(R) 및 상부 전극(569)를 포함할 수 있다.
선택 소자(S)는 제1 반도체 패턴(516) 및 제2 반도체 패턴(518)을 포함하며, 예를 들면 다이오드로 기능할 수 있다. 상기 MTJ 구조는 예를 들면, 하부 고정층 패턴(528), 스페이서(534), 상부 고정층 패턴(547), 터널 배리어 패턴(554), 자유층 패턴(559) 및 캡핑 패턴(565)를 포함할 수 있다.
하부 고정층 패턴(528)은 제1 하부 고정층 패턴(526) 및 제2 하부 고정층 패턴(527)을 포함하며, 상부 고정층 패턴(547)은 제1 상부 고정층 패턴(546) 및 제2 상부 고정층 패턴(548)을 포함할 수 있다.
도 26을 참조하면, 제2 개구부(590)의 측벽 및 저면 상에 제2 패시베이션 패턴(592)을 형성하고, 제2 패시베이션 패턴(592) 상에 제2 개구부(590)를 채우는 제2 절연 패턴(595)을 형성할 수 있다.
제2 패시베이션 패턴(592) 및 제2 절연 패턴(595)은 도 23에 도시된 제1 패시베이션 패턴(572) 및 제1 절연 패턴(575) 형성을 위한 공정 및/또는 물질과 실질적으로 동일하거나 유사한 공정 및/또는 물질을 사용하여 형성될 수 있다.
이에 따라, 상기 교차부에 형성된 상기 각 메모리 셀의 측벽은 제1 및 제2 패시베이션 패턴들(572, 592)에 의해 커버되며, 이웃하는 메모리 셀들은 제1 및 제2 절연 패턴들(575, 595)에 의해 서로 절연될 수 있다.
상술한 예시적인 실시예들에 따른 자기 메모리 장치에 있어서, 고정층 구조물 내에 적어도 하나의 결정질(또는 고 Ms) 고정층 및 적어도 하나의 비정질(또는 저 Ms) 고정층을 포함할 수 있다. 따라서, 소정의 크기의 자기 벡터 및/또는 스핀 분극 특성을 확보하면서, TMR 특성의 손상 없이 Hex 값을 증가시킬 수 있다. 그러므로, 예를 들면, 크로스-포인트 어레이와 같이 다수의 메모리 셀들이 포함되는 구조에서도 각 자기 메모리 소자 내에서의 자화 변환 마진이 증가되어 동작 신뢰성이 향상될 수 있다.
상술한 본 발명의 예시적인 실시예들에 의해 동작 특성이 향상된 MTJ 구조를 활용하여 고신뢰성, 고효율성을 가지며 다양한 구조의 MRAM 장치를 개발할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 102, 104, 106, 108, 257: 고정층 구조물
110, 115, 117: 하부 고정층
112, 411, 521: 제1 하부 고정층
114, 413, 523: 제2 하부 고정층
120, 240, 425, 534: 스페이서 130, 135, 137: 상부 고정층
132, 431, 541: 제1 상부 고정층 134, 433, 543: 제2 상부 고정층
140, 440, 550: 터널 배리어층 150, 450, 555: 자유층
160, 460, 560: 캡핑층 200, 300: 기판
210: 층간 절연막 215: 콘택 플러그
220, 405, 520b: 하부 전극
232, 412, 526: 제1 하부 고정층 패턴
234, 414, 527: 제2 하부 고정층 패턴
235, 415, 528: 하부 고정층 패턴
252, 432, 546: 제1 상부 고정층 패턴
254, 434, 548: 제2 상부 고정층 패턴
255, 435, 547: 상부 고정층 패턴
260, 445, 554: 터널 배리어 패턴
270, 455, 559: 자유층 패턴 280, 465, 565: 캡핑 패턴
290, 470, 569: 상부 전극 295, 475: 패시베이션 막
302: 소자 분리막 304: 제1 불순물 영역
306: 제2 불순물 영역 308: 제3 불순물 영역
305: 제1 액티브 패턴 307: 제2 액티브 패턴
310: 마스크 패턴 312: 게이트 트렌치
315: 제1 게이트 절연 패턴 320: 제1 게이트 전극막
325: 제1 게이트 전극 330: 제1 게이트 마스크
335: 제1 게이트 구조물 340: 제2 게이트 구조물
342: 제2 게이트 절연 패턴 344: 제2 게이트 전극
346: 제2 게이트 마스크 350: 제1 층간 절연막
355: 도전 패턴 360: 제2 층간 절연막
365: 제1 콘택 370: 제3 층간 절연막
375: 패드 377: 제2 콘택
400, 520: 하부 전극막 420, 530: 스페이서 층
480: 상부 절연막 482: 비아 홀
484: 트렌치 492: 배리어 패턴
494: 금속 충진 패턴 480: 상부 절연막
500: 베이스 절연막 502: 제1 도전막
505: 제1 도전 라인 511: 제1 반도체 막
512: 제1 반도체 막 라인 513: 제2 반도체 막
514: 제2 반도체 막 라인 516: 제1 반도체 패턴
518: 제2 반도체 패턴 520a: 하부 전극막 패턴
522: 제1 하부 고정층 라인 524: 제2 하부 고정층 라인
532: 스페이서 라인 542: 제1 상부 고정층 라인
544: 제2 상부 고정층 라인 552: 터널 배리어층 라인
557: 자유층 라인 562: 캡핑층 라인
567: 상부 전극막 패턴 570: 제1 개구부
572: 제1 패시베이션 패턴 575: 제1 절연 패턴
580: 제2 도전막 590: 제3 개구부
592: 제2 패시베이션 패턴 595: 제2 절연 패턴
585: 제2 도전 라인

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 회로 소자;
    상기 회로 소자와 전기적으로 연결되는 하부 전극;
    상기 하부 전극 상에 배치된 고정층 구조물;
    자유층; 및
    상기 고정층 구조물 및 상기 자유층 사이에 배치되는 터널 배리어층을 포함하는 자기 터널 접합(MTJ) 구조물; 및
    상기 MTJ 구조물 상에 배치되는 상부 전극을 포함하며,
    상기 고정층 구조물은 순차적으로 적층된 하부 고정층, 반강자성 스페이서 및 상부 고정층을 포함하고,
    상기 하부 고정층은 순차적으로 적층된 제1 결정질 강자성층 및 제1 비정질 강자성층을 포함하고, 상기 상부 고정층은 순차적으로 적층된 제2 비정질 강자성층 및 상기 제2 결정질 강자성층을 포함하며,
    상기 제1 및 제2 비정질 강자성층들은 상기 반강자성 스페이서의 하면 및 상면에 각각 접촉하여, 상기 반강자성 스페이서에 포함된 반강자성 물질의 확산을 방지하고,
    상기 제1 및 제2 비정질 강자성층들은 상기 제1 및 제2 결정질 강자성층들보다 작은 표면 거칠기를 갖는 자기 메모리 장치.
  2. 제1항에 있어서, 상기 각 제1 및 제2 결정질 강자성층들은 강자성 금속 원소들로 구성된 합금을 포함하며, 상기 각 제1 및 제2 비정질 강자성층들은 비자성 원소가 도핑된 강자성 금속 합금을 포함하는 자기 메모리 장치.
  3. 제2항에 있어서, 상기 비자성 원소는 붕소(B), 탄소(C), 질소(N), 산소(O), 불소(F), 염소(Cl), 황(S), 알루미늄(Al), 탄탈륨(Ta) 및 텅스텐(W)으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 자기 메모리 장치.
  4. 제3항에 있어서, 상기 각 제1 및 제2 결정질 강자성층들은 코발트-백금 합금(CoPt) 또는 철-백금 합금(FePt)을 포함하며, 상기 각 제1 및 제2 비정질 강자성층들은 CoPtB 또는 FePtB를 포함하는 자기 메모리 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 비정질 강자성층들은 상기 제1 및 제2 결정질 강자성층들 보다 낮은 포화 자화(Ms)를 갖는 자기 메모리 장치.
  6. 제5항에 있어서, 상기 각 제1 및 제2 비정질 강자성층들은 150 emu/cc 내지 800 emu/cc 범위의 Ms 값을 가지며, 상기 각 제1 및 제2 결정질 강자성층들은 1,000 emu/cc 내지 2,000 emu/cc 범위의 Ms 값을 갖는 자기 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 각 제1 및 제2 결정질 강자성층들은 체심입방(body-centered cubic: bcc) 격자 구조 또는 면심입방(face-centered cubic: fcc) 격자 구조를 가지며, 상기 반강자성 스페이서는 육방 밀집(hexagonal close packing: hcp) 격자 구조를 갖는 자기 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서, 상기 제2 결정질 강자성층은 상기 자유층과 접촉하고, 상기 제1 결정질 강자성층은 상기 하부 전극과 각각 접촉하는 자기 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제1 방향으로 연장하는 복수의 제1 도전 라인들;
    상기 제1 도전 라인 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들; 및
    상기 제1 도전 라인들 및 상기 제2 도전 라인들 사이에 배치된 고정층 패턴;
    자유층 패턴; 및
    상기 고정층 패턴 및 상기 자유층 패턴 사이에 배치되는 터널 배리어 패턴을 포함하는 자기 터널 접합(MTJ) 구조물을 포함하며,
    상기 고정층 패턴은 순차적으로 적층된 하부 고정층, 반강자성 스페이서 및 상부 고정층을 포함하고,
    상기 하부 고정층은 순차적으로 적층된 제1 결정질 강자성층 및 제1 비정질 강자성층을 포함하고, 상기 상부 고정층은 순차적으로 적층된 제2 비정질 강자성층 및 상기 제2 결정질 강자성층을 포함하며,
    상기 제1 및 제2 비정질 강자성층들은 상기 반강자성 스페이서의 하면 및 상면에 각각 접촉하여, 상기 반강자성 스페이서에 포함된 반강자성 물질의 확산을 방지하고,
    상기 제1 및 제2 비정질 강자성층들은 상기 제1 및 제2 결정질 강자성층들보다 작은 표면 거칠기를 갖는 자기 메모리 장치.
  20. 제19항에 있어서, 상기 제1 및 제2 비정질 강자성 층들은 상기 제1 및 제2 결정질 강자성 층들보다 낮은 포화 자화(Ms) 및 표면 거칠기를 갖는 자기 메모리 장치.
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