KR102126975B1 - 자기 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

자기 기억 소자에서, 기준 자성 패턴은 제1 고정 패턴, 상기 제1 고정 패턴과 터널 배리어 패턴 사이의 제2 고정 패턴, 및 상기 제1 및 제2 고정 패턴들 사이의 교환 결합 패턴을 포함한다. 상기 제2 고정 패턴은, 상기 터널 배리어 패턴에 인접한 분극 강화 자성 패턴, 상기 교환 결합 패턴에 인접한 교환 결합 강화 자성 패턴, 상기 분극 강화 자성 패턴 및 상기 교환 결합 강화 자성 패턴 사이의 중간 자성 패턴, 및 상기 중간 자성 패턴과 접촉하여 계면 수직 자성 이방성을 유도하는 비자성 패턴을 포함한다.

Description

자기 기억 소자 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 자기 기억 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들은 그것들의 소형화, 다기능화 및/또는 낮은 제조 단가 등으로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들 중에서 반도체 기억 소자들은 논리 데이터를 저장할 수 있다. 반도체 기억 소자들 중에서 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기 터널 접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기 터널 접합 패턴은 두개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 자기 저항비를 갖는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 높은 온도에서 특성 열화를 최소화시킬 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자를 제공한다. 상기 자기 기억 소자는 기판 상의 기준 자성 패턴 및 자유 자성 패턴; 및 상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴을 포함할 수 있다. 상기 기준 자성 패턴 및 자유 자성 패턴들의 자화 방향들은 상기 자유 자성 패턴과 상기 터널 배리어 패턴 간의 계면에 대하여 수직할 수 있다. 상기 기준 자성 패턴은, 제1 고정 패턴; 상기 제1 고정 패턴과 상기 터널 배리어 패턴 사이의 제2 고정 패턴; 및 상기 제1 및 제2 고정 패턴들 사이의 교환 결합 패턴을 포함할 수 있다. 상기 제2 고정 패턴은, 상기 터널 배리어 패턴에 인접한 분극 강화 자성 패턴; 상기 교환 결합 패턴에 인접한 교환 결합 강화 자성 패턴; 상기 분극 강화 자성 패턴 및 상기 교환 결합 강화 자성 패턴 사이의 중간 자성 패턴; 및 상기 중간 자성 패턴과 접촉하여 계면 수직 자성 이방성을 유도하는 비자성 패턴을 포함할 수 있다.
일 실시예에서, 상기 비자성 패턴은 상기 중간 자성 패턴과 동일한 결정 구조를 포함할 수 있다.
일 실시예에서, 상기 분극 강화 자성 패턴은 상기 비자성 패턴 및 상기 중간 자성 패턴과 동일한 결정 구조를 포함할 수 있다.
일 실시예에서, 상기 비자성 패턴 및 상기 중간 자성 패턴은 체심 입방 결정 구조(body-centered cubic (BCC) crystal structure)를 포함할 수 있다.
일 실시예에서, 상기 비자성 패턴은 텅스텐을 포함할 수 있으며, 상기 중간 자성 패턴은 철(Fe) 또는 철-보론(FeB)을 포함할 수 있다.
일 실시예에서, 상기 제1 고정 패턴은 상기 비자성 패턴과 다른 결정 구조를 가질 수 있다.
일 실시예에서, 상기 제1 고정 패턴은 CoPt 합금 또는 (Co/Pt)n L11 초격자 (n은 자연수)를 포함할 수 있다.
일 실시예에서, 상기 자유 자성 패턴은, 제1 자유 자성 패턴 및 제2 자유 자성 패턴; 및 상기 제1 및 제2 자유 자성 패턴들 사이의 삽입 패턴을 포함할 수 있다. 상기 삽입 패턴은 상기 제1 및 제2 자유 자성 패턴들과 접촉되어 계면 수직 자기 이방성을 유도할 수 있다.
일 실시예에서, 상기 삽입 패턴은 탄탈륨의 융점(melting point) 보다 높은 융점을 가질 수 있다.
일 실시예에서, 상기 교환 결합 강화 자성 패턴은 상기 중간 자성 패턴 내 원소와 다른 원소를 포함할 수 있으며, 상기 분극 강화 자성 패턴도 상기 중간 자성 패턴 내 원소와 다른 원소를 포함할 수 있다.
일 실시예에서, 상기 제1 고정 패턴, 상기 교환 결합 패턴, 상기 제2 고정 패턴, 상기 터널 배리어 패턴, 및 상기 자유 자성 패턴이 상기 기판 상에 차례로 적층될 수 있다.
일 실시예에서, 상기 교환 결합 강화 자성 패턴, 상기 비자성 패턴, 상기 중간 자성 패턴, 및 상기 분극 강화 자성 패턴이 상기 교환 결합 패턴 상에 차례로 적층될 수 있다.
일 실시예에서, 상기 제2 고정 패턴은 상기 중간 자성 패턴과 상기 분극 강화 자성 패턴 사이에 개재된 제2 비자성 패턴을 더 포함할 수 있다. 상기 제2 비자성 패턴은 상기 비자성 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 교환 결합 강화 자성 패턴, 상기 중간 자성 패턴, 상기 비자성 패턴, 및 상기 분극 강화 자성 패턴이 상기 교환 결합 패턴 상에 차례로 적층될 수 있다.
일 실시예에서, 상기 비자성 패턴 및 상기 중간 자성 패턴은 상기 교환 결합 패턴 상에 적어도 2회 교대로 적층될 수 있다.
일 실시예에서, 상기 자기 기억 소자는 상기 자유 자성 패턴 상에 배치된 캡핑 산화 패턴을 더 포함할 수 있다. 상기 캡핑 산화 패턴은 상기 자유 자성 패턴의 상부면과 접촉되어 계면 수직 자기 이방성을 유도할 수 있다.
일 실시예에서, 상기 자기 기억 소자는 상기 기판과 상기 제1 고정 패턴 사이에 개재되고, 상기 제1 고정 패턴과 동일한 결정 구조를 갖는 시드 패턴; 및 상기 자유 자성 패턴 상에 배치된 캡핑 전극을 더 포함할 수 있다.
일 실시예에서, 상기 자유 자성 패턴, 상기 터널 배리어 패턴, 상기 제2 고정 패턴, 상기 교환 결합 패턴, 및 상기 제1 고정 패턴이 상기 기판 상에 차례로 적층될 수 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자의 제조 방법을 제공한다. 이 방법은, 기판 상에 기준 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 형성하는 것을 포함하되, 상기 기준 자성층은 제1 고정층, 상기 제1 고정층과 상기 터널 배리어층 사이의 제2 고정층 및 상기 제1 및 제2 고정층들 사이의 교환 결합층을 포함할 수 있다. 상기 제2 고정층은 상기 터널 배리어 패턴에 인접한 분극 강화 자성층, 상기 교환 결합층에 인접한 교환 결합 강화 자성층, 상기 분극 강화 자성층 및 상기 교환 결합 강화 자성층 사이의 중간 자성층, 및 상기 중간 자성 패턴과 접촉하여 계면 수직 자성 이방성을 유도하는 비자성층을 포함할 수 있다.
일 실시예에서, 상기 방법은 적어도 상기 자유 자성층, 상기 터널 배리어층 및 상기 분극 강화 자성층을 형성한 후에, 열처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 열처리 공정의 공정 온도는 400℃ 내지 600℃의 범위를 가질 수 있다.
일 실시예에서, 상기 기준 자성층, 상기 터널 베리어층 및 상기 자유 자성층이 상기 기판 상에 순차적으로 형성될 수 있으며, 상기 열처리 공정은 상기 자유 자성층을 형성한 후에 수행될 수 있다.
일 실시예에서, 상기 비자성층은 상기 열처리 공정 시에 상기 분극 강화 자성층으로 향하는 상기 제1 고정층의 원자들에 대하여 확산 배리어 기능을 수행할 수 있다.
본 발명의 실시예들에 따르면, 상기 교환 결합 패턴 및 상기 터널 배리어 패턴 사이의 상기 제2 고정 패턴은 상기 분극 강화 자성 패턴뿐만 아니라 상기 비자성 패턴 및 상기 중간 자성 패턴을 포함한다. 여기서, 상기 비자성 패턴은 상기 중간 자성 패턴 및 상기 비자성 패턴 간의 계면에 상기 계면 수직 자기 이방성을 유도한다. 즉, 상기 비자성 패턴 및 상기 중간 자성 패턴에 의해 상기 제2 고정 패턴의 수직 자기 이방성이 향상된다. 이로 인하여, 상기 자기 터널 접합 패턴의 자기 저항비(tunneling magnetoresistance ratio)가 향상될 수 있으며, 고온에 의한 상기 자기 터널 접합 패턴의 특성 열화를 최소화할 수 있다. 결과적으로, 우수한 신뢰성을 갖는 자기 기억 소자를 구현할 수 있다.
또한, 상기 비자성 패턴은 상기 고온 열처리 공정 시에 상기 분극 강화 자성 패턴을 향하여 확산되는 상기 제1 고정 패턴의 원자들(예를 들어 백금(Pt) 원자들)에 대하여 확산 배리어 역할을 할 수 있다. 이로 인하여, 상기 자기 터널 접합 패턴의 신뢰성 열화를 감소시키거나 최소화할 수 있다. 이에 더하여, 상기 자기 터널 접합 패턴의 형성 후의 후속 공정들의 공정 온도 마진도 향상될 수 있다.
더 나아가, 상기 비자성 패턴은 상기 중간 자성 패턴과 동일한 결정 구조를 가질 수 있다. 이로 인하여, 상기 비자성 패턴은 상기 중간 자성 패턴이 상기 비자성 패턴과 동일한 결정 구조로 결정화되기 위한 시드 및/또는 핵 사이트 역할을 수행할 수 있다. 이로 인하여, 상기 제2 고정 패턴은 보다 용이하게 제조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 플로우차트(flowchart)이다.
도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 18 내지 도 20은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 21은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 플로우차트이다.
도 22는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 다른 예를 설명하기 위한 플로우차트이다.
도 23은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 25는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 26은 본 발명의 실시예들에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 27은 본 발명의 일 실시예들에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 1을 참조하면, 하부 층간 절연막(102)이 기판(100) 상에 배치될 수 있다. 상기 기판(100)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판)일 수 있다. 상기 하부 층간 절연막(102)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 일 실시예에서, 스위칭 소자(미도시)이 상기 기판(100)에 형성될 수 있으며, 상기 하부 층간 절연막(102)이 상기 스위칭 소자를 덮을 수 있다. 상기 스위칭 소자는 PN 다이오드(diode) 또는 전계 효과 트랜지스터일 수 있다. 상기
하부 콘택 플러그(105)가 상기 하부 층간 절연막(102)을 관통할 수 있다. 상기 하부 콘택 플러그(105)는 상기 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그(105)는 도핑된 반도체 물질(예컨대, 도핑된 실리콘), 금속(예컨대, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-화합물 반도체(예컨대, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 기준 자성 패턴(140a, reference magnetic pattern) 및 자유 자성 패턴(150a, free magnetic pattern)이 상기 하부 층간 절연막(102) 상에 배치되고, 터널 배리어 패턴(145a, tunnel barrier pattern)이 상기 기준 및 자유 자성 패턴들(140a, 150a) 사이에 배치된다. 상기 기준 자성 패턴(140a)은 일 방향으로 고정으로 자화 방향을 가질 수 있다. 상기 자유 자성 패턴(150a)의 자화 방향은 프로그램 동작에 의하여 상기 기준 자성 패턴(140a)의 상기 고정된 자화 방향에 평행한 방향 또는 반평행한 방향으로 변환될 수 있다. 상기 기준 및 자유 자성 패턴들(140a, 150a) 및 터널 배리어 패턴(145a)은 자기 터널 접합 패턴을 구성할 수 있다.
상기 기준 및 자유 자성 패턴들(140a, 150a)의 상기 자화 방향들은 상기 터널 배리어 패턴(145a)과 상기 자유 자성 패턴(150a)간의 계면에 수직하다. 즉, 상기 자기 터널 접합 패턴은 수직형 자기 터널 접합 패턴이다. 상기 자유 자성 패턴(150a)의 자화 방향은 스핀 토크 전송(spin torque transfer (STT)) 프로그램 동작에 의해 변화될 수 있다. 즉, 상기 자유 자성 패턴(150a)의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크를 이용하여 변화될 수 있다.
상기 기준 자성 패턴(140a)은 합성 반강자성 구조(synthetic anti-ferromagnetic (SAF) structure)를 가질 수 있다. 구체적으로, 상기 기준 자성 패턴(140a)은 제1 고정 패턴(110a, first pinned pattern), 상기 제1 고정 패턴(110a)과 상기 터널 배리어 패턴(145a) 사이의 제2 고정 패턴(135a), 및 상기 제1 및 제2 고정 패턴들(110a, 135a) 사이의 교환 결합 패턴(115a, exchange coupling pattern)를 포함한다.
상기 교환 결합 패턴(115a)은 상기 제1 고정 패턴(110a)의 자화 방향과 상기 제2 고정 패턴(135a)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 일 실시예에서, 상기 교환 결합 패턴(115a)은 RKKY 상호작용(Ruderman-Klttel-Kasuya-Yosida interaction)에 의하여 상기 제1 및 제2 고정 패턴들(110a, 135a)을 서로 결합시킬 수 있다. 이로써, 상기 제1 및 제2 고정 패턴들(110a, 135a)의 자화 방향들에 의해 생성된 자장들이 서로 상쇄되어, 상기 기준 자성 패턴(140a)의 순 자장(net magnetic field)이 최소화될 수 있다. 그 결과, 상기 기준 자성 패턴(140a)에 의해 생성된 자장이 상기 자유 자성 패턴(150a)에 주는 영향력을 최소화할 수 있다. 예컨대, 상기 교환 결합 패턴(115a)은 루테늄(Ru)을 포함할 수 있다.
상기 터널 배리어 패턴(145a)에 인접한 상기 제2 고정 패턴(135a)의 자화 방향이 상술된 상기 기준 자성 패턴(140a)의 고정된 자화 방향에 해당한다. 즉, 상기 제2 고정 패턴(135a)의 자화방향이 상기 자유 자성 패턴(150a)의 자화방향과 평행할 때, 상기 자기 터널 접합 패턴은 낮은 저항 값을 가질 수 있다. 이와는 달리, 상기 제2 고정 패턴(135a)의 자화방향이 상기 자유 자성 패턴(150a)의 자화방향과 반평행 할 때, 상기 자기 터널 접합 패턴은 높은 저항 값을 가질 수 있다.
상기 제1 고정 패턴(110a)은 수직 자성 물질 또는 수직 자성 구조체를 포함할 수 있다. 예컨대, 상기 제1 고정 패턴(110a)은 상기 수직 자성 물질에 해당하는 CoPt 합금, 또는 상기 수직 자성 구조체에 해당하는 (Co/Pt)n L11 초격자 (n은 자연수)를 포함할 수 있다. 코발트 대 백금의 조성비가 약 70:30인 경우에, 상기 CoPt 합금의 수직 자기 이방성이 가장 클 수 있다. 일 실시예에서, 상기 제1 고정 패턴(110a)이 상기 CoPt 합금을 포함하는 경우에, 상기 제1 및 제2 고정 패턴들(110a, 135a)의 합성 반강자성 커플링을 위하여 상기 제1 고정 패턴(110a)의 포화 자화이 감소될 수 있다. 상기 CoPt 합금의 포화자화를 감소시키기 위하여, 상기 CoPt 합은 보론(boron, B)으로 도핑될 수 있다.
상기 제2 고정 패턴(135a)은 상기 터널 배리어 패턴(145a)에 인접한 분극 강화 자성 패턴(130a, polarization enhancement magnetic pattern), 상기 교환 결합 패턴(115a)에 인접한 교환 결합 강화 자성 패턴(120a, exchange-coupling enhancement magnetic pattern), 상기 분극 강화 자성 패턴(130a) 및 상기 교환 결합 강화 자성 패턴(120a) 사이의 중간 자성 패턴(125a), 및 상기 분극 강화 자성 패턴(130a) 및 상기 교환 결합 강화 자성 패턴(120a) 사이에서 상기 중간 자성 패턴(125a)과 접촉하는 비자성 패턴(123a)을 포함한다. 상기 분극 강화 자성 패턴(130a)은 상기 터널 배리어 패턴(145a)과 접촉할 수 있으며, 상기 교환 결합 강화 자성 패턴(120a)은 상기 교환 결합 패턴(115a)과 접촉할 수 있다.
상기 교환 결합 강화 자성 패턴(120a)은 상기 교환 결합 패턴(115a)의 상기 RKKY 상호작용을 강화시킬 수 있는 자성 물질을 포함할 수 있다. 예컨대, 상기 교환 결합 강화 자성 패턴(120a)은 코발트(Co)를 포함할 수 있다.
상기 비자성 패턴(123a)은 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a) 간의 계면에 계면 수직 자기 이방성(interfacial perpendicular magnetic isotropic anisotropy; i-PMA)을 유도할 수 있는 도전 물질(예컨대, 금속)을 포함한다. 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a)과 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)은 체심 입방 결정 구조(body-centered cubic (BCC) crystal structure)를 가질 수 있다. 이에 더하여, 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)은 상기 분극 강화 자성 패턴(130a)과 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 비자성 패턴(123a)은 텅스텐을 포함할 수 있다.
상기 중간 자성 패턴(125a)은 상기 교환 결합 강화 자성 패턴(120a)과 다른 원소를 포함할 수 있다. 일 실시예에서, 상기 중간 자성 패턴(125a)과 상기 비자성 패턴(123a)간의 상기 계면 수직 자기 이방성의 정도는 상기 교환 결합 강화 자성 패턴(120a)과 상기 비자성 패턴(123a)간의 계면 수직 자기 이방성의 정도 보다 클 수 있다. 예컨대, 상기 중간 자성 패턴(125a)은 철(Fe) 또는 철-보론(FeB)을 포함할 수 있다.
상기 비자성 패턴(123a)은 상기 교환 결합 강화 자성 패턴(120a)과 다른 결정 구조를 가질 수 있다. 예컨대, 상기 비자성 패턴(123a)은 상기 체심 입방 결정 구조를 가질 수 있으며, 상기 교환 결합 강화 자성 패턴(120a)은 조밀 육방 결정 구조(hexagonal close packed (HCP) crystal structure)를 가질 수 있다.
또한, 상기 비자성 패턴(123a)은 상기 제1 고정 패턴(110a)과도 다른 결정 구조를 가질 수 있다. 따라서, 상기 분극 강화 자성 패턴(130a)도 상기 제1 고정 패턴(110a)과 다른 결정 구조를 가질 수 있다. 일 실시예에서, 상기 제1 고정 패턴(110a), 상기 교환 결합 패턴(115a) 및 상기 교환 결합 강화 자성 패턴(120a)은 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 제1 고정 패턴(110a), 상기 교환 결합 패턴(115a) 및 상기 교환 결합 강화 자성 패턴(120a)은 상기 조밀 육방 결정 구조를 가질 수 있다.
상기 분극 강화 자성 패턴(130a)은 상기 터널 배리어 패턴(145a)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 상기 분극 강화 자성 패턴(130a)은 상기 터널 배리어 패턴(145a) 및 상기 분극 강화 자성 패턴(130a) 간의 계면에 계면 수직 자성 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다. 상기 분극 강화 자성 패턴(130a)은 상기 중간 자성 패턴(125a) 내 원소와 다른 원소를 포함한다. 상술된 바와 같이, 상기 분극 강화 자성 패턴(130a)은 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)과 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 분극 강화 자성 패턴(130a)은 코발트-철-보론(CoFeB)를 포함할 수 있다.
상기 터널 배리어 패턴(145a)은 산화마그네슘(MgO) 또는 산화알루미늄(AlO)을 포함할 수 있다. 일 실시예에서, 상기 터널 배리어 패턴(145a)는 염화나트륨(NaCl) 결정 구조를 갖는 상기 산화마그네슘(MgO)을 포함할 수 있다.
상기 자유 자성 패턴(150a)은, 상기 터널 배리어 패턴(145a)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 상기 자유 자성 패턴(150a)은 상기 터널 배리어 패턴(145a)과 상기 자유 자성 패턴(150a) 간의 계면에 계면 수직 자기 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다. 예컨대, 상기 자유 자성 패턴(150a)은 코발트-철-보론(CoFeB)를 포함할 수 있다.
계속해서 도 1을 참조하면, 본 실시예에서 상기 기준 자성 패턴(140a), 상기 터널 배리어 패턴(145a) 및 상기 자유 자성 패턴(150a)이 상기 하부 층간 절연막(102) 상에 차례로 적층될 수 있다. 즉, 상기 제1 고정 패턴(110a), 상기 교환 결합 패턴(115a), 상기 제2 고정 패턴(135a), 상기 터널 배리어 패턴 및 상기 자유 자성 패턴(150a)이 상기 하부 층간 절연막(102) 상에 차례로 적층될 수 있다.
시드 패턴(107a, seed pattern)이 상기 제1 고정 패턴(110a)과 상기 하부 층간 절연막(102) 사이에 개재될 수 있다. 상기 시드 패턴(107a)은 상기 하부 콘택 플러그(105)의 상부면에 접속될 수 있다. 일 실시예에서, 상기 시드 패턴(107a)은 상기 제1 고정 패턴(110a)의 결정 구조와 동일한 결정 구조를 갖는 도전 물질로 형성될 수 있다. 예컨대, 상기 시드 패턴(107a)은 상기 조밀 육방 결정 구조를 가질 수 있다. 예컨대, 상기 시드 패턴(107a)은 루테늄(Ru)을 포함할 수 있다.
본 실시예에서, 상기 교환 결합 강화 자성 패턴(120a), 상기 비자성 패턴(123a), 상기 중간 자성 패턴(125a) 및 상기 분극 강화 자성 패턴(130a)이 상기 교환 결합 패턴(115a) 상에 차례로 적층될 수 있다. 상기 비자성 패턴(123a)은 상기 교환 결합 강화 자성 패턴(120a)의 상부면 및 상기 중간 자성 패턴(125a)의 하부면과 접촉될 수 있다.
캡핑 산화 패턴(155a, capping oxide pattern)이 상기 자유 자성 패턴(150a)의 상부면 상에 배치될 수 있다. 상기 캡핑 산화 패턴(155a)은 상기 자유 자성 패턴(150a)의 상부면과 접촉되어, 계면 수직 자기 이방성이 상기 캡핑 산화 패턴(155a) 및 상기 자유 자성 패턴(150a) 간의 계면에 유도될 수 있다. 예컨대, 상기 캡핑 산화 패턴(155a) 내 산소 원자들이 코발트-철-보론(CoFeB) 내 철 원자들과 반응하여 상기 계면 수직 자기 이방성이 유도될 수 있다. 이로써, 상기 자유 자성 패턴(150a)의 수직 자기 이방성이 향상될 수 있다. 상기 캡핑 산화 패턴(155a)은 동작 전류 내 전자들이 통과할 수 있도록 충분히 얇은 두께를 가질 수 있다. 예컨대, 상기 캡핑 산화 패턴(155a)은 산화마그네슘(MgO), 산화탄탈륨(TaO) 및/또는 산화알루미늄(AlO)를 포함할 수 있다.
캡핑 전극(160a)이 상기 캡핑 산화 패턴(155a)의 상부면 상에 적층될 수 있다. 예컨대, 상기 캡핑 전극(160a)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 및/또는 백금(Pt) 등을 포함할 수 있다. 상부 층간 절연막(165)이 상기 하부 층간 절연막(102) 상에 배치되어 상기 캡핑 전극(160a) 및 상기 자기 터널 접합 패턴을 덮을 수 있다. 상부 콘택 플러그(167)가 상기 상부 층간 절연막(165)을 관통하여 상기 캡핑 전극(160a)에 접속될 수 있다. 예컨대, 상기 상부 콘택 플러그(167)는 금속(예컨대, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 배선(170)이 상기 상부 층간 절연막(165) 상에 배치되어 상기 상부 콘택 플러그(167)에 접속될 수 있다. 일 실시예에서, 상기 배선(170)은 비트 라인에 해당할 수 있다. 예컨대, 상기 배선(170)은 금속(예컨대, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
상술된 자기 기억 소자에 따르면, 상기 교환 결합 패턴(115a) 및 상기 터널 배리어 패턴(145a) 사이의 상기 제2 고정 패턴(135a)은 상기 분극 강화 자성 패턴(130a) 뿐만 아니라 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)을 포함한다. 여기서, 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a) 간의 계면에 상기 계면 수직 자기 이방성이 유도된다. 즉, 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)에 의해 상기 제2 고정 패턴(135a)의 수직 자기 이방성이 향상된다. 이로 인하여, 상기 자기 터널 접합 패턴의 자기 저항비(tunneling magnetoresistance ratio)가 향상될 수 있으며, 고온에 의한 상기 자기 터널 접합 패턴의 특성 열화를 최소화할 수 있다.
상기 자기 터널 접합 패턴의 자기 저항비를 향상시키기 위하여, 상기 자유 자성 패턴(150a), 상기 터널 배리어 패턴(145a) 및 상기 분극 강화 자성 패턴(130a)이 고온에서 열처리될 수 있다. 하지만, 만약 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)이 생략되면, 상기 고온의 열처리 공정에 의하여 상기 제2 고정 패턴(135a)의 수직 자기 이방성이 열화될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 제2 고정 패턴(135a)이 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)을 포함하고, 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a)과 상기 비자성 패턴(123a) 간의 상기 계면에 상기 계면 수직 자기 이방성을 유도한다. 즉, 상기 제2 고정 패턴(135a)의 자체 수직 자기 이방성이 강화되어, 상기 고온 열처리 공정에 의한 특성 열화가 감소되거나 최소화될 수 있다.
또한, 상기 비자성 패턴(123a)은 상기 고온 열처리 공정 시에 상기 분극 강화 자성 패턴(130a)을 향하여 확산되는 상기 제1 고정 패턴(110a)의 원자들(예컨대, 백금 원자들)에 대하여 확산 배리어 역할을 할 수 있다. 이로 인하여, 상기 자기 터널 접합 패턴의 신뢰성 열화를 감소시키거나 최소화할 수 있다. 이에 더하여, 상기 자기 터널 접합 패턴의 형성 후의 후속 공정들의 공정 온도 마진들이 향상될 수 있다.
더 나아가, 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a)과 동일한 결정 구조를 가질 수 있다. 이로 인하여, 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a)을 위한 증착 공정 시에 시드로서 사용될 수 있다. 이로 인하여, 상기 제2 고정 패턴(135a)은 보다 용이하게 제조될 수 있다.
다음으로 상기 자기 기억 소자의 변형예들을 설명한다. 이하에서, 설명의 중폭을 피하기 위하여, 상술된 실시예와 변형예들 간의 차이점들을 중심으로 설명한다.
도 2는 본 발명의 일 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도이다.
도 2를 참조하면, 본 변형예에 따른 자기 기억 소자에서 기준 자성 패턴(141a)의 제2 고정 패턴(136a)은 상기 교환 결합 패턴(115a) 상에 차례로 적층된 교환 결합 강화 자성 패턴(120a), 중간 자성 패턴(125a), 비자성 패턴(123a) 및 분극 강화 자성 패턴(130a)을 포함할 수 있다. 즉, 상기 중간 자성 패턴(125a)이 상기 비자성 패턴(123a)과 상기 교환 결합 강화 자성 패턴(120a) 사이에 개재될 수 있으며, 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a) 및 상기 분극 강화 자성 패턴(130a) 사이에 개재될 수 있다.
도 3은 본 발명의 일 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 3을 참조하면, 본 변형예에 따른 자기 기억 소자에서, 기준 자성 패턴(142a)의 제2 고정 패턴(137a)은 상기 중간 자성 패턴(125a)의 상부면과 접촉된 제2 비자성 패턴(127a)을 더 포함할 수 있다. 즉, 상기 비자성 패턴(123a)이 상기 중간 자성 패턴(125a)과 상기 교환 결합 강화 자성 패턴(120a) 사이에 개재될 수 있으며, 상기 제2 비자성 패턴(127a)이 상기 중간 자성 패턴(125a)과 상기 분극 강화 자성 패턴(130a) 사이에 개재될 수 있다.
상기 제2 비자성 패턴(127a)은 상기 비자성 패턴(123a)과 동일한 물질로 형성될 수 있다. 즉, 계면 수직 자기 이방성이 상기 제2 비자성 패턴(127a) 및 상기 비자성 패턴(123a) 간의 계면도 유도될 수 있다. 상기 제2 비자성 패턴(127a)은 상기 중간 자성 패턴(125a)과 동일한 결정 구조를 가질 수 있다. 또한, 상기 제2 비자성 패턴(127a)은 상기 분극 강화 자성 패턴(130a)과도 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 제2 비자성 패턴(127a)은 텅스텐을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 4를 참조하면, 본 변형예에 따른 자기 기억 소자에서 자유 자성 패턴(151a)은 제1 자유 자성 패턴(147a), 제2 자유 자성 패턴(149a), 및 상기 제1 및 제2 자유 자성 패턴들(147a, 149a) 사이의 삽입 패턴(148a)을 포함할 수 있다. 상기 제1 및 제2 자유 자성 패턴들(147a, 149a)은 도 1의 상기 자유 자성 패턴(150)과 동일한 자성 물질로 형성될 수 있다. 상기 삽입 패턴(148a)은 상기 제1 및 제2 자유 자성 패턴들(147a, 149a)과 접촉하여 계면 수직 자기 이방성을 유도할 수 있다. 이로 인하여, 상기 자유 자성 패턴(151a)의 자체 수직 자기 이방성이 강화될 수 있다. 또한, 상기 삽입 패턴(148a)은 탄탈륨(Ta)의 융점 보다 높은 융점을 가질 수 있다. 일 실시예에서, 상기 삽입 패턴(148a)은 상기 제1 및 제2 자유 자성 패턴들(147a, 149a)과 동일한 결정 구조를 가질 수 있다. 이 경우에, 상기 삽입 패턴(148a)은, 예컨대, 텅스텐을 포함할 수 있다. 다른 실시예에서, 상기 삽입 패턴(148a)은 상기 제1 및 제2 자유 자성 패턴들(147a, 149a)과 다른 결정 구조를 가질 수 있다. 이 경우에, 상기 삽입 패턴(148a)은, 예컨대, 레늄(Re)을 포함할 수 있다.
결과적으로, 상기 삽입 패턴(148a)으로 인하여 상기 자유 자성 패턴(151a)의 내열성이 향상될 수 있다. 즉, 고온 열처리 공정 및/또는 고온 후속 공정에 의한 상기 자유 자성 패턴(151a)의 특성 열화를 감소시키거나 최소화시킬 수 있다. 상기 자유 자성 패턴(151a)은 도 1 및 도 2의 자기 기억 소자들에도 적용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 5를 참조하면, 본 변형예에 따른 자기 기억 소자에서 기준 자성 패턴(143a)의 제2 고정 패턴(138a)은 상기 교환 결합 패턴(115a) 및 상기 분극 강화 자성 패턴(130a) 사이에서 상기 교환 결합 패턴(115a) 상에 적어도 2회 교대로 적층된 비자성 패턴(123a) 및 중간 자성 패턴(125a)을 포함할 수 있다. 이로써, 상기 제2 고정 패턴(138a)의 자체 수직 자기 이방성이 더욱 강화될 수 있다.
도 4의 자유 자성 패턴(151a)이 도 5의 자기 기억 소자에 적용될 수도 있다.
다음으로, 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명한다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다. 도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 플로우차트(flowchart)이다.
도 6 및 도 8을 참조하면, 하부 층간 절연막(102)이 기판(100) 상에 형성될 수 있다. 하부 콘택 플러그(105)가 상기 하부 층간 절연막(102)을 관통하도록 형성될 수 있다.
시드층(107)이 상기 하부 층간 절연막(102) 상에 증착될 수 있다. 상기 시드층(107)은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 또는 원자층 증착(atomic layer deposition; ALD) 공정으로 증착될 수 있다. 일 실시예에서, 상기 시드층(107)은 상기 PVD 공정의 일종인 스퍼터링(sputtering) 공정으로 증착될 수 있다.
기준 자성층(140)이 상기 시드층(107) 상에 형성될 수 있다(S200). 상기 기준 자성층(140)은 제1 고정층(110), 교환 결합층(115) 및 제2 고정층(135)을 포함할 수 있다. 구체적으로, 상기 제1 고정층(110)이 상기 시드층(107) 상에 증착될 수 있다. 상기 제1 고정층(110)은 상기 시드층(107)을 시드로 사용하여 형성될 수 있다. 일 실시예에서, 상기 제1 고정층(110)은 상기 시드층(107)과 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 시드층(107)은 조밀 육방 결정 구조를 갖는 루테늄으로 형성될 수 있으며, 상기 제1 고정층(110)은 조밀 육방 결정 구조를 갖는 CoPt 합금 또는 [CoPt]n L11 초격자(superlattice)로 형성될 수 있다. (n은 자연수) 상기 제1 고정층(110)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다.
일 실시예에서, 상기 제1 고정층(110)은 스퍼터링 공정으로 증착될 수 있다. 상기 제1 고정층(110)이 상기 CoPt 합금으로 형성되는 경우에, 상기 제1 고정층(110)은 아르곤(Ar) 가스를 사용하는 스퍼터링 공정으로 형성될 수 있다. 이 경우에, 상기 제1 고정층(110)의 포화자화를 감소시키기 위하여, 상기 제1 고정층(110)은 보론으로 도핑된 CoPt합금으로 형성될 수 있다. 이와는 달리, 상기 제1 고정층(110)이 상기 [CoPt]n L11 초격자(superlattice)으로 형성되는 경우에, 상기 제1 고정층(110)은 상기 [CoPt]n L11 초격자(superlattice)의 수직 자기 이방성을 향상시키기 위하여 아르곤 가스 보다 큰 질량을 갖는 비활성 가스(예컨대, 크립톤(Kr))를 사용하는 스퍼터링 공정에 의해 증착될 수 있다.
상기 교환 결합층(115)이 상기 제1 고정층(110) 상에 증착될 수 있다. 일 실시예에서, 상기 교환 결합층(115)은 상기 제1 고정층(110)을 시드로 사용하여 형성될 수 있다. 예컨대, 상기 교환 결합층(115)은 조밀 육방 결정 구조를 갖는 루테늄으로 형성될 수 있다. 상기 교환 결합층(115)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 교환 결합층(115)은 스퍼터링 공정으로 증착될 수 있다.
상기 제2 고정층(135)이 상기 교환 결합층(115) 상에 형성될 수 있다. 상기 제2 고정층(135)은 교환 결합 강화 자성층(120), 비자성층(123), 중간 자성층(125) 및 분극 강화 자성층(130)을 포함할 수 있다. 구체적으로, 상기 교환 결합 강화 자성층(120)이 상기 교환 결합층(115) 상에 증착될 수 있다. 일 실시예에서, 상기 교환 결합 강화 자성층(120)은 상기 교환 결합층(115)과 동일한 결정 구조를 가질 수 있다. 따라서, 상기 교환 결합 강화 자성층(120)은 상기 교환 결합층(115)을 시드로 사용하여 형성될 수 있다. 예컨대, 상기 교환 결합 강화 자성층(120)은 조밀 육방 결정 구조를 갖는 코발트로 형성될 수 있다. 상기 교환 결합 강화 자성층(120)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 교환 결합 강화 자성층(120)은 스퍼터링 공정으로 증착될 수 있다.
상기 비자성층(123)이 상기 교환 결합 강화 자성층(120) 상에 증착될 수 있다. 상기 비자성층(123)은 상기 교환 결합 강화 자성층(120)과 다른 결정 구조를 가질 수 있다. 예컨대, 상기 비자성층(123)은 체심 입방 결정 구조를 가질 수 있다. 예컨대, 상기 비자성층(123)은 텅스텐으로 형성될 수 있다. 상기 비자성층(123)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 비자성층(123)은 스퍼터링 공정으로 증착될 수 있다.
상기 중간 자성층(125)이 상기 비자성층(123) 상에 증착될 수 있다. 상기 중간 자성층(125)은 상기 교환 결합 강화 자성층(120)과 다른 자성 물질로 형성될 수 있다. 일 실시예에서, 상기 중간 자성층(125)은 철로 형성될 수 있다. 이 경우에, 상기 중간 자성층(125)은 상기 비자성층(123)을 시드 또는 핵 사이트(nuclear site)로 사용하여 증착될 수 있다. 이로써, 상기 중간 자성층(125)은 상기 비자성층(123)과 동일한 결정 구조를 가질 수 있다. 예컨대, 상기 중간 자성층(125)은 체심 입방 결정 구조를 가질 수 있다. 다른 실시예에서, 상기 중간 자성층(125)은 보론으로 도핑된 철, 즉, 철-보론(FeB)로 형성될 수 있다. 이 경우에, 상기 증착된 중간 자성층(125)은 비정질 상태일 수 있다. 상기 중간 자성층(125)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 중간 자성층(125)은 스퍼터링 공정으로 증착될 수 있다.
상기 비자성층(123) 및 상기 중간 자성층(125)은 서로 접촉되어, 상기 비자성층(123) 및 상기 중간 자성층(125) 간의 계면에 계면 수직 자기 이방성을 유도한다.
상기 분극 강화 자성층(130)이 상기 중간 자성층(125) 상에 증착될 수 있다. 상기 분극 강화 자성층(130)은 상기 중간 자성층(125)의 원소와 다른 원소를 포함할 수 있다. 예컨대, 상기 분극 강화 자성층(130)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 상기 분극 강화 자성층(130)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 분극 강화 자성층(130)은 스퍼터링 공정으로 증착될 수 있다. 상기 증착된 분극 강화 자성층(130)은 비정질 상태일 수 있다. 이로써, 상기 기준 자성층(140)이 상기 시드층(107) 상에 형성될 수 있다(S200).
터널 배리어층(145, tunnel barrier layer)이 상기 기준 자성층(140) 상에 형성될 수 있다(S201). 일 실시예에서, 상기 터널 배리어층(145)은 터널 배리어 물질을 타켓으로 사용하는 스퍼터링 공정으로 형성될 수 있다. 상기 타켓은 정교하게 제어된 화학량론(stoichiometry)를 갖는 상기 터널 배리어 물질을 포함할 수 있다. 이러한 타켓을 사용하는 상기 스퍼터링 공정으로 인하여 우수한 품질을 갖는 상기 터널 배리어층(145)이 상기 기준 자성층(140) 상에 증착될 수 있다. 이로써, 상기 터널 배리어층(145)의 내열성이 향상될 수 있다. 예컨대, 상기 터널 배리어층(145)은 산화마그네슘 또는 산화알루미늄으로 형성될 수 있다. 특히, 상기 터널 배리어층(145)은 염화나트륨 결정 구조를 갖는 산화마그네슘으로 형성될 수 있다.
자유 자성층(150)이 상기 터널 배리어층(145) 상에 형성될 수 있다(S203). 예컨대, 상기 자유 자성층(150)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 상기 자유 자성층(150)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 자유 자성층(150)은 스퍼터링 공정으로 형성될 수 있다. 상기 증착된 자유 자성층(150)은 비정질 상태일 수 있다.
상기 자유 자성층(105)을 형성한 후에, 열처리 공정을 수행할 수 있다(S204). 상기 열처리 공정에 의하여 상기 분극 강화 자성층(130) 및 상기 자유 자성층(150)은 결정화될 수 있다. 이로 인하여, 높은 자기 저항비를 획득할 수 있다. 충분한 자기 저항비를 얻기 위하여, 상기 열처리 공정은 약 400℃ 이상의 고온에서 수행될 수 있다. 예컨대, 상기 열처리 공정의 공정 온도는 400℃ 내지 600℃의 범위를 가질 수 있다. 특히, 상기 열처리 공정의 공정 온도는 400℃ 내지 450℃의 범위를 가질 수 있다. 상기 결정화된 분극 강화 자성층(130)은 상기 중간 자성층(125) 및 비자성층(123)과 동일한 결정 구조를 가질 수 있다. 상기 결정화된 자유 자성층(150)은 상기 결정화된 분극 강화 자성층(130)과 동일한 결정 구조를 가질 수 있다. 상기 자유 자성층(150)은 열처리 공정 시에 상기 터널 배리어층(145)을 시드로 사용하여 결정될 수 있다. 일 실시예에서, 상기 터널 배리어층(145)이 상기 염화나트륨 결정 구조를 가질 수 있으며, 상기 자유 자성층(150)은 체심 입방 결정 구조를 갖도록 결정화될 수 있다.
상기 증착된 중간 자성층(125)이 비정질 철-보론(FeB)으로 형성되는 경우에, 상기 비정질 철-보론(FeB)은 상기 열처리 공정에 의하여 결정화될 수 있다. 이때, 상기 철-보론(FeB) 내 보론이 확산되어 상기 철-보론(FeB)의 결정화 속도를 향상시킬 수 있다. 상기 비정질 철-보론(FeB) 내 보론 원자들의 일부(some)는 상기 열처리 공정에 의하여 상기 중간 자성층(125) 외부로 빠져나갈 수 있다. 이로 인하여, 상기 결정화된 철-보론(FeB)내 보론 농도는 상기 증착된 비정질 철-보론(FeB)의 보론 농도 보다 작을 수 있다.
다른 실시예에서, 상기 증착된 분극 강화 자성층(130) 및 상기 증착된 자유 자성층(150)은 부분적으로 결정 상태일 수 있으며, 상기 열처리 공정에 의해 상기 자성층들(130, 150)은 전체적으로 결정화될 수 있다.
캡핑 산화층(155) 및 캡핑 전극층(160)을 상기 자유 자성층(150) 상에 차례로 형성할 수 있다. 일 실시예에서, 상기 열처리 공정은 상기 캐핑 전극층(160)을 형성한 후에 수행될 수 있다. 다른 실시예에서, 상기 열처리 공정은 상기 자유 자성층(150)의 형성 후 및 상기 캡핑 산화층(155)의 형성 전에 수행될 수 있다. 예컨대, 상기 캡핑 산화층(155)은 마그네슘 산화막, 탄탈륨 산화막 및/또는 알루미늄 산화막으로 형성될 수 있다. 예컨대, 상기 캡핑 전극층(160)은 탄탈륨막, 루테늄막, 티타늄막, 및/또는 백금막으로 형성될 수 있다.
도 7을 참조하면, 이어서, 상기 캡핑 전극층(160), 캡핑 산화층(155), 자유 자성층(150), 터널 배리어층(145), 기준 자성층(140), 및 시드층(107)을 연속적으로 패터닝하여, 차례로 적층된 시드 패턴(107a), 기준 자성 패턴(140a), 터널 배리어 패턴(145a), 자유 자성 패턴(150a), 캡핑 산화 패턴(155a), 및 캡핑 전극(160a)을 형성할 수 있다.
상기 기준 자성 패턴(140a)은 상기 시드 패턴(107a) 상에 차례로 적층된 제1 고정 패턴(110a), 교환 결합 패턴(115a), 및 제2 고정 패턴(135a)을 포함할 수 있다. 상기 제2 고정 패턴(135a)은 상기 교환 결합 패턴(115a) 사에 차례로 적층된 교환 결합 강화 자성 패턴(120a), 비자성 패턴(123a), 중간 자성 패턴(125a), 및 분극 강화 자성 패턴(130a)을 포함할 수 있다.
이어서, 도 1에 개시된 상부 층간 절연막(165), 상부 콘택 플러그(167) 및 배선(170)을 차례로 형성할 수 있다. 이로써, 도 1의 자기 기억 소자를 구현할 수 있다.
상술된 자기 기억 소자의 제조 방법에 따르면, 상기 제2 고정층(135)은 상기 계면 수직 자기 이방성을 유도하는 상기 비자성층(123) 및 상기 중간 자성층(125)을 포함한다. 이로 인하여, 상기 열처리 공정이 고온에서 수행될지라도, 상기 제2 고정층(135)의 수직 자기 이방성의 열화가 감소되거나 최소화될 수 있다.
또한, 상기 비자성층(123)이 상기 중간 자성층(125) 및 상기 분극 강화 자성층(135)의 시드로 작용될 수 있다. 이로써, 상기 교환 결합 강화 자성층(120)과 다른 결정 구조를 갖는 상기 중간 자성층(125) 및 분극 강화 자성층(130)을 용이하게 형성할 수 있다.
다음으로 상기 자기 기억 소자의 제조 방법의 변형예들을 설명한다. 이하에서, 설명의 중복을 피하기 위하여 상술된 실시예와 변형예들 간의 차이점들을 중심으로 설명한다.
도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 변형예에서는, 상기 중간 자성층(125)을 상기 교환 결합 강화 자성층(120) 바로 위에 형성하고 상기 비자성층(123)이 바로 위에 상기 중간 자성층(125) 상에 형성될 수 있다. 이후에, 상기 분극 강화 자성층(130)이 상기 비자성층(123) 상에 형성될 수 있다. 이로써, 기준 자성층(141)의 제2 고정층(136)은 상기 교환 결합층(115) 상에 차례로 적층된 교환 결합 강화 자성층(120), 상기 중간 자성층(125), 상기 비자성층(123) 및 분극 강화 자성층(130)을 포함할 수 있다. 본 변형예의 다른 공정들은 도 6, 도 7 및 도 8을 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 2에 개시된 자기 기억 소자가 구현될 수 있다.
본 변형예에서, 상기 중간 자성층(125)이 상기 비정질 철-보론(FeB)로 형성되는 경우에, 상기 비정질 철-보론은 상기 열처리 공정 동안에 상기 중간 자성층(125)의 상부면에 접촉된 상기 비자성층(123)을 시드로 사용하여 결정화될 수 있다.
도 10은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 변형예에 따른 기준 자성층(142)의 제2 고정층(137)은 상기 중간 자성층(125)과 상기 분극 강화 자성층(130) 사이에 형성되는 제2 비자성층(127)을 더 포함할 수 있다. 즉, 상기 제2 고정층(137)은 상기 교환 결합층(115) 상에 차례로 적층된 상기 교환 결합 강화 자성층(120), 상기 비자성층(123), 상기 중간 자성층(125), 상기 제2 비자성층(127) 및 상기 분극 강화 자성층(130)을 포함할 수 있다. 상기 제2 비자성층(127)은 상기 비자성층(123)과 동일한 물질로 형성될 수 있다. 또한, 상기 제2 비자성층(127)은 상기 비자성층(123)과 동일한 방법으로 형성될 수 있다. 본 변형예의 다른 공정들은 도 6, 도 7, 및 도 8을 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 3에 개시된 자기 기억 소자를 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 변형예에 따른 자유 자성층(151)은 상기 터널 베리어층(145) 상에 차례로 적층된 제1 자유 자성층(147), 삽입층(148) 및 제2 자유 자성층(149)을 포함할 수 있다. 상기 제1 및 제2 자유 자성층들(147, 149)의 각각은 도 6을 참조하여 설명한 자유 자성층(150)과 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 자유 자성층들(147, 149)의 각각은 PVD 공정, CVD 공정, 또는 ALD 공정으로 형성될 수 있다. 일 실시예에서, 상기 제1 및 제2 자유 자성층들(147, 149)의 각각은 스퍼터링 공정으로 형성될 수 있다. 상기 삽입층(148)은 상기 제1 및 제2 자유 자성층들(147, 149)과 접촉되어 계면 수직 자기 이방성을 유도할 수 있는 도전 물질로 형성될 수 있다. 또한, 상기 삽입층(148)은 탄탈륨의 융점 보다 높은 융점을 갖는 도전 물질로 형성될 수 있다. 예컨대, 상기 삽입층(148)은 텅스텐(W) 또는 레늄(Re)으로 형성될 수 있다. 상기 삽입층(148)이 텅스텐으로 형성되는 경우에, 상기 열처리 공정 후에 상기 삽입층(148)은 상기 제1 및 제2 자유 자성층들(147, 149)과 동일한 결정 구조(예컨대, 체심 입방 결정 구조)를 가질 수 있다. 본 변형예의 다른 공정들은 도 6, 도 7, 및 도 8을 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 4에 개시된 자기 기억 소자를 구현할 수 있다.
도 12는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 변형예에 따른 기준 자성층(143)의 제2 고정 패턴(138)은 상기 교환 결합 강화 자성층(120) 상에 적어도 2회 교대로 적층된 비자성층들(123) 및 중간 자성층들(125)을 포함할 수 있다. 본 변형예의 다른 공정들은 도 6, 도 7, 및 도 8을 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 5에 개시된 자기 기억 소자를 구현할 수 있다.
일 실시예에서, 도 10의 상기 제2 비자성층(127)이 최상부의 중간 자성층(125)과 상기 분극 강화 자성층(130) 상에 형성될 수도 있다.
다음으로, 본 발명의 다른 실시예에 따른 자기 기억 소자를 설명한다. 본 실시예에서, 상술된 실시예에서 동일한 구성 요소들은 동일한 참조부호를 사용한다. 동일한 구성 요소들에 대한 설명들은 설명의 편의를 위하여 생략하거나 간략히 설명한다. 즉, 상술된 실시예와 본 실시예의 차이점을 중심으로 설명한다.
도 13은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 13을 참조하면, 본 실시예에 따르면, 상기 자유 자성 패턴(150a), 상기 터널 배리어 패턴(145a), 및 상기 기준 자성 패턴(140a)이 상기 시드 패턴(107a) 상에 차례로 적층될 수 있다. 상기 기준 자성 패턴(140a)은 상기 터널 배리어 패턴(145a)의 상부면 상에 배치된 제1 고정 패턴(110a), 상기 제1 고정 패턴(110a)과 상기 터널 배리어 패턴(145a) 사이에 배치된 상기 제2 고정 패턴(135a), 및 상기 제1 및 제2 고정 패턴들(110a, 135a) 사이에 개재된 상기 교환 결한 패턴(115a)을 포함할 수 있다.
상기 제2 고정 패턴(135a)은 상기 터널 배리어 패턴(145a)의 상부면과 접촉하는 상기 분극 강화 자성 패턴(130a), 상기 교환 결합 패턴(115a)의 하부면과 접촉하는 교환 결합 강화 자성 패턴(120a), 및 상기 분극 강화 자성 패턴(130a) 및 상기 교환 결합 강화 자성 패턴(120a) 사이에 개재된 상기 비자성 패턴(123a) 및 상기 중간 자성 패턴(125a)을 포함할 수 있다.
일 실시예에서, 상기 비자성 패턴(123a)이 상기 중간 자성 패턴(125a)과 상기 교환 결합 강화 자성 패턴(120a) 사이에 개재될 수 있다. 상기 비자성 패턴(123a)의 하부면 및 상부면이 각각 상기 중간 자성 패턴(125a) 및 상기 교환 결합 강화 자성 패턴(120a)과 접촉될 수 있다.
본 실시예에서, 상기 자유 자성 패턴(150a)이 상기 시드 패턴(107a) 바로 위에 배치될 수 있다. 이로써, 상기 시드 패턴(107a)는 상기 자유 자성 패턴(150a)의 시드 기능을 할 수 있는 도전 물질로 형성될 수 있다. 예컨대, 상기 자유 자성 패턴(150a)이 상기 체심 입방 구조를 갖는 경우에, 상기 시드 패턴(107a)은 염화나트륨 결정 구조를 갖는 도전 물질(예컨대, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다.
본 실시예에서, 상기 캡핑 전극(160a)은 상기 제1 고정 패턴(110a)의 상부면 바로 위에 배치될 수 있다.
다음으로 본 실시예에 따른 상기 자기 기억 소자의 변형예들을 설명한다. 이하에서, 설명의 중폭을 피하기 위하여 도 13의 실시예와 변형예들 간의 차이점들을 중심으로 설명한다.
도 14는 본 발명의 다른 실시예에 따른 자기 기억 소자의 일 변형예를 나타내는 단면도이다.
도 14를 참조하면, 본 변형예에 따른 기준 자성 패턴(141a)의 제2 고정 패턴(136a)은 상기 분극 강화 자성 패턴(130a) 및 상기 중간 자성 패턴(125a) 사이에 개재된 상기 비자성 패턴(123a)을 포함할 수 있다. 상기 비자성 패턴(123a)의 하부면 및 상부면은 상기 분극 강화 자성 패턴(130a) 및 상기 중간 자성 패턴(125a)과 접촉될 수 있다. 일 실시예에서, 상기 중간 자성 패턴(125a)의 상부면은 상기 교환 결합 강화 자성 패턴(120a)과 접촉될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 자기 기억 소자의 다른 변형예를 나타내는 단면도이다.
도 15를 참조하면, 본 변형예에 따른 기준 자성 패턴(142a)의 제2 고정 패턴(137a)은 제2 비자성 패턴(127a)을 더 포함할 수 있다. 즉, 상기 비자성 패턴(123a)은 상기 중간 자성 패턴(125a)과 상기 교환 결합 강화 자성 패턴(120a) 사이에 개재될 수 있으며, 상기 제2 비자성 패턴(127a)은 상기 중간 자성 패턴(125a)과 상기 분극 강화 자성 패턴(130a) 사이에 개재될 수 있다. 즉, 상기 중간 자성 패턴(125a)의 상부면 및 하부면은 상기 비자성 패턴(123a) 및 상기 제2 비자성 패턴(125a)과 각각 접촉될 수 있다. 상기 제2 비자성 패턴(125a)은 상기 비자성 패턴(123a)과 동일한 물질 및 동일한 결정 구조를 포함할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 16을 참조하면, 본 변형예에 따른 자유 자성 패턴(151a)은 상기 시드 패턴(107a) 상에 차례로 적층된 제1 자유 자성 패턴(147a), 삽입 패턴(148a) 및 제2 자유 자성 패턴(149a)을 포함할 수 있다. 상기 제1 및 제2 자유 자성 패턴들(147a, 149a) 및 상기 삽입 패턴(148a)은 상술된 것과 동일한 특성들을 가질 수 있다. 상기 자유 자성 패턴(151a)은 도 13 및 도 14에 개시된 자기 기억 소자들에도 적용될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 자기 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 17을 참조하면, 본 변형예에 따른 기준 자성 패턴(143a)의 제2 고정 패턴(138a)은 상기 분극 강화 자성 패턴(130a) 상에 적어도 2회 교대로 적층된 중간 자성 패턴들(125a) 및 비자성 패턴들(123a)을 포함할 수 있다.
일 실시예에서, 도 15의 상기 제2 비자성 패턴(127a)이 최하부의 중간 자성 패턴(125a)과 상기 분극 강화 자성 패턴(130a) 사이에 개재될 수 있다.
다음으로 본 실시예에 따른 자기 기억 소자의 제조 방법을 설명한다.
도 18 내지 도 20은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다. 도 21은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 플로우차트이다.
도 18 및 도 21을 참조하면, 시드층(107)이 상기 하부 층간 절연막(102) 상에 형성될 수 있다. 자유 자성층(150)이 상기 시드층(107) 상에 형성될 수 있다(S210). 상기 시드층(107)은 상기 자유 자성층(150)의 시드로서 사용될 수 있는 도전 물질로 형성될 수 있다. 예컨대, 상기 시드층(107)은 염화나트륨 결정 구조를 갖는 도전 물질(예컨대, 티타늄 산화물 또는 탄탈륨 산화물)로 형성될 수 있다. 상기 자유 자성층(150)은 PVD 공정, CVD 공정, 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 자유 자성층(150)은 스퍼터링 공정으로 증착될 수 있다. 상기 증착된 자유 자성층(150)은 부분적으로 결정 구조를 갖거나 비정질 상태일 수 있다.
터널 배리어층(145)이 상기 자유 자성층(150) 상에 형성될 수 있다(S211). 상기 터널 배리어층(145)은 정교하게 제어된 화학량론(stoichiometry)를 갖는 타켓을 사용하는 스퍼터링 공정으로 형성될 수 있다.
기준 자성층의 분극 강화 자성층(130)이 상기 터널 배리어층(145) 상에 형성될 수 있다(S212). 상기 분극 강화 자성층(130)은 PVD 공정, CVD 공정, 또는 ALD 공정으로 증착될 수 있다. 일 실시예에서, 상기 분극 강화 자성층(130)은 스퍼터링 공정으로 증착될 수 있다. 상기 증착된 분극 강화 자성층 (130)은 부분적으로 결정 구조를 갖거나 비정질 상태일 수 있다.
도 21에 개시된 바와 같이, 열처리 공정을 수행할 수 있다(S213). 상기 분극 강화 자성층(130) 및 상기 자유 자성층(150)은 상기 열처리 공정에 의해 결정화될 수 있다. 이로써, 상기 분극 강화 자성층(130), 터널 배리어층(145) 및 자유 자성층(150)의 자기 저항비가 증가될 수 있다. 상기 자기 저항비를 향상시키기 위하여, 상기 열처리 공정의 공정 온도는 약 400℃ 이상의 고온에서 수행될 수 있다. 예컨대, 상기 열처리 공정의 공정 온도는 400℃ 내지 600℃의 범위를 가질 수 있다. 특히, 상기 열처리 공정의 공정 온도는 400℃ 내지 450℃의 범위를 가질 수 있다. 일 실시예에서, 상기 열처리 공정은 상기 분극 강화 자성층(130)의 형성 장비 내에서 인시츄(in-situ)로 수행될 수 있다. 다른 실시예에서, 상기 열처리 공정은 상기 분극 강화 자성층(130)의 형성 후에 다른 장비 내에서 수행될 수도 있다.
도 19 및 도 21을 참조하면, 상기 기준 자성층(140)의 나머지 층들(125, 123, 120, 115, 110)을 형성할 수 있다(S214). 상기 나머지층들(125, 123, 120, 115, 110)은 제1 고정층(110), 교환 결합층(115) 및 제2 고정층(135)의 나머지 층들(125, 123, 120)을 포함할 수 있다. 일 실시예에서, 중간 자성층(125), 비자성층(123), 및 교환 결합 강화 자성층(120)이 상기 분극 강화 자성층(130) 상에 차례로 형성될 수 있다. 이로써, 상기 기준 자성층(140)의 상기 제2 고정층(135)이 형성될 수 있다. 이어서, 교환 결합층(115) 및 제1 고정층(110)을 상기 제2 고정층(135) 상에 차례로 형성될 수 있다. 캡핑 전극막(160)이 상기 제1 고정층(110) 상에 형성될 수 있다.
도 20을 참조하면, 상기 캡핑 전극막(160), 상기 기준 자성층(140), 상기 터널 배리어층(145), 상기 자유 자성층(150), 및 상기 시드층(107)을 연속적으로 패터닝하여 상기 하부 층간 절연막(102) 상에 차례로 적층된 시드 패턴(107a), 자유 자성 패턴(150a), 터널 배리어 패턴(145a), 기준 자성 패턴(140a), 및 캡핑 전극(160a)을 형성할 수 있다. 상기 기준 자성 패턴(140a)은 제1 고정 패턴(110a), 교환 결합 패턴(115a) 및 제2 고정 패턴(135a)을 포함할 수 있다. 상기 제2 고정 패턴(135a), 상기 교환 결합 패턴(115a) 및 상기 제1 고정 패턴(110a)이 상기 터널 배리어 패턴(145a) 상에 차례로 적층될 수 있다.
상기 제2 고정 패턴(135a)은 상기 터널 배리어 패턴(145a)의 상부면 상에 차례로 적층된 분극 강화 자성 패턴(130a), 중간 자성 패턴(125a), 비자성 패턴(123a) 및 교환 결합 강화 자성 패턴(120a)을 포함할 수 있다.
이어서, 도 13의 상부 층간 절연막(165), 상부 콘택 플러그(167) 및 배선(170)을 차레로 형성하여 도 13의 자기 기억 소자를 구현할 수 있다.
본 실시예에서, 상기 제2 고정층(135)이 계면 수직 자기 이방성을 유도하는 상기 중간 자성층(125) 및 상기 비자성층(123)을 포함함으로써, 상기 패턴들(107a, 150a, 145a, 140a, 160a)의 형성 후 후속 공정들의 공정 온도 마진을 향상시킬 수 있다. 예컨대, 상기 후속 공정들의 공정 온도들은 400℃ 내지 600℃의 범위 내에 고온일 수 있다.
상술된 방법에서, 상기 열처리 공정은 상기 기준 자성층(140)의 상기 나머지 층들(125, 123, 120, 115, 110)의 형성 전에 수행될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 열처리 공정은 상기 기준 자성층(140)을 형성한 후에 수행될 수도 있다. 이를 도 19 및 도 22를 참조하여 설명한다.
도 22는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 다른 예를 설명하기 위한 플로우차트이다.
도 19 및 도 22를 참조하면, 상기 자유 자성층(150)이 상기 시드층(107) 상에 형성될 수 있다(S220). 상기 터널 배리어층(145)이 상기 자유 자성층(150) 상에 형성될 수 있다(S221). 상기 기준 자성층(140)이 상기 터널 배리어층(145) 상에 형성될 수 있다(S222). 이때, 상기 기준 자성층(140)의 전체가 상기 터널 배리어층(145) 상에 형성될 수 있다. 이 후에, 상기 열처리 공정이 수행될 수 있다(S223). 상기 열처리 공정은 상기 기준 자성층(140)을 형성한 후 및 상기 캡핑 전극막(160)을 형성하기 전에 수행될 수 있다. 이와는 달리, 상기 열처리 공정은 상기 캡핑 전극막(160)을 형성한 후에 수행될 수 있다.
본 예에서, 상기 제2 고정층(135)은 상기 비자성층(123) 및 상기 중간 자성층(125)을 포함함으로써, 상기 제2 고정층(135)의 자체 수직 자기 이방성이 강화된다. 이로 인하여, 상기 열처리 공정이 상기 기준 자성층(140)을 형성한 후에 수행될지라도, 상기 제2 고정층(135)의 수직 자기 이방성의 열화가 최소화될 수 있다.
다음으로 본 실시예에 따른 상기 자기 기억 소자의 제조 방법의 변형예들을 설명한다. 이하에서, 설명의 중폭을 피하기 위하여 상술된 실시예와 변형예들 간의 차이점들을 중심으로 설명한다.
도 23은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도이다.
도 23을 참조하면, 본 변형예에서는, 상기 비자성층(123)이 상기 분극 강화 자성층(130) 바로 위에 형성될 수 있으며, 상기 중간 자성층(125)이 상기 비자성층(123) 바로 위에 형성될 수 있다. 따라서, 본 변형예의 기준 자성층(141)의 제2 고정층(136)은 상기 터널 배리어층(145) 상에 차례로 형성된 상기 분극 강화 자성층(130), 상기 비자성층(123), 상기 중간 자성층(125), 및 상기 교환 결합 강화 자성층(120)을 포함할 수 있다. 본 변형예의 다른 공정들은 도 18 내지 도 20, 도 21 및 도 22를 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 14에 개시된 자기 기억 소자를 구현할 수 있다.
도 24는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도이다.
도 24를 참조하면, 본 변형예에 따른 기준 자성층(142)의 제2 고정층(137)은 제2 비자성층(127)을 더 포함할 수 있다. 구체적으로, 상기 비자성층(123)이 상기 중간 자성층(125)의 상부면과 상기 교환 결합 강화 자성층(120) 사이에 형성될 수 있으며, 상기 제2 비자성층(127)이 상기 중간 자성층(125)의 하부면과 상기 분극 강화 자성층(130) 사이에 형성될 수 있다. 본 변형예의 다른 공정들은 도 18 내지 도 20, 도 21 및 도 22를 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 15에 개시된 자기 기억 소자를 구현할 수 있다.
도 25는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도이다.
도 25를 참조하면, 본 변형예에 따른 자유 자성층(151)은 상기 시드층(107) 상에 차례로 형성된 제1 자유 자성층(147), 삽입층(148), 및 제2 자유 자성층(149)을 포함할 수 있다. 본 변형예의 다른 공정들은 도 18 내지 도 20, 도 21 및 도 22를 참조하여 설명한 대응되는 공정들과 동일할 수 있다. 이로써, 도 16에 개시된 자기 기억 소자를 구현할 수 있다.
한편, 도 19를 참조하여 설명한 제조 방법에서, 상기 교환 결합 강화 자성층(120)을 형성하기 전에, 상기 중간 자성층(125) 및 상기 비자성층(123)을 적어도 2회 교대로 형성될 수 있다. 이로써, 도 17에 개시된 자기 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 26은 본 발명의 실시예들에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 상변화 기억 소자, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27은 본 발명의 일 실시예들에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 27을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억소자, 플래쉬 기억 소자, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 기준 자성 패턴 및 자유 자성 패턴; 및
    상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴을 포함하되,
    상기 기준 자성 패턴 및 자유 자성 패턴들의 자화 방향들은 상기 자유 자성 패턴과 상기 터널 배리어 패턴 간의 계면에 대하여 수직하고,
    상기 기준 자성 패턴은, 제1 고정 패턴; 상기 제1 고정 패턴과 상기 터널 배리어 패턴 사이의 제2 고정 패턴; 및 상기 제1 및 제2 고정 패턴들 사이의 교환 결합 패턴을 포함하고,
    상기 제2 고정 패턴은, 상기 터널 배리어 패턴에 인접한 분극 강화 자성 패턴; 상기 교환 결합 패턴에 인접한 교환 결합 강화 자성 패턴; 상기 분극 강화 자성 패턴 및 상기 교환 결합 강화 자성 패턴 사이의 중간 자성 패턴; 및 상기 중간 자성 패턴과 접촉하여 계면 수직 자성 이방성을 유도하는 비자성 패턴을 포함하고,
    상기 비자성 패턴은 상기 중간 자성 패턴과 동일한 결정 구조를 포함하는 자기 기억 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 분극 강화 자성 패턴은 상기 비자성 패턴 및 상기 중간 자성 패턴과 동일한 결정 구조를 포함하는 자기 기억 소자.
  4. 청구항 1에 있어서,
    상기 비자성 패턴 및 상기 중간 자성 패턴은 체심 입방 결정 구조(body-centered cubic (BCC) crystal structure)를 포함하는 자기 기억 소자.
  5. 청구항 1에 있어서,
    상기 비자성 패턴은 텅스텐을 포함하고,
    상기 중간 자성 패턴은 철(Fe) 또는 철-보론(FeB)을 포함하는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 제1 고정 패턴은 상기 비자성 패턴과 다른 결정 구조를 갖는 자기 기억 소자.
  7. 청구항 1에 있어서,
    상기 제1 고정 패턴은 CoPt 합금 또는 (Co/Pt)n L11 초격자 (n은 자연수)를 포함하는 자기 기억 소자.
  8. 청구항 1에 있어서,
    상기 자유 자성 패턴은,
    제1 자유 자성 패턴 및 제2 자유 자성 패턴; 및
    상기 제1 및 제2 자유 자성 패턴들 사이의 삽입 패턴을 포함하고,
    상기 삽입 패턴은 상기 제1 및 제2 자유 자성 패턴들과 접촉되어 계면 수직 자기 이방성을 유도하는 자기 기억 소자.
  9. 청구항 1에 있어서,
    상기 교환 결합 강화 자성 패턴은 상기 중간 자성 패턴 내 원소와 다른 원소를 포함하고,
    상기 분극 강화 자성 패턴도 상기 중간 자성 패턴 내 원소와 다른 원소를 포함하는 자기 기억 소자.
  10. 청구항 1에 있어서,
    상기 제1 고정 패턴, 상기 교환 결합 패턴, 상기 제2 고정 패턴, 상기 터널 배리어 패턴, 및 상기 자유 자성 패턴이 상기 기판 상에 차례로 적층되는 자기 기억 소자.
  11. 청구항 10에 있어서,
    상기 교환 결합 강화 자성 패턴, 상기 비자성 패턴, 상기 중간 자성 패턴, 및 상기 분극 강화 자성 패턴이 상기 교환 결합 패턴 상에 차례로 적층되는 자기 기억 소자.
  12. 청구항 11에 있어서,
    상기 제2 고정 패턴은 상기 중간 자성 패턴과 상기 분극 강화 자성 패턴 사이에 개재된 제2 비자성 패턴을 더 포함하고,
    상기 제2 비자성 패턴은 상기 비자성 패턴과 동일한 물질을 포함하는 자기 기억 소자.
  13. 청구항 10에 있어서,
    상기 교환 결합 강화 자성 패턴, 상기 중간 자성 패턴, 상기 비자성 패턴, 및 상기 분극 강화 자성 패턴이 상기 교환 결합 패턴 상에 차례로 적층되는 자기 기억 소자.
  14. 청구항 10에 있어서,
    상기 비자성 패턴 및 상기 중간 자성 패턴은 상기 교환 결합 패턴 상에 적어도 2회 교대로 적층되는 자기 기억 소자.
  15. 청구항 10에 있어서,
    상기 자유 자성 패턴 상에 배치된 캡핑 산화 패턴을 더 포함하되,
    상기 캡핑 산화 패턴은 상기 자유 자성 패턴의 상부면과 접촉되어 계면 수직 자기 이방성을 유도하는 자기 기억 소자.
  16. 청구항 1에 있어서,
    상기 자유 자성 패턴, 상기 터널 배리어 패턴, 상기 제2 고정 패턴, 상기 교환 결합 패턴, 및 상기 제1 고정 패턴이 상기 기판 상에 차례로 적층되는 자기 기억 소자.
  17. 기판 상에 기준 자성층, 자유 자성층, 및 이들 사이의 터널 배리어층을 형성하는 것을 포함하되,
    상기 기준 자성층은 제1 고정층, 상기 제1 고정층과 상기 터널 배리어층 사이의 제2 고정층 및 상기 제1 및 제2 고정층들 사이의 교환 결합층을 포함하고,
    상기 제2 고정층은 상기 터널 배리어층에 인접한 분극 강화 자성층, 상기 교환 결합층에 인접한 교환 결합 강화 자성층, 상기 분극 강화 자성층 및 상기 교환 결합 강화 자성층 사이의 중간 자성층, 및 상기 중간 자성층과 접촉하여 계면 수직 자성 이방성을 유도하는 비자성층을 포함하고,
    상기 비자성층은 상기 중간 자성층과 동일한 결정 구조를 포함하는 자기 기억 소자의 제조 방법.
  18. 청구항 17에 있어서,
    적어도 상기 자유 자성층, 상기 터널 배리어층 및 상기 분극 강화 자성층을 형성한 후에, 열처리 공정을 수행하는 것을 더 포함하는 자기 기억 소자의 제조 방법.
  19. 청구항 18에 있어서,
    상기 열처리 공정의 공정 온도는 400℃ 내지 600℃의 범위를 갖는 자기 기억 소자의 제조 방법.
  20. 청구항 18에 있어서,
    상기 기준 자성층, 상기 터널 배리어층 및 상기 자유 자성층이 상기 기판 상에 순차적으로 형성되고,
    상기 열처리 공정은 상기 자유 자성층을 형성한 후에 수행되는 자기 기억 소자의 제조 방법.
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