KR102245748B1 - 자기 기억 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 자기 기억 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로, 본 발명에 따른 자기 기억 소자는 이중층 구조를 갖는 자유층을 포함할 수 있다. 이때, 터널 배리어층과 직접 접촉하는, 상기 자유층의 일 층의 보론 함유량을 다른 일 층에 비해 더 높임으로써, 자기터널저항(TMR)이 개선됨과 동시에 스위칭 효율 역시 개선될 수 있다. 나아가, 고온 열처리 공정에 대한 내성이 강화될 수 있다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 자기 기억 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 그것들의 소형화, 다기능화 및/또는 낮은 제조 단가 등으로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들 중에서 반도체 기억 소자들은 논리 데이터를 저장할 수 있다. 반도체 기억 소자들 중에서 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기 터널 접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기 터널 접합 패턴은 두개의 자성체들과 그들 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항값을 가질 수 있으며, 두 자성체들의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 해결하고자 하는 과제는 우수한 신뢰성을 가지고 터널자기저항 특성이 개선된 자기 기억 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 우수한 신뢰성을 가지고 터널자기저항 특성이 개선된 자기 기억 소자를 제공하는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 자기 기억 소자는, 제1 자유층, 고정층, 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함할 수 있다. 이때, 상기 제1 자유층은: 상기 터널 배리어층에 인접하는 제1 자유 자성 패턴; 및 상기 제1 자유 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 제1 자유 자성 패턴과 접촉하는 제2 자유 자성 패턴을 포함하고, 상기 제1 및 제2 자유 자성 패턴들은 보론(B)을 포함하며, 상기 제1 자유 자성 패턴의 보론 함유량(content)은 상기 제2 자유 자성 패턴의 보론 함유량보다 높고, 상기 제1 자유 자성 패턴의 상기 보론 함유량은 25 at% 내지 50 at%일 수 있다.
상기 제2 자유 자성 패턴의 상기 보론 함유량은 20 at% 내지 35 at%일 수 있다.
상기 제1 자유 자성 패턴의 두께는 상기 제2 자유 자성 패턴의 두께와 실질적으로 동일할 수 있다.
상기 제1 자유층의 두께는 10Å 내지 20Å일 수 있다.
상기 제1 및 제2 자유 자성 패턴들은 코발트-철-보론(CoFeB)을 포함할 수 있다.
상기 고정층은 복수개로 제공되며, 상기 고정층들은: 상기 터널 배리어층에 인접하는 제1 고정층; 및 상기 제1 고정층을 사이에 두고 상기 터널 배리어층과 이격되는 제2 고정층을 포함하고, 상기 제1 및 제2 고정층들은 보론을 포함하며, 상기 제1 고정층의 보론 함유량은 상기 제2 고정층의 보론 함유량보다 높을 수 있다.
상기 제1 고정층은: 상기 터널 배리어층에 인접하는 분극 강화 자성 패턴; 및 상기 분극 강화 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 분극 강화 자성 패턴과 접촉하는 중간 자성 패턴을 포함하고, 상기 중간 자성 패턴의 보론 함유량은 상기 분극 강화 자성 패턴의 보론 함유량 및 상기 제2 고정층의 보론 함유량보다 높을 수 있다.
상기 중간 자성 패턴의 보론 함유량은 상기 제1 자유 자성 패턴의 보론 함유량과 실질적으로 동일할 수 있다.
상기 중간 자성 패턴은 철-보론(FeB)을 포함할 수 있다.
상기 자기 기억 소자는, 상기 제1 자유층과 인접하는 비자성 금속층; 및 상기 비자성 금속층을 사이에 두고 상기 제1 자유층과 이격되는 제2 자유층을 더 포함할 수 있다. 이때, 상기 제1 및 제2 자유 자성 패턴들의 보론 함유량들은 상기 제2 자유층의 보론 함유량보다 더 높을 수 있다.
상기 제1 자유층의 두께는, 상기 제2 자유층의 두께보다 실질적으로 동일하거나 더 클 수 있다.
상기 자기 기억 소자는, 상기 제2 자유층을 사이에 두고 상기 비자성 금속층과 이격되는 캡핑층을 더 포함할 수 있다. 이때, 상기 캡핑층은 상기 제2 자유층의 일면과 접촉되어 계면 수직 자기 이방성을 유도할 수 있다.
상기 자기터널접합은 기판 상에 배치되고, 상기 고정층은 상기 기판과 상기 터널 배리어층 사이에 배치될 수 있다.
상기 자기터널접합은 기판 상에 배치되고, 상기 제1 자유층은 상기 기판과 상기 터널 배리어층 사이에 배치될 수 있다.
상기 제1 자유 자성 패턴의 상기 보론 함유량은 약 40 at%일 수 있다.
본 발명의 다른 개념에 따른, 자기 기억 소자는, 제1 자유층, 고정층, 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함할 수 있다. 이때, 상기 제1 자유층은: 상기 터널 배리어층에 인접하는 제1 자유 자성 패턴; 및 상기 제1 자유 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 제1 자유 자성 패턴과 접촉하는 제2 자유 자성 패턴을 포함하고, 상기 제1 및 제2 자유 자성 패턴들은 코발트-철-보론(CoFeB)을 포함하며, 상기 제1 자유 자성 패턴의 보론 함유량은 상기 제2 자유 자성 패턴의 보론 함유량보다 높을 수 있다.
상기 고정층은: 상기 터널 배리어층에 인접하는 분극 강화 자성 패턴; 및 상기 분극 강화 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 분극 강화 자성 패턴과 접촉하는 중간 자성 패턴을 포함하고, 상기 중간 자성 패턴은 철-보론(FeB)를 포함하며, 상기 중간 자성 패턴의 보론 함유량은 상기 제1 자유 자성 패턴의 보론 함유량과 실질적으로 동일할 수 있다.
본 발명의 개념에 따른, 자기 기억 소자의 제조 방법은, 기판 상에 예비 자유층, 예비 고정층, 및 이들 사이의 예비 터널 배리어층을 형성하는 것; 및 상기 예비 자유층, 상기 예비 고정층, 및 상기 예비 터널 배리어층을 형성한 후에, 열처리 공정을 수행하는 것을 포함할 수 있다. 이때, 상기 예비 자유층은: 상기 예비 터널 배리어층에 인접하는 제1 자유 자성층; 및 상기 제1 자유 자성층을 사이에 두고 상기 예비 터널 배리어층과 이격되며, 상기 제1 자유 자성층과 접촉하는 제2 자유 자성층을 포함하고, 상기 제1 및 제2 자유 자성층들은 보론을 포함하며, 상기 제1 자유 자성층의 보론 함유량은 상기 제2 자유 자성층의 보론 함유량보다 높고, 상기 제1 자유 자성층의 상기 보론 함유량은 25 at% 내지 50 at%일 수 있다.
상기 열처리 공정의 공정 온도는 350℃ 내지 450℃의 범위를 가질 수 있다.
상기 제2 자유 자성층의 상기 보론 함유량은 20 at% 내지 35 at%일 수 있다.
본 발명에 따른 자기 기억 소자는, 이중층 구조를 갖는 자유층을 포함할 수 있다. 이때, 터널 배리어층과 직접 접촉하는, 상기 자유층의 일 층의 보론 함유량을 다른 일 층에 비해 더 높임으로써, 자기터널저항(TMR)이 개선됨과 동시에 스위칭 효율 역시 개선될 수 있다. 나아가, 고온 열처리 공정에 대한 내성이 강화될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따른 자기 기억 소자에서, 제1 및 제2 자유 자성 패턴들 각각의 보론 함유량을 변화시킴에 따른 보자력(coercivity, Hc) 산포를 보여주는 그래프이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따른 자기 기억 소자에서, 제1 및 제2 자유 자성 패턴들 각각의 보론 함유량을 변화시킴에 따른 보자력(coercivity, Hc) 산포를 보여주는 그래프이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(UMC)은 서로 교차하는 제1 배선(L1) 및 제2 배선(L2) 사이에서 이들을 연결한다. 상기 단위 메모리 셀(UMC)은 선택 소자(SW) 및 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(SW) 및 상기 자기터널접합(MTJ)은 전기적으로 직렬로 연결될 수 있다. 상기 제1 및 제2 배선들(L1, L2) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
상기 선택 소자(SW)는 상기 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SW)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SW)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SW)에 연결될 수 있다.
상기 자기터널접합(MTJ)은 제1 수직 자성 구조체(MS1), 제2 수직 자성 구조체(MS2) 및 이들 사이의 터널 배리어층(TBR)을 포함할 수 있다. 상기 제1 및 제2 수직 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 일부 실시예들에 따르면, 도 1에 도시된 것처럼, 상기 단위 메모리 셀(UMC)은 상기 제1 수직 자성 구조체(MS1)와 상기 선택 소자(SW) 사이에 개재되는 제1 도전 구조체(130) 및 상기 제2 수직 자성 구조체(MS2)와 상기 제2 배선(L2) 사이에 개재되는 제2 도전 구조체(135)를 더 포함할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 도면들이다.
도 2 및 도 3을 참조하면, 상기 제1 수직 자성 구조체(MS1)의 자성층 및 제2 수직 자성 구조체(MS2)의 자성층 중의 하나의 자화 방향는, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 이하에서, 이러한 고정된 자화 특성을 갖는 자성층은 고정층(PL)으로 정의된다. 상기 제 1 수직 자성 구조제(MS1)의 자성층 또는 제 2 수직 자성 구조체(MS2)의 자성층 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 이하에서, 이러한 가변적인 자화 특성을 갖는 자성층은 자유층(FL)으로 정의된다. 상기 자기터널접합(MTJ)는 상기 터널 배리어층(TBR)에 의해 분리된 적어도 하나의 상기 자유층(FL) 및 적어도 하나의 상기 고정층(PL)을 구비할 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층(FL) 및 상기 고정층(PL)의 자화 방향들에 의존적일 수 있다. 일 예로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층(FL) 및 상기 고정층(PL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
상기 자기터널접합(MTJ)을 구성하는 상기 제1 및 제2 수직 자성 구조체들(MS1, MS2)은, 도 2 및 도 3에 도시된 것처럼, 기판(100) 상에 차례로 형성될 수 있다. 이 경우, 상기 자기터널접합(MTJ)은, 그것을 구성하는 자유층(FL)과 상기 기판(100) 사이의 상대적 배치 및/또는 자유층(FL)과 고정층(PL)의 형성 순서에 따라, 두 가지 유형으로 구분될 수 있다. 일 예로, 도 2에 도시된 것처럼, 상기 자기터널접합(MTJ)은 상기 제1 수직 자성 구조체(MS1) 및 상기 제2 수직 자성 구조체(MS2)가 각각 상기 고정층(PL) 및 상기 자유층(FL)을 포함하도록 구성되는 제1 유형의 자기터널접합(MTJ1)이거나, 도 3에 도시된 것처럼, 상기 제1 수직 자성 구조체(MS1) 및 상기 제2 수직 자성 구조체(MS2)가 각각 상기 자유층(FL) 및 상기 고정층(PL)을 포함하도록 구성되는 제2 유형의 자기터널접합(MTJ2)일 수 있다.
실시예
1
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 4를 참조하면, 기판(100) 상에 제1 유전막(110)이 배치될 수 있고, 하부 콘택 플러그(120)가 상기 제1 유전막(110)을 관통할 수 있다. 상기 하부 콘택 플러그(120)의 하부면은 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다.
상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 일 예로, 상기 기판(100)은 실리콘 웨이퍼일 수 있다.
상기 제1 유전막(110)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 상기 하부 콘택 플러그(120)는 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은, 도펀트로 도핑된 반도체(ex, 도프트 실리콘, 도프트 게르마늄, 도프트 실리콘-게르마늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 중 적어도 하나일 수 있다.
상기 제1 유전막(110) 상에 제1 도전 구조체(130), 제1 수직 자성 구조체(MS1), 터널 배리어층(TBR), 제2 수직 자성 구조체(MS2), 및 제2 도전 구조체(135)가 차례로 적층될 수 있다. 상기 제1 도전 구조체(130)는 상기 하부 콘택 플러그(120)의 상부면에 전기적으로 접속될 수 있다. 상기 제1 수직 자성 구조체(MS1), 상기 터널 배리어층(TBR), 및 상기 제2 수직 자성 구조체(MS2)는 자기터널접합(magnetic tunnel junction, MTJ)에 포함될 수 있다. 상기 제1 도전 구조체(130), 상기 자기터널접합(MTJ), 및 상기 제2 도전 구조체(135)는 서로 정렬된 측벽들을 가질 수 있다. 일 예로, 상기 제1 도전 구조체(130), 상기 자기터널접합(MTJ), 및 상기 제2 도전 구조체(135)의 측벽들은 경사진 프로파일을 가질 수 있다.
상기 제1 수직 자성 구조체(MS1)는, 상기 제1 도전 구조체(130) 상의 제1 고정층(PL1), 상기 제1 고정층(PL1) 상의 제2 고정층(PL2), 및 상기 제1 고정층(PL1)과 상기 제2 고정층(PL2) 사이의 교환결합층(140)을 포함할 수 있다. 구체적으로, 상기 제1 고정층(PL1)은 상기 제1 도전 구조체(130)와 상기 교환결합층(140) 사이에 배치될 수 있고, 상기 제2 고정층(PL2)은 상기 교환결합층(140)과 상기 터널 배리어층(TBR) 사이에 배치될 수 있다.
상기 제2 수직 자성 구조체(MS2)는, 상기 터널 배리어층(TBR)상의 제1 자유층(FL1), 및 상기 제1 자유층(FL1) 상의 캡핑층(160)을 포함할 수 있다. 구체적으로, 상기 제1 자유층(FL1)은 상기 터널 배리어층(TBR)과 상기 캡핑층(160) 사이에 배치될 수 있다.
상기 제1 및 제2 고정층들(PL1, PL2)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 방향을 가질 수 있다. 마찬가지로, 상기 제1 자유층(FL1)의 자화 방향도 상기 기판(100)이 상부면에 실질적으로 수직할 수 있다.
구체적으로, 상기 제1 고정층(PL1)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 상기 제1 고정층(PL1)의 자화 방향은 일 방향으로 고정될 수 있다. 마찬가지로, 상기 제2 고정층(PL2)도 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 상기 제2 고정층(PL2)의 자화 방향은 상기 교환결합층(140)에 의해 상기 제1 고정층(PL1)의 자화 방향에 반평행하게 고정될 수 있다.
상기 제1 자유층(FL1)의 자화 방향은 프로그램 동작에 의하여 상기 제2 고정층(PL2)의 고정된 자화 방향에 평행한 방향 또는 반평행한 방향으로 변환될 수 있다. 상기 제1 자유층(FL1)의 자화 방향은 스핀 토크 전송(spin torque transfer (STT)) 프로그램 동작에 의해 변화될 수 있다. 즉, 상기 제1 자유층(FL1)의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크를 이용하여 변화될 수 있다.
도시되진 않았지만, 상기 제1 도전 구조체(130)는 상기 자기터널접합(MTJ)을 형성하기 위한 시드층(미도시)을 포함할 수 있고, 상기 스위칭 소자와 상기 자기터널접합(MTJ)을 전기적으로 연결하는 전극으로 기능할 수 있다. 일 실시예에 따르면, 상기 제1 도전 구조체(130)는 차례로 적층된 제1 도전막(미도시) 및 제2 도전막(미도시)을 포함할 수 있다. 일 예로, 상기 제1 도전막은 Ta 또는 CoHf를 포함할 수 있고, 상기 제2 도전막은 Ru를 포함할 수 있다. 상기 제2 도전 구조체(135)는 상기 캡핑층(160)과 접촉할 수 있으며, 상기 자기터널접합(MTJ)과 배선(180)을 전기적으로 연결하는 전극으로 기능할 수 있다. 상기 제2 도전 구조체(135)는 귀금속막들, 자성 합금막들, 또는 금속막들 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 일 예로, 상기 귀금속막은 Ru, Pt, Pd, Rh, 또는 Ir 중의 적어도 하나를 포함할 수 있고, 상기 자성 합금막은 Co, Fe, 또는 Ni 중의 적어도 하나를 포함할 수 있고, 상기 금속막은 Ta 또는 Ti 중 적어도 하나를 포함할 수 있다. 하지만, 상술한 물질들은, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 예시되는 것일 뿐, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 제1 고정층(PL1)은 수직 자성 물질을 포함할 수 있다. 일 예로, 상기 제1 고정층(PL1)은 a) 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), b) 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), c) 코발트철디스프로슘(CoFeDy), d) L10 구조의 FePt, e) L10 구조의 FePd, f) L10 구조의 CoPd, g) L10 구조의 CoPt, h) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, i) 상술한 a) 내지 h)의 물질들 중의 적어도 하나로 이루어진 합금을 포함할 수 있다. 또는, 상기 제1 고정층(PL1)은 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는, 일 예로, (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.
상기 교환결합층(140)은, 상기 제1 고정층(PL1)의 자화 방향과 상기 제2 고정층(PL2)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 일 예로, 상기 교환결합층(140)은 RKKY 상호작용(Ruderman-Klttel-Kasuya-Yosida interaction)에 의하여 상기 제1 및 제2 고정층들(PL1, PL2)을 서로 결합시킬 수 있다. 이로써, 상기 제1 및 제2 고정층들(PL1, PL2)의 자화 방향들에 의해 생성된 자장들이 서로 상쇄되어, 상기 제1 수직 자성 구조체(MS1)의 순 자장(net magnetic field)이 최소화될 수 있다. 그 결과, 상기 제1 수직 자성 구조체(MS1)에 의해 생성된 자장이 상기 제1 자유층(FL1)에 주는 영향력을 최소화할 수 있다. 상기 교환결합층(140)은, 루테늄, 이리듐, 및 로듐 중 적어도 하나를 포함할 수 있다.
상기 제2 고정층(PL2)은, 일 예로, CoFeB, FeB, CoFeBTa, CoHf, Co, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 보다 구체적으로, 상기 제 2 고정층은 FeB막 및 CoFeB막을 포함하는 복층 구조, Co막 및 CoHf막를 포함하는 복층 구조, 또는 CoFeBTa막 및 CoFeB막를 포함하는 복층 구조로서 제공될 수 있다.
상기 터널 배리어층(TBR)은 자기 터널 접합 패턴일 수 있다. 상기 터널 배리어층(TBR)은 유전 물질로 형성될 수 있다. 일 예로, 상기 터널 배리어층(TBR)은 산화마그네슘(MgO) 및/또는 산화알루미늄(AlO)을 포함할 수 있다.
상기 제1 자유층(FL1)은, 상기 터널 배리어층(TBR) 상의 제1 자유 자성 패턴(150), 및 상기 제1 자유 자성 패턴(150) 상의 제2 자유 자성 패턴(155)을 포함할 수 있다. 구체적으로, 상기 제1 자유 자성 패턴(150)은 상기 터널 배리어층(TBR)과 접촉할 수 있다. 상기 제2 자유 자성 패턴(155)은 상기 제1 자유 자성 패턴(150)을 사이에 두고 상기 터널 배리어층(TBR)과 이격되며, 상기 제1 자유 자성 패턴(150)과 접촉할 수 있다.
상기 제1 및 제2 자유 자성 패턴들(150, 155)은 보론(Boron, B)을 포함할 수 있다. 구체적으로, 상기 제1 및 제2 자유 자성 패턴들(150, 155)은 동일한 물질들을 포함할 수 있으며, 예를 들어 CoFeB를 공통으로 포함할 수 있다. 상기 제1 및 제2 자유 자성 패턴들(150, 155)은 열처리 공정에 의해 결정화되어, 상기 자기터널접합(MTJ)의 터널자기저항(Tunneling Magnetic Resistance, TMR) 특성을 나타낼 수 있다.
상기 제1 자유 자성 패턴(150) 내의 보론의 원자 퍼센트(atomic percent, at%)는 25 at% 내지 50 at%일 수 있다. 상기 제2 자유 자성 패턴(155)의 보론 함유량은 상기 제1 자유 자성 패턴(150)의 보론 함유량보다 작을 수 있으며, 구체적으로 상기 제2 자유 자성 패턴(155) 내의 보론의 원자 퍼센트는 20 at% 내지 35 at%일 수 있다. 만약, 상기 제1 및 제2 자유 자성 패턴들(150, 155)의 보론 함유량들이 상기 범위들의 하한보다 낮을 경우, 상기 제1 자유층(FL1)의 결정화 특성이 악화되고, 및 임계전류밀도(Jc)가 감소될 수 있다. 만약, 상기 제1 및 제2 자유 자성 패턴들(150, 155)의 보론 함유량들이 상기 범위들의 하한보다 높을 경우, 열처리 공정을 통한 열화가 발생되어 자기터널저항(TMR) 특성이 감소될 수 있다.
일 예로, 상기 제1 자유 자성 패턴(150)의 보론 함유량은 약 40 at%일 수 있으며, 이때 상기 제2 자유 자성 패턴(155)의 보론 함유량은 약 20 at% 내지 약 30 at%일 수 있다. 즉, 상기 제1 자유층(FL1)은, 동일한 물질이지만 구성 물질의 함량이 서로 다른 두 개의 층이 불가분적으로 접합되어 있는 이중층(bilayer) 구조를 가질 수 있다.
상기 제1 자유 자성 패턴(150)의 두께는 상기 제2 자유 자성 패턴(155)의 두께와 실질적으로 동일할 수 있다. 상기 제1 및 제2 자유 자성 패턴들(150, 155)의 두께들의 합, 즉 상기 제1 자유층(FL1)의 두께는 10Å 내지 20Å일 수 있다.
자기 기억 소자에 있어서, 자유층 내의 보론은 비정질 상태로 증착된 CoFe를 열처리 공정을 통해 결정화시킬 수 있다. 상기 자유층 내의 보론 함유량이 증가되는 경우, 상기 결정화가 용이해지며, 스핀 토크 전송(STT) 프로그램 동작 시 임계전류밀도(Jc)를 감소시킬 수 있다. 그러나, 일반적으로 상기 자유층 내 상기 보론의 함유량이 25 at%를 넘을 경우, 열처리 공정에 의해 상기 자유층의 열화가 발생하여 자기터널저항(TMR) 특성이 감소하고 수직 자기 이방성이 약화될 수 있다. 특히, 자기 기억 소자가 400℃ 이상의 고온 열처리 공정에 노출될 경우, 상기 자유층은 포화 자화(Saturation Magnetization, Ms)의 증가 및 RA(resistance-area product)값의 증가로 인해 스위칭 동작에 에러가 발생할 수 있다. 따라서, 상기 자유층의 보론 함유량에는 제약이 존재하였다.
그러나, 본 발명의 실시예들에 있어서, 상기 자유층을 보론의 농도를 달리하는 이중층 구조로 형성하는 경우, 각각의 층들(즉, 상기 제1 및 제2 자유 자성 패턴들(150, 155))의 보론 함유량이 증가하더라도, 자기터널저항(TMR) 특성은 오히려 개선되면서 열화가 방지됨을 확인하였다.
구체적으로, 보론 함유량이 약 20 at%인 단일 자유층의 자기터널저항(TMR)의 값은 130% 내지 140% 수준이었다. 반면, 상기 제1 자유 자성 패턴(150)의 보론 함유량이 약 20 at%이고 상기 제2 자유 자성 패턴(155)의 보론 함유량이 약 40 at%인 경우(CFB20/CFB40), 상기 제1 자유 자성 패턴(150)의 보론 함유량이 약 40 at%이고 상기 제2 자유 자성 패턴(155)의 보론 함유량이 약 20 at%인 경우(CFB40/CFB20), 상기 제1 자유 자성 패턴(150)의 보론 함유량이 약 30 at%이고 상기 제2 자유 자성 패턴(155)의 보론 함유량이 약 40 at%인 경우(CFB30/CFB40), 및 상기 제1 자유 자성 패턴(150)의 보론 함유량이 약 40 at%이고 상기 제2 자유 자성 패턴(155)의 보론 함유량이 약 30 at%인 경우(CFB40/CFB30) 모두 자기터널저항(TMR)의 값들은 약 150% 내지 약 170%로 나타났다.
또한, 상기 CFB20/CFB40, 상기 CFB40/CFB20, 상기 CFB30/CFB40, 및 상기 CFB40/CFB30는 모두 보론 함유량이 약 20 at%인 단일 자유층과 비교하여 임계전류밀도(Jc)에 큰 차이가 발생하지 않았다. 즉, 상기 제1 자유층(FL1)을 구성하는 상기 제1 및 제2 자유 자성 패턴들(150, 155) 중 적어도 어느 하나 이상의 보론의 함유량이 25 at%를 넘을 경우라도, 자기터널저항(TMR) 특성의 열화가 방지됨을 확인할 수 있다.
도 11은 본 발명의 실시예들에 따른 자기 기억 소자에서, 375℃ 및 400℃ 온도의 열처리 하에서, 상기 제1 및 제2 자유 자성 패턴들(150, 155) 각각의 보론 함유량을 변화시킴에 따른 보자력(coercivity, Hc) 산포를 보여주는 데이터이다.
도 11을 참조하면, 상기 터널 배리어층(TBR)에 인접한 상기 제1 자유 자성 패턴(150)의 보론 함유량이, 상기 제2 자유 자성 패턴(155)의 보론 함유량보다 더 높은 경우, 보자력(Hc)이 더 개선됨을 확인할 수 있다. 상기 보자력(Hc)값은 자기 기억 소자의 정보 보유력(retention)을 나타내는 것으로, 상기 보자력(Hc) 특성이 증가할수록 소자의 신뢰성이 향상될 수 있다.
구체적으로, 상기 CFB20/CFB40의 경우 상기 보자력(Hc) 특성이 상당히 낮음을 확인할 수 있지만, 상기 CFB40/CFB20 및 상기 CFB40/CFB30인 경우에는 약 5배 이상 증가함을 확인할 수 있다. 또한, 도시되진 않았으나, 열적 안정성(thermal stability, Δ) 역시 상기 보자력(Hc) 특성과 유사하게, 상기 CFB20/CFB40 보다 상기 CFB40/CFB20 및 상기 CFB40/CFB30의 경우가 더욱 크게 나타났다.
한편, Hc/Jc 및 Δ/Jc는 자기 기억 소자의 스위칭 효율을 나타낸다. 앞서 설명한 바와 같이, 상기 CFB40/CFB20 및 상기 CFB40/CFB30의 Jc 값들은, 보론 함유량이 약 20 at%인 단일 자유층의 Jc 값과 유사한 수준을 보였다. 그러나, 상기 CFB40/CFB20 및 상기 CFB40/CFB30의 Hc값들 및 Δ값들은 오히려 개선되었다. 따라서, 상기 CFB40/CFB20의 스위칭 효율 및 상기 CFB40/CFB30의 스위칭 효율은 더 개선됨을 확인하였다.
결론적으로, 이중층 구조를 갖는 상기 제1 자유층(FL1)에 있어서, 상기 터널 배리어층(TBR)과 직접 접촉하는 상기 제1 자유 자성 패턴(150)의 보론 함유량을 높임으로써, 자기터널저항(TMR)이 개선됨과 동시에 스위칭 효율 역시 개선될 수 있다.
상기 캡핑층(160)은 금속 산화물을 포함할 수 있다. 상기 캡핑층(160)은, 일 예로, 탄탈륨 산화물(tantalum oxide), 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 및 아연 산화물(zinc oxide) 중 적어도 하나를 포함할 수 있다. 상기 캡핑층(160)은, 상기 제1 자유층(FL1)이 상기 기판(100)의 상부면에 수직한 자화를 갖는 것을 도울 수 있다. 상기 캡핑층(160)의 저항은 상기 터널 배리어층(TBR)의 저항의 약 1/3 이하의 값을 가질 수 있다.
제2 유전막(170)이 상기 기판(100)의 전면 상에 배치되어 상기 제1 도전 구조체(130), 상기 자기터널접합(MTJ), 및 상기 제2 도전 구조체(135)를 덮을 수 있다. 상부 콘택 플러그(125)가 상기 제2 유전막(170)을 관통하여 상기 제2 도전 구조체(135)에 접속될 수 있다. 상기 제2 유전막(170)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있으며, 상기 상부 콘택 플러그(125)는 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다.
상기 제2 유전막(170) 상에 배선(180)이 배치될 수 있다. 상기 배선(180)은 상기 상부 콘택 플러그(125)에 접속될 수 있다. 상기 배선(180)은 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 배선(180)은 비트 라인일 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 제1 유전막(110)이 기판(100) 상에 형성될 수 있다. 하부 콘택 플러그(120)가 상기 제1 유전막(110)을 관통하도록 형성될 수 있다. 제1 예비 도전 구조체(130a)가 상기 제1 유전막(110) 상에 형성될 수 있다. 상기 제1 예비 도전 구조체(130a)는 상기 하부 콘택 플러그(120)의 상부면에 전기적으로 접속될 수 있다.
도시되진 않았으나, 시드층(미도시)이 상기 제1 예비 도전 구조체(130a) 상에 증착될 수 있다. 상기 시드층은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 또는 원자층 증착(atomic layer deposition; ALD) 공정으로 증착될 수 있다. 일 예로, 상기 시드층은 상기 PVD 공정의 일종인 스퍼터링(sputtering) 공정으로 증착될 수 있다.
제1 예비 수직 자성 구조체(MS1a)가 상기 시드층 상에 형성될 수 있다. 상기 제1 예비 수직 자성 구조체(MS1a)는 제1 예비 고정층(PL1a), 예비 교환결합층(140a) 및 제2 예비 고정층(PL2a)을 포함할 수 있다
구체적으로, 상기 제1 예비 고정층(PL1a)이 상기 시드층 상에 증착될 수 있다. 상기 제1 예비 고정층(PL1a)은 상기 시드층을 시드로 사용하여 형성될 수 있다. 일 예로, 상기 제1 예비 고정층(PL1a)은 상기 시드층과 동일한 결정 구조를 가질 수 있다. 상기 제1 예비 고정층(PL1a)은 수직 자성 물질을 포함할 수 있으며, 구체적으로 앞서 도 4를 참고하여 설명한 제1 고정층(PL1)과 같다.
상기 제1 예비 고정층(PL1a)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예로, 상기 제1 예비 고정층(PL1a)은 스퍼터링 공정으로 증착될 수 있다. 상기 제1 예비 고정층(PL1a)이 상기 CoPt 합금으로 형성되는 경우에, 상기 제1 예비 고정층(PL1a)은 아르곤(Ar) 가스를 사용하는 스퍼터링 공정으로 형성될 수 있다. 이 경우에, 상기 제1 예비 고정층(PL1a)의 포화자화를 감소시키기 위하여, 상기 제1 예비 고정층(PL1a)은 보론으로 도핑된 CoPt합금으로 형성될 수 있다.
상기 예비 교환결합층(140a)이 상기 제1 예비 고정층(PL1a) 상에 증착될 수 있다. 일 예로, 상기 예비 교환결합층(140a)은 상기 제1 예비 고정층(PL1a)을 시드로 사용하여 형성될 수 있다. 예컨대, 상기 예비 교환결합층(140a)은 조밀 육방 결정 구조를 갖는 루테늄으로 형성될 수 있다. 상기 예비 교환결합층(140a)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예로, 상기 예비 교환결합층(140a)은 스퍼터링 공정으로 증착될 수 있다.
상기 제2 예비 고정층(PL2a)이 상기 예비 교환결합층(140a) 상에 형성될 수 있다. 상기 제2 예비 고정층(PL2a)은 상기 예비 교환결합층(140a)을 시드로 사용하여 형성될 수 있다. 일 예로, 상기 제2 예비 고정층(PL2a)은 상기 예비 교환결합층(140a)과 동일한 결정 구조를 가질 수 있다. 상기 제2 예비 고정층(PL2a)은 수직 자성 물질을 포함할 수 있으며, 구체적으로 앞서 도 4를 참고하여 설명한 제2 고정층(PL2)과 같다. 상기 제2 예비 고정층(PL2a)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예로, 상기 제2 예비 고정층(PL2a)은 스퍼터링 공정으로 증착될 수 있다.
예비 터널 배리어층(TBRa)이 상기 제2 예비 고정층(PL2a) 상에 형성될 수 있다. 일 실시예에서, 상기 예비 터널 배리어층(TBRa)은 터널 배리어 물질을 타켓으로 사용하는 스퍼터링 공정으로 형성될 수 있다. 상기 타켓은 정교하게 제어된 화학량론(stoichiometry)를 갖는 터널 배리어 물질을 포함할 수 있다. 이러한 타켓을 사용하는 상기 스퍼터링 공정으로 인하여, 우수한 품질을 갖는 상기 예비 터널 배리어층(TBRa)이 상기 제2 예비 고정층(PL2a) 상에 증착될 수 있다. 이로써, 상기 예비 터널 배리어층(TBRa)의 내열성이 향상될 수 있다. 예컨대, 상기 예비 터널 배리어층(TBRa)은 산화마그네슘(MgO) 및/또는 산화알루미늄(AlO)으로 형성될 수 있다. 특히, 상기 예비 터널 배리어층(TBRa)은 염화나트륨 결정 구조를 갖는 산화마그네슘(MgO)으로 형성될 수 있다.
제2 예비 수직 자성 구조체(MS2a)가 상기 예비 터널 배리어층(TBRa) 상에 형성될 수 있다. 상기 제2 예비 수직 자성 구조체(MS2a)는 제1 예비 자유층(FL1a) 및 예비 캡핑층(160a)을 포함할 수 있다. 상기 제1 예비 자유층(FL1a)은 제1 자유 자성층(150a) 및 제2 자유 자성층(155a)을 포함할 수 있다.
구체적으로, 상기 제1 자유 자성층(150a) 및 상기 제2 자유 자성층(155a)이 상기 예비 터널 배리어층(TBRa) 상에 순차적으로 적층되어 형성될 수 있다. 예를 들어, 상기 제1 및 제2 자유 자성층들(150a, 155a)은 코발트-철-보론(CoFeB)으로 형성될 수 있다.
상기 제1 자유 자성층(150a) 내의 보론의 원자 퍼센트(atomic percent, at%)는 25 at% 내지 50 at%일 수 있다. 상기 제2 자유 자성층(155a)의 보론 함유량은 상기 제1 자유 자성층(150a)의 보론 함유량보다 작을 수 있으며, 구체적으로 상기 제2 자유 자성층(155a) 내의 보론의 원자 퍼센트는 20 at% 내지 35 at%일 수 있다. 만약, 상기 제1 및 제2 자유 자성층들(150a, 155a)의 보론 함유량들이 상기 범위들의 하한보다 낮을 경우, 후에 형성될 제1 자유층(FL1)의 결정화 특성이 악화되고, 및 임계전류밀도(Jc)가 감소될 수 있다. 만약, 상기 제1 및 제2 자유 자성층들(150a, 155a)의 보론 함유량들이 상기 범위들의 하한보다 높을 경우, 후에 실시될 열처리 공정으로 인한 열화가 발생되어 자기터널저항(TMR) 특성이 감소될 수 있다.
일 예로, 상기 제1 자유 자성층(150a)의 보론 함유량은 약 40 at%일 수 있으며, 이때 상기 제2 자유 자성층(155a)의 보론 함유량은 약 20 at% 또는 약 30 at%일 수 있다. 즉, 상기 제1 예비 자유층(FL1a)은, 동일한 물질이지만 구성 물질의 함량이 서로 다른 두 개의 층이 불가분적으로 접합되어 있는 이중층(bilayer) 구조를 가질 수 있다.
상기 제1 및 제2 자유 자성층들(150a, 155a)은 PVD 공정, CVD 공정 또는 ALD 공정으로 순차적으로 증착될 수 있다. 일 실시예에서, 상기 제1 및 제2 자유 자성층들(150a, 155a)은 스퍼터링 공정으로 형성될 수 있다. 증착된 상기 제1 및 제2 자유 자성층들(150a, 155a)은 비정질 상태일 수 있다.
상기 제1 및 제2 자유 자성층들(150a, 155a)을 형성한 후에, 열처리 공정을 수행할 수 있다. 상기 열처리 공정에 의하여 상기 제1 및 제2 자유 자성층들(150a, 155a)은 결정화될 수 있다. 이로 인하여, 상기 제1 및 제2 자유 자성층들(150a, 155a)은 터널자기저항(TMR) 특성을 나타낼 수 있다. 즉, 상기 제1 및 제2 자유 자성층들(150a, 155a)은 높은 자기 저항비를 획득할 수 있다. 충분한 자기 저항비를 얻기 위하여, 상기 열처리 공정은 350℃ 내지 450℃의 고온 하에서 수행될 수 있다. 만약, 상기 열처리 공정 온도가 350℃보다 낮은 경우 충분한 자기 저항비를 획득할 수 없으며, 450℃보다 높을 경우 포화 자화(Ms)의 증가 및 RA값의 증가로 인해 스위칭 동작에 에러가 발생할 수 있다. 일 예로, 상기 열처리 공정은 약 400℃의 고온에서 수행될 수 있다.
상기 제1 및 제2 자유 자성층들(150a, 155a)은 열처리 공정 시에 상기 예비 터널 배리어층(TBRa)을 시드로 사용하여 결정화될 수 있다. 일 예로, 상기 예비 터널 배리어층(TBRa)이 상기 염화나트륨 결정 구조를 가질 수 있으며, 상기 제1 및 제2 자유 자성층들(150a, 155a)은 체심 입방 결정 구조를 갖도록 결정화될 수 있다.
증착된 상기 제2 예비 고정층(PL2a)이 비정질 철-보론(FeB)으로 형성된 층을 포함하는 경우, 상기 제2 예비 고정층(PL2a) 역시 상기 열처리 공정에 의하여 결정화될 수 있다. 이때, 상기 철-보론(FeB) 내 보론이 확산되어 상기 철-보론(FeB)의 결정화 속도를 향상시킬 수 있다.
다른 예로, 증착된 상기 제1 및 제2 자유 자성층들(150a, 155a)은 부분적으로 결정 상태일 수 있으며, 상기 열처리 공정에 의해 상기 제1 및 제2 자유 자성층들(150a, 155a)은 전체적으로 결정화될 수 있다.
일반적인 자기 기억 소자의 제조 방법에 있어서, 상기 열처리 공정은 약 350℃ 가량의 온도 하에서 수행되었다. 만약 350℃ 이상의 고온에서 열처리 공정을 수행하는 경우, 예비 자유층의 RA값이 크게 증가하는 문제가 있을 수 있다. 그러나, 본 발명의 실시예들에 있어서, 상기 제1 예비 자유층(FL1a)을 보론의 농도를 달리하는 이중층 구조로 형성하는 경우, 각각의 층들(즉, 상기 제1 및 제2 자유 자성층들(150a, 155a))의 보론 함유량이 증가하더라도, RA값의 증가 정도가 둔화됨을 확인하였다.
구체적으로, 상기 제1 자유 자성층(150a)의 보론 함유량이 약 30 at%이고 상기 제2 자유 자성층(155a)의 보론 함유량이 약 40 at%인 경우(CFB30/CFB40), 400℃의 열처리 공정 후의 RA값은, 375℃의 열처리 공정 후의 RA값보다 약 20% 가량 증가하였다. 한편, 상기 제1 자유 자성층(150a)의 보론 함유량이 약 40 at%이고 상기 제2 자유 자성층(155a)의 보론 함유량이 약 30 at%인 경우(CFB40/CFB30), 400℃의 열처리 공정 후의 RA값은, 375℃의 열처리 공정 후의 RA값보다 약 5% 가량 증가하였다.
결론적으로, 이중층 구조를 갖는 상기 제1 예비 자유층(FL1a)에 있어서, 상기 예비 터널 배리어층(TBRa)과 직접 접촉하는 상기 제1 자유 자성층(150a)의 보론 함유량을 높임으로써, 고온 공정에 대한 내성을 강화시킬 수 있다.
예비 캡핑층(160a) 및 제2 예비 도전 구조체(135a)가 상기 제1 예비 자유층(FL1a) 상에 순차적으로 형성될 수 있다. 일 예로, 상기 열처리 공정은 상기 제2 예비 도전 구조체(135a)를 형성한 후에 수행될 수 있다. 다른 예로, 상기 열처리 공정은 상기 제1 예비 자유층(FL1a) 형성 후 및 상기 예비 캡핑층(160a)의 형성 전에 수행될 수 있다. 또 다른 예로, 상기 열처리 공정은 상기 예비 캡핑층(160a)의 형성 후 및 상기 제2 예비 도전 구조체(135a)의 형성 전에 수행될 수 있다.
구체적으로, 상기 예비 캡핑층(160a)은 탄탈륨 산화물(tantalum oxide), 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 및 아연 산화물(zinc oxide) 중 적어도 하나로 형성될 수 있다. 상기 제2 예비 도전 구조체(135a)는 귀금속막들, 자성 합금막들, 또는 금속막들 중의 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으며, 구체적으로 앞서 도 4를 참고하여 설명한 제2 도전 구조체(135)와 같다.
도 5b를 참조하면, 상기 제2 예비 도전 구조체(135a), 상기 예비 캡핑층(160a), 상기 제1 예비 자유층(FL1a), 상기 예비 터널 배리어층(TBRa), 상기 제2 예비 고정층(PL2a), 상기 예비 교환결합층(140a), 상기 제1 예비 고정층(PL1a), 및 상기 제1 예비 도전 구조체(130a)를 연속적으로 패터닝하여, 차례로 적층된 제1 도전 구조체(130), 제1 고정층(PL1), 교환결합층(140), 제2 고정층(PL2), 터널 배리어층(TBR), 제1 자유층(FL1), 캡핑층(160), 및 제2 도전 구조체(135)가 형성될 수 있다. 상기 제1 자유층(FL1)은, 상기 터널 배리어층(TBR) 상의 제1 자유 자성 패턴(150), 및 상기 제1 자유 자성 패턴(150) 상의 제2 자유 자성 패턴(155)을 포함할 수 있다.
다시 도 4를 참조하면, 상기 제1 도전 구조체(130), 자기터널접합(MTJ), 및 상기 제2 도전 구조체(135)를 덮는 제2 유전막(170)이 형성될 수 있다. 상기 제2 유전막(170)을 관통하여 상기 제2 도전 구조체(135)에 접속되는 상부 콘택 플러그(125)가 형성될 수 있다. 상기 제2 유전막(170) 상에 배선(180)이 형성될 수 있다. 상기 배선(180)은 상기 상부 콘택 플러그(125)에 접속될 수 있다.
실시예
2
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 본 예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 6을 참조하면, 본 실시예에 따른 자기 기억 소자 내의 자기터널접합(MTJ)은 제2 유형의 자기터널접합(MTJ2)일 수 있다(도 3 참조). 구체적으로, 제1 수직 자성 구조체(MS1)는 제1 자유층(FL1)을 포함할 수 있으며, 제2 수직 자성 구조체(MS2)는 제1 및 제2 고정층들(PL1, PL2)을 포함할 수 있다. 즉, 도 4를 참조하여 설명한 일 실시예에 따른 자기 기억 소자와 달리, 상기 제1 자유층(FL1)이 터널 배리어층(TBR)과 제1 도전 구조체(130) 사이에 배치될 수 있다. 상기 제1 및 제2 고정층들(PL1, PL2)이 상기 터널 배리어층(TBR)과 제2 도전 구조체(135) 사이에 배치될 수 있다.
상기 제2 수직 자성 구조체(MS2)는, 상기 터널 배리어층(TBR) 상의 제2 고정층(PL2), 상기 제2 고정층(PL2) 상의 제1 고정층(PL1), 및 상기 제2 고정층(PL2)과 상기 제1 고정층(PL1) 사이의 교환결합층(140)을 포함할 수 있다. 도 4를 참조하여 설명한 바와 달리, 상기 제2 도전 구조체(135) 아래의 캡핑층(160)은 생략될 수 있다.
상기 제1 수직 자성 구조체(MS1)는, 상기 터널 배리어층(TBR) 아래의 제1 자유 자성 패턴(150), 및 상기 제1 자유 자성 패턴(150) 아래의 제2 자유 자성 패턴(155)을 포함할 수 있다. 상기 터널 배리어층(TBR)과 인접한 상기 제1 자유 자성 패턴(150) 내의 보론 함유량은, 상기 터널 배리어층(TBR)과 이격된 상기 제2 자유 자성 패턴(155) 내의 보론 함유량보다 더 높을 수 있다.
실시예
3
도 7은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 본 예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7을 참조하면, 터널 배리어층(TBR)과 인접하는 제2 고정층(PL2)은, 분극 강화 자성 패턴(195), 및 상기 분극 강화 자성 패턴(195)을 사이에 두고 상기 터널 배리어층(TBR)과 이격된 중간 자성 패턴(190)을 포함할 수 있다. 즉, 상기 제2 고정층(PL2)은 다층 구조일 수 있다. 보다 구체적으로, 상기 분극 강화 자성 패턴(195)은 상기 터널 배리어층(TBR)과 접촉할 수 있으며, 상기 중간 자성 패턴(190)은 상기 분극 강화 자성 패턴(195)과 접촉할 수 있다.
상기 분극 강화 자성 패턴(195)은 상기 터널 배리어층(TBR)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 상기 분극 강화 자성 패턴(195)은, 상기 터널 배리어층(TBR) 과 상기 분극 강화 자성 패턴(195) 간의 계면에 계면 수직 자성 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다. 나아가, 상기 분극 강화 자성 패턴(195)은 상기 중간 자성 패턴(190) 내 원소와 다른 원소를 포함할 수 있다. 일 예로, 상기 분극 강화 자성 패턴(195)은 CoFeB를 포함할 수 있다. 상기 중간 자성 패턴(190)은 FeB를 포함할 수 있다.
상기 중간 자성 패턴(190)의 보론 함유량은, 제1 고정층(PL1)의 보론 함유량 및/또는 상기 분극 강화 자성 패턴(195)의 보론 함유량보다 높을 수 있다. 상기 중간 자성 패턴(190)의 보론 함유량은 제1 자유 자성 패턴(150)의 보론 함유량과 실질적으로 동일할 수 있다. 구체적으로, 상기 중간 자성 패턴(190)의 보론 함유량은 30 at% 내지 50 at%일 수 있다. 일 예로, 상기 중간 자성 패턴(190)의 보론 함유량은 약 40 at%일 수 있다.
일반적으로, 고정층 내의 보론 함유량은 약 30 at% 가량이다. 그러나, 본 발명의 실시예들에 있어서, 상기 중간 자성 패턴(190)의 보론 함유량이 약 40 at%인 경우, 상기 분극 강화 자성 패턴(195)의 수직 자기 이방성을 향상시킬 수 있다.
실시예
4
도 8은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 본 예에서는, 앞서 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 8을 참조하면, 본 실시예에 따른 자기 기억 소자 내의 자기터널접합(MTJ)은 제2 유형의 자기터널접합(MTJ2)일 수 있다(도 3 참조). 구체적으로, 제1 수직 자성 구조체(MS1)는 제1 자유층(FL1)을 포함할 수 있으며, 제2 수직 자성 구조체(MS2)는 제1 및 제2 고정층들(PL1, PL2)을 포함할 수 있다. 즉, 도 4를 참조하여 설명한 일 실시예에 따른 자기 기억 소자와 달리, 상기 제1 자유층(FL1)이 터널 배리어층(TBR)과 제1 도전 구조체(130) 사이에 배치될 수 있다. 상기 제1 및 제2 고정층들(PL1, PL2)이 상기 터널 배리어층(TBR)과 제2 도전 구조체(135) 사이에 배치될 수 있다.
상기 제2 수직 자성 구조체(MS2)는, 상기 터널 배리어층(TBR) 상의 제2 고정층(PL2), 상기 제2 고정층(PL2) 상의 제1 고정층(PL1), 및 상기 제2 고정층(PL2)과 상기 제1 고정층(PL1) 사이의 교환결합층(140)을 포함할 수 있다. 상기 제2 고정층(PL2)은, 분극 강화 자성 패턴(195), 및 상기 분극 강화 자성 패턴(195)을 사이에 두고 상기 터널 배리어층(TBR)과 이격된 중간 자성 패턴(190)을 포함할 수 있다. 상기 중간 자성 패턴(190)의 보론 함유량은, 제1 고정층(PL1)의 보론 함유량 및/또는 상기 분극 강화 자성 패턴(195)의 보론 함유량보다 높을 수 있다. 상기 중간 자성 패턴(190)의 보론 함유량은 제1 자유 자성 패턴(150)의 보론 함유량과 실질적으로 동일할 수 있다.
상기 제1 수직 자성 구조체(MS1)는, 상기 터널 배리어층(TBR) 아래의 제1 자유 자성 패턴(150), 및 상기 제1 자유 자성 패턴(150) 아래의 제2 자유 자성 패턴(155)을 포함할 수 있다. 상기 터널 배리어층(TBR)과 인접한 상기 제1 자유 자성 패턴(150) 내의 보론 함유량은, 상기 터널 배리어층(TBR)과 이격된 상기 제2 자유 자성 패턴(155) 내의 보론 함유량보다 더 높을 수 있다.
실시예
5
도 9는 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 본 예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9를 참조하면, 제2 수직 자성 구조체(MS2)는 제1 자유층(FL1), 상기 제1 자유층(FL1) 상의 제2 자유층(FL2), 상기 제1 자유층(FL1)과 상기 제2 자유층(FL2) 사이의 비자성 금속층(165), 및 상기 제2 자유층(FL2) 상의 캡핑층(160)을 포함할 수 있다.
상기 비자성 금속층(165)은 비자성 금속 물질을 포함할 수 있다. 상기 비자성 금속 물질은, 일 예로, Hf, Zr, Ti, Ta, 및 이들의 합금 중 적어도 하나일 수 있다. 상기 비자성 금속층(165)에 의해, 상기 제2 자유층(FL2)은 상기 제1 자유층(FL1)과 결합(couple)될 수 있고, 이에 따라, 상기 제2 자유층(FL2)은 상기 제1 자유층(FL1)의 자화 방향에 평행한 수직 자화를 가질 수 있다. 상기 비자성 금속층(165)은 약 10Å 이하의 두께를 가질 수 있다. 그러나, 본 발명의 다른 실시예에 따르면, 상기 비자성 금속층(165)은 생략될 수 있다.
상기 제2 자유층(FL2)은, 일 예로, ⅰ) Fe, Co, Ni, 또는 이들의 합금, 및 ⅱ) 비자성 금속 물질을 더 포함하는 Fe, Co, Ni, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다. 상기 비자성 금속 물질은, 일 예로, Ta, Ti, Zr, Hf, B, 및 Cr 중 적어도 하나일 수 있다. 일 예로, 상기 제2 자유층(FL2)은 상기 비자성 금속 물질(예를 들어, 보론)을 포함하는 Fe, Co, 또는 Ni일 수 있다.
상기 제2 자유층(FL2)의 보론 함유량은 제1 및 제2 자유 자성 패턴들(150, 155)의 보론 함유량들보다 더 낮을 수 있다. 구체적으로, 상기 제2 자유층(FL2)의 보론 함유량은 약 20 at%일 수 있다. 상기 제2 자유층(FL2)의 두께는 상기 제1 자유층(FL1)의 두께와 실질적으로 동일하거나 더 작을 수 있다.
상기 제1 및 제2 자유 자성 패턴들(150, 155)은 비정질 구조를 가질 수 있다. 그러나, 열처리 공정에 의해, 상기 제1 및 제2 자유 자성 패턴들(150, 155) 내의 보론이, 상기 비자성 금속층(165) 및 상대적으로 보론 함유량이 낮은 상기 제2 자유층(FL2)으로 확산될 수 있다. 이에 따라, 상기 제1 및 제2 자유 자성 패턴들(150, 155)은 결정화될 수 있다. 상기 제1 및 제2 자유 자성 패턴들(150, 155)이 결정화됨으로써, 상기 터널 배리어층(TBR)과 상기 제1 자유층(FL1)의 경계에서 자기터널접합(MTJ)의 자기터널저항(TMR) 특성이 나타날 수 있다.
실시예
6
도 10은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 본 예에서는, 앞서 도 7 및 도 9를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 10을 참조하면, 터널 배리어층(TBR)과 인접하는 제2 고정층(PL2)은, 분극 강화 자성 패턴(195), 및 상기 분극 강화 자성 패턴(195)을 사이에 두고 상기 터널 배리어층(TBR)과 이격된 중간 자성 패턴(190)을 포함할 수 있다. 즉, 상기 제2 고정층(PL2)은 다층 구조일 수 있다. 보다 구체적으로, 상기 분극 강화 자성 패턴(195)은 상기 터널 배리어층(TBR)과 접촉할 수 있으며, 상기 중간 자성 패턴(190)은 상기 분극 강화 자성 패턴(195)과 접촉할 수 있다.
상기 분극 강화 자성 패턴(195)은 상기 터널 배리어층(TBR)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 일 예로, 상기 분극 강화 자성 패턴(195)은 CoFeB를 포함할 수 있다. 상기 중간 자성 패턴(190)은 FeB를 포함할 수 있다. 상기 중간 자성 패턴(190)의 보론 함유량은, 제1 고정층(PL1)의 보론 함유량 및/또는 상기 분극 강화 자성 패턴(195)의 보론 함유량보다 높을 수 있다. 상기 중간 자성 패턴(190)의 보론 함유량은 제1 자유 자성 패턴(150)의 보론 함유량과 실질적으로 동일할 수 있다. 구체적으로, 상기 중간 자성 패턴(190)의 보론 함유량은 30 at% 내지 50 at%일 수 있다. 일 예로, 상기 중간 자성 패턴(190)의 보론 함유량은 약 약 40 at%일 수 있다.
적용예
도 12 및 도 13은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 13을 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
Claims (10)
- 제1 자유층, 고정층, 및 이들 사이의 터널 배리어층을 포함하는 자기터널접합을 포함하되,
상기 제1 자유층은:
상기 터널 배리어층에 인접하는 제1 자유 자성 패턴; 및
상기 제1 자유 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 제1 자유 자성 패턴과 접촉하는 제2 자유 자성 패턴을 포함하고,
상기 제1 및 제2 자유 자성 패턴들은 보론(B)을 포함하며,
상기 제1 자유 자성 패턴의 보론 함유량(content)은 상기 제2 자유 자성 패턴의 보론 함유량보다 높고,
상기 제1 자유 자성 패턴의 상기 보론 함유량은 25 at% 내지 50 at%이며,
상기 고정층은:
상기 터널 배리어층에 인접하는 제1 고정층; 및
상기 제1 고정층을 사이에 두고 상기 터널 배리어층과 이격되는 제2 고정층을 포함하고,
상기 제1 고정층은:
상기 터널 배리어층에 인접하는 분극 강화 자성 패턴; 및
상기 분극 강화 자성 패턴을 사이에 두고 상기 터널 배리어층과 이격되며, 상기 분극 강화 자성 패턴과 접촉하는 중간 자성 패턴을 포함하고,
상기 중간 자성 패턴의 보론 함유량은 상기 분극 강화 자성 패턴의 보론 함유량 및 상기 제2 고정층의 보론 함유량보다 높은 자기 기억 소자.
- 제1항에 있어서,
상기 제2 자유 자성 패턴의 상기 보론 함유량은 20 at% 내지 35 at%인 자기 기억 소자.
- 제1항에 있어서,
상기 제1 자유 자성 패턴의 두께는 상기 제2 자유 자성 패턴의 두께와 실질적으로 동일한 자기 기억 소자.
- 제1항에 있어서,
상기 제1 자유층의 두께는 10Å 내지 20Å인 자기 기억 소자.
- 제1항에 있어서,
상기 제1 및 제2 자유 자성 패턴들은 코발트-철-보론(CoFeB)을 포함하는 자기 기억 소자.
- 삭제
- 삭제
- 제1항에 있어서,
상기 중간 자성 패턴의 보론 함유량은 상기 제1 자유 자성 패턴의 보론 함유량과 실질적으로 동일한 자기 기억 소자.
- 제1항에 있어서,
상기 중간 자성 패턴은 철-보론(FeB)을 포함하는 자기 기억 소자.
- 제1항에 있어서,
상기 제1 자유층과 인접하는 비자성 금속층; 및
상기 비자성 금속층을 사이에 두고 상기 제1 자유층과 이격되는 제2 자유층을 더 포함하며,
상기 제1 및 제2 자유 자성 패턴들의 보론 함유량들은 상기 제2 자유층의 보론 함유량보다 더 높은 자기 기억 소자.
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