KR102505246B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상의 자유 자성 패턴; 상기 자유 자성 패턴 상에 배치되며, 제 1 고정 패턴, 제 2 고정 패턴, 및 이들 사이의 교환 결합 패턴을 포함하는 기준 자성 패턴; 상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴; 상기 터널 배리어 패턴과 상기 제 1 고정 패턴 사이의 분극 강화 자성 패턴; 및 상기 분극 강화 자성 패턴과 상기 제 1 고정 패턴 사이의 중간 개재 패턴을 포함하되, 상기 제 1 고정 패턴은 번갈아 적층된 제 1 강자성 패턴들 및 반강자성 교환 결합 패턴들을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 자기 터널 접합을 포함하는 반도체 메모리 장치에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목 받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 [반도체] 메모리 장치는 상기 자유 자성 패턴 상에 배치되며, 제 1 고정 패턴, 제 2 고정 패턴, 및 상기 제 1 및 제 2 고정 패턴들 사이의 교환 결합 패턴을 포함하는 기준 자성 패턴; 상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴; 상기 터널 배리어 패턴과 상기 제 1 고정 패턴 사이의 분극 강화 자성 패턴; 및 상기 분극 강화 자성 패턴과 상기 제 1 고정 패턴 사이의 중간 개재 패턴을 포함한다. 여기서, 상기 제 1 고정 패턴은 번갈아 적층된 제 1 강자성 패턴들 및 제 1 비자성 패턴들을 포함하고, 상기 제 2 고정 패턴은 번갈아 적층된 제 2 강자성 패턴들 및 제 2 비자성 패턴들을 포함하되, 상기 제 2 강자성 패턴들은 상기 제 1 강자성 패턴들과 동일한 강자성 물질을 포함하고, 상기 제 2 비자성 패턴들은 상기 제 1 강자성 패턴들과 다른 비자성 물질을 포함할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판 상의 자유 자성 패턴; 상기 자유 자성 패턴 상에 배치되며, 제 1 고정 패턴, 제 2 고정 패턴, 및 이들 사이의 교환 결합 패턴을 포함하는 기준 자성 패턴; 상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴; 상기 터널 배리어 패턴과 상기 제 1 고정 패턴 사이의 분극 강화 자성 패턴; 및 상기 분극 강화 자성 패턴과 상기 제 1 고정 패턴 사이의 중간 개재 패턴을 포함하되, 상기 제 1 고정 패턴은 번갈아 적층된 제 1 강자성 패턴들 및 반강자성 교환 결합 패턴들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 자기 메모리 소자에 따르면 자유 자성 패턴과 인접한 제 1 고정 패턴은 반평행하게 결합되는 제 1 강자성 패턴들 및 제 1 비자성 패턴들을 포함하므로, 제 1 고정 패턴의 자기 모멘트의 크기가 감소될 수 있다. 이에 따라, 제 1 고정 패턴과 터널 배리어 패턴 사이에 배치되는 분극 강화 자성 패턴의 자기 모멘트는 제 2 고정 패턴의 자기 모멘트에 의해 상쇄될 수 있다.
따라서, 분극 강화 자성 패턴 및 제 1 및 제 2 고정 패턴들의 누설 자계(magnetic stay field)를 줄일 수 있다. 따라서, 자유 자성 패턴의 스위칭 자기장(switching field, Hc)의 분포가 쉬프트(shift)되는 현상을 줄일 수 있다. 따라서, 자기 터널 접합 패턴의 스위칭 특성이 개선될 수 있다.
이에 더하여, 제 1 고정 패턴의 제 1 비자성 패턴들이 이리듐(Ir)으로 형성됨으로써, 고온의 공정 조건에서 제 1 고정 패턴의 수직 이방성이 유지될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면들이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면들로서, 도 9의 I-I'선을 따라 자른 단면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 II-II'선을 따라 자른 단면이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면들이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면들로서, 도 9의 I-I'선을 따라 자른 단면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 II-II'선을 따라 자른 단면이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함한다. 선택 소자(SE) 및 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다.
메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 워드 라인들(WL)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 2를 참조하면, 단위 메모리 셀들은 자기 메모리 요소 및 선택 소자를 포함한다. 자기 메모리 요소는 복수의 자성층들(FL, RL)과, 자성층들(FL, RL) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자성층들 중의 하나(RL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field) 혹은 스핀 전달 토크(Spin Transfer Torque)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기터널접합(MTJ)의 전기적 저항은 기준층 및 자유층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 자기 메모리 요소는 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀에 데이터를 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면들이다.
도 3을 참조하면, 하부 층간 절연막(105)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판)일 수 있다. 하부 층간 절연막(105)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
실시예들에 따르면, 선택 소자(미도시)가 기판(100) 상에 형성될 수 있으며, 하부 층간 절연막(105)이 선택 소자를 덮을 수 있다. 선택 소자는 PN 다이오드(diode) 또는 전계 효과 트랜지스터일 수 있다.
하부 콘택 플러그(LCP)가 하부 층간 절연막(105)을 관통할 수 있다. 하부 콘택 플러그(LCP)는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 하부 콘택 플러그(LCP)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-화합물 반도체(예를 들어, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
자기 터널 접합 패턴이 하부 층간 절연막(105) 상에 배치될 수 있으며, 하부 콘택 플러그(LCP)와 전기적으로 연결될 수 있다. 자기 터널 접합 패턴은 자유 자성 패턴(121; free magnetic pattern), 기준 자성 패턴(RP; reference magnetic pattern) 및 이들 사이의 터널 배리어 패턴(121; tunnel barrier pattern)을 포함할 수 있다. 이에 더하여, 자기 터널 접합 패턴은 하부 콘택 플러그(LCP)와 자유 자성 패턴(121) 사이의 하부 전극 패턴(111)을 포함하며, 기준 자성 패턴(RP)과 상부 콘택 플러그(UCP) 사이의 상부 전극 패턴(191)을 포함할 수 있다.
기준 자성 패턴(RP)은 일 방향으로 고정으로 자화 방향을 가질 수 있다. 자유 자성 패턴(121)의 자화 방향은 프로그램 동작에 의하여 기준 자성 패턴(RP)의 고정된 자화 방향에 평행한 방향 또는 반평행한 방향으로 변경될 수 있다. 실시예들에 따르면, 기준 및 자유 자성 패턴들(RP, 121)의 자화 방향들은 터널 배리어 패턴(131)과 자유 자성 패턴(121) 간의 계면에 수직할 수 있다. 즉, 기준 및 자유 자성 패턴들(RP, 121)은 수직 자기 이방성을 갖는 자성 물질을 포함할 수 있다. 자유 자성 패턴(121)의 자화 방향은 스핀 토크 전송(spin torque transfer (STT)) 프로그램 동작에 의해 변화될 수 있다. 즉, 자유 자성 패턴(121)의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크를 이용하여 변화될 수 있다.
상부 층간 절연막(200)이 하부 층간 절연막(105) 상에 배치되어 자기 터널 접합 패턴을 덮을 수 있다. 상부 콘택 플러그(UCP)가 상부 층간 절연막(200)을 관통하여 상부 전극 패턴(191)에 접속될 수 있다. 예를 들어, 상부 콘택 플러그(UCP)는 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
배선(BL)이 상부 층간 절연막(200) 상에 배치되어 상부 콘택 플러그(UCP)에 접속될 수 있다. 일 예에서, 배선(BL)은 도 1 및 도 2에 도시된 비트 라인에 해당할 수 있다. 예를 들어, 배선(BL)은 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 하부 전극 패턴(111)은 하부 층간 절연막(105) 상에서 하부 콘택 플러그(LCP)와 접촉할 수 있으며, 자유 자성 패턴(121)의 하부면과 접촉할 수 있다. 상부 전극 패턴(191)은 기준 자성 패턴(RP)의 상부면과 접촉할 수 있다. 하부 전극 패턴(111) 및 상부 전극 패턴(191)은 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
실시예들에서, 하부 전극 패턴(111)은 씨드 패턴(미도시)을 포함할 수도 있으며, 씨드 패턴은 자유 자성 패턴(121)의 시드 기능을 할 수 있는 도전 물질로 형성될 수 있다. 씨드 패턴은 자유 자성 패턴(121)과 유사한 결정 구조를 갖는 도전 물질을 포함할 수 있다. 예를 들어, 자유 자성 패턴(121)이 체심 입방 결정구조 구조(body-centered cubic (BCC) crystal structure)를 갖는 경우에, 시드 패턴은 염화나트륨 결정 구조를 갖는 도전 물질(예를 들어, 티타늄 질화물 또는 탄탈륨 질화물)을 포함할 수 있다.
자유 자성 패턴(121)은 터널 배리어 패턴(131)과 접촉하여 높은 자기 저항비를 얻을 수 있는 자성 물질을 포함할 수 있다. 또한, 자유 자성 패턴(121)은 터널 배리어 패턴(131)과 자유 자성 패턴(121) 간의 계면에 계면 수직 자기 이방성을 유도할 수 있는 자성 물질을 포함할 수 있으며, 자유 자성 패턴(121)의 자화 방향은 변경될 수 있다.
자유 자성 패턴(121)은, 예를 들어, 수직 자성 물질(ex, CoFeB, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(HCP; Hexagonal Close Packed Lattice) 구조의 CoPt), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다. 일 예로, 예를 들어, 자유 자성 패턴(121)은 코발트-철-보론(CoFeB)를 포함할 수 있다.
자유 자성 패턴(121)은 터널 배리어 패턴(131)과 유사한 결정 구조를 가질 수 있으며, 예를 들어, 터널 배리어 패턴(131)이 염화 나트륨(NaCl) 결정 구조를 갖는 경우, 자유 자성 패턴(121)은 NaCl 결정 구조와 결정 배치가 유사한 체심입방(BCC; Body-Centered Cubic structure) 구조를 가진 자성물질을 포함할 수 있다.
터널 배리어 패턴(131)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어 패턴(131)은 절연 물질을 포함할 수 있다. 터널 배리어 패턴(131)은 자유 자성 패턴(121)과 접촉할 수 있으며, 자유 자성 패턴(121)과 유사한 결정 구조를 가질 수 있다. 예를 들어, 자유 자성 패턴(121)이 체심입방(BCC) 결정 구조를 갖는 경우, 터널 배리어 패턴(131)은 염화 나트륨(NaCl) 결정 구조를 갖는 절연 물질을 포함할 수 있다. 이와 같이, 터널 배리어 패턴(131)과 자유 자성 패턴(121)의 계면에서 결정 구조를 정합시킴으로써 자기 터널 접합 패턴의 자기 저항비(TMR)가 향상될 수 있다.
터널 배리어 패턴(131)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(131)은 염화 나트륨(NaCl) 결정 구조를 갖는 산화마그네슘(MgO)막일 수 있다. 이와 달리, 터널 배리어 패턴(131)은 복수의 층들을 포함할 수 있다. 예를 들어, 터널 배리어 패턴(131)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 기준 자성 패턴(RP)은 합성 반강자성 구조(synthetic anti-ferromagnetic(SAF) structure)를 가질 수 있다. 상세하게, 기준 자성 패턴(RP)은 제 1 고정 패턴(161; first pinned pattern), 제 2 고정 패턴(181), 및 제 1 및 제 2 고정 패턴들(161, 181) 사이의 교환 결합 패턴(171; exchange coupling pattern)를 포함할 수 있다.
제 1 고정 패턴(161)은 터널 배리어 패턴(131)과 교환 결합 패턴(171) 사이에 배치될 수 있다. 즉, 제 1 고정 패턴(161)이 제 2 고정 패턴(181)보다 자유 자성 패턴(121)과 인접할 수 있다. 제 1 고정 패턴(161)은 자성 물질을 포함하며, 자유 자성 패턴(121)과 다른 결정 구조를 가질 수 있다. 제 1 고정 패턴(161)의 자화 방향은 제 2 고정 패턴(181)에 의해 고정될 수 있으며, 터널 배리어 패턴(131)과 자유 자성 패턴(121)의 계면에 대해 수직할 수 있다. 교환 결합 패턴(171)에 의해 제 2 고정 패턴(181)과 반평행하게 결합될 수 있다. 실시예들에서, 자유 자성 패턴(121)과 인접한 제 1 고정 패턴(161)의 자기 모멘트의 크기(magnitude 또는 strength; m2)는 제 2 고정 패턴(181)의 자기 모멘트의 크기(m1)보다 작을 수 있다.
도 4a 및 도 4b를 참조하면, 제 1 고정 패턴(161)은 번갈아 적층된 제 1 강자성 패턴들(162a, 162b) 및 제 1 비자성 패턴들(164)을 포함할 수 있다. 제 1 고정 패턴(161)에서, 제 1 비자성 패턴들(164)은 반강자성 결합(anti-ferromagnetic coupling) 특성을 갖는 비자성 물질을 포함할 수 있다. 이에 따라, 제 1 비자성 패턴들(164)은 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트를 반평행하게 결합시킬 수 있다. 즉, 제 1 비자성 패턴들(164)은 서로 인접하는 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트를 상쇄시킬 수 있다.
예를 들어, 제 1 강자성 패턴들(162a, 162b)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있고, 제 1 비자성 패턴들(164)은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나를 포함할 수 있다. 일 예로, 제 1 강자성 패턴들(162a, 162b)은 코발트(Co)를 포함하고, 제 1 비자성 패턴들(164)은 이리듐(Ir) 또는 루테늄(Ru)을 포함할 수 있다.
일 예로, 도 4a를 참조하면, 제 1 고정 패턴(161)은 홀수 개의 제 1 강자성 패턴들(162a, 162b) 및 짝수 개의 제 1 비자성 패턴들(164)을 포함하며, 제 1 비자성 패턴들(164)과 제 1 강자성 패턴들(162a, 162b)은 서로 번갈아 적층될 수 있다.
홀수층의 제 1 강자성 패턴들(162a)은 제 2 고정 패턴(181)의 자화방향과 반평행한 자화방향을 가질 수 있으며, 짝수층의 제 1 강자성 패턴들(162b)은 반강자성 결합 특성을 갖는 제 1 비자성 패턴들(164)에 의해 제 2 고정 패턴(181)의 자화방향과 평행한 자화방향을 가질 수 있다. 즉, 홀수층의 제 1 강자성 패턴들(162a)은 짝수층의 제 1 강자성 패턴들(162b)과 반평행 결합될 수 있다. 또한, 홀수층의 제 1 강자성 패턴들(162a)의 두께는 짝수층의 제 1 강자성 패턴들(162b)의 두께보다 작을 수 있다. 그리고, 제 1 비자성 패턴들(164)의 두께는 실질적으로 동일할 수 있다.
일 예에서, 홀수층의 제 1 강자성 패턴들(162a)의 자기 모멘트의 크기는 짝수층의 제 1 강자성 패턴들(162b)의 자기 모멘트의 크기보다 작을 수 있다. 여기서, 인접하는 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트는 제 1 비자성 패턴들(164)에 의해 반평행하게 결합되므로, 인접하는 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트들은 상쇄될 수 있다. 이에 따라, 제 1 고정 패턴(161)에서 순 자기 모멘트(net magnetic moment)는 감소될 수 있다.
다른 예로, 도 4b를 참조하면, 제 1 고정 패턴(161)은 짝수 개의 제 1 강자성 패턴들(162a, 162b) 및 짝수 개의 제 1 비자성 패턴들(164)을 포함하며, 제 1 비자성 패턴들(164)과 제 1 강자성 패턴들(162a, 162b)은 서로 번갈아 적층될 수 있다. 여기서, 제 1 강자성 패턴들(162a, 162b)의 두께는 실질적으로 동일할 수 있으며, 제 1 비자성 패턴들(164)의 두께는 실질적으로 동일할 수 있다.
홀수층의 제 1 강자성 패턴들(162a)은 제 2 고정 패턴(181)의 자화방향과 반평행한 자화방향을 가질 수 있으며, 짝수층의 제 1 강자성 패턴들(162b)은 반강자성 결합 특성을 갖는 제 1 비자성 패턴들(164)에 의해 제 2 고정 패턴(181)의 자화방향과 평행한 자화방향을 가질 수 있다. 즉, 홀수층의 제 1 강자성 패턴들(162a)은 짝수층의 제 1 강자성 패턴들(162b)과 반평행 결합될 수 있다.
다른 예에서, 홀수층의 제 1 강자성 패턴들(162a)의 자기 모멘트의 크기는 짝수층의 제 1 강자성 패턴들(162b)의 자기 모멘트의 크기와 실질적으로 동일할 수 있다. 여기서, 인접하는 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트는 제 1 비자성 패턴들(164)에 의해 반평행하게 결합되므로, 인접하는 제 1 강자성 패턴들(162a, 162b)의 자기 모멘트가 상쇄될 수 있다. 이에 따라, 제 1 고정 패턴(161)에서 순 자기 모멘트(net magnetic moment)는 감소될 수 있다.
이에 더하여, 제 1 고정 패턴(161)의 제 1 비자성 패턴들(164)은 약 400℃ 이상의 고온에서 상호확산(interdiffusion) 또는 상호혼합(intermixing)이 작은 이리듐(Ir)을 포함할 수 있다. 이에 따라, 약 400℃ 이상의 고온 공정에서 제 1 비자성 패턴들(164)을 포함하는 제 1 고정 패턴(161)의 수직 이방성이 유지될 수 있다. 즉, 제 1 고정 패턴(161)의 내열성이 향상될 수 있다.
제 2 고정 패턴(181)은 제 1 고정 패턴(161)보다 자유 자성 패턴(121)으로부터 멀리 이격될 수 있다. 실시예들에서, 제 2 고정 패턴(181)은 제 1 고정 패턴(161)과 반대의 자화방향을 가질 수 있으며, 제 1 고정 패턴(161)의 자기 모멘트의 크기(m3)보다 큰 자기 모멘트 크기(m1)를 가질 수 있다. 자유 자성 패턴(121)과 이격된 제 2 고정 패턴(181)은 터널 배리어 패턴(131)과 자유 자성 패턴(121)의 계면에 대해 수직한 자화 방향을 수직 자성 물질 또는 수직 자성 구조체를 포함할 수 있다.
일 예로, 도 4a 및 도 4b를 참조하면, 제 2 고정 패턴(181)은 교대로 그리고 반복적으로 적층된 제 2 강자성 패턴들(182) 및 제 2 비자성 패턴들(184)을 포함할 수 있다. 예를 들어, 제 2 강자성 패턴들(182)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있고, 제 2 비자성 패턴들(184)은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나를 포함할 수 있다.
실시예들에서, 제 2 강자성 패턴들(182)은 제 1 강자성 패턴들(162a, 162b)과 동일한 강자성 물질들을 포함하고, 제 2 비자성 패턴들(184)은 제 1 비자성 패턴들(164)과 다른 비자성 물질을 포함할 수 있다.
일 예로, 제 2 강자성 패턴들(182)은 코발트(Co)를 포함하고, 제 2 비자성 패턴들(184)은 백금(Pt) 또는 팔라듐(Pd)을 포함할 수 있다. 예를 들어, 제 2 고정 패턴(181)은 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 일 예에서, 제 2 강자성 패턴들(182)의 적층 수는 제 1 고정 패턴(161)의 제 1 강자성 패턴들(162a, 162b)의 적층 수보다 많을 수 있다. 또한, 제 2 비자성 패턴들(184)의 적층 수는 제 1 고정 패턴(161)의 제 1 비자성 패턴들(164)의 적층 수보다 많을 수 있다. 또한, 제 2 고정 패턴(181)에서 제 2 강자성 패턴들(182)의 두께는 실질적으로 동일할 수 있다.
일 예에서, 제 2 고정 패턴(181)의 포화 자화(saturation magnetization; Ms)를 줄이기 위해, 제 2 고정 패턴(181)은 L11 초격자 구조를 가질 수 있다. 예를 들어, 제 2 고정 패턴(181)은 해당하는 (Co/Pt)n L11 초격자 (n은 자연수)를 포함할 수 있다. 이와 달리, 제 2 고정 패턴(181)은 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 면심입방 구조(FCC, Face Centered Cubic structure) 구조의 CoPt, 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수도 있다. 예를 들어, 제 2 고정 패턴(181)이 CoPt 합금을 포함하는 경우, CoPt 합금의 포화 자화를 감소시키기 위하여, CoPt 합금은 보론(boron, B)으로 도핑될 수도 있다.
교환 결합 패턴(171)은 제 1 고정 패턴(161)의 자화 방향과 제 2 고정 패턴(181)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 교환 결합 패턴(171)은 RKKY 상호작용(Ruderman-Klttel-Kasuya-Yosida interaction)에 의하여 제 1 및 제 2 고정 패턴들(161, 181)을 서로 결합시킬 수 있다. 예를 들어, 교환 결합 패턴(171)은 루테늄(Ru), 이리듐(Ir), 크롬(Cr) 및 로듐(Rh)에서 선택된 적어도 하나를 포함할 수 있다.
교환 결합 패턴(171)에 의해 제 2 고정 패턴(181)의 자기 모멘트(m1)는 제 1 고정 패턴(161)의 자기 모멘트(m2)와 분극 강화 자성 패턴(141)의 자기 모멘트(m3)에 의해 상쇄될 수 있다. 이에 따라, 기준 자성 패턴(RP)의 순 자장(net magnetic field)이 최소화될 수 있다. 그 결과, 기준 자성 패턴(RP)에 의해 생성된 자장이 자유 자성 패턴(121)에 주는 영향력을 최소화할 수 있다.
분극 강화 자성 패턴(141; polarization enhancement magnetic pattern)이 터널 배리어 패턴(131)과 기준 자성 패턴(RP)의 제 1 고정 패턴(161) 사이에 배치될 수 있으며, 터널 배리어 패턴(131)과 접촉할 수 있다.
분극 강화 자성 패턴(141)은 터널 배리어 패턴(131)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 분극 강화 자성 패턴(141)은 터널 배리어 패턴(131)과 분극 강화 자성 패턴(141) 간의 계면에 계면 수직 자성 이방성을 유도할 수 있는 자성 물질을 포함하며, 분극 강화 자성 패턴(141)의 자화 방향은 변경될 수 있다. 실시예들에 따르면, 분극 강화 자성 패턴(141)의 자기 모멘트의 크기(m3)는 제 1 고정 패턴(161)의 자기 모멘트의 크기(m2)보다 클 수 있다.
분극 강화 자성 패턴(141)은 터널 배리어 패턴(131)과 유사한 결정구조를 가질 수 있으며, 자유 자성 패턴(121)과 동일한 결정 구조를 가질 수 있다. 또한, 분극 강화 자성 패턴(141)은 제 1 고정 패턴(161)과 다른 결정 구조를 가질 수 있다. 예를 들어, 분극 강화 자성 패턴(141)은 체심입방(BCC) 구조를 가진 자성물질 또는 비자성 원소를 포함하는 체심입방구조를 갖는 자성물질을 포함할 수 있다.
분극 강화 자성 패턴(141)은 연자성 물질(soft magnetic material)을 포함할 수 있다. 또한, 분극 강화 자성 패턴(141)은 낮은 댐핑 상수(damping constant) 및 높은 스핀 분극률(spin polarization ratio)을 가질 수 있다. 예를 들어, 분극 강화 자성 패턴(141)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있다. 분극 강화 자성 패턴(141)은 붕소(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 구체적으로, 분극 강화 자성 패턴(141)은 CoFe 또는 NiFe를 포함하되, 붕소(B)를 더 포함할 수 있다. 일 예로, 분극 강화 자성 패턴(141)은 코발트-철-보론(CoFeB)를 포함할 수 있다.
이에 더하여 분극 강화 자성 패턴(141)의 포화 자화량(Saturation magnetization)을 낮추기 위해, 분극 강화 자성 패턴(141)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중에서 선택된 적어도 하나를 더 포함할 수 있다.
중간 개재 패턴(151; intervening pattern)이 분극 강화 자성 패턴(141)과 기준 자성 패턴(RP)의 제 1 고정 패턴(161) 사이에 배치될 수 있다. 중간 개재 패턴(151)은 분극 강화 자성 패턴(141)과 접촉할 수 있다. 중간 개재 패턴(151)은 중간 개재 패턴(151)과 분극 강화 자성 패턴(141) 간의 계면에 계면에 계면 수직 자기이방성(interfacial perpendicular magnetic isotropic anisotropy; i-PMA)을 유도할 수 있는 도전 물질(예를 들어, 금속)을 포함한다. 중간 개재 패턴(151)은 약 2Å 내지 약 20Å의 얇은 두께로 형성될 수 있다.중간 개재 패턴(151)은 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161)의 제 1 강자성 패턴(162a)을 결합시킬 수 있는 비자성 물질로 형성될 수 있다. 중간 개재 패턴(151)은 Ta, Ru, Pd, Ti, Hf, Zr, Mg, Cr, W, Mo, Nb, Si, Y, MgO, RuO, CFBTa, 이들의 조합, 이들의 합금, 이들을 포함하는 산화물, 이들을 포함하는 질화물, 또는 이들을 포함하는 산질화물로 이루어질 수 있다. 예를 들어, 중간 개재 패턴(151)은 텅스텐(W), 몰리브덴(Mo), 또는 탄탈륨(Ta)을 포함할 수 있다. 중간 개재 패턴(151)에 의해 분극 강화 자성 패턴(141)은 제 1 고정 패턴(161)과 반강자성적으로 또는 강자성적으로 강하게 교환결합될 수 있다. 실시예들에서, 중간 개재 패턴(151)은 제 1 고정 패턴(161)의 제 1 강자성 패턴(162a; 예를 들어, Co)과 접촉하며, 분극 강화 자성 패턴(141)의 자화방향과 강자성막의 자화방향을 서로 평행하게 결합시킬 수 있다. 제 1 강자성 패턴(162a)은 높은 수직 자기 이방성을 가지므로, 제 1 강자성 패턴(162a)과 결합된 분극 강화 자성 패턴(141)의 수직 자기 이방성을 향상시킬 수 있다. 또한, 제 1 고정 패턴(161)에 의해 분극 강화 자성 패턴(141)의 자화 방향이 고정될 수 있다.
이에 더하여, 중간 개재 패턴(151)은 결정학적 텍스쳐(crystallographic texture) 또는 결정학적 배향을 갖지 않는 물질을 포함할 수 있다. 즉, 결정학적 텍스쳐를 갖지 않는 중간 개재 패턴(151)의 결정립들(grains)이 무작위적 배향(random orientation)을 가질 수 있다. 예를 들어, 중간 개재 패턴(151)은 비정질 결정 구조를 갖는 금속 물질을 포함할 수 있다. 중간 개재 패턴(151)은 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161) 사이의 결정 부정합을 차단할 수 있다. 즉, 중간 개재 패턴(151)은 기준 자성 패턴(RP)과 분극 강화 자성 패턴(141) 간의 결정성 영향을 차단할 수 있으며, 이에 따라 자기터널 접합 패턴의 자기 저항비(TMR)를 증가시킬 수 있다.
다른 예로, 중간 개재 패턴(151)은 분극 강화 자성 패턴(141)과 동일한 결정 구조를 가질 수 있다. 예를 들어, 중간 개재 패턴(151)은 체심 입방 결정 구조(body-centered cubic (BCC) crystal structure)를 가질 수 있다.
일 예로, 중간 개재 패턴(151)은 단일막 또는 복수 개의 막들이 적층된 다층막 구조를 가질 수 있다. 예를 들어, 중간 개재 패턴(151)은 하나의 텅스텐(W)막으로 이루어질 수도 있으며, 이와 달리, 중간 개재 패턴(151)은 W/FeB/W의 다층막 구조 또는 Mo/FeB/W의 다층막 구조, W/FeB/Mo의 다층막 구조, 또는 Mo/FeB/Mo의 다층막 구조를 가질 수도 있다.
실시예들에 따르면, 중간 개재 패턴(151)에 의해 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161)이 평행하게 결합되므로, 자유 자성 패턴(121)과 인접한 분극 강화 자성 패턴(141)의 자기 모멘트(m3)가 제 2 고정 패턴(181)의 자기 모멘트(m1)에 의해 상쇄되지 않아 자유 자성 패턴(121)의 스위칭 동작에 영향을 줄 수 있으나, 본 발명의 실시예들에 따르면, 제 1 고정 패턴(161)은 반평행하게 결합되는 제 1 강자성 패턴들(162a, 162b) 및 제 1 비자성 패턴들(164)을 포함하므로, 제 1 고정 패턴(161)의 자기 모멘트 크기(m2)가 감소될 수 있다. 이에 따라, 분극 강화 자성 패턴(141)의 자기 모멘트(m3)는 제 2 고정 패턴(181)의 자기 모멘트(m1)에 의해 상쇄될 수 있다. 즉, 자유 자성 패턴(121) 상에서 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161)의 자기 모멘트 크기의 합(m2+m3)은 제 2 고정 패턴(181)의 자기 모멘트 크기(m1)와 실질적으로 동일할 수 있다. 이에 따라, 분극 강화 자성 패턴(141), 제 1 및 제 2 고정 패턴들(161, 181)의 누설 자계(magnetic stay field)를 줄일 수 있다. 따라서, 자유 자성 패턴(121)의 스위칭 자기장(switching field, Hc)의 분포가 쉬프트(shift)되는 현상을 줄일 수 있다. 따라서, 자기 터널 접합 패턴의 스위칭 특성이 개선될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 기준 자성 패턴(RP)을 나타내는 도면이다. 설명의 간략함을 위해, 도 3을 참조하여 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 5를 참조하면, 자기 터널 접합 패턴은 하부 전극 패턴(111)과 터널 배리어 패턴(131) 사이에 기준 자성 패턴(RP)과, 상부 전극 패턴(191)과 터널 배리어 패턴(131) 사이에 자유 자성 패턴(121)을 포함할 수 있다. 그리고, 기준 자성 패턴(RP)은, 앞에서 설명한 것처럼, 합성 반강자성 구조(synthetic anti-ferromagnetic (SAF) structure)를 가질 수 있다. 즉, 기준 자성 패턴(RP)은 제 1 및 제 2 고정 패턴들(161, 181)과, 제 1 및 제 2 고정 패턴들(161, 181) 사이의 교환 결합 패턴(171)을 포함한다. 일 예에서, 제 1 고정 패턴(161)은 자유 자성 패턴(121)과 인접하며, 제 2 고정 패턴(181)은 하부 전극 패턴(111)과 인접할 수 있다. 제 1 고정 패턴(161)은 번갈아 적층된 제 1 강자성 패턴들(162a, 162b) 및 제 1 비자성 패턴들(164)을 포함할 수 있으며, 제 1 강자성 패턴들(162a, 162b)은 제 1 비자성 패턴들(164)에 의해 반평행하게 결합될 수 있다. 이에 따라, 제 1 비자성 패턴들(164)의 자기 모멘트들은 상쇄될 수 있다.
나아가, 자기 터널 접합 패턴은 제 1 고정 패턴(161)과 터널 배리어 패턴(131) 사이에 분극 강화 자성 패턴(141)을 포함하며, 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161) 사이에 중간 개재 패턴(151)을 포함할 수 있다. 분극 강화 자성 패턴(141)은 터널 배리어 패턴(131)의 하부면과 접촉할 수 있으며, 중간 개재 패턴(151)은 제 1 고정 패턴(161)의 제 1 강자성 패턴과 접촉할 수 있다.
앞에서 설명한 것처럼, 분극 강화 자성 패턴(141)은 터널 배리어 패턴(131)과 접촉할 수 있으며, 터널 배리어 패턴(131)과 유사한 결정 구조를 가질 수 있다. 중간 개재 패턴(151)은 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161)을 평행하게 결합시키며, 제 2 고정 패턴(181)은 교환 결합 패턴(171)에 의해 제 1 고정 패턴(161) 및 분극 강화 자성 패턴(141)과 반평행하게 결합될 수 있다. 여기서, 제 1 고정 패턴(161)의 자기 모멘트 크기(m2)가 분극 강화 자성 패턴(141)의 자기 모멘트 크기(m3)보다 작을 수 있으며, 제 1 고정 패턴(161) 및 분극 강화 자성 패턴(141)의 자기 모멘트 크기의 합(m2+m3)은 제 2 고정 패턴(181)의 자기 모멘트 크기(m1)와 유사할 수 있다.
나아가, 자기 터널 접합 패턴은, 도 6에 도시된 바와 같이, 하부 전극 패턴(111)과 제 2 고정 패턴(181) 사이에 씨드 패턴(115)을 포함할 수 있다. 일 예에서, 씨드 패턴(115)은 제 2 고정 패턴(181)의 씨드 역할을 할 수 있다. 씨드 패턴(115)은 제 2 고정 패턴(181)과 유사한 결정 구조를 가질 수 있다. 씨드 패턴(115)은 반응성이 낮은 금속 물질을 포함할 수 있으며, 예를 들어, 씨드 패턴(115)은 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
일 예로, 씨드 패턴(115)은 서로 다른 금속막들(115a, 115b)이 번갈아 적층된 구조를 가질 수 있다. 예를 들어, 씨드 패턴(115)은 번갈아 적층된 루테늄(Ru) 막들 및 이리듐(Ir) 막들을 포함할 수 있다. 이와 달리 씨드 패턴(115)은 이리듐(Ir)으로 이루어진 단일막일 수도 있다. 이와 같이, 제 2 고정 패턴(181)이 씨드 패턴(115) 상에 형성되는 경우, 제 2 고정 패턴(181)의 결정성이 향상될 수 있으며, 이에 따라, 제 2 고정 패턴(181)의 두께가 감소될 수 있다. 또한, 씨드 패턴(115)은 약 400℃ 이상의 고온에서 상호확산(interdiffusion) 또는 상호혼합(intermixing)이 작은 이리듐(Ir)을 포함하므로, 초격자 구조의 CoPt 또는 CoPt 합금을 포함하는 제 2 고정 패턴(181)의 내열성이 향상될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다. 설명의 간략함을 위해, 도 3을 참조하여 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7을 참조하면, 자기 터널 접합 패턴은 제 1 및 제 2 기준 자성 패턴들(RP1, RP2), 자유 자성 패턴(FP), 및 제 1 및 제 2 터널 배리어 패턴들(TBP1, TBP2)을 포함할 수 있다. 제 1 기준 자성 패턴(RP1), 제 1 터널 배리어 패턴(TBP1), 및 자유 자성 패턴(FP)은 제 1 자기 터널 접합 패턴을 구성할 수 있으며, 제 2 기준 자성 패턴(RP2), 제 2 터널 배리어 패턴(TBP2), 및 자유 자성 패턴(FP)은 제 2 자기 터널 접합 패턴을 구성할 수 있다.
상세하게, 제 1 기준 자성 패턴(RP1)은 하부 전극 패턴(111)과 제 1 터널 배리어 패턴(TBP1) 사이에 배치될 수 있으며, 제 1 터널 배리어 패턴(TBP1)과 제 1 기준 자성 패턴(RP1)의 계면에 대해 실질적으로 수직하며 고정된 자화방향을 갖는 물질 및/또는 구조를 가질 수 있다. 예를 들어, 제 1 기준 자성 패턴(RP1)은 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt), L11(superlattice) 구조를 갖는 수직 자성 물질 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다.
L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 기준 자성 패턴(RP1)이 CoPt 합금을 포함하는 경우, CoPt 합금의 포화 자화를 감소시키기 위하여, CoPt 합금은 보론(boron, B)으로 도핑될 수도 있다.
제 1 기준 자성 패턴(RP1)이 CoFeTb를 포함하는 경우에, CoFeTb 내에서 Tb의 함량비는 약 10% 이상일 수 있다. 이와 유사하게, 제 1 기준 자성 패턴(RP1)이 CoFeGd 를 포함하는 경우에, CoFeGd 내에서 Gd의 함량비는 약 10% 이상일 수 있다.
또한, 제 1 기준 자성 패턴(RP1)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 갖는 수직 자성 구조체를 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
제 1 및 제 2 터널 배리어 패턴들(TBP1, TBP2)은 자유 자성 패턴(FP)과 접촉할 수 있으며, 서로 다른 두께를 가질 수 있다. 예를 들어, 제 1 및 제 2 터널 배리어 패턴들(TBP1, TBP2)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
자유 자성 패턴(FP)은 제 1 터널 배리어 패턴(TBP1)의 상부면과 직접 접촉될 수 있으며, 제 2 터널 배리어 패턴(TBP2)의 하부면과 직접 접촉될 수 있다. 자유 자성 패턴(FP)은 기판(100)의 상부면에 수직한 자화 방향을 갖되, 자화 방향이 변경 가능한 자성층일 수 있다. 자유 자성 패턴(FP)의 자화 방향은 제 1 및 제 2 기준 자성 패턴들(RP1, RP2)의 자화 방향에 평행하거나 반평행하도록 변경 가능할 수 있다. 자유 자성 패턴(FP)은 수직 자기 이방성을 갖는 자성 물질로 형성될 수 있다. 자유 자성 패턴(FP)은 예를 들어, 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다.
제 2 기준 자성 패턴(RP2)은, 앞에서 설명한 것처럼, 제 1 및 제 2 고정 패턴들(161, 181)과 이들 사이의 교환 결합 패턴(171)을 포함할 수 있다. 여기서, 제 1 고정 패턴(161)은 앞에서 설명한 것처럼, 제 1 강자성 패턴들(도 4a 및 도 4b의 162a, 162b)과 이들을 반평행 결합시키는 제 1 비자성 패턴들(164)을 포함할 수 있다. 또한, 분극 강화 자성 패턴(141)이 제 2 터널 배리어 패턴(TBP2)과 제 1 고정 패턴(161) 사이에 배치될 수 있으며, 중간 개재 패턴(151)이 분극 강화 자성 패턴(141)과 제 1 고정 패턴(161) 사이에 배치될 수 있다. 분극 강화 자성 패턴(141)은 터널 배리어 패턴(FP)과 접촉할 수 있으며, 중간 개재 패턴(151)에 의해 제 1 고정 패턴(161)과 평행하게 결합될 수 있다. 2 고정 패턴(181)은 교환 결합 패턴(171)에 의해 제 1 고정 패턴(161) 및 분극 강화 자성 패턴(141)과 반평행하게 결합될 수 있다. 여기서, 제 1 고정 패턴(161)의 자기 모멘트 크기(m2)가 분극 강화 자성 패턴(141)의 자기 모멘트 크기(m3)보다 작을 수 있으며, 제 1 고정 패턴(161) 및 분극 강화 자성 패턴(141)의 자기 모멘트 크기의 합(m2+m3)은 제 2 고정 패턴(181)의 자기 모멘트 크기(m1)와 유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 다른 예를 나타내는 단면도이다. 설명의 간략함을 위해, 도 7을 참조하여 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8을 참조하면, 자기 터널 접합은 제 1 및 제 2 기준 자성 패턴들(RP1, RP2), 자유 자성 패턴(FP), 및 제 1 및 제 2 터널 배리어 패턴들(TBP1, TBP2)을 포함할 수 있다. 여기서, 제 1 및 제 2 기준 자성 패턴들(RP1, RP2) 각각은 제 1 및 제 2 고정 패턴들(161a, 161b, 181a, 181b)과 이들 사이의 교환 결합 패턴(171a, 171b)을 포함할 수 있다. 또한, 자기 터널 접합 패턴은 제 1 기준 자성 패턴(RP1)의 제 1 고정 패턴(161a)과 제 1 터널 배리어 패턴(TBP1) 사이의 제 1 분극 강화 자성 패턴(141a)을 포함할 수 있으며, 제 1 분극 강화 자성 패턴(141a)과 제 1 기준 자성 패턴(RP1)의 제 1 고정 패턴(161a) 사이의 제 1 비자성 패턴(151a)을 포함할 수 있다. 또한, 자기 터널 접합 패턴은 제 2 기준 자성 패턴(RP2)의 제 1 고정 패턴(161b)과 제 2 터널 배리어 패턴(TBP2) 사이의 제 2 분극 강화 자성 패턴(141b)을 포함할 수 있으며, 제 2 분극 강화 자성 패턴(141b)과 제 2 기준 자성 패턴(RP2)의 제 1 고정 패턴(161b) 사이의 제 2 비자성 패턴(151b)을 포함할 수 있다.
제 1 및 제 2 기준 자성 패턴들(RP1, RP2)의 제 1 고정 패턴(161a, 161b)들 각각은, 앞에서 설명한 것처럼, 제 1 강자성 패턴들과 이들을 반평행 결합시키는 제 1 비자성 패턴들을 포함할 수 있다.
이하, 도 9 내지 도 18을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면들로서, 도 9의 I-I'선을 따라 자른 단면들이다. 도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 9의 II-II'선을 따라 자른 단면이다. 도 16 및 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도들이다.
도 9, 도 10, 도 15, 및 도 16을 참조하면, 반도체 기판(100)에 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(STI)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성 라인 패턴들(ALP) 각각은 서로 인접하는 소자 분리 패턴들(STI) 사이에 정의될 수 있다. 일 예에서, 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 서로 이격되어 배치되며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다.
활성 라인 패턴들(ALP) 각각은 인접하는 소자 분리 패턴들(STI 사이에 정의될 수 있으며, 소자 분리 패턴들(STI)과 나란하게 제 2 방향(D2)으로 연장될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 내에 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(STI)을 가로지르는 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)이 형성될 수 있다. 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)의 상부면들은 반도체 기판(100)의 상부면 아래에 위치할 수 있다. 셀 게이트 전극(CG) 및 격리 게이트 전극(IG)은 활성 라인 패턴(ALP)을 가로지르는 제 1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 게이트 하드 마스크 패턴들의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다. 예를 들어, 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 게이트 하드 마스크 패턴은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이 및 격리 게이트 전극(IG)과 반도체 기판(100) 사이에 배치될 수 있다. 게이트 절연막(GI)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 격리 게이트 전극(IG) 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 될 수 있다. 이에 따라, 인접한 메모리 셀들은 전기적으로 분리될 수 있다. 예를 들어, 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
제 1 불순물 영역들(100a)이 각 셀 게이트 전극(CG)의 일 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있으며, 제 2 불순물 영역들(100b)이 각 셀 게이트 전극(CG)의 타 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역들(100a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(100b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 한 쌍의 셀 트랜지스터들이 제 1 불순물 영역(100a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(100a, 100b)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 불순물 영역들(100a, 100b)은 활성 라인 패턴들(ALP)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(101)이 반도체 기판(100) 전면 상에 배치될 수 있다. 소오스 라인들(SL)이 제 1 층간 절연막(101) 내에 형성될 수 있으며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 각 소오스 라인(SL)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 소오스 라인(SL)은 제 1 방향(D1)을 따라 배열된 제 1 불순물 영역들(100a)과 전기적으로 접속될 수 있다.
소오스 라인(SL)의 상부면은 제 1 층간 절연막(101)의 상부면과 실질적으로 공면을 이룰 수 있다. 소오스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제 2 층간 절연막(103)이 제 1 층간 절연막(101)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(103)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 소오스 라인들(SL)이 금속을 포함하는 경우에, 제 2 층간 절연막(103)은 소오스 라인들(SL) 내 금속 원자들이 제 2 층간 절연막(103)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 또한, 제 2 층간 절연막(103)은 제 1 층간 절연막(101)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제 1 층간 절연막(101)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 제 2 층간 절연막(103)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
매립 콘택 플러그들(BCP)이 제 2 층간 절연막(103) 및 제 1 층간 절연막(101)을 연속적으로 관통할 수 있다. 각 매립 콘택 플러그(BCP)는 제 2 불순물 영역(100b)에 전기적으로 접속될 수 있다. 오믹 패턴들(미도시)이 각 콘택 플러그 및 제 2 불순물 영역(100b) 사이와, 각 소오스 라인(SL) 및 제 1 불순물 영역(100a) 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
제 3 층간 절연막(105)이 제 2 층간 절연막(103) 상에 배치될 수 있다. 제 3 층간 절연막(105)은 매립 콘택 플러그들(BCP)을 덮을 수 있다.
하부 콘택 플러그들(LCP)이 제 3 층간 절연막(105)을 관통하여 매립 콘택 플러그들(BCP)과 전기적으로 연결될 수 있다. 하부 콘택 플러그들(LCP)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다.
하부 전극층(110)이 제 3 층간 절연막(105) 및 하부 콘택 플러그들(LCP) 상에 형성될 수 있다. 하부 전극층(110)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극층(110)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 하부 전극층(110)은 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다.
일 예에서, 씨드층(미도시)이 하부 층간 절연막(105) 상에 증착될 수 있다(S11). 씨드층은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 또는 원자층 증착(atomic layer deposition; ALD) 공정으로 증착될 수 있다. 일 예에서, 시드층은 PVD 공정의 일종인 스퍼터링(sputtering) 공정으로 증착될 수 있다. 씨드층은 그 위에 형성되는 자성층의 결정 구조와 동일한 결정 구조를 갖는 도전 물질로 형성될 수 있다. 예를 들어, 씨드 패턴은 체심입방(BCC; Body-Centered Cubic structure) 구조를 가질 수 있다. 예를 들어, 시드 패턴은 루테늄(Ru)을 포함할 수 있다.
자유 자성층(120)이 하부 전극층(110) 또는 씨드층 상에 증착될 수 있다(S12). 일 예로, 상기 자유 자성층(120)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 자유 자성층(120)은 PVD 공정, CVD공정, 또는 ALD 공정으로 증착될 수 있다. 일 예로, 자유 자성층(120)은 스퍼터링 공정으로 증착될 수 있다. 증착된 자유 자성층(120)은 부분적으로 결정 구조를 갖거나 비정질 상태일 수 있다.
터널 배리어층(130)이 자유 자성층(120) 상에 형성될 수 있다(S13). 예를 들어, 터널배리어층은 산화마그네슘(magnesium oxide, MgO)로 형성될 수 있다. 터널 배리어층(130)은 RF 스퍼터링 증착 방법을 이용하여 형성될 수 있다. 예를 들어, 제 1 터널 배리어층(130)은 불활성 가스(아르곤(Ar)) 분위기에서 MgO 타겟(target)을 이용하여 스퍼터링 증착되거나, 산소 분위기에서 Mg 타겟을 이용하여 산화반응을 이용한 스퍼터링 증착될 수 있다. 이와 달리, 제 1 터널 배리어층(130)은 자유 자성층(120)의 상부면에 금속 Mg막을 증착하는 것과, 금속 Mg막을 산화시키는 것을 번갈아서 반복적으로 수행함으로써 형성될 수도 있다. 또 다른 예로, 제 1 터널 배리어층(130)은 분자빔 에피택시(MBE) 또는 MgO를 이용하는 전자빔 증착 방법을 이용하여 형성될 수 있다.
분극 강화 자성층(140)이 상기 터널 배리어층(130) 상에 형성될 수 있다(S14). 예를 들어, 분극 강화자성층은 코발트-철-보론(CoFeB)로 형성될 수 있다. 분극 강화 자성층(140)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 분극 강화 자성층(140)은 스퍼터링 공정으로 증착될 수 있다. 증착된 분극 강화 자성층(140)은 비정질 상태일 수 있다.
분극 강화 자성층(140) 상에 중간 개재층(150; intervening layer)이 형성될 수 있다. 중간 개재층(150)은 텅스텐막, 탄탈륨막, 루테늄막, 티타늄막, 및/또는 백금막으로 형성될 수 있다.
중간 개재층(150)은 분극 강화 자성층(140)과 다른 결정 구조를 가질 수 있다. 예를 들어, 중간 개재층(150)은 체심 입방(BCC) 결정 구조를 가질 수 있으며, 예를 들어, 텅스텐으로 형성될 수 있다. 이와 달리, 중간 개재층(150)은 비정질 결정 구조를 가질 수도 있다. 중간 개재층(150)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예에서, 상기 중간 개재층(150)은 스퍼터링 공정으로 증착될 수 있다.
도 11을 참조하면, 중간 개재층(150)을 형성한 후, 열처리 공정이 수행될 수 있다(S15). 열처리 공정에 의하여 분극 강화 자성층(140) 및 자유 자성층(120)은 결정화될 수 있다. 이로 인하여, 높은 자기 저항비를 획득할 수 있다. 충분한 자기 저항비를 얻기 위하여, 열처리 공정은 약 400℃ 이상의 고온에서 수행될 수 있다. 예를 들어, 열처리 공정의 공정 온도는 400℃ 내지 600℃의 범위를 가질 수 있다. 결정화된 자유 자성층(120)은 결정화된 분극 강화 자성층(140)과 동일한 결정 구조를 가질 수 있다. 터널 배리어층(130)과 접촉하는 자유 자성층(120) 및 분극 강화 자성층(140)은 열처리 공정 시에 터널 배리어층(130)을 시드로 사용하여 결정될 수 있다. 이에 따라, 터널 배리어층(130)과 자유 자성층(120)은 유사한 결정구조를 가질 수 있으며, 분극 강화 자성층(140) 또한 터널 배리어층(130)과 유사한 결정구조를 가질 수 있다. 일 예로, 자유 자성층(120) 및 분극 강화 자성층(140)은 면심입방 구조(FCC, Face Centered Cubic structure)FCC 결정 구조를 가질 수 있으며, 터널 배리어층(130)은 염화나트륨 결정 구조를 가질 수 있다.
일 예에 따르면, 열처리 공정 후 중간 개재층(150)을 제거하는 공정이 수행될 수 있다. 중간 개재층(150)은 플라즈마 식각 공정에 의해 식각될 수 있다. 중간 개재층(150)은 플라즈마 식각 공정에 의해 두께가 감소되거나, 완전히 제거될 수 있다. 이에 따라, 중간 개재층(150)은 분극 강화 자성층(140)보다 얇은 두께를 가질 수 있다.
계속해서, 도 12 및 도 16을 참조하면, 열처리 공정 후, 중간 개재층(150) 상에 기준 자성층이 형성될 수 있다(S16). 기준 자성층을 형성하는 것은, 제 1 고정층(160), 교환 결합층(170), 및 제 2 고정층(180)을 형성하는 것을 포함할 수 있다.
상세하게, 중간 개재층(150) 상에 제 1 고정층(160)이 형성될 수 있다. 실시예들에 따르면, 제 1 고정층(160)을 형성하는 것은 제 1 강자성층들(162) 및 제 1 비자성층들(164)을 번갈아 증착하는 것을 포함할 수 있다. 예를 들어, 제 1 강자성층들(162)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나로 형성될 수 있으며, 제 1 비자성층들(164)은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나로 형성될 수 있다. 일 예로, 제 1 강자성층들(162)은 코발트(Co)를 포함하고, 제 1 비자성층들(164)은 이리듐(Ir) 또는 루테늄(Ru)을 포함할 수 있다. 제 1 강자성층들(162) 및 제 1 비자성층들(164)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예서에서, 제 1 고정층(160)은 체심입방 구조(BCC, Body Centered Cubic structure)를 가질 수 있다.
일 예에서, 제 1 강자성층들(162)을 증착하는 것은 홀수 회 수행될 수 있으며, 제 1 비자성층들(164)을 증착하는 것은 짝수 회 수행될 수 있다. 이 때, 홀수번째 증착되는 제 1 강자성층들(162)의 두께는 짝수번째 증착되는 제 1 강자성층들(162)의 두께보다 얇을 수 있다. 이와 달리, 제 1 강자성층들(162)을 증착하는 것이 짝수 회 수행될 수 있으며, 제 1 비자성층들(164)을 증착하는 것은 짝수 회 수행될 수 있다. 이 때, 홀수번째 증착되는 제 1 강자성층들(162)의 두께는 짝수번째 증착되는 제 1 강자성층들(162)의 두께와 실질적으로 동일할 수도 있다. 실시예들에서, 제 1 강자성층들(162)은 약 1 내지 10Å의 두께로 형성될 수 있다. 제 1 비자성층들(164)은 약 1 내지 10Å의 두께로 형성될 수 있다.
예를 들어, 제 1 고정층(160)은 약 1 ∼ 5 Å의 두께를 갖는 Co 막과, 약 1 ~5Å의 두께를 갖는 Ir막이 번갈아 복수 회 적층된 [Co/Ir] ×n (n: 적층 수) 구조를 가질 수 있다.
교환 결합층(170)이 제 1 고정층(160)의 제 1 강자성층과 접촉하도록 증착될 수 있다. 교환 결합층(170)은 제 1 고정층(160)을 씨드로 사용하여 형성될 수 있다. 예를 들어, 교환 결합층(170)은 루테늄(Ru) 또는 이리듐(Ir)으로 형성될 수 있다. 교환 결합층(170)은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 일 예에서, 교환 결합층(170)은 스퍼터링 공정으로 증착될 수 있다.
교환 결합층(170) 상에 제 2 고정층(180)이 형성될 수 있다. 실시예들에 따르면, 제 2 고정층(180)을 형성하는 것은 제 2 강자성층들 및 제 2 비자성층들을 번갈아 증착하는 것을 포함할 수 있다. 제 2 강자성층들 및 제 2 비자성층들은 PVD 공정, CVD 공정 또는 ALD 공정으로 증착될 수 있다. 예를 들어, 제 2 강자성층들은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나로 형성될 수 있으며, 제 2 비자성층들은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나로 형성될 수 있다. 일 예로, 제 2 강자성층들은 코발트(Co)를 포함하고, 제 2 비자성층들은 이리듐(Ir) 또는 루테늄(Ru)을 포함할 수 있다. 일 예로, 제 2 강자성층들은 코발트(Co)를 포함하고, 제 2 비자성층들은 백금(Pt) 또는 팔라듐(Pd)을 포함할 수 있다.
일 예에서, 제 2 강자성층들을 증착하는 것이 짝수 회 수행될 수 있으며, 제 2 비자성층들을 증착하는 것은 짝수 회 수행될 수 있다. 이 때, 제 2 강자성층들의 증착 횟수는 제 1 고정층(160)의 제 1 강자성층들(162)의 증착 회수보다 많을 수 있다. 또한, 제 2 비자성층들의 증착 횟수는 제 1 고정층(160)의 제 1 비자성층들(164)의 증착 회수보다 많을 수 있다. 실시예들에서, 제 2 강자성층들은 약 1 내지 10Å의 두께로 형성될 수 있다. 제 2 비자성층들은 약 1 내지 10Å의 두께로 형성될 수 있다.
예를 들어, 제 2 고정층(180)은 약 1 ∼ 5 Å의 두께를 갖는 Co 막과, 약 1 ~5Å의 두께를 갖는 Pt막이 번갈아 복수 회 적층된 [Co/Pt] ×m (m: 적층 수, m은 n보다 큰 자연수) 구조를 가질 수 있다.
일 예에서, 제 2 고정층(180)은 CoPt 합금 또는 [CoPt]n L11 초격자(superlattice)로 형성될 수 있다. (n은 자연수) 제 2 고정층(180)이 CoPt 합금으로 형성되는 경우에, 제 2 고정층(180)은 아르곤(Ar) 가스를 사용하는 스퍼터링 공정으로 형성될 수 있다. 이 경우에, 제 2 고정층(180)의 포화자화를 감소시키기 위하여, 제 2 고정층(180)은 보론으로 도핑된 CoPt합금으로 형성될 수 있다. 이와는 달리, 제 2 고정층(180)이 [CoPt]n L11 초격자(superlattice)으로 형성되는 경우에, 제 2 고정층(180)은 [CoPt]n L11 초격자(superlattice)의 수직 자기 이방성을 향상시키기 위하여 아르곤 가스 보다 큰 질량을 갖는 비활성 가스(예를 들어, 크립톤(Kr))를 사용하는 스퍼터링 공정에 의해 증착될 수 있다.
상부 전극층(190)이 제 2 고정층(180) 상에 형성될 수 있다. 예를 들어, 상부 전극층(190)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 상부 전극층(190)은 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다. 이와 달리, 상부 전극층(190)은 탄탈륨막, 루테늄막, 티타늄막, 및/또는 백금막으로 형성될 수도 있다.
이어서, 상부 전극층(190), 제 2 고정층(180), 교환 결합층(170), 제 1 고정층(160), 비자성층, 분극 강화 자성층(140), 터널 배리어층(130), 자유 자성층(120), 및 하부 전극층(110)을 연속적으로 패터닝하여, 제 3 층간 절연막(105)의 상부면을 노출시킬 수 있다. 이에 따라, 도 13에 도시된 바와 같이, 하부 전극 패턴(111), 자유 자성 패턴(121), 터널 배리어 패턴(131), 분극 강화 자성 패턴(141), 중간 개재 패턴(151), 제 1 고정 패턴(161), 교환 결합 패턴(171), 제 2 고정 패턴(181), 및 상부 전극 패턴(191)이 차례로 적층된 자기 터널 접합 패턴이 형성될 수 있다.
이어서, 도 3에 도시된 바와 같이, 상부 층간 절연막(200)이 자기 터널 접합 패턴을 덮을 수 있으며, 상부 층간 절연막(200)을 관통하여 상부 전극 패턴(191)에 접속되는 상부 콘택 플러그(UCP)가 형성될 수 있다. 이어서, 상부 층간 절연막(200) 상에 상부 콘택 플러그(UCP)와 접속되는 배선(BL)이 형성될 수 있다.
이하, 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법의 다른 예를 설명한다. 설명의 간략함을 위해, 도 9 내지 도 16을 참조하여 앞서 설명된 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 17을 참조하면, 하부 콘택 플러그와 접속되는 하부 전극층(110) 상에 씨드층이 형성될 수 있다(S21). 씨드층 상에 기준 자성층이 형성될 수 있다(S22). 씨드층 상에 기준 자성층을 형성함으로서, 기준 자성층의 결정성이 향상될 수 있으며, 이에 따라 기준 자성층의 두께가 감소될 수 있다. 일 에서, 기준 자성층을 형성하는 것은 제 1 고정층(160), 교환 결합층(170), 및 제 2 고정층(180)을 형성하는 것을 포함할 수 있다. 앞에서 설명한 것처럼, 제 1 고정층(160)을 형성하는 것은, 제 1 강자성층들(162) 및 제 1 비자성층들(164)을 번갈아 적층하는 것을 포함하며, 제 2 고정층(180)을 형성하는 것은, 제 2 강자성층들 및 제 2 비자성층들을 번갈아 적층하는 것을 포함한다. 여기서, 제 1 및 제 2 강자성층들은 동일한 강자성 물질로 형성될 수 있으며, 제 1 및 제 2 비자성층들은 서로 다른 비자성 물질로 형성될 수 있다. 일 예에서, 기준 자성층의 제 2 고정층(180)이 씨드층과 접촉할 수 있으며, 제 1 고정층(160)은 씨드층과 이격될 수 있다.
이어서, 기준 자성층 상에 비자성층이 형성될 수 있으며, 비자성층 상에 분극 강화 자성층(140)이 형성될 수 있다(S23). 분극 강화 자성층(140) 상에 터널 배리어층(130)이 형성될 수 있다(S24). 터널 배리어층(130) 상에 자유 자성층(120)이 형성될 수 있다(S25). 자유 자성층(120)을 형성한 후, 열처리 공정이 수행될 수 있다(S26).
실시예들에서, 기준 자성층의 제 1 고정층은 약 400℃ 이상에서 인터믹싱(intermixing)이 작은 이리듐(Ir)을 포함하므로, 기준 자성층을 형성한 후에 약 400℃ 이상의 고온에서 열처리 공정이 수행되더라도, 기준 자성층의 자기 이방성이 유지될 수 있다. 즉, 자기 터널 접합 패턴의 내열성이 향상될 수 있다.
이와 같이, 씨드층, 기준 자성층, 비자성층, 분극 강화 자성층(140), 터널 배리어층(130), 및 자유 자성층(120)을 형성한 후, 패터닝 공정을 수행함에 따라, 도 5에 도시된 자기 터널 접합 패턴이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상의 자유 자성 패턴;
상기 자유 자성 패턴 상에 배치되며, 제 1 고정 패턴, 제 2 고정 패턴, 및 상기 제 1 및 제 2 고정 패턴들 사이의 교환 결합 패턴을 포함하는 기준 자성 패턴;
상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴;
상기 터널 배리어 패턴과 상기 제 1 고정 패턴 사이의 분극 강화 자성 패턴; 및
상기 분극 강화 자성 패턴과 상기 제 1 고정 패턴 사이의 중간 개재 패턴을 포함하되,
상기 제 1 고정 패턴은 번갈아 적층된 제 1 강자성 패턴들 및 제 1 비자성 패턴들을 포함하고,
상기 제 2 고정 패턴은 번갈아 적층된 제 2 강자성 패턴들 및 제 2 비자성 패턴들을 포함하되, 상기 제 2 강자성 패턴들은 상기 제 1 강자성 패턴들과 동일한 강자성 물질을 포함하고, 상기 제 2 비자성 패턴들은 상기 제 1 강자성 패턴들과 다른 비자성 물질을 포함하되,
상기 제 1 및 제 2 강자성 패턴들은 Co를 포함하고,
상기 제 1 비자성 패턴들은 Ir를 포함하고,
상기 제 2 비자성 패턴들은 Pt을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 강자성 패턴들의 적층 수는 상기 제 2 강자성 패턴들의 적층 수보다 작은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 고정 패턴은 홀수 개의 상기 제 1 강자성 패턴들을 포함하고, 짝수 개의 상기 제 1 비자성 패턴들을 포함하되,
홀수층의 상기 제 1 강자성 패턴들의 두께보다 짝수층의 상기 제 1 강자성 패턴들의 두께가 큰 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 고정 패턴은 짝수 개의 상기 제 1 강자성 패턴들을 포함하고, 짝수 개의 상기 제 1 비자성 패턴들을 포함하되,
홀수층의 상기 제 1 강자성 패턴들의 두께는 짝수층의 상기 제 1 강자성 패턴들의 두께와 실질적으로 동일한 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 고정 패턴에서 상기 제 2 강자성 패턴들은 실질적으로 동일한 두께를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 자유 자성 패턴 및 상기 분극 자성 패턴은 상기 터널 배리어 패턴과 접촉하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 고정 패턴은 상기 분극 자성 패턴과 다른 결정 구조를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 분극 강화 자성 패턴은 상기 제 1 고정 패턴의 자기 모멘트 크기보다 큰 자기 모멘트 크기를 갖는 자성 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 비자성 패턴들은 서로 인접하는 상기 제 1 강자성 패턴들의 자기 모멘트를 반평행 결합시키는 비자성 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 중간 개재 패턴은 상기 분극 강화 자성 패턴 및 상기 제 1 고정 패턴의 상기 제 1 강자성 패턴들 중 하나와 접촉하여, 상기 분극 강화 자성 패턴과 상기 제 1 강자성층의 자기 모멘트들을 평행하게 결합시키는 비자성 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 중간 개재 패턴은 텅스텐(W), 몰리브덴(Mo), 또는 탄탈륨(Ta)을 포함하는 반도체 메모리 장치. - 기판;
상기 기판 상에 배치되며, 제1 고정 패턴, 제2 고정 패턴, 및 교환 결합 패턴을 포함하는 기준 자성 패턴;
상기 기준 자성 패턴 상의 중간 개재 패턴;
상기 중간 개재 패턴 상의 분극 강화 자성 패턴;
상기 분극 강화 자성 패턴 상의 터널 배리어 패턴; 및
상기 터널 배리어 패턴 상의 자유 자성 패턴을 포함하되,
상기 교환 결합 패턴은 상기 제2 고정 패턴 상에 배치되고,
상기 제1 고정 패턴은 상기 교환 결합 패턴 상에 배치되고,
상기 제1 고정 패턴은 번갈아 적층된 제1 강자성 패턴들 및 제1 비강자성 패턴들을 포함하되,
상기 제1 강자성 패턴들은 코발트(Co)를 포함하고,
상기 제1 비자성 패턴들은 이리듐(Ir)을 포함하되,
상기 제2 고정 패턴은 상기 제1 강자성 패턴들과 동일한 강자성 물질인 제1 원소와, 상기 제1 비자성 패턴들과 다른 비자성 물질인 제2 원소를 포함하는 반도체 메모리 장치. - 기판 상의 자유 자성 패턴;
상기 자유 자성 패턴 상에 배치되며, 제 1 고정 패턴, 제 2 고정 패턴, 및 이들 사이의 교환 결합 패턴을 포함하는 기준 자성 패턴;
상기 기준 및 자유 자성 패턴들 사이의 터널 배리어 패턴;
상기 터널 배리어 패턴과 상기 제 1 고정 패턴 사이의 분극 강화 자성 패턴; 및
상기 분극 강화 자성 패턴과 상기 제 1 고정 패턴 사이의 중간 개재 패턴을 포함하되,
상기 제 1 고정 패턴은 번갈아 적층된 제 1 강자성 패턴들 및 반강자성 교환 결합 패턴들을 포함하되,
상기 반강자성 교환 결합 패턴들은 이리듐(Ir)을 포함하는 비자성 패턴을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 중간 개재 패턴은 상기 제 1 고정 패턴의 상기 제 1 강자성 패턴들 중 하나와 접촉하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 고정 패턴은 홀수 개의 상기 제 1 강자성 패턴들과 짝수 개의 상기 반강자성 교환 결합 패턴들을 포함하는
홀수층의 상기 제 1 강자성 패턴들의 두께보다 짝수층의 상기 제 1 강자성 패턴들의 두께가 큰 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 고정 패턴은 짝수 개의 상기 제 1 강자성 패턴들과 짝수 개의 상기 반강자성 교환 결합 패턴들을 포함하되,
홀수층의 상기 제 1 강자성 패턴들의 두께는 짝수층의 상기 제 1 강자성 패턴들의 두께와 실질적으로 동일한 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 고정 패턴은 번갈아 적층된 제 2 강자성 패턴들 및 제 2 비자성 패턴들을 포함하되,
상기 제 1 강자성 패턴들의 적층 수는 상기 제 2 강자성 패턴들의 적층 수보다 작은 반도체 메모리 장치. - 제 17 항에 있어서,
상기 제 2 강자성 패턴들은 상기 제 1 강자성 패턴들과 동일한 강자성 물질을 포함하고,
상기 제 2 비자성 패턴들은 상기 반강자성 교환 결합 패턴들과 다른 비자성 물질을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 반강자성 교환 결합 패턴들은 서로 인접하는 상기 제 1 강자성 패턴들의 자기 모멘트를 반평행 결합시키는 비자성 물질을 포함하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 중간 개재 패턴은 상기 분극 강화 자성 패턴 및 상기 제 1 고정 패턴의 상기 제 1 강자성 패턴들 중 하나와 접촉하여, 상기 분극 강화 자성 패턴과 상기 제 1 강자성층의 자기 모멘트들을 평행하게 결합시키는 비자성 물질을 포함하는 반도체 메모리 장치.
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