KR102514506B1 - 자기 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

자기 메모리 장치는 기판, 및 기판 상의 터널 배리어 패턴, 터널 배리어 패턴을 사이에 두고 서로 이격된 제1 자성 패턴 및 제2 자성 패턴, 및 제2 자성 패턴을 사이에 두고 터널 배리어 패턴으로부터 이격된 단락 방지 패턴을 포함하고, 단락 방지 패턴은, 교대로 적층되는, 적어도 두 개의 산화막들 및 적어도 두 개의 금속막들을 포함한다.

Description

자기 메모리 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 자기 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 자기 메모리 장치의 전기적인 특성 및 신뢰도를 개선하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 전기적인 특성 및 신뢰도가 개선된 자기 메모리 장치를 제조하는 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치는 기판; 및 상기 기판 상의 터널 배리어 패턴; 상기 터널 배리어 패턴을 사이에 두고 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 및 상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 이격된 단락 방지 패턴을 포함하고, 상기 단락 방지 패턴은, 교대로 적층되는, 적어도 두 개의 산화막들 및 적어도 두 개의 금속막들을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치는 기판; 및 상기 기판 상의 터널 배리어 패턴; 상기 터널 배리어 패턴을 사이에 두고 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 및 상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 이격된 단락 방지 패턴을 포함하고, 상기 단락 방지 패턴은 산화막을 포함하며, 상기 산화막 내의 산소 원소들은 상기 기판의 상면에 수직한 방향을 따라 농도 구배를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판을 준비하는 것; 상기 기판 상에 차례로 제1 자성 층, 터널 배리어 층, 및 제2 자성 층을 형성하는 것; 상기 제2 자성층 상에 단락 방지막을 형성하는 것; 및 상기 단락 방지막, 상기 제2 자성층, 상기 터널 배리어 층, 및 상기 제1 자성층을 식각하는 것을 포함하되, 상기 단락 방지막은 상기 단락 방지 패턴은, 교대로 적층되는, 적어도 두 개의 산화막들 및 적어도 두 개의 금속막들을 포함할 수 있다.
본 발명의 개념에 따르면, 자기 메모리 장치의 전기적인 특성 및 신뢰도가 개선될 수 있다.
본 발명의 개념에 따르면, 전기적인 특성 및 신뢰도가 개선된 자기 메모리 장치를 제조하는 방법이 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀의 회로도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 5 및 도 6은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 자기터널접합의 예시들을 각각 나타내는 단면도들이다.
도 7 내지 도 9는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다.
도 14는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(1), 행 디코더(2), 열 선택 회로(3), 읽기/쓰기 회로(4) 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수 개의 워드 라인들 및 복수 개의 비트라인들을 포함하며, 워드 라인과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(1)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(2)는 워드 라인들을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(3)는 비트 라인들을 통해 메모리 셀 어레이(1)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)에서 선택된 비트라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(5)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(5)에서 출력된 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다. 도 3은 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀의 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 제1 도전 라인들, 복수 개의 제2 도전 라인들 및 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 복수 개의 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(4)에 연결될 수 있다.
도 3을 참조하면, 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
예시적인 실시예들에 따르면, 상기 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
구체적으로, 메모리 소자(ME)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 터널 배리어 패턴(TBP)은 자기터널접합(MJT)으로 정의될 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 메모리 소자(ME)는, 제1 자성 패턴(MP1)과 선택 소자(SE) 사이에 개재되는 제1 전극 패턴(122), 및 제2 자성 패턴(MP2)과 비트 라인(BL) 사이에 개재되는 제2 전극 패턴(132)을 포함할 수 있다.
상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SE)에 연결될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다. 도 5 및 도 6은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 자기터널접합의 예시들을 각각 나타내는 단면도들이다.
도 4를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 선택 소자(미도시)가 기판(100) 상에 제공될 수 있다. 예시적인 실시예들에서, 선택 소자는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터, 또는 피모스 전계효과 트랜지스터를 포함할 수 있다.
제1 층간 절연막(110)이 기판(100) 상에 제공될 수 있다. 제1 층간 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
제1 콘택 플러그(115)가 제1 층간 절연막(110) 내에 제공될 수 있다. 제1 콘택 플러그(115)는 제1 층간 절연막(110)을 관통하여, 기판(100)에 연결될 수 있다. 예를 들어, 제1 콘택 플러그(115)는 제1 층간 절연막(110)을 기판(100)의 상면에 수직한 제1 방향(D1)으로 관통하여, 선택 소자의 일 단자(terminal)에 전기적으로 연결될 수 있다. 제1 콘택 플러그(115)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 콘택 플러그(115)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 및/또는 탄탈륨(Ta)), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연막(110) 및 제1 콘택 플러그(115) 상에 제1 전극패턴(122)이 제공될 수 있다. 제1 전극 패턴(122)은 제1 콘택 플러그(115)를 통해 선택 소자에 전기적으로 연결될 수 있다. 제1 전극 패턴(122)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극 패턴(122)은 금속 및 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제1 전극 패턴(122)은 후술할 제1 자성 패턴(MP1)을 형성하는 공정에서 시드(seed) 역할을 수행하는 적어도 하나의 시드층(미도시)을 포함할 수 있다. 예를 들어, 제1 자성 패턴(MP1)이 이 L10 구조를 갖는 자성 물질로 형성되는 경우, 제1 전극 패턴(122)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 크롬 질화물 또는 바나듐 질화물)을 포함하는 시드층을 포함할 수 있다. 다른 예로, 제1 자성 패턴(MP1)이 조밀 육방 결정 구조를 갖는 경우, 제1 전극 패턴(122)은 조밀 육방 결정 구조를 갖는 도전 물질(예를 들어, 루테늄)을 포함하는 시드층을 포함할 수 있다.
제1 전극 패턴(122) 상에 자기터널접합 패턴(MTJ)이 제공될 수 있다. 상기 자기터널접합 패턴(MTJ)은 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 상기 제1 자성 패턴(MP1)은 상기 제1 전극 패턴(122)과 상기 터널 배리어 패턴(TBP) 사이에 제공될 수 있고, 상기 제2 자성 패턴(MP2)은 상기 제2 전극 패턴(132)과 상기 터널 배리어 패턴(TBP) 사이에 제공될 수 있다. 상기 터널 배리어 패턴(TBP)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 자성 패턴(MP1) 및 상기 제2 자성 패턴(MP2)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
도 5 및 도 6을 참조하면, 상기 제1 자성 패턴(MP1)은 일 방향으로 고정된 자화방향(MP1m)을 갖는 기준층을 포함할 수 있고, 상기 제2 자성 패턴(MP2)은 상기 기준층의 상기 자화방향(MP1m)에 평행 또는 반평행하게 변경 가능한 자화방향(MP2m)을 갖는 자유층을 포함할 수 있다. 도 5 및 도 6은 상기 제1 자성 패턴(MP1)이 상기 기준층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 자유층을 포함하는 경우를 예로서 개시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 5 및 도 6에 도시된 바와 달리, 상기 제1 자성 패턴(MP1)이 상기 자유층을 포함하고 상기 제2 자성 패턴(MP2)이 상기 기준층을 포함할 수도 있다.
일 예로, 도 5에 도시된 바와 같이, 상기 자화방향들(MP1m, MP2m)은 상기 터널 배리어 패턴(TBP)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
다른 예로, 도 6에 도시된 바와 같이, 상기 자화방향들(MP1m, MP2m)은 상기 터널 배리어 패턴(TBP)과 상기 제1 자성 패턴(MP1)의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 상기 자유층의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
도 4를 참조하면, 제2 자성 패턴(MP2) 상에 단락 방지 패턴(200)이 제공될 수 있다. 단락 방지 패턴(200)은 교대로 적층되는 적어도 두 개의 산화막들(210) 및 적어도 두 개의 금속막들(220)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 산화막들(210) 중 최하층의 산화막(210)은 제2 자성 패턴(MP2)에 접할 수 있다. 이 경우, 금속막들(220)의 각각은 서로 바로 인접한 한 쌍의 산화막들(210) 사이에 개재할 수 있다. 일부 실시예들에 따르면, 상기 금속막들(220) 중 최하층의 금속막(220)은 제2 자성 패턴(MP2)에 접할 수 있다. 이 경우, 산화막들(210)의 각각은 서로 바로 인접한 한 쌍의 금속막들(220) 사이에 개재할 수 있다. 단락 방지 패턴(200)은 후술되는 자기터널접합 패턴(MTJ)의 형성 공정 시, 도전 입자들이 제1 및 제2 자성 패턴들(MP1, MP2) 및 터널 배리어 패턴(TBP)의 측면들 상에 재증착(re-deposition)되는 것을 최소화할 수 있다. 이에 따라, 제1 및 제2 자성 패턴들(MP1, MP2) 사이의 전기적 단락(short)이 최소화될 수 있다.
산화막(210)은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에서, 산화막(210)은 금속막(220) 내의 금속 원소와 동일한 금속 원소를 포함할 수 있다. 예를 들어, 금속막(220)은 탄탈륨(Ta), 티타늄(Ti), 마그네슘(Mg), 하프늄(Hf), 지르코늄(Zr), 텅스텐(W), 또는 몰리브데넘(Mo)을 포함할 수 있고, 산화막(210)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 또는 몰리브데넘 산화물을 포함할 수 있다. 예시적인 실시예들에서, 산화막(210)은 터널 배리어 패턴(TBP)과 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에서, 금속막(220)은 터널 배리어 패턴(TBP) 내의 금속 원소와 동일한 금속 원소를 포함할 수 있다.
산화막(210) 및 터널 배리어 패턴(TBP)은 상기 기판(100)의 상면(100u)에 수직한 제1 방향(D1)에 따른 두께를 가질 수 있다. 산화막(210)의 두께는 터널 배리어 패턴(TBP)의 두께보다 작을 수 있다. 산화막(210)의 두께가 작을수록 산화막(210) 내의 원소와 도전 입자와의 결합이 용이할 수 있다. 이에 따라, 후술되는 자기터널접합 패턴(MTJ) 형성 공정 시, 발생되는 도전 입자들(300)은 터널 배리어 패턴(TBP)보다 상대적으로 작은 두께를 갖는 산화막(210)의 측면 상에 용이하게 재증착될 수 있다. 이에 따라, 도전 입자들(300)이 터널 배리어 패턴(TBP)의 측면 상에 재증착되는 것이 억제될 수 있고, 이로 인해 제1 및 제2 자성 패턴들(MP1, MP2)의 전기적인 단락이 방지될 수 있다. 금속막(220), 제1 및 제2 자성 패턴들(MP1, MP2)은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 금속막(220)의 두께는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 터널 배리어 패턴(TBP)의 두께보다 작을 수 있다.
단락 방지 패턴(200) 상에 제2 전극 패턴(132)이 형성될 수 있다. 제2 전극 패턴(132)은, 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 루테늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 또는 이들의 조합을 포함할 수 있다.
제1 전극 패턴(122), 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2), 단락 방지 패턴(200), 및 제2 전극 패턴(132) 상에 제2 층간 절연막(140)이 제공될 수 있다. 제2 층간 절연막(140)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연막(140) 내에 제2 콘택 플러그(145)가 제공될 수 있다. 제2 콘택 플러그(145)는 제2 전극 패턴(132)에 전기적으로 연결될 수 있다. 제2 층간 절연막(140) 상에 연결 배선(150)이 제공될 수 있다. 연결 배선(150)은 제2 콘택 플러그(145)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(145) 및 연결 배선(150)은 각각 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
본 발명의 개념에 따르면, 제1 및 제2 자성 패턴들(MP1, MP2) 사이의 전기적인 단락이 방지될 수 있다. 이에 따라, 자기 메모리 장치의 전기적 특성이 개선될 수 있다.
도 7 내지 도 9는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 선택 소자(미도시)가 기판(100) 상에 제공될 수 있다. 선택 소자는 도 4를 참조하여 설명된 선택 소자와 실질적으로 동일할 수 있다.
기판(100) 상에 선택 소자를 덮는 제1 층간 절연 막(110)이 형성될 수 있다. 제1 층간 절연 막(110)은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 원자 층 증착(atomic layer deposition; ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제1 층간 절연 막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연 막(110) 내에 제1 콘택 플러그(115)가 형성될 수 있다. 제1 콘택 플러그(115)를 형성하는 것은 제1 층간 절연 막(110)을 관통하는 콘택 홀(미도시)을 형성하는 공정, 상기 콘택 홀을 채우는 도전 막(미도시)을 형성하는 공정 및 제1 층간 절연 막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 콘택 홀은 식각 마스크(미도시)를 이용하는 제1 층간 절연 막(110)의 이방성 식각 공정을 통해 형성될 수 있다. 제1 콘택 플러그(115)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 콘택 플러그(115)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연 막(110) 및 제1 콘택 플러그(115) 상에 제1 전극 층(120)이 형성될 수 있다. 제1 전극 층(120)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제1 전극 층(120)은 도전성 금속 질화물, 금속 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에 따르면, 제1 전극 층(120)은 후술할 제1 자성 층(ML1)을 형성하는 공정에서 시드(seed) 역할을 수행하는 적어도 하나의 시드층을 포함할 수 있다. 일 예로, 제1 자성 층(ML1)이 L10 구조를 갖는 자성 물질을 포함하는 경우, 제1 전극 층(120)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 크롬 질화물 또는 바나듐 질화물)을 포함할 수 있다. 다른 예로, 제1 자성 층(ML1)이 조밀 육방 결정 구조를 갖는 경우, 제1 전극 층(120)은 조밀 육방 결정 구조를 갖는 도전 물질(예를 들어, 루테늄)을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 제1 전극 층(120)은 다른 도전 물질(예를 들어, 티타늄 또는 탄탈륨)을 포함할 수 있다.
제1 전극 층(120) 상에, 제1 자성 층(ML1), 터널 배리어 층(TBL), 및 제2 자성 층(ML2)이 차례로 형성될 수 있다. 제1 자성 층(ML1), 터널 배리어 층(TBL), 및 제2 자성 층(ML2)은 각각은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다.
제1 자성 층(ML1)은 일 예로 수직 자화를 갖는 기준 자성 층일 수 있다. 제1 자성 층(ML1)은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀 육방 격자(Hexagonal Close Packed Lattice) 구조의 CoPt 합금, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 물질은, 예를 들어, CoFeTb, CoFeGd, 또는 CoFeDy 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은, 예를 들어, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 및 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 상기 수직 자성 구조체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체(n은 자연수) 중에서 적어도 하나를 포함할 수 있다.
다른 예시적인 실시예들에서, 제1 자성 층(ML1)은 수평 자화를 갖는 기준 자성 층일 수 있다.
터널 배리어 층(TBL)은 산화 마그네슘(magnesium oxide), 산화 티타늄(titanium oxide), 산화 알루미늄(aluminum oxide), 산화 마그네슘 아연(magnesium-zinc oxide), 및 산화 마그네슘 붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 터널 배리어 층(TBL)은 염화나트륨(NaCl) 결정 구조를 갖는 산화 마그네슘을 포함할 수 있다.
제2 자성 층(ML2)은 일 예로, 수직 자화를 갖는 자유 자성 층일 수 있다. 제2 자성 층(ML2)은 산소와 결합하여 계면 수직 자성 이방성(iPMA)을 유도할 수 있는 자성 원소(예를 들어, 철)를 포함할 수 있다. 나아가, 제2 자성 층(ML2)은 보론을 더 포함할 수 있다. 예를 들어, 제2 자성 층(ML2)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 몇몇 실시예들에서, 제2 자성 층(ML2)은 비정질 상태(amorphous state)일 수 있다.
다른 예시적인 실시예들에서, 제2 자성 층(ML2)은 수평 자화를 갖는 자유 자성 층일 수 있다.
제2 자성층(ML2) 상에 단락 방지막(202)이 형성될 수 있다. 단락 방지막(202)을 형성하는 것은 제2 자성층(ML2) 상에 산화막들(210) 및 금속막들(220)을 교대로 그리고 반복적으로 증착하는 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 증착 공정은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합 공정을 포함할 수 있다. 일부 실시예들에 따르면, 상기 산화막들(210) 중 최하층의 산화막(210)은 제2 자성층(ML2)에 접할 수 있다. 이 경우, 금속막들(220)의 각각은 서로 바로 인접한 한 쌍의 산화막들(210) 사이에 개재할 수 있다. 일부 실시예들에 따르면, 상기 금속막들(220) 중 최하층의 금속막(220)은 제2 자성층(ML2)에 접할 수 있다. 이 경우, 산화막들(210)의 각각은 서로 바로 인접한 한 쌍의 금속막들(220) 사이에 개재할 수 있다.
산화막(210)은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에서, 산화막(210)은 금속막(220) 내의 금속 원소와 동일한 금속 원소를 포함하는 금속 산화물을 포함할 수 있다. 예를 들어, 금속막(220)은 탄탈륨(Ta), 티타늄(Ti), 마그네슘(Mg), 하프늄(Hf), 지르코늄(Zr), 텅스텐(W), 또는 몰리브데넘(Mo)을 포함할 수 있고, 산화막(210)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 또는 몰리브데넘 산화물을 포함할 수 있다. 산화막(210)의 두께는 터널 배리어 층(TBL)의 두께보다 작을 수 있다. 금속막(220)의 두께는 제1 자성 층(ML1), 제2 자성 층(ML2), 및 터널 배리어 층(TBL)의 각각의 두께보다 작을 수 있다.
단락 방지막(202) 상에 제2 전극 층(130)이 형성될 수 있다. 제2 전극 층(130)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자 층 증착(ALD) 공정 중에서 적어도 하나를 이용하여 형성될 수 있다. 제2 전극 층(130)은, 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 루테늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 또는 이들의 조합을 포함할 수 있다.
도 8을 참조하면, 제2 전극 층(130), 단락 방지막(202), 제2 자성 층(ML2), 터널 배리어 층(TBL), 제1 자성 층(ML1) 및 제1 전극 층(120)이 차례로 식각될 수 있다. 예시적인 실시예들에서, 상기 식각 공정은 이온 빔 식각(Ion Beam Etching) 공정일 수 있다. 상기 식각 공정에 의해, 제2 전극 패턴(132), 단락 방지 패턴(200), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 제1 자성 패턴(MP1), 및 제1 전극 패턴(122)이 형성될 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2) 및 이들 사이의 터널 배리어 패턴(TBP)은 자기터널접합 패턴(MTJ)으로 정의될 수 있다. 상기 식각 공정 동안, 불활성 이온(일예로, 아르곤 이온(Ar+))이 이온 소스로 이용될 수 있다. 이 경우, 상기 식각 공정 수행 중, 단락 방지 패턴(200)은 상기 이온 소스에 의해 대전될 수 있다. 이에 따라, 단락 방지 패턴(200)은 전기장을 형성할 수 있다. 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)보다 큰 커패시턴스를 가질 수 있다. 이는 산화막들(210) 내에 금속막들(220)이 개재된 단락 방지 패턴(200)의 다층 구조로부터 기인한 것일 수 있다. 이 경우, 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)보다 많은 전하를 포함할 수 있다. 이에 따라, 단락 방지 패턴(200)과 터널 배리어 패턴(TBP)이 모두 대전될 때, 단락 방지 패턴(200)에 의해 생성되는 전기장은 터널 배리어 패턴(TBP)에 의해 생성되는 전기장보다 큰 세기를 가질 수 있다.
상기 식각 공정에 의해 제1 및 제2 자성 패턴들(MP1, MP2) 및 제1 및 제2 전극 패턴들(122, 132) 내의 도전 입자들(300)로 이루어진 식각 부산물이 발생될 수 있다. 도전 입자들(300)은 제1 및 제2 자성 패턴들(MP1, MP2) 및 제1 및 제2 전극 패턴들(122, 132)를 구성하는 원소들 중 적어도 일부와 동일한 원소를 포함할 수 있다. 예를 들어, 상기 도전 입자들(300)은 구리(Cu), 알루미늄(Al), 루테늄(Ru), 탄탈륨(Ta), 티타늄(Ti), 마그네슘(Mg), 하프늄(Hf), 지르코늄(Zr), 텅스텐(W), 및 몰리브데넘(Mo) 중에서 선택되는 적어도 하나를 포함할 수 있다.
제1 전극 패턴(122)은 제1 층간 절연막(110) 내에 형성된 제1 콘택 플러그(115)에 전기적으로 연결될 수 있다. 자기터널접합 패턴(MTJ)은 제1 전극 패턴(122)과 제2 전극 패턴(132) 사이에 형성될 수 있다.
도 9를 참조하면, 도전 입자들(300)은 단락 방지 패턴(200)의 측면에 재증착(re-deposition)될 수 있다. 산화막(210)에 대한 도전 입자들(300)의 안정화 에너지는 산화막(210)의 두께가 얇을수록 클 수 있다. 따라서, 도전 입자들(300)은 터널 배리어 패턴(TBP)보다 단락 방지 패턴(200) 내의 산화막(210)에 더 쉽게 결합할 수 있다. 도전 입자들(300)의 안정화 에너지는 단독으로 제공된 산화막보다 산화막들(210)과 금속막들(220)이 교대로 적층된 구조체 내의 산화막(210)에 대해 더 높을 수 있다. 따라서, 도전 입자들(300)은 단독으로 제공된 산화막보다 단락 방지 패턴(200) 내의 산화막(210)에 더 쉽게 결합할 수 있다. 결과적으로, 도전 입자들(300)은 단락 방지 패턴(200)의 측면에 재증착될 수 있다.
도전 입자들(300)의 상기 일부는 단락 방지 패턴(200)에 의해 생성된 전기장에 의해 단락 방지 패턴(200)로 이동할 수 있다. 단락 방지 패턴(200)에 의해 생성되는 전기장이 터널 배리어 패턴(TBP)에 의해 생성된 전기장보다 큰 세기를 가짐에 따라, 도전 입자들(300)은 상기 식각 공정 동안 터널 배리어 패턴(TBP)보다 단락 방지 패턴(200)의 측면에 용이하게 결합(재증착)될 수 있다. 결과적으로, 도전 입자들(300)은 단락 방지 패턴(200)의 측면에 재증착될 수 있다.
일반적으로, 도전 입자들은 터널 배리어 패턴의 측면에 재증착되어, 제1 및 제2 자성 패턴들을 전기적으로 단락시킬 수 있다. 본 발명의 개념에 따른 도전 입자들(300)은 터널 배리어 패턴(TBP)보다 단락 방지 패턴(200)의 측면에 쉽게 재증착될 수 있다. 결과적으로, 도전 입자들(300)이 터널 배리어 패턴(TBP)의 측면에 재증착되는 것이 최소화되면, 제1 및 제2 자성 패턴들(MP1, MP2)는 서로 전기적으로 단선(cut off)될 수 있다.
도 4를 다시 참조하면, 제1 층간 절연 막(110) 상에 제2 층간 절연 막(140)이 형성되어, 제1 전극 패턴(122), 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2), 단락 방지 패턴(200), 및 제2 전극 패턴(132)을 덮을 수 있다. 제2 층간 절연 막(140)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제2 층간 절연 막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다.
제2 콘택 플러그(145)가 제2 층간 절연막(140) 내에 형성될 수 있다. 제2 콘택 플러그(145)는 제2 층간 절연막(140)을 관통하여, 제2 전극 패턴(132)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(145)를 형성하는 것은 제2 층간 절연 막(140)을 관통하는 콘택 홀(미도시)을 형성하는 공정, 상기 콘택 홀을 채우는 도전 막(미도시)을 형성하는 공정 및 제2 층간 절연 막(140)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 콘택 홀은 식각 마스크(미도시)를 이용하는 제2 층간 절연 막(140)의 이방성 식각공정을 통하여 형성될 수 있다. 제2 콘택 플러그(145)는 도전 물질을 포함할 수 있다. 예를 들어, 제2 콘택 플러그(145)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연막(140) 상에 연결 배선(150)이 형성될 수 있다. 연결 배선(150)은 제2 콘택 플러그(145)에 전기적으로 연결될 수 있다. 연결 배선(150)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 연결 배선(150)은 비트 라인일 수 있다.
본 발명의 개념에 따르면, 자기 메모리 장치를 제조하는 공정의 효율이 개선될 수 있고, 자기 메모리 장치의 신뢰도가 개선될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다. 설명의 간결함을 위하여, 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 10을 참조하면, 단락 방지 패턴(200)과 제2 자성 패턴(MP2) 사이에 비자성 패턴(400)이 제공될 수 있다. 비자성 패턴(400)은 제2 자성 패턴(MP2)과 단락 방지 패턴(200) 사이에 개재할 수 있다. 비자성 패턴(400)은 산화물을 포함할 수 있다. 예를 들어, 비자성 패턴(400)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 몰리브데넘 산화물, 또는 이들의 조합을 포함할 수 있다. 비자성 패턴(400)은 제2 자성 패턴(MP2)의 수직 자기 이방성을 강화할 수 있다. 이에 따라, 자기 메모리 장치의 자기적인 특성이 개선될 수 있다.
본 발명의 개념에 따른 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)의 측면에 도전 입자들(300)이 재증착되는 것을 방지하여, 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다. 설명의 간결함을 위하여, 도 4 및 도 10을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 11를 참조하면, 단락 방지 패턴(200)은 제1 자성 패턴(MP1)과 제1 전극 패턴(122) 사이에 개재할 수 있다. 단락 방지 패턴(200)은 그 상대적 위치를 제외하면, 도 4를 참조하여 설명된 단락 방지 패턴(200)과 실질적으로 동일할 수 있다.
제2 자성 패턴(MP2)과 제2 전극 패턴(132) 사이에 비자성 패턴(400)이 제공될 수 있다. 비자성 패턴(400)은 도 9를 참조하여 설명된 비자성 패턴(400)과 실질적으로 동일할 수 있다.
본 발명의 개념에 따른 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)의 측면에 도전 입자들(300)이 재증착되는 것을 방지하여, 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다. 설명의 간결함을 위하여, 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 12를 참조하면, 단락 방지 패턴(200)은 한 쌍으로 제공될 수 있다. 상기 한 쌍의 단락 방지 패턴들(200)은 각각 제1 전극 패턴(122)과 제1 자성 패턴(MP1) 사이 및 제2 자성 패턴(MP2)과 제2 전극 패턴(132) 사이에 개재할 수 있다. 도전 입자들(300)은 한 쌍의 단락 방지 패턴들(200)의 각각의 측면 상에 제공될 수 있다.
본 발명의 개념에 따른 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)의 측면에 도전 입자들(300)이 재증착되는 것을 방지하여, 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 단면도이다. 설명의 간결함을 위하여, 도 4를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 13을 참조하면, 단락 방지 패턴(200)은 구배 영역들(GR)을 포함할 수 있다. 구배 영역들(GR)은 산화물을 포함할 수 있다. 구배 영역들(GR)의 각각의 내의 산소 원소들은 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 농도 구배를 가질 수 있다. 예시적인 실시예들에서, 구배 영역들(GR)의 각각의 내의 산소 원소들의 농도는 제1 방향(D1)을 따라 구배 영역들(GR)의 각각의 중간 영역에서 가장 낮고, 구배 영역들(GR)의 각각의 상면 및 하면에 가까워질수록 높아질 수 있다.
구배 영역들(GR)을 포함하는 단락 방지 패턴(200)은 교대로 적층된 산화막들(210) 및 금속막들(220)을 포함하는 단락 방지 패턴(도 4의 200)과 마찬가지로 도전 입자들(300)과 쉽게 결합할 수 있다. 따라서, 자기터널접합 패턴(MTJ)를 형성하는 공정 시, 도전 입자들(300)은 단락 방지 패턴(200)의 측면 상에 결합되어, 제1 및 제2 자성 패턴들(MP1, MP2) 사이의 전기적인 단락을 방지할 수 있다.
본 발명의 개념에 따른 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)의 측면에 도전 입자들(300)이 재증착되는 것을 방지하여, 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 14는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14를 참조하면, 도 7 내지 도 9를 참조하여 설명된 제조 방법과 실질적으로 동일한 공정이 수행되어, 기판(100), 제1 층간 절연 막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제1 자성층(MP1), 터널 배리어 층(TBL), 제2 자성 패턴(ML2), 단락 방지 패턴(200), 및 제2 전극(132)이 형성될 수 있다. 단락 방지 패턴(200)은 교대로 적층된 산화막들(210) 및 금속막들(220)을 포함할 수 있다.
기판(100), 제1 층간 절연 막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제1 자성층(MP1), 터널 배리어 층(TBL), 제2 자성 패턴(ML2), 단락 방지 패턴(200), 및 제2 전극(132)에 열처리 공정(H)이 수행될 수 있다.
도 14를 다시 참조하면, 상기 열처리 공정(H)을 수행하는 것에 의해 산화막(210) 내의 산소 원소들이 금속 막 내로 확산될 수 있다. 이에 따라, 구배 영역들(GR)의 각각의 내의 산소 원소들은 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 농도 구배를 가질 수 있다. 예시적인 실시예들에서, 구배 영역들(GR)의 각각의 내의 산소 원소들의 농도는 제1 방향(D1)을 따라 구배 영역들(GR)의 각각의 중간 영역에서 가장 낮고, 구배 영역들(GR)의 각각의 상면 및 하면에 가까워질수록 높아질 수 있다. 예시적인 실시예들에서, 열처리 공정(H)은 복수 회 수행될 수 있다.
본 발명의 개념에 따른 단락 방지 패턴(200)은 터널 배리어 패턴(TBP)의 측면에 도전 입자들(300)이 재증착되는 것을 방지하여, 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판; 및
    상기 기판 상의 터널 배리어 패턴;
    상기 터널 배리어 패턴을 사이에 두고 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 및
    상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 이격된 단락 방지 패턴을 포함하고,
    상기 단락 방지 패턴은, 교대로 적층되는, 적어도 두 개의 산화막들 및 적어도 두 개의 금속막들을 포함하고,
    상기 적어도 두 개의 산화막들의 각각의 두께는 상기 터널 배리어 패턴의 두께보다 작은 자기 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 두 개의 산화막들의 각각은 금속 산화물을 포함하는 자기 메모리 장치.
  3. 제 2 항에 있어서,
    상기 금속 산화물 내의 금속 원소는 상기 적어도 두 개의 금속막들 내의 금속 원소와 동일한 자기 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 적어도 두 개의 금속막들의 각각의 두께는 상기 제1 자성 패턴의 두께 및 상기 제2 자성 패턴의 두께보다 작은 자기 메모리 장치.
  6. 제 1 항에 있어서,
    상기 터널 배리어 패턴과 상기 적어도 두 개의 산화막들은 서로 동일한 물질을 포함하는 자기 메모리 장치.
  7. 제 1 항에 있어서,
    상기 터널배리어 패턴과 상기 적어도 두 개의 금속막들은 서로 동일한 금속 원소를 포함하는 자기 메모리 장치.
  8. 기판을 준비하는 것;
    상기 기판 상에 차례로 제1 자성 층, 터널 배리어 층, 및 제2 자성 층을 형성하는 것;
    상기 제2 자성층 상에 단락 방지막을 형성하는 것; 및
    상기 단락 방지막, 상기 제2 자성층, 상기 터널 배리어 층, 및 상기 제1 자성층을 식각하는 것을 포함하되,
    상기 단락 방지막은, 교대로 적층되는, 적어도 두 개의 산화막들 및 적어도 두 개의 금속막들을 포함하고,
    상기 적어도 두 개의 산화막들의 각각은 금속 산화물을 포함하고,
    상기 금속 산화물 내의 금속 원소는 상기 적어도 두 개의 금속막들 내의 금속 원소와 동일한 자기 메모리 장치의 제조 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    식각된 상기 단락 방지막을 열처리하여 상기 적어도 두 개의 산화막들 내의 산소 원소들을 상기 적어도 두 개의 금속막들 내로 확산시키는 것을 더 포함하는 자기 메모리 장치의 제조 방법.
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