KR20160056376A - 금속 산화막을 형성하는 방법 및 이를 포함하는 자기 메모리 장치 - Google Patents

금속 산화막을 형성하는 방법 및 이를 포함하는 자기 메모리 장치 Download PDF

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박용성
이윤재
이준명
임우창
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Abstract

금속 산화막을 형성하는 방법 및 이를 포함하는 자기 메모리 장치가 제공된다. 이 방법은, 자성막 상에 금속막을 증착하는 단계 및 금속막을 산화시키는 단계를 포함하는 공정 사이클이 적어도 한번 실시되는, 후-산화 공정을 포함할 수 있다.

Description

금속 산화막을 형성하는 방법 및 이를 포함하는 자기 메모리 장치{METHOD OF FORMING METAL OXIDE LAYER AND MAGNETIC MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 자기 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 메모리 장치로 자기 메모리 장치가 제안된 바 있다. 자기 메모리 장치는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 메모리 장치로서 각광받고 있다.
자기 메모리 장치는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어 막을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예를 들면, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 메모리 장치는 데이터를 기입/판독할 수 있다. 하지만, 자기 메모리 장치의 상용화를 위해서는 여전히 추가적인 연구가 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는, 계면 수직 자기 이방성 자기 터널 접합들을 구비하는 수직 자화 메모리 소자에서, 터널 베리어 막의 RA 값을 줄일 수 있는 박막 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 높은 TMR 비율 및 낮으면서 균일한 RA 값을 갖는 자기 터널 접합들이 제공된, 계면 수직 자기 이방성 자기 메모리 장치를 제공하는 데 있다.
본 발명의 일부 실시예들에 따르면, 자성막 및 터널 절연막이 제공된, 계면 수직 자기 이방성 자기 터널 접합을 형성하는 방법이 제공된다. 상기 터널 절연막을 형성하는 것은 순차적으로 실시되는 후-산화 공정 및 안정화 공정을 포함할 수 있다. 상기 후-산화 공정은 상기 자성막 상에 금속막을 증착하는 단계 및 상기 금속막을 산화시키는 단계를 포함하는 공정 사이클을 적어도 한번 실시하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 금속막을 증착하는 단계는 직류 전원을 이용하여 실시되는 직류 스퍼터링 공정을 포함할 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클를 복수 회 실시하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 직류 스퍼터링 공정에서의 상기 직류 전원의 출력이 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클를 복수 회 실시하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 금속막의 증착 두께가 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클를 복수 회 실시하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 직류 스퍼터링 공정에서의 상기 직류 전원의 출력 및 상기 금속막의 증착 두께가 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 직류 스퍼터링 공정은 탄탈룸, 마그네슘, 루테늄, 이리듐, 백금, 팔라듐, 티타늄, 알루미늄, 마그네슘아연, 하프늄, 또는 마그네슘붕소 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하고 아르곤 또는 크립톤 중의 적어도 하나를 스퍼터링 소스 물질로 사용하여 실시될 수 있다.
일부 실시예들에 있어서, 상기 직류 스퍼터링 공정의 상기 직류 전원은 20 와트 내지 100와트의 출력을 갖도록 선택될 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함할 수 있으며, 이 경우, 상기 금속막은, 상기 후-산화 공정의 첫번째 공정 사이클에서, 0.1 내지 1.5 옹스트롬의 유효 증착 두께를 갖도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 금속막을 산화시키는 단계는 산소-함유 가스를, 섭씨 15도 내지 섭씨 50도의 온도에서, 0.5초 내지 10초의 공급 시간 동안, 0.1 sccm 내지 200 sccm의 유량으로, 상기 금속막 상에 공급하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고, 상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 유량이 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고, 상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 공급 시간이 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고, 상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함할 수 있으며, 이 경우, 상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 유량 및 공급 시간이 증가하도록, 실시될 수 있다.
일부 실시예들에 있어서, 상기 터널 절연막을 형성하는 것은, 상기 후-산화 공정이 실시된 결과물 상에 금속산화막을 증착하는, 적어도 한번의 전-산화 공정을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 전-산화 공정은 RF 스퍼터링 공정을 이용하여 실시될 수 있다. 상기 RF 스퍼터링 공정은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물, 또는 마그네슘붕소 산화물 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하여 실시될 수 있다.
일부 실시예들에 있어서, 상기 전-산화 공정은 상기 금속산화막을 3 내지 10 옹스트롬의 두께로 형성하도록 실시될 수 있다.
일부 실시예들에 있어서, 상기 안정화 공정은 섭씨 50도 내지 섭씨 200도에서 10초 내지 1000초 동안 실시되는 저온 어닐링 단계를 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 자기 메모리 장치는 상술한 방법에 의해 형성된 계면 수직 자기 이방성 자기 터널 접합을 구비할 수 있다.
본 발명의 일부 실시예들에 따르면, 자기 메모리 장치는 복수의 자기 터널 접합들을 포함할 수 있으며, 상기 자기 터널 접합들 각각은 한 쌍의 자성막들 및 이들 사이에 개재된 터널 절연막을 포함할 수 있다. 상기 자기 터널 접합들은 150 내지 200 %의　TMR 비율을 갖고, 상기 터널 절연막은 그것의 아래에 위치하는 상기 자성막들 중의 하나가 계면 수직 자기 이방성을 갖는 것을 가능하게 하는 체심 입방(BCC) 결정 구조를 갖고, 5 내지 22 Ohm/㎛2의 RA 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 자기 터널 접합들의 RA값의 표준편차는, 상기 자기 메모리 장치 내에서, 5 % 내지 10 %의 범위일 수 있다.
일부 실시예들에 있어서, 상기 터널 절연막은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물, 또는 마그네슘붕소 산화물이고, 상기 터널 절연막의 하부면과 접촉하는 상기 자성막들 중의 하나는 강자성 물질들 중의 적어도 하나일 수 있다.
본 발명의 실시예들에 따르면, 적어도 한번의 후-산화 공정을 포함하는 금속산화막의 형성 방법이 제공된다. 예를 들면, 상기 금속산화막은 상기 후-산화 공정을 여러 번 반복하는 단계를 포함할 수 있다. 이에 따라, 하부 자성막과 상기 금속 산화막 사이의 계면에서의 특성을 조절하는 것이 용이하며, 상기 하부 자성막에 대한 손상을 줄일 수 있다. 이에 따라, 상기 금속 산화막은 향상된 결정성 및 낮은 RA 특성을 갖도록 형성될 수 있다.
상기 금속산화막의 형성 방법은 계면 수직 자기 이방성 자기 터널 접합가 높은 TMR 비율을 갖는 것을 가능하게 할 뿐만 아니라 터널 베리어가 낮은 그리고 균일한 RA 값을 갖는 것을 가능하게 한다. 그 결과, 자기 메모리 장치는 향상된 전기적 특성(예를 들면, 쓰기 전류 밀도의 감소, 인-칩 저항 산포의 감소)을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기터널접합(MTJ)을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 단면도들이다.
도 9는 본 발명의 실시예들에 따른 금속 산화막의 형성 방법을 도시하는 순서도이다.
도 10는 본 발명의 실시예들에 따른 금속 산화막의 형성 방법의 한 예를 도시하는 순서도이다.
도 11 내지 도 15는 본 발명의 실시예들에 따른 금속 산화막의 형성 방법의 일부 측면들을 설명하기 위한 그래프들이다.
도 16 및 도 17은 실험예 및 비교예에 따른 금속 산화막들로부터 얻어진 회절 패턴들을 보여주는 투과 전자 현미경 이미지들이다.
도 18은 실험예 및 비교예들에 따른 자기터널접합들의 TMR 특성들을 보여주는 그래프이다.
도 19는 실험예 및 비교예들에 따른 자기터널접합들의 RA 특성들을 보여주는 그래프이다.
도 20는 실험예 및 비교예들에 따른 자기터널접합들의 RA 값의 표준편차 특성들을 보여주는 그래프이다.
도 21은 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(10), 행 디코더(20), 열 선택 회로(30), 읽기/쓰기 회로(40), 및 제어 로직(50)을 포함할 수 있다.
상기 메모리 셀 어레이(10)는 복수 개의 워드 라인들, 복수 개의 비트 라인들, 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 상기 워드 라인들과 상기 비트 라인들이 교차하는 지점들에 각각 배치될 수 있으며, 상기 워드 라인들 및 상기 비트 라인들을 통해 접근 또는 제어될 수 있다. 상기 메모리 셀 어레이(10)의 구성은 아래에서 도 2를 참조하여 보다 상세히 설명될 것이다.
상기 행 디코더(20)는 상기 워드 라인들을 통해 상기 메모리 셀 어레이(10)에 연결될 수 있다. 상기 행 디코더(20)는 외부에서 입력된 어드레스를 기초하여 상기 워드 라인들 중 적어도 하나를 선택할 수 있다.
상기 열 선택 회로(30)는 상기 비트 라인들을 통해 상기 메모리 셀 어레이(10)에 연결될 수 있다. 상기 열 선택 회로(30)는 외부에서 입력된 어드레스에 기초하여 상기 비트 라인들 중 적어도 하나를 선택할 수 있다. 상기 열 선택 회로(30)에서 선택된 상기 비트 라인들 중의 적어도 하나는 상기 읽기/쓰기 회로(40)에 연결될 수 있다.
상기 읽기/쓰기 회로(40)는, 상기 제어 로직(50)의 제어에 응답하여 상기 메모리 셀들 중의 선택된 것들로부터 데이터를 독출하거나 이들에 데이터를 기입하는 동작을 수행하도록 구성될 수 있다.
상기 제어 로직(50)은, 외부에서 제공된 명령(command) 신호에 따라, 상기 자기 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 상기 읽기/쓰기 회로(40)는 상기 제어 로직(50)에서 출력되는 상기 제어 신호들에 의해 제어될 수 있다.
도 2는 상기 메모리 셀 어레이의 일 예를 도시하는 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이(10)는 복수의 제 1 도전 라인들, 복수의 제 2 도전 라인들, 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 상기 제 1 도전 라인들은 워드 라인들(WL)로서 사용되고, 상기 제 2 도전 라인들은 비트 라인들(BL)로서 사용될 수 있다. 상기 메모리 셀들(MC)은 상기 제 1 및 제 2 도전 라인들의 교차점들에 각각 배치됨으로써, 도시된 것처럼, 2차원적 배열을 형성할 수 있다. 상기 워드 라인들(WL)의 각각은 상기 메모리 셀들(MC) 중의 복수의 것들을 연결하고, 상기 비트 라인들(BL)은 하나의 워드 라인(WL)에 의해 연결된 상기 복수의 메모리 셀들(MC)에 각각 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 상기 복수의 메모리 셀들(MC)은 상기 비트 라인들(BL)을 통해 도 1을 참조하여 설명한 상기 읽기/쓰기 회로(40)에 연결될 수 있다.
상기 메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각에서, 상기 메모리 소자(ME)는 상기 비트 라인들(BL) 중의 상응하는 하나와 상기 선택 소자(SE) 사이에 연결될 수 있고, 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 상기 워드 라인들(WL) 중의 상응하는 하나 사이에 연결될 수 있다. 상기 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 적어도 두 가지 저항 상태들 중의 하나를 갖도록 스위칭될 수 있다.
일 실시예에 따르면, 상기 메모리 소자(ME)는, 자기-저항(magnetoresistance) 특성을 나타내며, 더불어 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는, 박막 구조를 갖도록 형성될 수 있다. 예를 들면, 상기 메모리 소자(ME)는 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나를 포함할 수 있다. 구체적으로, 상기 메모리 소자(ME)는 계면 수직 자기 이방성을 갖는 자기터널접합(MTJ)의 형태로 제공될 수 있다.
상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터, 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 이러한 3단자 소자일 경우, 상기 메모리 셀 어레이(10)는, 상기 메모리 소자(ME) 및 상기 선택 소자(SE)를 경유하는 전류 경로를 형성하는, 추가적인 배선들(미도시)을 더 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 자기터널접합(MTJ)을 설명하기 위한 도면들이다.
도 3을 참조하면, 상기 자기터널접합(MTJ)은 제 1 자성층(MS1), 제 2 자성층(MS2) 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 제 1 및 제 2 자성 층들(MS1, MS2)의 각각은 자성 물질들 중의 적어도 하나를 포함할 수 있다. 상기 자기터널접합(MTJ)은 하부 전극(BE)과 상부 전극(TE) 사이에 개재될 수 있다.
상기 제 1 자성층(MS1) 및 상기 제 2 자성층(MS2) 중의 하나의 자화 방향은, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 이하에서, 이러한 고정된 자화 방향을 갖는 자성층은 고정막(pinned layer)으로 언급될 것이다. 상기 제 1 자성층(MS1) 및 상기 제 2 자성층(MS2) 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 이하에서, 이러한 가변적인 자화 방향을 갖는 자성층은 자유막(free layer)으로 언급될 것이다. 다시 말해, 상기 자기터널접합(MTJ)는 상기 터널 배리어(TBR)에 의해 분리된 적어도 하나의 자유막 및 적어도 하나의 고정막을 구비할 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막 및 상기 고정막의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막 및 상기 고정막의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 이에 따라, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막의 자화 방향을 변경함으로써 조절될 수 있다. 상기 평행 및 반평행 상태들 사이에서의 이러한 전기적 저항의 차이는 상기 자기터널접합(MTJ)을 상기 메모리 소자(ME)로 사용하는 것을 가능하게 한다. 본 발명의 실시예들에 따르면, 상기 자기터널접합(MTJ)은 상기 자유막의 자화 방향이 스핀 토크 전달 현상을 이용하여 변경되도록 구성될 수 있다.
일부 실시예들에 따르면, 상기 자기터널접합(MTJ)은 상기 제 1 자성층(MS1) 및 상기 제 2 자성층(MS2)이 각각 상기 고정막 및 상기 자유막으로 사용되도록 구성될 수 있다. 이와 달리, 다른 실시예들에 따르면, 상기 자기터널접합(MTJ)은 상기 제 1 자성층(MS1) 및 상기 제 2 자성층(MS2)이 각각 상기 자유막 및 상기 고정막으로 사용되도록 구성될 수 있다.
도 3에 도시된 것처럼, 상기 제 1 및 제 2 자성층들(MS1, MS2) 각각은 기판(100)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다. 본 발명의 실시예들에 따르면, 상기 제 1 및 제 2 자성층들(MS1, MS2) 중의 적어도 하나는 수평 자화(in-plane magnetization) 특성을 나타내는 물질로 형성되지만, 상기 자기터널접합(MTJ) 내부에서, 외부적 요인(external factor)에 의해 수직 자화(perpendicular magnetization) 특성을 나타내도록 구성될 수 있다. 즉, 상기 제 1 및 제 2 자성층들(MS1, MS2) 중의 적어도 하나는 외인성 수직자화 특성(extrinsic perpendicular magnetization property)를 갖도록 구성될 수 있다. 본 발명의 실시예들에 따르면, 상기 제 1 및 제 2 자성층들(MS1, MS2) 중의 하나 또는 모두에서, 이러한 외인성 수직자화 특성은, 아래에서 설명될, 계면 수직 자기 이방성을 통해 구현될 수 있다.
예를 들면, 금속 산화막이 수평 자화 특성을 나타내는 자성막과 접촉할 경우, 상기 금속 산화막은 상기 자성막이 수직 자화 특성을 갖는 것을 가능하게 하는 외부 요인일 수 있다. 상기 계면 수직 자기 이방성을 유발하는 막은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물 또는 마그네슘붕소 산화물 중의 적어도 하나일 수 있지만, 이에 한정되는 것은 아니다. 본 명세서에서, 상기 '계면 수직 자기 이방성(interface perpendicular magnetic anisotropy; IPMA)'은, 이처럼, 수평 자화 특성을 나타내는 자성막이 다른 막과의 접촉할 때, 상기 자성막이 그것의 접촉면에 수직한 자화 방향을 나타내는 특성을 나타낸다.
본 발명의 일부 실시예들에 따르면, 상기 터널 배리어(TBR)은 상기 제 1 및 제 2 자성층들(MS1, MS2)의 하나 또는 모두에서 상기 계면 수직 자기 이방성을 유발하는 외부적 요인으로 기능할 수 있다. 하지만, 본 발명의 실시예들은 상기 터널 배리어(TBR)가 상기 외부적 요인으로 사용되는, 아래에서 설명될 예에 한정되는 것은 아니다. 예를 들면, 일부 변형된 실시예들에 따르면, 상기 제 1 및 제 2 자성층들(MS1, MS2) 각각의 내부에서 또는 외부에 위치하는 막이 상술한 계면 수직 자기 이방성을 유발하는 외부적 요인으로 기능할 수 있다. 따라서, 도 9 내지 도 15를 참조하여 아래에서 설명될 상기 터널 배리어(TBR)를 형성하는 방법은 이러한 변형된 실시예들을 구현하기 위해 적용될 수 있다. 또한, 이 분야의 기술에 종사하는 통상의 지식을 가진 자는 아래에 제공되는 설명에 기초하여 이러한 적용을 용이하게 구현할 수 있을 것이므로, 이에 대한 중복적인 설명은 생략한다.
상기 제 1 및 제 2 자성층들(MS1, MS2)이 상기 자유막으로 사용될 경우, 상기 자유막은 코발트, 철, 니켈, 또는 이들의 합금들 중의 적어도 하나를 포함하는 단층 또는 다층 구조의 형태로 제공될 수 있다. 그러한 예들의 하나로서, 상기 자유막은 Fe, Co, Ni, CoFe, NiFe, NiFeB, CoFeB, CoFeBTa, CoHf, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 다른 실시예들에서, 상기 자유막은 한 쌍의 자성막들 및 이들 사이에 개재되는 비자성 금속막을 포함하는 다층막 구조로서 제공될 수 있다. 그러한 예들의 하나로서, 상기 자유막은 코발트-철-보론(CoFeB)의 합금으로 형성되는 한 쌍의 막들 및 이들 사이에 개재되는 탄탈룸막 또는 텅스텐막을 포함할 수 있다. 하지만, 상술한 물질들은, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 예시된 것일 뿐, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 자성층들(MS1, MS2)이 상기 고정막으로 사용될 경우, 상기 고정막은 코발트, 철, 니켈, 또는 이들의 합금들 중의 적어도 하나를 포함하는 단층 또는 다층 구조의 형태로 제공될 수 있다. 예를 들면, 상기 고정막은 Fe, Co, Ni, CoFe, NiFe, NiFeB, CoFeB, CoFeBTa, CoHf, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 일부 실시예들에 따르면, 상기 고정막은 비자성 금속 물질들(예를 들면, 텅스텐 및 백금) 중의 적어도 하나를 더 포함할 수 있다.
한편, 상기 제 1 및 제 2 자성층들(MS1, MS2) 중의 하나가 상기 계면 수직 자기 이방성을 통해 구현되는 외인성 수직자화 특성을 나타낼 경우, 다른 하나는 수직 자화 특성을 갖는 물질들 또는 박막 구조들 중의 적어도 하나를 포함하도록 구성될 수 있다. 아래의 물질들 또는 박막 구조들은 그러한 예들일 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. a) 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), b) 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), c) 코발트철디스프로슘(CoFeDy), d) L10 구조의 FePt, e) L10 구조의 FePd, f) L10 구조의 CoPd, g) L10 구조의 CoPt, h) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, i) 상술한 a) 내지 h)의 물질들 중의 적어도 하나를 포함하는 함금들, 또는 j) 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조 중의 하나일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.
상기 터널 배리어(TBR)는 예를 들면, 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물 또는 마그네슘붕소 산화물 중의 적어도 하나를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위한 평면도이고, 도 5 내지 도 8은 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 단면도들이다. 보다 구체적으로, 도 5 내지 도 8은 도 4의 점선 I-I' 및 II-II'을 따라 보여지는 단면도들이다.
도 4 및 도 5을 참조하면, 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판(100)은 제 1 도전형을 가질 수 있다.
상기 반도체 기판(100)에 소자분리 패턴들(101)을 형성하여 활성 라인 패턴들(ALP)을 정의할 수 있다. 상기 활성 라인 패턴들(ALP)은 도 4의 제 1 방향(D1)에 평행하게 연장될 수 있다. 상기 소자분리 패턴들(101)은 샐로우 트렌치 소자분리(STI) 기술을 이용하여 형성될 수 있다.
상기 활성 라인 패턴들(ALP) 및 상기 소자분리 패턴들(101)을 패터닝하여, 도 4의 제 2 방향(D2)에 평행하게 연장되는 게이트 리세스 영역들(103) 및 격리 리세스 영역들(104)을 형성할 수 있다. 상기 격리 리세스 영역들(104)은 상기 활성 라인 패턴(ALP)의 각각을 복수의 활성 패턴들(CA)로 분할하도록 형성될 수 있다. 상기 게이트 리세스 영역들(103)은 상기 제 2 방향(D2)을 따라 배열된 상기 셀 활성 패턴들(CA)을 가로지르도록 형성될 수 있다. 상기 게이트 및 격리 리세스 영역들(103, 104)의 각각은 상기 소자분리 패턴들(101)의 하부면보다 얕은 하부면을 갖도록 형성될 수 있다.
셀 게이트 유전막(105)이 상기 게이트 리세스 영역들(103) 각각의 내면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 유사하게, 격리 게이트 유전막(106)이 상기 격리 리세스 영역들(104) 각각의 내면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 일 실시예에서, 상기 셀 및 격리 게이트 유전막들(105, 106)은 동시에 형성될 수 있다. 예를 들면, 상기 셀 및 격리 게이트 유전막들(105, 106)은 상기 반도체 기판(100)을 열산화시킴으로써 형성되는 실리콘 산화막일 수 있다. 이와는 달리, 상기 셀 및 격리 게이트 유전막들(105, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고유전성 물질들(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물) 중의 적어도 하나를 포함할 수 있다.
이어서, 상기 리세스 영역들(103, 104)을 채우는 제 1 도전막이 형성될 수 있다. 상기 제 1 도전막은 도핑된 반도체 물질들(예를 들면, 도핑된 실리콘), 금속들(예를 들면, 텅스텐, 알루미늄, 티타늄, 및 탄탈룸), 도전성 금속 질화물들(예를 들면, 티타늄 질화물, 탄탈룸 질화물, 및 텅스텐 질화물), 또는 금속-반도체 화합물들(예를 들면, 금속 실리사이드들) 중에서 적어도 하나를 포함할 수 있다. 상기 제 1 도전막을 식각하여 상기 게이트 리세스 영역들(103) 내에 상기 셀 게이트 전극들(CG)을 형성하고 상기 격리 리세스 영역들(104) 내에 상기 격리 게이트 전극들(IG)을 형성할 수 있다. 상기 셀 게이트 전극(CG) 및 상기 격리 게이트 전극(IG)의 상부면들은 상기 반도체 기판(100)의 상부면보다 낮은 상부면을 갖도록 리세스될 수 있다.
게이트 마스크 패턴들(108)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 형성되어 상기 리세스 영역들(103, 104)의 나머지 공간을 채울 수 있다. 상기 게이트 마스크 패턴들(108)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중의 적어도 하나를 포함할 수 있다.
제 1 및 제 2 도핑 영역들(111, 112)이 상기 셀 게이트 전극(CG)의 양측에 위치하는 상기 셀 활성 패턴(CA)의 부분들 내에 형성될 수 있다. 상기 제 1 및 제 2 도핑 영역들(111, 112)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 제 1 도전형과 다른 제 2 도전형을 갖도록 형성될 수 있다. 이에 더하여, 상기 제 1 및 제 2 도핑 영역들(111, 112)은 상기 셀 게이트 전극(CG)의 하단 보다 높은 하부면들을 갖도록 형성될 수 있다.
도 4 및 도 6을 참조하면, 상기 반도체 기판(100) 상에 제 1 층간 절연막(120)을 형성할 수 있다. 상기 제 1 층간 절연막(120)은 실리콘 산화물로 형성될 수 있다. 상기 제 1 층간 절연막(120)을 패터닝하여 셀 홀들 및 소스 그루브들을 형성할 수 있다.
이어서, 제 2 도전막이 상기 셀 홀들 및 소스 그루브들을 채우도록 형성될 수 있다. 상기 제 2 도전막은 도핑된 반도체 물질들(예를 들면, 도핑된 실리콘), 금속들(예를 들면, 텅스텐, 알루미늄, 티타늄, 및 탄탈룸), 도전성 금속 질화물들(예를 들면, 티타늄 질화물, 탄탈룸 질화물, 및 텅스텐 질화물), 또는 금속-반도체 화합물들(예를 들면, 금속 실리사이드들) 중의 적어도 하나를 포함할 수 있다. 상기 제 2 도전막은 상기 제 1 층간 절연막(120)이 노출될 때까지 평탄화되어, 상기 셀 홀들을 채우는 제 1 콘택 플러그들(122) 및 상기 소스 그루브들을 채우는 소스 라인들(SL)을 형성할 수 있다. 상기 제 1 콘택 플러그들(122)은 상기 제 2 도핑 영역들(112) 각각에 접속될 수 있으며, 상기 소스 라인들(SL) 각각은 상기 제 2 방향(D2)을 따라 배열된 상기 제 1 도핑 영역들(111)에 공통으로 접속될 수 있다. 일 실시예에서, 오믹 패턴들(미도시함)이 상기 소스 라인들(SL)과 상기 제 1 도핑 영역들(111) 사이 그리고 상기 제 1 콘택 플러그들(122)과 상기 제 2 도핑 영역들(112) 사이에 배치될 수 있다. 상기 오믹 패턴들은 금속-반도체 화합물들(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드) 중의 적어도 하나를 포함할 수 있다.
이어서, 캐핑 절연막(124)이 상기 제 1 층간 절연막(120), 상기 제 1 콘택 플러그들(122), 및 상기 소스 라인들(SL)을 덮도록 형성될 수 있다. 상기 캐핑 절연막(124)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 4 및 도 7을 참조하면, 상기 캐핑 절연막(124) 상에 제 2 층간 절연막(130)을 형성할 수 있다. 상기 제 2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 상기 제 2 층간 절연막(130) 및 상기 캐핑 절연막(124)을 관통하는 제 2 콘택 플러그들(132)이 형성될 수 있다. 일부 실시예들에 따르면, 상기 제 2 콘택 플러그들(132)은 상기 제 1 콘택 플러그들(122)과 유사한 방법 및 실질적으로 동일한 물질로 형성될 수 있다. 상기 제 2 콘택 플러그들(132)은 상기 제 1 콘택 플러그들(122)에 각각 접속하여, 상기 제 2 도핑 영역들(112)에 전기적으로 연결될 수 있다. 일 실시예에서, 다른 오믹 패턴들(미도시함)이 상기 제 2 콘택 플러그들(132)과 상기 제 1 콘택 플러그들(122) 사이에 배치될 수 있다. 상기 다른 오믹 패턴들은 금속-반도체 화합물들(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드) 중의 적어도 하나를 포함할 수 있다.
도 4 및 도 8을 참조하면, 상기 제 2 층간 절연막(130) 상에 정보 저장막을 형성할 수 있다. 일 실시예들에서, 상기 정보 저장막은 차례로 적층된 하부 전극막, 자기터널 접합막, 및 상부 전극막을 포함할 수 있다.
상기 정보 저장막을 패터닝하여, 상기 제 2 콘택 플러그들(132)에 각각 접속하는 메모리 소자들(ME)을 형성할 수 있다. 상기 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 상부 전극(TE)을 포함할 수 있다. 상기 자기터널접합(MTJ)은 도 3을 참조하여 설명된 상기 제 1 자성층(MS1), 상기 제 2 자성층(MS2), 및 이들 사이에 개재되는 상기 터널 배리어(TBR)을 포함할 수 있다.
상기 제 1 및 제 2 자성층들(MS1, MS2)이 상기 자유막으로 사용될 경우, 상기 자유막은 코발트, 철, 니켈, 또는 이들의 합금들 중의 적어도 하나를 포함하는 단층 또는 다층 구조의 형태로 제공될 수 있다. 그러한 예들의 하나로서, 상기 자유막은 Fe, Co, Ni, CoFe, NiFe, NiFeB, CoFeB, CoFeBTa, CoHf, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 다른 실시예들에서, 상기 자유막은 한 쌍의 자성막들 및 이들 사이에 개재되는 비자성 금속막을 포함하는 다층막 구조로서 제공될 수 있다. 그러한 예들의 하나로서, 상기 자유막은 코발트-철-보론(CoFeB)의 합금으로 형성되는 한 쌍의 막들 및 이들 사이에 개재되는 탄탈룸막 또는 텅스텐막을 포함할 수 있다. 하지만, 상술한 물질들은, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해 예시된 것일 뿐, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 자성층들(MS1, MS2)이 상기 고정막으로 사용될 경우, 상기 고정막은 코발트, 철, 니켈, 또는 이들의 합금들 중의 적어도 하나를 포함하는 단층 또는 다층 구조의 형태로 제공될 수 있다. 예를 들면, 상기 고정막은 Fe, Co, Ni, CoFe, NiFe, NiFeB, CoFeB, CoFeBTa, CoHf, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 일부 실시예들에 따르면, 상기 고정막은 비자성 금속 물질들(예를 들면, 텅스텐 및 백금) 중의 적어도 하나를 더 포함할 수 있다.
한편, 상기 제 1 및 제 2 자성층들(MS1, MS2) 중의 하나가 상기 계면 수직 자기 이방성을 통해 구현되는 외인성 수직자화 특성을 나타낼 경우, 다른 하나는 수직 자화 특성을 갖는 물질들 또는 박막 구조들 중의 적어도 하나를 포함하도록 구성될 수 있다. 아래의 물질들 또는 박막 구조들은 그러한 예들일 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. a) 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), b) 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), c) 코발트철디스프로슘(CoFeDy), d) L10 구조의 FePt, e) L10 구조의 FePd, f) L10 구조의 CoPd, g) L10 구조의 CoPt, h) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, i) 상술한 a) 내지 h)의 물질들 중의 적어도 하나를 포함하는 함금들, 또는 j) 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조 중의 하나일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.
상기 터널 배리어(TBR)는 예를 들면, 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물 또는 마그네슘붕소 산화물 중의 적어도 하나를 포함할 수 있다.
아래에서는, 본 발명의 실시예들에 따른 금속 산화막의 형성 방법이 도 9 내지 도 15를 참조하여 설명될 것이다. 아래에 설명될 금속 산화막의 형성 방법은 상기 제 1 자성층(MS1) 상에 상기 터널 배리어(TBR)을 형성하기 위해 사용될 수 있다. 하지만, 이러한 금속 산화막의 형성 방법이 상기 터널 배리어(TBR)에 한정적으로 사용될 수 있는 것은 아니다. 예를 들면, 이 방법은, 상기 제 1 및 제 2 자성층들(MS1, MS2) 각각의 내부에서 또는 외부에 위치하는 금속 산화막이 상술한 계면 수직 자기 이방성을 유발하는 외부적 요인으로 기능하는, 변형된 실시예들을 구현하기 위해 사용될 수 있다. 이에 더하여, 이 방법은, 금속 산화물이 전기적 및/또는 물리적 특성들(예를 들면, 전기적 저항 및 증착 두께)에서의 증가된 균일성을 갖는 것이 요구되는 다양한 경우들에서, 사용될 수 있다. 이 분야의 기술에 종사하는 통상의 지식을 가진 자는 아래에 제공되는 설명에 기초하여 이러한 적용을 용이하게 구현할 수 있을 것이므로, 이에 대한 중복적인 설명은 생략한다.
도 9는 본 발명의 실시예들에 따른 금속 산화막의 형성 방법을 도시하는 순서도이고, 도 10는 본 발명의 실시예들에 따른 금속 산화막의 형성 방법의 한 예를 도시하는 순서도이다.
도 9를 참조하면, 금속 산화막의 형성 방법은 순차적으로 실시되는 후-산화 공정(S100), 전-산화 공정(S200), 및 안정화 공정(S300)을 포함할 수 있다. 상기 후-산화 공정(S100)의 경우, 금속 산화물이 증착 공정 이후에 형성되고, 상기 전-산화 공정(S200)의 경우, 금속 산화물이 증착 공정 이전에 준비된다. 즉, 상기 전-산화 공정(S200)의 경우, 미리 준비된 금속 산화물을 증착하는 단계를 포함한다.
보다 구체적으로, 상기 후-산화 공정(S100)은 금속막을 증착하는 단계(S12)(이하, 금속 증착 단계) 및 상기 증착된 금속막을 산화시키는 단계(S14)(이하, 금속 산화 단계)를 포함할 수 있다.
상기 금속 증착 단계(S12)는 직류 전원을 이용하여 실시되는 직류 스퍼터링 공정을 이용하여 기판 상에 금속막을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 직류 스퍼터링 공정은 금속 물질들(예를 들면, 탄탈룸, 마그네슘, 루테늄, 이리듐, 백금, 팔라듐, 티타늄, 알루미늄, 마그네슘아연, 하프늄, 또는 마그네슘붕소) 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하고, 아르곤 또는 크립톤 중의 적어도 하나를 스퍼터링 소스 물질로 사용하여 실시될 수 있다. 또한, 상기 직류 스퍼터링 공정에서, 상기 직류 전원의 출력은 20 와트 내지 100 와트의 범위 내에서 선택될 수 있다. 상기 직류 스퍼터링 공정에서, 상기 직류 전원의 출력은 30 와트 내지 60 와트일 수 있다. 이에 한정되는 것은 아니지만, 상기 직류 스퍼터링 공정은 상온에서 실시될 수 있다.
상기 금속 산화 단계(S14)는 상기 금속 증착 단계(S12)에 의해 형성된 상기 금속막 상에 산소-함유 가스(예를 들면, O2)를 공급하는 단계를 포함할 수 있다. 상기 산소-함유 가스가 O2일 경우, 0.5초 내지 10초의 공급 시간 동안, 0.1 sccm 내지 200 sccm의 유량으로 공급될 수 있다. 또한, 상기 금속 산화 단계(S14)는, 이에 한정되는 것은 아니지만, 섭씨 15도 내지 섭씨 50도의 온도에서 실시될 수 있다. 예를 들면, 상기 금속 산화 단계(S14)는 상온에서 실시될 수 있다. 한편, 예시된 공급 시간, 유량, 및 온도 등의 공정 조건은 사용되는 가스의 종류 등을 고려하여 변화될 수 있으며, 이러한 공정 조건의 변경은 엔지니어의 실험을 통해 최적화될 수 있다는 점에서, 본 발명의 실시예들이 상술한 조건에 한정되는 것은 아니다.
한편, 본 발명의 일부 실시예들에 따르면, 상기 후-산화 공정(S100)은 상기 금속 증착 단계(S12) 및 상기 금속 산화 단계(S14)로 구성되는 공정 사이클을 적어도 한번 실시하는 것을 포함할 수 있다. 예를 들면, 도 10에 도시된 것처럼, 상기 후-산화 공정(S100)은 차례로 실시되는 제 1 공정 사이클(S10a), 제 2 공정 사이클(S10b), 및 제 3 공정 사이클(S10c)을 포함할 수 있으며, 상기 제 1 내지 제 3 공정 사이클들(S10a, S10b, S10c) 각각은 상기 금속 증착 단계(S12) 및 상기 금속 산화 단계(S14)를 포함할 수 있다.
이처럼, 상기 후-산화 공정(S100)이 복수 번의 상기 공정 사이클들(S10a, S10b, S10c)을 포함하는 경우, 상기 공정 사이클들(S10a, S10b, S10c)에서의 공정 조건들은 변화될 수 있다. 예를 들면, 상기 금속 증착 단계(S12) 및 상기 금속 산화 단계(S14) 중의 하나 또는 모두는, 초기 공정 사이클에서는 품질-지향 조건에 기초하여 실시되고, 후기 공정 사이클에서는 생산성-지향 조건에 기초하여 실시될 수 있다. 여기서, 상기 품질-지향 조건은, 상기 생산성-지향 조건과 비교할 때, 시간당 공급되는 에너지는 줄이면서 공정 진행 시간은 증가시키는 방식으로 설정될 수 있다. 상기 생산성-지향 조건은, 상기 품질-지향 조건과 비교할 때, 시간당 공급되는 에너지는 증가시키면서 공정 진행 시간을 줄이는 방식으로 설정될 수 있다.
예를 들면, 도 11에 도시된 것처럼, 상기 후-산화 공정(S100)은 상기 공정 사이클이 반복될수록 상기 공정 진행 시간이 감소하도록 실시될 수 있다. 여기서, 상기 공정 진행 시간은, 예를 들면, 상기 금속 증착 단계(S12)에서의 상기 직류 스퍼터링 공정의 진행 시간 및 상기 금속 산화 단계(S14)에서의 상기 산소-함유 가스의 공급 시간일 수 있다.
또는, 도 12에 도시된 것처럼, 상기 후-산화 공정(S100)은 상기 공정 사이클이 반복될수록 상기 금속막의 두께가 증가하도록 실시될 수 있다. 일부 실시예들에 따르면, 상기 금속막은 상기 후-산화 공정(S100)의 상기 제 1 공정 사이클(S10a)에서 대략 0.1 내지 1.5 옹스트롬의 유효 증착 두께를 갖도록 형성될 수 있다. 여기서, 유효 증착 두께는 단위 면적 당 증착 부피로서 정의될 수 있으며, 1 옹스트롬 이하의 유효 증착 두께는 상기 금속막을 구성하는 금속 원자들이 상기 자성막 상에서 섬 형태로 (예를 들면, 서로 이격되어) 형성될 수 있음을 의미한다. 일 예로, 상기 제 1 공정 사이클(S10a)에서 상기 금속막의 상기 유효 증착 두께는 대략 1 옹스트롬일 수 있다.
하지만, 상기 후-산화 공정(S100)이 도 11 및 도 12에 도시된 조건들을 동시에 충족시키도록 실시될 필요는 없다. 예를 들면, 상기 후-산화 공정(S100)은 상기 공정 사이클이 반복될수록 상기 금속막의 두께가 증가하도록 실시되지만, 상기 공정 진행 시간에서는 실질적인 변화는 없을 수 있다.
이에 더하여, 도 13에 도시된 것처럼, 상기 후-산화 공정(S100)은 상기 금속 증착 단계(S12)에서 사용되는 상기 직류 전원의 출력이 상기 공정 사이클이 반복될수록 증가하도록 실시될 수 있다. 간결할 설명을 위해, 도 13은 상기 직류 전원의 출력이 선형적으로 증가하는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 직류 전원의 출력은 상기 공정 사이클이 반복될수록 증가하되, 그 차이는 증가하거나 감소할 수 있다.
또는, 도 14에 도시된 것처럼, 상기 제 2 및 제 3 공정 사이클들(S10b, S10c)에서의 상기 직류 전원의 출력은 실질적으로 동일하되 상기 제 1 공정 사이클(S10a)에서의 상기 직류 전원의 출력보다는 높을 수 있다. 한편, 도 11 내지 도 13 그리고 도 15를 참조하여 설명된 공정 조건들 역시, 적어도 두 공정 사이클들이 실질적으로 동일한 레벨을 갖는, 도 14에 도시된 그래프에서의 변화 방식을 갖도록 변형될 수 있다.
도 13 및 도 14에 도시된 것처럼, 상기 제 1 공정 사이클(S10a)에서의 상기 금속 증착 단계(S12)가 낮은 출력의 직류 전원을 이용하여 실시될 경우, 상기 자성막에 대한 손상을 줄이면서, 상기 자성막 상에 상기 금속막을 형성하는 것이 가능하다.
도 15에 도시된 것처럼, 상기 후-산화 공정(S100)은 상기 공정 사이클이 반복될수록 상기 금속 산화 단계(S14)을 통해 공급되는 상기 산소-함유 가스의 유량이 증가하도록 실시될 수 있다. 간결할 설명을 위해, 도 15은 상기 산소-함유 가스의 유량이 선형적으로 증가하는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 산소-함유 가스의 유량은 상기 공정 사이클이 반복될수록 증가하되, 그 차이는 증가하거나 감소할 수 있다.
또는, 도 14의 그래프와 유사하게, 상기 제 2 및 제 3 공정 사이클들(S10b, S10c)에서의 상기 산소-함유 가스의 유량은 실질적으로 동일하되 상기 제 1 공정 사이클(S10a)에서의 상기 직류 전원의 출력보다는 높을 수 있다. 이에 더하여, 일부 실시예들에 따르면, 상기 제 3 공정 사이클(S10c)에서의 상기 산소-함유 가스의 유량은 대략 100 sccm까지 증가될 수 있다.
상기 전-산화 공정(S200)은, 금속 산화물들 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하는, RF 스퍼터링 공정을 이용하여 금속 산화막을 형성하는 단계를 포함한다. 상기 전-산화 공정(S200)을 위한 상기 금속 산화물들은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물, 또는 마그네슘붕소 산화물 중의 적어도 하나를 포함할 수 있다.
상기 전-산화 공정(S200)은 상기 후-산화 공정(S100) 이후에 실시되기 때문에, 상기 전-산화 공정(S200)을 통해 형성되는 상기 금속 산화막은 상기 후-산화 공정(S100)을 통해 형성되는 상기 금속 산화막을 덮을 수 있다. 상기 전-산화 공정(S200)에 의한 상기 금속 산화막은 3 내지 10 옹스트롬의 두께로 형성될 수 있다.
상기 전-산화 공정(S200)의 상기 RF 스퍼터링 공정은 아르곤 또는 크립톤을 스퍼터링 소스 물질로 사용하여 실시될 수 있다. 상기 아르곤이 상기 스퍼터링 소스 물질로 사용되는 경우, 상기 RF 스퍼터링 공정은 대략 200 와트의 전원 조건 및 대략 200 sccm의 아르곤 유량 조건 아래에서 400 내지 800초 동안 실시될 수 있다. 또한, 상기 크립톤이 상기 스퍼터링 소스 물질로 사용되는 경우, 상기 RF 스퍼터링 공정은 대략 100 와트의 전원 조건 및 대략 50 sccm의 크립톤 유량 조건 아래에서 1400 내지 1900초 동안 실시될 수 있다. 하지만, 예시된 공급 시간, 유량, 및 온도 등의 공정 조건은 사용되는 소스 가스의 종류 등을 고려하여 변화될 수 있으며, 이러한 공정 조건의 변경은 엔지니어의 실험을 통해 최적화될 수 있다는 점에서, 본 발명에 따른 상기 전-산화 공정(S200)이 상술한 RF 스퍼터링 공정의 공정 조건에 한정되는 것은 아니다.
본 발명의 다른 실시예들에 따르면, 상기 전-산화 공정(S200)은 상기 안정화 공정(S300)을 실시하기 전에 적어도 한번 실시될 수 있다. 본 발명의 또 다른 실시예들에 따르면, 상기 전-산화 공정(S200)은 생략되고, 상기 후-산화 공정(S100) 후, 상기 안정화 공정(S300)이 실시될 수 있다.
상기 안정화 공정(S300)은 섭씨 50도 내지 섭씨 200도에서 10초 내지 1000초 동안 실시되는 저온 어닐링 단계를 포함할 수 있다. 상기 안정화 공정(S300)은 상기 후-산화 공정(S100) 및/또는 상기 전-산화 공정(S200)을 통해 형성된 금속 산화막들의 결정화에 기여할 수 있다. 예를 들면, 본 발명의 실시예들에 따른 방법을 통해 형성되는 금속 산화막은 아래에서 도 16을 참조하여 설명될 것처럼 체심 입방(BCC) 격자 구조를 갖도록 형성될 수 있다.
도 16 및 도 17은 실험예 및 비교예에 따른 금속 산화막들로부터 얻어진 회절 패턴들을 보여주는 투과 전자 현미경 이미지들이다. 보다 구체적으로, 도 16은 도 9 및 도 10을 참조하여 설명된 방법을 통해 형성된 마그네슘 산화막으로부터 얻어진 회절 패턴들을 보여주는 투과 전자 현미경 이미지이고, 도 17은 비교예에 따른 방법을 통해 형성된 마그네슘 산화막으로부터 얻어진 회절 패턴들을 보여주는 투과 전자 현미경 이미지이다. 비교예의 마그네슘 산화막은 RF 스퍼터링 공정 만을 이용하여 형성되었다. 도 9 및 도 10을 참조하여 설명된 방법을 사용한 경우, 도 16에 도시된 것처럼, 마그네슘 산화막은 체심 입방(BCC) 격자 구조를 갖도록 형성되었다. 반면, RF 스퍼터링 공정 만을 이용할 경우, 도 17에 도시된 것처럼, 마그네슘 산화막은 체심 입방(BCC) 격자 구조를 갖지 못하였다. 즉, 도 16은 본 발명의 실시예들에 따른 금속막 형성 방법을 사용할 경우 결정화된 금속산화막을 얻을 수 있음을 보여준다.
도 18, 도 19, 및 도 20은 실험예 및 비교예들에 따른 자기터널접합들의 전기적 특성들을 그래프들이다. 보다 구체적으로, 도 18, 도 19, 및 도 20은 차례로 자기터널접합들의 TMR 비율, 터널 베리어의 RA, 터널 베리어의 RA의 표준편차를 보여주는 그래프들이다. 실험예의 데이터(Type 1)는 도 9 및 도 10을 참조하여 설명된 방법을 통해 형성된 마그네슘 산화막으로부터 얻어졌고, 비교예1의 데이터(Type 2)는 마그네슘막을 증착한 후, 이를 산화시키는 한 싸이클의 공정을 통해 형성된 마그네슘 산화막으로부터 얻어졌고, 비교예 2의 데이터(Type 3)는 RF 스퍼터링 공정 만을 이용하여 형성된 마그네슘 산화막으로부터 얻어졌다. 도 18, 도 19, 및 도 20의 데이터들은 복수의 자기터널접합들이 형성된 자기 메모리 칩들로부터 얻어진 결과들이다. 특히, 도 20의 표준편차는 그러한 칩들 각각에서 얻어진 인-칩 산포 특성을 보여준다.
도 18을 참조하면, 자기터널접합의 TMR 비율은 실험예의 경우 대략 150% 내지 200%였고, 비교예 1의 경우 대략 75% 내지 125%였고, 비교예 2의 경우 대략 125% 내지 225%였다. 다시 말해, 자기터널접합의 TMR 비율의 특성에서, 실험예와 비교예 2가 비교예 1에 비해서는 월등히 우수하였다.
도 19를 참조하면, 마그네슘 산화막의 RA값은 실험예의 경우 대략 15 Ω·μm2 내지 22 Ω·μm2 였고, 비교예 1의 경우 대략 10 Ω·μm2 내지 16 Ω·μm2였고, 비교예 2의 경우 대략 27 Ω·μm2 내지 41 Ω·μm2 였다. 다시 말해, 마그네슘 산화막의 RA값은 실험예와 비교예 1가 비교예 2에 비해 월등히 우수하였다.
도 20를 참조하면, 마그네슘 산화막의 RA의 표준편차는 실험예의 경우 대략 7%였고, 비교예 1의 경우 대략 14%였고, 비교예 2의 경우 대략 8%였다. 다시 말해, 마그네슘 산화막의 RA의 표준편차는 실험예와 비교예 2가 비교예 1에 비해 월등히 우수하였다.
정리하면, 도 18 내지 도 20의 결과는, 본 발명에 따른 금속 산화막의 형성 방법을 사용할 경우, 자기 터널 접합의 TMR 비율, 터널 베리어의 RA, 및 터널 베리어의 RA의 표준편차 모두에서 우수한 전기적 특성을 얻을 수 있음을 보여준다.
도 21은 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 본 발명의 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 자기 메모리 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 자기 메모리 소자 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210)는 본 발명의 실시예들에 따른 자기 메모리 소자를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host) 간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)을 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 23는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23를 참조하면, 본 발명의 실시예들에 따른 자기 메모리 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 메모리 소자(1311) 및 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 행 디코더 30: 열 선택 회로
40: 읽기/쓰기 회로 50: 제어 로직
MC: 메모리 셀 SE: 선택 소자
WL: 워드 라인 BL: 비트 라인
MTJ: 자기터널접합 TBR: 터널 배리어
MS1: 제 1 자성층 MS2: 제 2 자성층
BE: 하부 전극 TE: 상부 전극
100: 반도체 기판 101: 소자분리 패턴
ALP: 활성 라인 패턴 CA: 활성 패턴
103: 게이트 리세스 영역 104: 격리 리세스 영역
105: 셀 게이트 유전막 SL: 소스 라인
CG: 셀 게이트 전극 IG: 격리 게이트 전극
111, 112: 도핑 영역 122: 제 1 콘택 플러그
124: 캐핑 절연막 120, 130: 층간 절연막

Claims (20)

  1. 자성막 및 터널 절연막이 제공된, 계면 수직 자기 이방성 자기 터널 접합을 형성하는 방법에 있어서,
    상기 터널 절연막을 형성하는 것은 순차적으로 실시되는 후-산화 공정 및 안정화 공정을 포함하고,
    상기 후-산화 공정은 상기 자성막 상에 금속막을 증착하는 단계 및 상기 금속막을 산화시키는 단계를 포함하는 공정 사이클을 적어도 한번 실시하는 것을 포함하는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  2. 청구항 1에 있어서,
    상기 금속막을 증착하는 단계는 직류 전원을 이용하여 실시되는 직류 스퍼터링 공정을 포함하는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  3. 청구항 2에 있어서,
    상기 후-산화 공정은 상기 공정 사이클를 복수 회 실시하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 직류 스퍼터링 공정에서의 상기 직류 전원의 출력이 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  4. 청구항 2에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 금속막의 증착 두께가 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  5. 청구항 2에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 직류 스퍼터링 공정에서의 상기 직류 전원의 출력 및 상기 금속막의 증착 두께가 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  6. 청구항 2에 있어서,
    상기 직류 스퍼터링 공정은 탄탈룸, 마그네슘, 루테늄, 이리듐, 백금, 팔라듐, 티타늄, 알루미늄, 마그네슘아연, 하프늄, 또는 마그네슘붕소 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하고 아르곤 또는 크립톤 중의 적어도 하나를 스퍼터링 소스 물질로 사용하여 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  7. 청구항 2에 있어서,
    상기 직류 스퍼터링 공정의 상기 직류 전원은 20 와트 내지 100와트의 출력을 갖는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  8. 청구항 1에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하되,
    상기 금속막은, 상기 후-산화 공정의 첫번째 공정 사이클에서, 0.1 내지 1.5 옹스트롬의 유효 증착 두께를 갖도록 형성되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  9. 청구항 1에 있어서,
    상기 금속막을 산화시키는 단계는 산소-함유 가스를, 섭씨 15도 내지 섭씨 50도의 온도에서, 0.5초 내지 10초의 공급 시간 동안, 0.1 sccm 내지 200 sccm의 유량으로, 상기 금속막 상에 공급하는 것을 포함하는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  10. 청구항 1에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고,
    상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 유량이 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  11. 청구항 1에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고,
    상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 공급 시간이 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  12. 청구항 1에 있어서,
    상기 후-산화 공정은 상기 공정 사이클을 복수 회 실시하는 것을 포함하고,
    상기 금속막을 산화시키는 단계는 산소-함유 가스를 상기 금속막 상에 공급하는 것을 포함하되,
    상기 후-산화 공정은, 상기 공정 사이클이 반복될수록 상기 산소-함유 가스의 유량 및 공급 시간이 증가하도록, 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  13. 청구항 1에 있어서,
    상기 터널 절연막을 형성하는 것은, 상기 후-산화 공정이 실시된 결과물 상에 금속산화막을 증착하는, 적어도 한번의 전-산화 공정을 더 포함하는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  14. 청구항 13에 있어서,
    상기 전-산화 공정은 RF 스퍼터링 공정을 이용하여 실시되되,
    상기 RF 스퍼터링 공정은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물, 또는 마그네슘붕소 산화물 중의 적어도 하나를 스퍼터링 타겟 물질로 사용하여 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  15. 청구항 13에 있어서,
    상기 전-산화 공정은 상기 금속산화막을 3 내지 10 옹스트롬의 두께로 형성하도록 실시되는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  16. 청구항 1에 있어서,
    상기 안정화 공정은 섭씨 50도 내지 섭씨 200도에서 10초 내지 1000초 동안 실시되는 저온 어닐링 단계를 포함하는 계면 수직 자기 이방성 자기 터널 접합의 형성 방법.
  17. 청구항 1의 방법에 의해 형성된 계면 수직 자기 이방성 자기 터널 접합을 구비하는 자기 메모리 장치.
  18. 복수의 자기 터널 접합들을 포함하되,
    상기 자기 터널 접합들 각각은 한 쌍의 자성막들 및 이들 사이에 개재된 터널 절연막을 포함하면서, 150 내지 200 %의　TMR 비율을 갖고,
    상기 터널 절연막은 그것의 아래에 위치하는 상기 자성막들 중의 하나가 계면 수직 자기 이방성을 갖는 것을 가능하게 하는 체심 입방(BCC) 결정 구조를 갖고, 5 내지 22 Ohm/㎛2의 RA 값을 갖는 자기 메모리 장치.
  19. 청구항 18에 있어서,
    상기 자기 터널 접합들의 RA값의 표준편차는, 상기 자기 메모리 장치 내에서, 5 % 내지 10 %의 범위인 자기 메모리 장치.
  20. 청구항 18에 있어서,
    상기 터널 절연막은 탄탈룸 산화물, 마그네슘 산화물, 루테늄 산화물, 이리듐 산화물, 백금 산화물, 팔라듐 산화물, 티타늄 산화물, 알루미늄 산화물, 마그네슘아연 산화물, 하프늄 산화물, 또는 마그네슘붕소 산화물이고,
    상기 터널 절연막의 하부면과 접촉하는 상기 자성막들 중의 하나는 강자성 물질들 중의 적어도 하나인 자기 메모리 장치.
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