KR102017623B1 - 자기 메모리 소자 - Google Patents

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Abstract

자기 메모리 소자가 제공된다. 자기 메모리 소자는 기판 상의 제 1 기준 자성층, 제 1 기준 자성층 상의 제 2 기준 자성층, 제 1 기준 자성층과 제 2 기준 자성층 사이의 자유층, 제 1 기준 자성층과 자유층 사이의 제 1 터널 배리어층, 및 제 2 기준 자성층과 자유층 사이의 제 2 터널 배리어층을 포함하되, 제 1 기준 자성층, 제 2 기준 자성층 및 자유층은 기판의 상부면에 대해 실질적으로 수직한 자화방향을 가지며, 제 1 터널 배리어층의 RA(resistance-area product)값이 제 2 터널 배리어층의 RA값보다 클 수 있다.

Description

자기 메모리 소자{Magnetic Memory Device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 자기 메모리 소자에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 자기 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 자기 메모리 소자는 기판 상의 제 1 기준 자성층, 제 1 기준 자성층 상의 제 2 기준 자성층, 제 1 기준 자성층과 제 2 기준 자성층 사이의 자유층, 제 1 기준 자성층과 자유층 사이의 제 1 터널 배리어층, 및 제 2 기준 자성층과 자유층 사이의 제 2 터널 배리어층을 포함하되, 제 1 기준 자성층, 제 2 기준 자성층 및 자유층은 기판의 상부면에 대해 실질적으로 수직한 자화방향을 가지며, 제 1 터널 배리어층의 RA(resistance-area product)값이 제 2 터널 배리어층의 RA값보다 클 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 자기 메모리 소자는 기판으로부터 제 1 높이에 배치된 제 1 터널 배리어층, 기판으로부터 제 1 높이보다 큰 제 2 높이에 배치되며, 제 1 터널 배리어층보다 얇은 제 2 터널 배리어층, 제 1 터널 배리어층과 제 2 터널 배리어층 사이에 배치되는 자유층, 제 1 터널 배리어층 아래에 배치되는 제 1 기준 자성층, 및 제 2 터널 배리어층 상에 배치되는 제 2 기준 자성층을 포함하되, 제 1 기준 자성층, 제 2 기준 자성층 및 자유층은 기판의 상부면에 대해 실질적으로 수직한 자화방향을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 자기 메모리 소자에 따르면, MgO로 이루어진 제 1 및 제 2 터널 배리어층들을 포함하는 자기 메모리 요소에서, 결정성이 우수한 두꺼운 MgO막을 얇은 MgO막 아래에 배치한다. 이에 따라, 그 상부에 위치하는 자성층들 및 얇은 MgO막이 결정화될 때, 두꺼운 MgO막을 씨드로 이용하므로, 두꺼운 MgO막 상의 자성층들 및 얇은 MgO막의 결정성을 향상시킬 수 있다. 따라서, 자기 메모리 요소의 결정성이 향상되어 저항 산포 및 RA값이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 어레이를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 자기 메모리 소자의 자기 메모리 요소를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 자기 메모리 요소에서 결정화 방향을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 자기 메모리 요소에서 자성층의 결정구조를 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 결정성 차이를 비교하기 위한 TEM 이미지이다.
도 7은 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 저항 산포를 보여주는 도면이다.
도 8은 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 자기 저항비를 보여주는 도면이다.
도 9는 본 발명의 제 1 실시예에 따른 자기 메모리 소자의 변형례를 설명하기 위한 도면이다.
도 10은 본 발명의 제 2 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 11은 본 발명의 제 3 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 12는 본 발명의 제 4 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 13은 본 발명의 제 5 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 14는 본 발명의 제 6 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 15는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 소자에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 어레이를 개략적으로 나타내는 도면이다. 도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 단위 메모리 셀을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀(MC)은 서로 교차하는 제 1 배선(10) 및 제 2 배선(20) 사이에 연결될 수 있다. 제 1 및 제 2 배선들(10, 20) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
각각의 단위 메모리 셀들(MC)은 자기 메모리 요소(40, magnetic memory element) 및 선택 소자(30, select element)를 포함한다. 선택 소자(30) 및 자기 메모리 요소(40)는 전기적으로 직렬로 연결될 수 있다. 자기 메모리 요소(40)는 제 2 배선(20)과 선택 소자(30) 사이에 연결되며, 선택 소자(30)는 자기 메모리 요소(40)와 제 1 배선(10) 사이에 연결된다.
자기 메모리 요소(40)는 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 선택 소자(30)는 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(30)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 선택 소자(30)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(30)에 연결될 수 있다.
자기 메모리 요소(40)는 복수의 자성층들(41, 42)과, 자성층들(41, 42) 사이의 터널 배리어층(50)으로 이루어진 자기터널접합을 포함할 수 있다. 자성층들 중의 하나(41)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들 중 다른 하나(42)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기터널접합(MTJ)의 전기적 저항은 기준층 및 자유층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합(MTJ)의 전기적 저항은 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 자기 메모리 요소(40)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 자기 메모리 소자의 자기 메모리 요소를 나타내는 도면이다.
도 3을 참조하면, 기판(100) 상에 하부 콘택 플러그(103)를 포함하는 제 1 층간 유전막(101)이 배치될 수 있다. 하부 콘택 플러그(103)는 선택 소자(도 2의 30 참조)와 전기적으로 연결될 수 있다. 제 1 층간 유전막(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전(low-k) 물질로 이루어질 수 있다. 이에 더하여, 제 1 층간 유전막(101)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 또한, 제 1 층간 유전막(101)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 하부 콘택 플러그(103)는 도펀트로 도핑된 반도체(ex, 도프트 실리콘, 도프트 게르마늄, 도프트 실리콘-게르마늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제 1 층간 유전막(101) 상에 자기 메모리 요소가 배치될 수 있다. 일 실시예에 따르면, 자기 메모리 요소는 제 1 자기터널접합 패턴(MTJ1; first magnetic tunnel junction pattern), 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다.
상세하게, 자기 메모리 요소는 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다. 이에 더하여, 자기 메모리 요소는 하부 콘택 플러그(103)와 제 1 기준층(120) 사이의 씨드 전극층(110)을 포함하며, 제 2 기준층(160)과 상부 콘택 플러그 사이의 캡핑 전극층(170)을 포함할 수 있다. 여기서, 제 1 기준층(120), 제 1 터널 배리어층(130), 및 자유층(140)은 제 1 자기 터널 접합(MTJ1)을 구성할 수 있다. 그리고, 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)은 제 2 자기 터널 접합(MTJ2)을 구성할 수 있다.
제 1 기준층(120)은 기판(100)의 상부면에 대해 수직하며, 고정된 제 1 자화방향을 가질 수 있다. 제 1 기준층(120)의 상부면은 제 1 터널 배리어층(130)과 직접 접촉되므로, 제 1 기준층(120)의 상부면은 양호한 표면 거칠기를 갖는 것이 바람직할 수 있다. 즉, 제 1 기준층(120)은 제 1 터널 배리어층(130)을 형성할 때 양호한 격자 정합(lattice matching)을 제공할 수 있다. 예를 들어, 제 1 기준층(120)은 약 2Å이하의 평균 표면 거칠기를 가질 수 있다.
제 1 기준층(120)은 기판에 대해 실질적으로 수직하며 고정된 제 1 자화방향을 갖는 물질 및/또는 구조를 가질 수 있다. 예를 들어, 제 1 기준층(120)은 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt), L11(superlattice) 구조를 갖는 수직 자성 물질 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 제 1 기준층(120)이 CoFeTb를 포함하는 경우에, CoFeTb 내에서 Tb의 함량비는 약 10% 이상일 수 있다. 이와 유사하게, 제 1 기준층(120)이 CoFeGd 를 포함하는 경우에, CoFeGd 내에서 Gd의 함량비는 약 10% 이상일 수 있다. 일 실시예에 따르면, 제 1 기준층(120)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 갖는 수직 자성 구조체를 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
제 1 기준층(120) 아래에 배치되는 씨드 전극층(110)은 제 1 기준층(120)의 씨드 역할을 할 수 있다. 씨드 전극층(110)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기준층(120)이 L10 구조를 갖는 수직 자성 물질을 포함하는 경우에, 씨드 전극층(110)은 염화나트륨형 구조를 갖는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄, 질화크롬 또는 질화바나듐 등)을 포함할 수 있다.
제 1 터널 배리어층(130)은 스핀 확산 길이 보다 얇은 두께를 가질 수 있다. 제 1 터널 배리어층(130)은 절연 물질을 포함할 수 있다. 예컨대, 제 1 터널 배리어층(130)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제 1 터널 배리어층(130)은 산화 마그네슘(MgO)으로 이루어질 수 있으며, 제 1 터널 배리어층(130)의 상부면은 기판의 상부면에 평행한 (001) 결정면을 가질 수 있다. 일 실시예에 따르면, 산화 마그네슘(MgO)으로 이루어진 제 1 터널 배리어층(130)의 두께는 약 8Å 내지 15Å를 가질 수 있다.
제 1 터널 배리어층(130)은 RF 스퍼터링 증착 방법을 이용하여 형성될 수 있다. 예를 들어, 제 1 터널 배리어층(130)은 불활성 가스(아르곤(Ar)) 분위기에서 MgO 타겟(target)을 이용하여 스퍼터링 증착되거나, 산소 분위기에서 Mg 타겟을 이용하여 산화반응을 이용한 스퍼터링 증착될 수 있다. 이와 달리, 제 1 터널 배리어층(130)은 제 1 기준층(120)의 상부면에 금속 Mg막을 증착하는 것과, 금속 Mg막을 산화시키는 것을 번갈아서 반복적으로 수행함으로써 형성될 수도 있다. 또 다른 예로, 제 1 터널 배리어층(130)은 분자빔 에피택시(MBE) 또는 MgO를 이용하는 전자빔 증착 방법을 이용하여 형성될 수 있다.
자유층(140)은 제 1 터널 배리어층(130)의 상부면과 직접 접촉될 수 있으며, 제 2 터널 배리어층(150)의 하부면과 직접 접촉될 수 있다. 자유층(140)은 기판의 상부면에 수직한 자화 방향을 갖되, 자화 방향이 변경 가능한 자성층일 수 있다. 자유층(140)의 자화 방향은 제 1 및 제 2 기준층(160)들의 자화 방향에 평행하거나 반평행하도록 변경 가능할 수 있다.
자유층(140)은 수직 자기 이방성을 갖는 자성 물질로 형성될 수 있다. 나아가, 자유층(140)은 제 1 터널 배리어층(130)의 (001) 결정면에 배향된 자성 물질로 이루어질 수 있다. 자유층(140)은 제 1 터널 배리어층(130)의 (001) 결정면 상에 형성되므로, 자유층(140)은 [001] 방향으로 결정 성장될 수 있다. 이에 따라, 자유층(140)의 상부면은 기판에 실질적으로 평행한 (001) 면을 가질 수 있다.
자유층(140)은 예를 들어, 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다.
제 2 터널 배리어층(150)은 스핀 확산 길이 보다 얇은 두께를 가질 수 있다. 제 2 터널 배리어층(150)은 절연 물질을 포함할 수 있다. 예컨대, 제 2 터널 배리어층(150)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제 2 터널 배리어층(150)은 산화 마그네슘(MgO)으로 이루어질 수 있으며, 제 1 터널 배리어층(130)보다 얇은 두께를 가질 수 있다. 일 실시예에 따르면, 제 1 터널 배리어층(130)의 두께가 제 2 터널 배리어층(150)보다 두꺼울 수 있으며, 제 1 및 제 2 터널 배리어층들(130, 150)의 두께 비는 약 1:1.5~1:3일 수 있다. 예를 들어, 제 2 터널 배리어층(150)은 약 5Å 내지 10Å의 두께를 가질 수 있다.
제 2 터널 배리어층(150)은 RF 스퍼터링 증착 방법을 이용하여 형성된 MgO막일 수 있다. 이와 달리, 제 2 터널 배리어층(150)은 자유층(140)의 상부면에 금속 Mg막을 증착하는 것과, 금속 Mg막을 산화시키는 것을 번갈아서 반복적으로 수행함으로써 형성될 수도 있다. 또 다른 예로, 제 1 터널 배리어층(130)은 분자빔 에피택시(MBE) 또는 MgO를 이용하는 전자빔 증착 방법을 이용하여 형성될 수 있다.
제 2 터널 배리어층(150)은 MgO막을 증착한 후, 고온 열처리 공정에 의해 결정화됨으로써 결정성을 가질 수 있다. 제 2 터널 배리어층(150)은 고온 열처리 공정에 의해 결정화될 때 하부막의 결정성에 영향을 받으므로, 제 2 터널 배리어층(150)의 상부면은 제 1 터널 배리어층(130) 및 자유층(140)의 상부면들에 평행한 (001) 결정면을 가질 수 있다.
제 2 기준층(160)은 제 2 터널 배리어층(150)의 상부면과 직접 접촉될 수 있다. 제 2 기준층(160)은 자유층(140)의 상부면에 실질적으로 수직하게 고정된 제 2 자화방향을 가질 수 있다. 제 2 기준층(160)의 제 2 자화방향은 제 1 기준층(120)의 제 1 자화방향과 반대일 수 있다.
제 2 기준층(160)은 예를 들어, 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt,), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다.
L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 제 2 기준층(160)이 CoFeTb를 포함하는 경우에, CoFeTb 내에서 Tb의 함량비는 약 10% 이상일 수 있다. 제 2 기준층(160)이 CoFeGd 를 포함하는 경우에, CoFeGd 내에서 Gd의 함량비는 약 10% 이상일 수 있다. 일 실시예에 따르면, 제 2 기준층(160)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 갖는 수직 자성 구조체를 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
제 2 기준층(160)의 상부면 상에 배치된 캡핑 전극층(170)은 도전 물질로 형성될 수 있다. 캡핑 전극층(170)은 금속을 포함할 수 있다. 예를 들어, 캡핑 전극층(170)은 루테늄(Ru), 탄탈륨(Ta), 팔라듐(Pd), 티타늄(Ti), 백금(Pt), 은(Ag), 금(Au) 또는 구리(Cu) 등에서 적어도 하나를 포함할 수 있다.
이와 같은 자기 메모리 요소가 형성된 제 1 층간 유전막(101) 상에 제 2 층간 유전막(201)이 배치될 수 있다. 제 2 층간 유전막(201) 내에 캡핑 전극층(170)과 전기적으로 연결되는 상부 콘택 플러그(203)가 형성될 수 있다. 제 2 층간 유전막(201) 상에 상부 콘택 플러그(203)와 전기적으로 연결되는 배선(210)이 배치될 수 있다. 여기서, 배선(210)은 도 2에 도시된 제 2 배선(20, 즉, 비트 라인)일 수 있다.
제 2 층간 유전막(201)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전(low-k) 물질로 이루어질 수 있다. 상부 콘택 플러그(203)는 금속(ex, 티타늄, 탄탈륨, 구리, 알루미늄 또는 텅스텐 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등) 등에서 적어도 하나를 포함할 수 있다. 배선(210)은 금속(ex, 티타늄, 탄탈륨, 구리, 알루미늄 또는 텅스텐 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등) 등에서 적어도 하나를 포함할 수 있다.
이와 같이, 제 1 및 제 2 자기 터널 접합들을 포함하는 자기 메모리 소자의 프로그램 동작에 대해 설명한다.
제 1 기준층(120)의 제 1 자화방향과 자유층(140)의 자화방향이 반평행할 경우, 프로그램 전류는 캡핑 전극층(170)에서 씨드 전극층(110) 방향으로 흐를 수 있다. 그리고, 전자들은 제 1 기준층(120)에서 자유층(140)으로 흐를 수 있다. 여기서, 메이저 전자들은 제 1 기준층(120)의 제 1 자화방향과 평행한 스핀들을 가질 수 있으며, 마이너 전자들은 제 1 기준층(120)의 제 1 자화방향과 반평행한 스핀들을 가질 수 있다.
프로그램 전류가 캡핑 전극층(170)에서 씨드 전극층(110) 방향으로 흐를 때, 제 1 기준층(120)의 제 1 자화방향과 평행한 메이저 전자들은 자유층(140) 내에 축적될 수 있으며, 자유층(140) 내에 축적된 메이저 전자들의 스핀 토크(spin torque)에 의해 자유층(140)의 자화방향이 제 1 기준층(120)의 제 1 자화방향과 평행하게 변경될 수 있다.
마이너 전자들은 제 2 기준층(160)의 제 2 자화방향에 의해 반사되어 자유층(140) 내에 축적될 수 있다. 이에 따라 자유층(140) 내에 축적되는 전자들이 증가되어 자유층(140)의 자화방향을 변경시키는데 기여할 수 있다. 이에 따라, 자화 방향을 스위칭하는데 필요한 임계 전류밀도가 감소될 수 있다.
한편, 프로그램 전류는 씨드 전극층(110)에서 캡핑 전극층(170) 방향으로 흐를 수 있다. 이 경우, 전자들은 캡핑 전극층(170)에서 씨드 전극층(110) 방향으로 흐를 수 있다. 그리고, 전자들은 제 2 기준층(160)에서 자유층(140)으로 흐를 수 있다. 여기서, 메이저 전자들은 제 2 기준층(160)의 제 2 자화방향과 평행한 스핀들을 가질 수 있으며, 마이너 전자들은 제 2 기준층(160)의 제 2 자화방향과 반평행한 스핀들을 가질 수 있다.
제 2 기준층(160)을 통과한 메이저 전자들은 자유층(140)에 축적되어 자유층(140)의 자화방향을 반전시키며, 제 2 기준층(160)을 통과한 마이너 전자들은 제 1 기준층(120)의 자화방향에 의해 반사되어 자유층(140) 내에 축적됨으로써, 자유층(140)의 자화방향을 반전시키는데 기여할 수 있다.
도 4는 본 발명의 실시예들에 따른 자기 메모리 소자에서, 자기 메모리 요소의 결정화 방향을 나타내는 도면이다. 도 5는 본 발명의 실시예들에 따른 자기 메모리 요소에서 자성층의 결정구조를 나타내는 도면이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 결정성 차이를 비교하기 위한 TEM 이미지이다.
실시예들에 따르면, 고성능 및 고집적의 자기 메모리 요소를 구현하기 위해, 높은 자기저항(MR; magnetic resistance)비와 낮은 접합 저항을 가지는 자기터널접합이 요구된다. 특히, 자기터널접합의 저항(resistance)과 면적(area)의 곱인 RA 값은 자기 메모리 소자에서 신호 대 잡음비(S/N; signal to ratio)와 RC(Resistance Capacitor)시간 상수를 결정하는 중요한 변수이다. 그리고, 자기터널접합의 저항은 두께에 따라 달라질 수 있다.
나아가, 도 4를 참조하면, 제 1 및 제 2 자기 터널 접합을 포함하는 자기 메모리 소자에서, 데이터의 기입 및 독출을 위해 제 1 터널 배리어층(130)의 저항과 제 2 터널 배리어층(150)의 저항이 다르게 형성된다.
이를 위해, 제 1 및 제 2 터널 배리어층들(130, 150)이 MgO막으로 형성될 때, 제 1 터널 배리어층(130)의 두께가 제 2 터널 배리어층(150)의 두께보다 얇거나 두꺼울 수 있다. 그리고, MgO막으로 형성된 제 1 및 제 2 터널 배리어층들(130, 150)의 저항은 MgO막이 두꺼울수록 증가될 수 있다.
제 1 터널 배리어층(130)의 두께가 제 2 터널 배리어층(150)의 두께보다 얇을 경우, 자유층(140)에 작용하는 누설 자계(Stray field)를 제어하는 것이 용이할 수 있다. 그러나, MgO막은 두께가 얇을수록 결정성이 떨어지기 때문에, 도 6a에 도시된 바와 같이, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 얇은 경우, 상부에 위치하는 자성층(즉, 자유층(140) 및 제 2 터널 배리어층(150)의 결정성을 저하시킬 수 있다. 도 6a를 참조하면, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(140)에 비해 얇은 경우, 두꺼운 제 2 터널 배리어층(150)이 불균일한 결정 방향을 갖는 것을 확인할 수 있다. 이에 따라, 제 1 및 제 2 터널 배리어층들(130, 150)의 RA(resistance-area product)값 및 저항 산포가 증가될 수 있다. 그러므로, 제 1 터널 배리어층(130)과 제 2 터널 배리어층(150) 간의 저항 차이가 감소될 수 있다. 그리고, 저항 차이 감소는 자기 메모리 요소에서 데이터 독출을 어렵게 한다.
이와 달리, 도 6b에 도시된 것처럼, 제 1 터널 배리어층(130)의 두께가 제 2 터널 배리어층(150)의 두께보다 두꺼울 경우, 결정성이 양호한 제 1 터널 배리어층(130)을 씨드로 이용하여 자성층(즉, 자유층(140)) 및 제 2 터널 배리어층(150)이 결정화되므로, 자성층 및 제 2 터널 배리어층(150)의 결정성이 향상될 수 있다. 도 6b를 참조하면, 제 2 터널 배리어층(140)에 비해 두꺼운 제 1 터널 배리어층(130)은 균일한 결정 방향을 갖는 것을 확인 할 수 있으며, 두꺼운 제 1 터널 배리어층(130) 상의 자성층(즉, 자유층(140)) 및 제 2 터널 배리어층이 균일한 결정성을 갖는 것을 확인할 수 있다. 제 1 및 제 2 터널 배리어층(150)의 결정성이 향상됨에 따라 RA 값 및 저항 산포를 줄일 수 있다. 이에 따라, 제 1 터널 배리어층(130)과 제 2 터널 배리어층(150) 간의 저항 차이가 증가될 수 있다.
도 4에 도시된 것처럼, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 경우, 제 1 터널 배리어층(130)의 저항이 제 2 터널 배리어층(150)의 저항보다 클 수 있다. 이에 따라, 제 1 터널 배리어층(130)의 RA(resistance-area product) 값은 제 2 터널 배리어층(150)의 RA 값보다 클 수 있다. 여기서, 제 1 터널 배리어층(130)과 제 2 터널 배리어층(150)의 RA비는 약 1:5 ~ 1:10일 수 있다. 이 때, 제 1 및 제 2 터널 배리어층들(130, 150)을 포함하는 자기 메모리 요소에서 총 RA값(즉, 제 1 터널 배리어층(130)의 RA값과 제 2 터널 배리어층(150)의 RA값의 합)은 최대 30일 수 있다.
이에 더하여, MgO막으로 이루어진 터널 배리어층을 형성할 때, 터널 배리어층 하부에 위치하는 막의 표면 거칠기(surface roughness)가 MgO막의 결정성에 영향을 미칠 수 있다. 이에 따라, 결정성이 양호한 제 1 터널 배리어층(130)을 형성하기 위해, 제 1 터널 배리어층(130) 아래에 위치하는 제 1 기준층(120)의 표면 거칠기를 감소시키는 것이 바람직하다. 따라서, 일 실시예에서, 제 1 기준층(120)의 표면 거칠기는 약 2Å 이하일 수 있다. 또한, 제 1 기준층(120)을 L11(superlattice) 구조를 갖는 수직 자성 물질로 형성함으로써 제 1 기준층(120) 상에 결정성이 우수한 제 1 터널 배리어층(130)을 형성할 수 있다.
보다 상세하게, 제 1 기준층(120)은 도 5에 도시된 바와 같이 L11 결정구조를 갖는 수직 자성 물질로 이루어질 수 있다. L11 결정구조를 갖는 수직 자성 물질은 Co와 Pt를 약 2Å의 두께로 번갈아 반복 증착하여 형성할 수 있다.
일 실시예에 따르면, MgO막으로 이루어진 제 1 및 제 2 터널 배리어층들(130, 150)은 RF-스퍼터링 증착 방법에 의해 형성될 수 있다. 다른 실시예에 따르면, MgO막으로 이루어진 제 1 및 제 2 터널 배리어층들(130, 150)은 제 1 기준층(120) 상에 Mg막 증착 공정과, 산화 공정을 번갈아 반복적으로 수행하여 형성될 수 있다. 여기서, Mg막을 증착하는 것은, 금속 Mg 타깃을 이용한 DC 또는 RF 스퍼터링 증착 방법을 이용할 수 있다. 산화 공정은 라디칼 산화 방법을 이용할 수 있다.
일 실시예에 따르면, 제 1 및 제 2 터널 배리어층들(130, 150)과 접하는 제 1 기준층(120), 자유층(140), 및 제 2 기준층(160)은 비정질 자성물질로 형성될 수 있다. 이에 따라, 자기 메모리 요소를 형성한 후, 자기 터널 접합의 특성을 향상시키기 위해 고온 열처리 공정이 수행될 수 있다. 즉, 제 1 터널 배리어층(130)들 상의 자성층들 및 제 2 터널 배리어층(150)은 제 1 터널 배리어층(130)을 씨드로 이용하여 결정화될 수 있다. 고온 열처리 공정은 약 300℃ 내지 360℃ 온도에서 수행될 수 있다. 고온 열처리 공정은 마그네틱 어닐링 공정 또는 이외의 어닐링 공정일 수 있다. 고온 열처리 공정 공정시 기판(100) 하부에 배치된 히터(미도시)를 열원으로 사용할 수 있다. 고온 열처리 공정에 의해 제 1 터널 배리어층(130)을 씨드로 이용하여 자유층(140) 및 제 2 터널 배리어층(150)이 결정화될 수 있다. 이에 따라, 제 1 터널 배리어층(130) 상부에 위치하는 자유층(140) 및 제 2 터널 배리어층(150)의 결정성이 향상될 수 있다.
제 1 터널 배리어층(130)을 씨드로 이용함에 따라, 제 1 터널 배리어층(130)이 접하는 자유층(140)의 하부면은 제 1 터널 배리어층(130)의 상부면과 동일한 결정면을 가질 수 있다. 예를 들어, 제 1 터널 배리어층의 상부면이 (001) 결정면을 갖는 경우, 제 1 터널 배리어층과 접하는 자유층의 하부면은 (001) 결정면일 수 있다.
도 7은 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 저항 산포를 보여주는 도면이다.
도 7의 A는 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)의보다 얇을 때의 저항 산포를 나타내며, B는 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 때의 저항 산포를 나타낸다.
도 7을 참조하면, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)의보다 얇을 경우(도 7의 A), 제 1 터널 배리어층(130)의 결정성이 떨어지므로, 제 1 및 제 2 터널 배리어층들(130, 150)의 결정성이 떨어져 저항 산포가 크며, RA값이 증가된다.
반면, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 때(도 5의 B), 결정성이 향상된 제 1 터널 배리어층(130)에 의해 제 2 터널 배리어층(150)의 결정성을 확보할 수 있다. 이에 따라, 저항 산포 및 RA 값이 감소된다.
도 8은 본 발명의 실시예들에 따른 자기 메모리 요소에서, 제 1 및 제 2 터널 배리어층들의 두께에 따른 자기 저항비를 보여주는 도면이다.
도 8에서 A는 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)의보다 얇을 때의 자기 저항비(TMR)를 나타내며, 도 8에서 B는 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)의보다 두꺼울 때의 자기 저항비를 나타낸다.
도 8을 참조하면, 제 2 터널 배리어층(150)보다 두꺼운 제 1 터널 배리어층(130)을 포함하는 자기 메모리 요소의 자기 저항비가, 제 2 터널 배리어층(150)보다 얇은 제 1 터널 배리어층(130)을 포함하는 자기 메모리 요소의 자기 저항비보다 증가된다.
도 9는 본 발명의 일 실시예에 따른 자기 메모리 소자의 변형례를 설명하기 위한 도면이다.
도 9를 참조하면, 비정질 자성층들(120, 140, 160)과 제 1 및 제 2 터널 배리어층들(130, 150) 사이에 결정질 자성층(200)이 개재될 수 있다. 상세하게, 결정질 자성층(200)은 제 1 기준층(120)의 상부면과 제 1 터널 배리어층(130)의 하부면 사이에 개재될 수 있다. 결정질 자성층(200)은 제 1 터널 배리어층(130)의 상부면과 자유층(140)의 하부면 사이에 개재될 수 있다. 결정질 자성층(200)은 제 2 터널 배리어층(150)의 하부면과 자유층(140)의 상부면 사이에 개재될 수 있다. 결정질 자성층(200)은 제 2 터널 배리어층(150)의 상부면과 제 2 기준층(160)의 하부면 사이에 개재될 수 있다. 이러한 결정질 자성층(200)은 Fe, Co, FeCo, 및 이들의 합금 중에서 적어도 어느 하나를 포함할 수 있다. 그리고, 결정질 자성층(200)은 약 4~5Å의 두께를 가질 수 있다.
어닐링 공정을 수행하여, 제 1 터널 배리어층(130)을 씨드로 이용하여 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)이 결정화될 때, 결정질 자성층(200)에 의해 제 1 및 제 2 터널 배리어층들(130, 150)의 결정성이 보다 향상될 수 있다.
도 10은 본 발명의 제 2 실시예에 따른 자기 메모리 소자를 나타내는 도면이다. 제 2 실시예에서, 도 3을 참조하여 설명된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 10을 참조하면, 하부 콘택 플러그(103)와 상부 콘택 플러그(203) 사이에 자기 메모리 요소가 배치될 수 있다. 자기 메모리 요소는, 일 실시예에서 설명한 것처럼, 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다. 즉, 자기 메모리 요소는 씨드 전극층(110)과 캡핑 전극층(170) 사이에 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다.
이 실시예에 따르면, 제 1 및 제 2 터널 배리어층들(130, 150) 사이의 자유층(140)은 차례로 적층된 제 1 자유층(141), 자유 교환 결합층(143) 및 제 2 자유층(145)을 포함할 수 있다. 제 1 자유층(141)은 제 1 터널 배리어층(130) 및 자유 교환 결합층(143)과 접촉될 수 있다. 제 2 자유층(145)은 자유 교환 결합층(143) 및 제 2 터널 배리어층(150)과 접촉될 수 있다.
제 1 및 제 2 자유층들(141, 145)은 기판(100)의 상부면에 대해 실질적으로 수직인 자화방향을 가질 수 있으며, 제 1 자화방향 또는 제 2 자화방향으로 변경 가능하다. 제 2 자유층(145)의 자화방향은 자유 교환 결합층에 의해 제 1 자유층(141)의 자화 방향과 평행하게 결합될 수 있다.
제 1 및 제 2 자유층들(141, 145)은 자성 물질을 포함할 수 있다. 예를 들어, 제 1 및 제 2 자유층들(141, 145)은 CoFeB, CoFe, NiFe, CoFePt, CoFePd, CoFeCr, CoFeTb, CoFeGd 또는 CoFeNi 등에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제 1 및 제 2 자유층들(141, 145)이 CoFeTb를 포함하는 경우에, 제 1 및 제 2 자유층들(141, 145)의 CoFeTb 내 Tb의 함량비는 약 10% 보다 작을 수 있다. 이와 유사하게, 제 1 및 제 2 자유층들(141, 145)이 CoFeGd를 포함하는 경우에, 제 1 및 제 2 자유층들(141, 145)의 CoFeGd 내 Gd의 함량비는 약 10% 보다 작을 수 있다. 다른 예로, 제 1 및 제 2 자유층들(141, 145)은 L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다.
자유 교환 결합층(143)은 제 1 자유층(141)의 자화방향과 제 2 자유층(145)의 자화방향을 서로 평행하도록 결합시킬 수 있다. 자유 교환 결합층(143)에 의하여, 제 1 및 제 2 자유층들(141, 145)의 자화방향들 간의 평행 결합이 강화(enhanced)될 수 있다. 자유 교환 결합층(143)은 티타늄, 탄탈늄 또는 마그네슘 등과 같은 비자성 금속, 이들의 산화물 또는 질화물 등에서 적어도 하나를 포함할 수 있다.
도 11은 본 발명의 제 3 실시예에 따른 자기 메모리 소자를 나타내는 도면이다. 제 1 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 11을 참조하면, 자기 메모리 요소는, 일 실시예에서 설명한 것처럼, 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다. 즉, 자기 메모리 요소는 씨드 전극층(110)과 캡핑 전극층(170) 사이에 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다. 여기서, 제 1 및 제 2 터널 배리어층들(130, 150)은 MgO막으로 이루어질 수 있으며, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 수 있다. 나아가, 제 1 터널 배리어층(130)의 RA값이 제 2 터널 배리어층(150)의 RA값보다 클 수 있다.
이 실시예에 따르면, 제 1 기준층(120)은 기준 수직 자성층(121), 스핀 편극층(125), 및 이들 사이에 개재된 기준 교환 결합층(123)을 포함할 수 있다. 스핀 편극층(125)은 제 1 터널 배리어층(130)에 접촉될 수 있으면, 기준 수직 자성층(121)은 씨드 전극층(110)과 접촉될 수 있다. 기준 수직 자성층(121)은 기판(100)의 상부면들에 수직하고 고정된 제 1 자화방향을 가질 수 있다. 스핀 편극층(125)은 기판의 상부면들에 수직하고 고정된 제 2 자화방향을 가질 수 있다.
기준 수직 자성층(121)은 자체적으로 상기 제 1 자화방향을 갖는 물질 및/또는 구조를 가질 수 있다. 예컨대, 기준 수직 자성층(121)은 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt,), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 기준 수직 자성층(121)이 CoFeTb를 포함하는 경우에, CoFeTb 내에서 Tb의 함량비는 약 10% 이상일 수 있다. 이와 유사하게, 기준 수직 자성층(121)이 CoFeGd 를 포함하는 경우에, CoFeGd 내에서 Gd의 함량비는 약 10% 이상일 수 있다.
일 실시예에 따르면, 기준 수직 자성층(121)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 갖는 수직 자성 구조체를 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
스핀 편극층(125)은 자성 물질을 포함할 수 있다. 스핀 편극층(125)의 제 2 자화방향은 기준 수직 자성층(121)에 의하여 고정될 수 있다. 예를 들어, 스핀 편극층(125)은 CoFeB, CoFe, NiFe, CoFePt, CoFePd, CoFeCr, CoFeTb, CoFeGd 또는 CoFeNi 등에서 적어도 하나를 포함할 수 있다. 스핀 편극층(125)이 철 및 코발트를 포함하는 경우에, 스핀 편극층(125) 내 철의 함량비는 스핀 편극층(125) 내 코발트의 함량비 보다 클 수 있다. 이로써, 스핀 편극층(125)의 제 2 자화 방향이 기판(100)의 상부면에 대하여 수직하는 것이 용이할 수 있다.
기준 교환 결합층(123)은 기준 수직 자성층(121)의 자화방향 및 스핀 편극층(125)의 자화방향을 서로 평행하도록 결합시킬 수 있다. 기준 교환 결합층(123)에 의하여, 기준 수직 자성층(121) 및 스핀 편극층(125)의 자화방향들 간의 평행 결합이 강화(enhanced)될 수 있다. 기준 교환 결합층(123)은 티타늄, 탄탈늄 또는 마그네슘 등과 같은 비자성 금속, 이들의 산화물 또는 질화물 등에서 적어도 하나를 포함할 수 있다.
이와 달리, 기준 교환 결합층(123)은 스핀 편극층(125) 및 기준 수직 자성층(121)의 자화방향들을 반평행하도록 결합시킬 수 있다. 이에 따라, 제 1 기준층(120)에 의한 자기 스트레이 필드(magnetic stray field)를 최소화하여 자기 기억 소자의 신뢰성을 향상시킬 수 있다. 기준 교환 결합층은 예를 들어, 희유 금속(rare metal), 예컨대, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 등에서 적어도 하나를 포함할 수 있다.
한편, 다른 실시예에 따르면, 스핀 편극층(125)과 기준 수직 자성층(121)이 접촉될 수 있다. 스핀 편극층(125)이 기준 수직 자성층(121)에 접촉된 경우에, 스핀 편극층(125)의 제 2 자화방향은 기준 수직 자성층(121)의 제 1 자화방향과 평행할 수 있다.
도 12는 은 본 발명의 제 4 실시예에 따른 자기 메모리 소자를 나타내는 도면이다. 제 1 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 12를 참조하면, 하부 콘택 플러그(103)와 상부 콘택 플러그(203) 사이에 자기 메모리 요소가 배치될 수 있다. 자기 메모리 요소는, 일 실시예에서 설명한 것처럼, 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다. 즉, 자기 메모리 요소는 씨드 전극층(110)과 캡핑 전극층(170) 사이에 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다. 여기서, 제 1 및 제 2 터널 배리어층들(130, 150)은 MgO막으로 이루어질 수 있으며, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 수 있다. 나아가, 제 1 터널 배리어층(130)의 RA값이 제 2 터널 배리어층(150)의 RA값보다 클 수 있다.
이 실시예에 따르면, 제 2 터널 배리어층(150) 상의 제 2 기준층(160)은 기준 수직 자성층(165), 스핀 편극층(161), 및 이들 사이에 개재된 기준 교환 결합층(163)을 포함할 수 있다. 여기서, 스핀 편극층(161)은 제 2 터널 배리어층(150)의 상부면과 접촉될 수 있다.
기준 수직 자성층(165)은 기판의 상부면들에 수직하고 고정된 제 1 자화방향을 가질 수 있다. 스핀 편극층(161)은 기판의 상부면들에 수직하고 고정된 제 2 자화방향을 가질 수 있다. 기준 수직 자성층(165)은 자체적으로 상기 제 1 자화방향을 갖는 물질 및/또는 구조를 가질 수 있다. 스핀 편극층(161)은 자성 물질을 포함할 수 있다. 스핀 편극층(161)의 제 2 자화방향은 기준 수직 자성층(165)에 의하여 고정될 수 있다. 기준 교환 결합층(163)은 기준 수직 자성층(165)의 자화방향 및 스핀 편극층(161)의 자화방향을 서로 평행 또는 반평행하도록 결합시킬 수 있다.
한편, 다른 실시예에 따르면, 제 2 기준층(160)은 기준 수직 자성층(165) 및 스핀 편극층(161)을 포함할 수 있으며, 기준 수직 자성층(165)과 스핀 편극층(161)이 접촉될 수 있다.
도 13은 본 발명의 제 5 실시예에 따른 자기 메모리 소자를 나타내는 도면이다. 제 1 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 13을 참조하면, 하부 콘택 플러그(103)와 상부 콘택 플러그(203) 사이에 자기 메모리 요소가 배치될 수 있다. 자기 메모리 요소는, 일 실시예에서 설명한 것처럼, 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다. 즉, 자기 메모리 요소는 씨드 전극층(110)과 캡핑 전극층(170) 사이에 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다. 여기서, 제 1 및 제 2 터널 배리어층들(130, 150)은 MgO막으로 이루어질 수 있으며, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 수 있다. 나아가, 제 1 터널 배리어층(130)의 RA값이 제 2 터널 배리어층(150)의 RA값보다 클 수 있다.
이 실시예에 따르면, 제 1 기준층(120)은 기준 수직 자성층(121), 스핀 편극층(125), 및 이들 사이에 개재된 기준 교환 결합층(123)을 포함할 수 있다. 일 실시예에 따르면, 제 1 기준층(120)의 스핀 편극층(125)은 제 1 터널 배리어층(130)의 하부면과 접촉될 수 있다. 제 1 기준층(120)의 기준 수직 자성층(121)은 기판(100)의 상부면들에 수직하고 고정된 제 1 자화방향을 가질 수 있다. 제 1 기준층(120)의 스핀 편극층(125)은 기판(100)의 상부면들에 수직하고 제 1 기준층(120)의 기준 교환 결합층(123)에 의해 기준 수직 자성층(121)과 평행하거나 반평행한 자화방향을 가질 수 있다.
제 2 기준층(160)은 스핀 편극층(161), 기준 수직 자성층(165), 및 이들 사이에 개재된 기준 교환 결합층(163)을 포함할 수 있다. 여기서, 제 2 기준층(160)의 스핀 편극층(161)은 제 2 터널 배리어층(150)의 상부면과 접촉될 수 있다. 제 2 기준층(160)의 기준 수직 자성층(165)은 기판(100)의 상부면들에 수직하고 고정된 제 2 자화방향을 가질 수 있다. 제 2 기준층(160)의 스핀 편극층(161)은 기판(100)의 상부면들에 수직하고 기준 교환 결합층(163)에 의해 제 2 기준층(160)의 기준 수직 자성층(165)과 평행하거나 반평행한 자화방향을 가질 수 있다.
도 14는 본 발명의 제 6 실시예에 따른 자기 메모리 소자를 나타내는 도면이다. 제 1 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 14를 참조하면, 하부 콘택 플러그(103)와 상부 콘택 플러그(203) 사이에 자기 메모리 요소가 배치될 수 있다. 자기 메모리 요소는, 일 실시예에서 설명한 것처럼, 제 1 자기터널접합 패턴(MTJ1) 및 제 2 자기터널접합 패턴(MTJ2)을 포함한다. 즉, 자기 메모리 요소는 씨드 전극층(110)과 캡핑 전극층(170) 사이에 제 1 기준층(120), 제 1 터널 배리어층(130), 자유층(140), 제 2 터널 배리어층(150) 및 제 2 기준층(160)을 포함한다. 여기서, 제 1 및 제 2 터널 배리어층들(130, 150)은 MgO막으로 이루어질 수 있으며, 제 1 터널 배리어층(130)이 제 2 터널 배리어층(150)보다 두꺼울 수 있다. 나아가, 제 1 터널 배리어층(130)의 RA값이 제 2 터널 배리어층(150)의 RA값보다 클 수 있다.
이 실시예에 따르면, 제 1 기준층(120)은 기준 수직 자성층(121), 스핀 편극층(125), 및 이들 사이에 개재된 기준 교환 결합층(123)을 포함할 수 있다. 일 실시예에 따르면, 제 1 기준층(120)의 스핀 편극층(125)은 제 1 터널 배리어층(130)의 하부면과 접촉될 수 있다. 제 1 기준층(120)의 기준 수직 자성층(121)은 기판(100)의 상부면들에 수직하고 고정된 제 1 자화방향을 가질 수 있다. 제 1 기준층(120)의 스핀 편극층(125)은 기판(100)의 상부면들에 수직하고 기준 교환 결합층(123)에 의해 제 1 기준층(120)의 기준 수직 자성층과 평행하거나 반평행한 자화방향을 가질 수 있다.
제 2 기준층(160)은 스핀 편극층(161), 기준 수직 자성층(165), 및 이들 사이에 개재된 기준 교환 결합층(163)을 포함할 수 있다. 여기서, 제 2 기준층(160)의 스핀 편극층(161)은 제 2 터널 배리어층(150)의 상부면과 접촉될 수 있다. 제 2 기준층(160)의 기준 수직 자성층(165)은 기판(100)의 상부면들에 수직하고 고정된 제 2 자화방향을 가질 수 있다. 제 2 기준층(160)의 스핀 편극층은 기판의 상부면들에 수직하고 제 2 기준층(160)의 기준 교환 결합층(163)에 의해 제 2 기준층(160)의 기준 수직 자성층(165)과 평행하거나 반평행한 자화방향을 가질 수 있다.
자유층(140)은 제 1 자유층(141), 자유 교환 결합층(143) 및 제 2 자유층(145)이 차례로 적층될 수 있다. 제 1 자유층(141)은 제 1 터널 배리어층(130) 및 자유 교환 결합층(143)과 접촉될 수 있다. 제 2 자유층(141)은 자유 교환 결합층(143) 및 제 2 터널 배리어층(150)과 접촉될 수 있다. 제 1 및 제 2 자유층들(141, 145)은 기판(100)의 상부면에 대해 실질적으로 수직인 자화방향을 가질 수 있으며, 제 1 자화방향 또는 제 2 자화방향으로 변경 가능하다. 제 2 자유층(140)의 자화방향은 자유 교환 결합층(143)에 의해 제 1 자유층(141)의 자화 방향과 반평행으로 결합될 수 있다.
도 15는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 17은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (19)

  1. 기판 상의 비트 라인;
    상기 비트 라인과 상기 기판 사이에 배치된 MTJ 구조체로서, 상기 MTJ 구조체는:
    제 1 기준 자성층;
    제 2 기준 자성층;
    상기 제 1 기준 자성층과 상기 제 2 기준 자성층 사이의 자유층;
    상기 제 1 기준 자성층과 상기 자유층 사이의 제 1 터널 배리어층; 및
    상기 제 2 기준 자성층과 상기 자유층 사이에 배치되며, 상기 제 1 터널 배리어층보다 얇은 제 2 터널 배리어층을 포함하되,
    상기 제 1 터널 배리어층은 상기 기판으로부터 제 1 높이에 위치하고,
    상기 제 2 터널 배리어층은 상기 기판으로부터 상기 제 1 높이보다 큰 제 2 높이에 위치하고,
    상기 비트 라인은 상기 기판으로부터 상기 제 2 높이보다 큰 제 3 높이에 위치하고,
    상기 제 2 터널 배리어층은 상기 기판보다 상기 비트 라인에 인접하고,
    상기 제 1 터널 배리어층은 상기 제 2 터널 배리어층보다 상기 비트 라인으로부터 떨어져 위치하는 자기 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 터널 배리어층과 상기 제 2 터널 배리어층의 RA비는 1:5 ~ 1:10인 자기 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 터널 배리어층들은 상기 기판의 상부면에 실질적으로 평행한 (001) 결정면을 갖는 MgO로 이루어진 자기 메모리 소자.
  4. 제 1 항에 있어서,
    상기 자유층은 상기 제 1 터널 배리어층의 (001) 결정면에 배향된 자성 물질로 이루어진 자기 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 기준 자성층과 상기 제 1 터널 배리어층 사이, 상기 자유층과 상기 제 1 터널 배리어층 사이, 상기 제 2 기준 자성층과 상기 제 2 터널 배리어층 사이, 및 상기 자유층과 상기 제 2 터널 배리어층 사이 중 적어도 어느 하나에서 결정질 자성층을 더 포함하는 자기 메모리 소자.
  6. 제 5 항에 있어서,
    상기 결정질 자성층은 Fe, Co, FeCo, 및 이들의 합금 중에서 적어도 어느 하나를 포함하는 자기 메모리 소자.
  7. 제 5 항에 있어서,
    상기 결정질 자성층은 4~5Å의 두께를 갖는 자기 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제 1 터널 배리어층의 두께는 8Å 내지 15Å를 가지며, 상기 제 2 터널 배리어층의 두께는 5Å 내지 10Å의 두께를 갖는 자기 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제 1 터널 배리어층과 접하는 상기 제 1 기준 자성층의 상부면은 2Å이하의 평균 표면 거칠기를 갖는 자기 메모리 소자.
  10. 제 1 항에 있어서,
    상기 제 1 기준 자성층은 상기 기판의 상부면에 대해 실질적으로 수직하게 고정된 제 1 자화방향을 갖고,
    상기 제 2 기준 자성층은 상기 상기 기판의 상부면에 대해 실질적으로 수직하게 고정된 제 2 자화방향을 갖고,
    상기 자유층의 자화방향은 상기 제 1 자화방향 또는 제 2 자화방향으로 변경 가능한 자기 메모리 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판으로부터 제 1 높이에 배치된 제 1 터널 배리어층;
    상기 기판으로부터 상기 제 1 높이보다 큰 제 2 높이에 배치되며, 상기 제 1 터널 배리어층보다 얇은 제 2 터널 배리어층;
    상기 제 1 터널 배리어층과 상기 제 2 터널 배리어층 사이에 배치되는 자유층;
    상기 제 1 터널 배리어층 아래에 배치되는 제 1 기준 자성층; 및
    상기 제 2 터널 배리어층 상에 배치되는 제 2 기준 자성층을 포함하되,
    상기 제 1 기준 자성층, 상기 제 2 기준 자성층 및 상기 자유층은 상기 기판의 상부면에 대해 실질적으로 수직한 자화방향을 갖고,
    상기 제 1 및 제 2 터널 배리어층들은 상기 기판의 상면에 실질적으로 평행한 (001) 결정면을 갖는 산화 마그네슘(MgO)으로 이루어진 자기 메모리 소자.
  15. 제 14 항에 있어서,
    상기 제 1 기준 자성층은 상기 제 1 터널 배리어층의 제 1 면과 접촉하고, 상기 자유층은 상기 제 1 터널 배리어층의 상기 제 1 면에 대항하는 제 2 면과 접촉하며, 상기 자유층의 상부면은 (001) 결정면을 갖는 자기 메모리 소자.
  16. 제 14 항에 있어서,
    상기 자유층은 상기 제 1 터널 배리어층의 상기 (001) 결정면에 배향된 자성 물질로 이루어진 자기 메모리 소자.
  17. 제 14 항에 있어서,
    상기 제 1 기준 자성층과 상기 제 1 터널 배리어층 사이, 상기 자유층과 상기 제 1 터널 배리어층 사이, 상기 제 2 기준 자성층과 상기 제 2 터널 배리어층 사이, 및 상기 자유층과 상기 제 2 터널 배리어층 사이 중 적어도 어느 하나에서 결정질 자성층을 더 포함하는 자기 메모리 소자.
  18. 제 17 항에 있어서,
    상기 결정질 자성층은 Fe, Co, FeCo, 및 이들의 합금 중에서 적어도 어느 하나를 포함하는 자기 메모리 소자.
  19. 제 17 항에 있어서,
    상기 결정질 자성층은 4~5Å의 두께를 갖는 자기 메모리 소자.
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