JP2021044444A - 磁気記憶装置 - Google Patents

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Abstract

【課題】 優れた磁気特性を有する磁気記憶装置を提供する。【解決手段】 一実施形態による磁気記憶装置は、第１積層体と、第１積層体の上方の第２積層体と、を備え、第１積層体及び第２積層体の各々は、第１方向を向いた磁化を有する第１強磁性体と、第１強磁性体の上方の非磁性の第１導電体と、第１導電体の上方に設けられ、第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、第２強磁性体の上方に設けられ、第２方向を向いた磁化を有する第３強磁性体と、第３強磁性体の上面上の第１絶縁体と、第１絶縁体の上方の第４強磁性体と、を含む。第２積層体の第３強磁性体は、第１積層体の第３強磁性体より厚い。【選択図】 図６

Description

実施形態は、概して磁気記憶装置に関する。
磁気抵抗効果を用いてデータを記憶可能な磁気記憶装置が知られている。
特開２０１９−０５７３４３号公報
特性の向上を可能とする磁気記憶装置を提供しようとするものである。
一実施形態による磁気記憶装置は、第１積層体と、上記第１積層体の上方の第２積層体と、を備え、上記第１積層体及び上記第２積層体の各々は、第１方向を向いた磁化を有する第１強磁性体と、上記第１強磁性体の上方の非磁性の第１導電体と、上記第１導電体の上方に設けられ、上記第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、上記第２強磁性体の上方に設けられ、上記第２方向を向いた磁化を有する第３強磁性体と、上記第３強磁性体の上面上の第１絶縁体と、上記第１絶縁体の上方の第４強磁性体と、を含む。上記第２積層体の上記第３強磁性体は、上記第１積層体の上記第３強磁性体より厚い。
図１は、第１実施形態の記憶装置の機能ブロックを示す。 図２は、第１実施形態のメモリセルアレイの回路図である。 図３は、第１実施形態のメモリセルアレイの一部の断面の構造を示す。 図４は、第１実施形態のメモリセルの構造の詳細の例を示す。 図５は、第１実施形態の磁気抵抗効果素子の構造の詳細の例を示す。 図６は、第１実施形態の複数のメモリセルの層のそれぞれの抵抗変化素子の構造の例を示す。 図７は、第２実施形態の複数のメモリセルの層のそれぞれの抵抗変化素子の構造の例を示す。 図８は、イリジウムの厚さと交換結合の強度の関係を示す。 図９は、第２実施形態の変形例の複数のメモリセルの層のそれぞれの抵抗変化素子の構造の例を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
以下、ｘｙｚ直行座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を差し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。
＜１．第１実施形態＞
＜１．１．磁気記憶装置の全体の構成及び構造＞
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。
入出力回路１２は、例えばメモリコントローラから、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラにデータ（読出しデータ）ＤＡＴを送信する。
ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。
カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書き込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。
書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。
読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。
＜１．２．メモリセルアレイの回路構成＞
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース、βが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞を含み、メモリセルＭＣａ＜α，β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース、βが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞を含み、メモリセルＭＣｂ＜α，β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。
各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのセレクタＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース、βが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α，β＞は、磁気抵抗効果素子ＶＲａ＜α，β＞及びセレクタＳＥａ＜α，β＞を含む。さらに、αが０以上Ｍ以下の全てのケース、βが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α，β＞は、磁気抵抗効果素子ＶＲｂ＜α，β＞及びセレクタＳＥｂ＜α，β＞を含む。
各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとセレクタＳＥとは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、セレクタＳＥは１本のビット線ＢＬと接続されている。
磁気抵抗効果素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。
セレクタＳＥは、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのセレクタＳＥは高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのセレクタＳＥは低抵抗状態、例えば電気的に導通状態である（オン状態である）。セレクタＳＥは、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。セレクタＳＥのオン又はオフにより、当該セレクタＳＥと接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。
＜１．３．メモリセルアレイの構造＞
図３は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図３に示されるように、メモリセルアレイ１１は、複数の単位構造ＵＳを有する。単位構造ＵＳは、図示せぬ半導体基板の、ｚ軸に沿って上方に設けられる。各単位構造ＵＳは、後に詳述されるように、単位構造中の或る層の厚さが異なるのみで、同じ構造を有する。以下、単位構造ＵＳについて記述される。
各単位構造ＵＳは、４つの層を含む。４つの層は、下から、導電体２１の層、メモリセルＭＣの層、導電体２２の層、メモリセルＭＣの層を含む。
各単位構造ＵＳは、最下の層において、複数の導電体２１を含む。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。
各単位構造ＵＳは、下から２番目の層において、複数のメモリセルＭＣを含む。各メモリセルＭＣは、最下層中の１つの導電体２１の上面上に設けられ、ｘｙ面に沿って実質的な円の形状を有し、例えば、上面において底面の面積よりも小さい面積を有する円錐代の形状を有する。メモリセルＭＣは、ｘｙ面において、例えば行列状に配列されている。すなわち、メモリセルＭＣのうちのいくつかが、ｘ軸に沿って並んで複数の行を構成するとともに、メモリセルＭＣの別のいくつかが、各導電体２１の上面上でｙ軸に沿って並んで複数の列を構成している。下から２番目の層のメモリセルＭＣは、最上層中のメモリセルＭＣとの区別のために、下側メモリセルＭＣＬと称される場合がある。
各単位構造ＵＳは、下から３番目の層において、複数の導電体２２を含む。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数の下側メモリセルＭＣＬのそれぞれの上面と接続されている。このような構造であることに基づいて、各下側メモリセルＭＣＬは、底面においてただ１つの導電体２１の上面と接続されているとともに、上面においてただ１つの導電体２２と接続されている。各導電体２２は、１つのビット線として機能する。
各単位構造ＵＳは、最上の層において、複数のメモリセルＭＣを含む。以下、最上層中のメモリセルＭＣは、下から２番目の層中のメモリセルＭＣと区別するために、上側メモリセルＭＣＵと称される場合がある。上側メモリセルＭＣＵは、下側メモリセルＭＣＬと同じく、ｘｙ面において行列状に配列されている。すなわち、複数の上側メモリセルＭＣＵが、導電体２２に沿って、かつｘ軸に沿って並び、底面において１つの導電体２２の上面と接続されている。また、複数の上側メモリセルＭＣＵは、ｙ軸に沿って並ぶ。
以上記述された単位構造ＵＳがｚ軸に沿って繰り返し設けられている。各単位構造ＵＳは、上面及び（又は）底面において、別の単位構造ＵＳと接続されている。すなわち、或る第１単位構造ＵＳの各導電体２１は、底面において、別の第２単位構造ＵＳのうちのｙ軸に沿って並ぶ複数の上側メモリセルＭＣＵのそれぞれの上面と接続されている。このような構造であることに基づいて、各上側メモリセルＭＣＵは、底面においてただ１つの導電体２２と接続されているとともに、上面においてただ１つの導電体２１と接続されている。
また、上記のように複数の単位構造ＵＳが設けられることによって、メモリセルアレイ１１は、メモリセルＭＣの複数の層を含む。以下、メモリセルＭＣの複数の層は、下（ｚ軸上のより小さい座標の位置）から上（ｚ軸上のより大きい座標の位置）に向かって順に、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、…と称される。例として、メモリセルアレイ１１は、ｎ個の層、すなわち、第１層Ｌ１から第ｎ層Ｌｎを含む。
メモリセルアレイ１１は、さらに、導電体２１及び２２、並びにメモリセルＭＣを設けられていない領域において層間絶縁体を含む。
＜１．３．１．メモリセルの構造＞
図４は、第１実施形態のメモリセルＭＣの構造の詳細の例を示す。図４に示されるように、各メモリセルＭＣは、セレクタＳＥとして機能する積層体と、磁気抵抗効果素子ＶＲとして機能する積層体を含む。
セレクタＳＥは、可変抵抗材料３２を含む。セレクタＳＥは、下部電極３１及び上部電極３３をさらに含み得る。図４及び以下の記述は、そのような例に基づく。下部電極３１は、セレクタＳＥの底面を含む部分に位置し、上部電極３３は、セレクタＳＥの上面を含む部分に位置する。可変抵抗材料３２は、下部電極３１と上部電極３３との間に位置する。例として、可変抵抗材料３２は、底面において下部電極３１の上面に接し、上面において上部電極３３の底面に接する。
可変抵抗材料３２（セレクタＳＥ）は、例えば２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料３２の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料３２の上面及び底面の他方である。可変抵抗材料３２は、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。又は、例えば、可変抵抗材料３２は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。同様に、可変抵抗材料３２は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、及びアンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素をさらに含んでもよい。
磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示し、ＭＴＪ（magnetic tunnel junction）を含む。具体的には、磁気抵抗効果素子ＶＲは、強磁性体４１、絶縁体４２、及び強磁性体４３を含む。絶縁体４２は強磁性体４１及び強磁性体４３の間に設けられる。例として、強磁性体４１は、磁気抵抗効果素子ＶＲの底面を含む部分に位置するとともに上部電極３３の上面上に位置し、強磁性体４３は、磁気抵抗効果素子ＶＲの上面を含む部分に位置する。例として、絶縁体４２は強磁性体４１の上面上に位置し、強磁性体４３は絶縁体４２の上面上に位置する。以下の記述及び図は、これらの例に基づく。
強磁性体４１は、ＳＡＦ（synthetic antiferromagnetic）構造を有し、そのために、複数の磁性体及び導電体が積層された構造を有する。強磁性体４１の構造の詳細については後述される。強磁性体４１は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性体４１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性体４１は、いわゆる参照層として機能することができる。強磁性体４１は、絶縁体４２と接する位置における強磁性体４１４（図示せず）、及び強磁性体４１１に接する強磁性体４１３（図示せず）を含み、上記の強磁性体４１の磁化は、強磁性体４１４及び強磁性体４１３の磁化を指す。
絶縁体４２は、絶縁体を含むか、絶縁体からなり、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。
強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、或いはＣｏＦｅＢ又はＦｅＢからなる。強磁性体４３は、強磁性体４１、絶縁体４２、及び強磁性体４３の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性体４３の磁化の向きはデータ書込みによって可変であり、強磁性体４３は、いわゆる記憶層として機能することができる。
強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、２つの相違する抵抗値を有する状態のうちの低い方の抵抗を有する状態にある。強磁性体４３の磁化の向きが強磁性体４１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、２つの相違する抵抗値を有する状態のうちの高い方の抵抗を有する状態にある。
データ読出しのために、例えば、データ読出し対象のメモリセルＭＣを流れる読出し電流が使用されて、読出し対象のメモリセルＭＣの磁気抵抗効果素子ＶＲが２つの抵抗の状態のいずれにあるかが判断される。
強磁性体４３から強磁性体４１に向かって書込み電流ＩＷＰが流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと平行になる。一方、強磁性体４１から強磁性体４３に向かって書込み電流ＩＷＡＰが流れると、強磁性体４３の磁化の向きは強磁性体４１の磁化の向きと反平行になる。以下、書込み電流ＩＷＰ及びＩＷＡＰは、互いに区別される必要がない場合、各々、書込み電流ＩＷと称され、書込み電流ＩＷについての記述は、書込み電流ＩＷＰ及びＩＷＡＰの両方に当てはまる。
メモリセルＭＣは、さらなる材料の層を含んでいてもよい。そのような層は、キャップ層を含む。キャップ層は、磁気抵抗効果素子ＶＲの上面上に位置する。
＜１．３．２．強磁性体４１の構造の詳細＞
図５は、第１実施形態の磁気抵抗効果素子ＶＲの構造の詳細の例を示し、特に、強磁性体４１の構造の詳細の例を示す。
強磁性体４１は、強磁性体４１１、導電体４１２、強磁性体４１３、及び強磁性体４１４を含む。強磁性体４１１、導電体４１２、強磁性体４１３、及び強磁性体４１４は、この順に、ｚ軸上で上に向かって積層されている。
強磁性体４１１は、例えば、コバルトプラチナ（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、又はＣｏＰｄからなる。強磁性体４１１は、強磁性体４１１、４１３、及び４１４、並びに導電体４１２の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば、界面と直交する方向に沿った磁化容易軸を有する。強磁性体４１１は、強磁性体４１３及び４１４により生成されるとともに強磁性体４３に印加される磁界（漏れ磁界）を抑制する。
導電体４１２は、非磁性であり、例えばルテニウム（Ｒｕ）又はイリジウム（Ｉｒ）を含むか、Ｒｕ又はＩｒからなる。導電体４１２は、強磁性体４１１と強磁性体４１３を反強磁性的に交換結合させる。Ｒｕ及びＩｒは、Ｒｕ又はＩｒの層を挟む２つの磁性体を、Ｒｕ又はＩｒの厚さに基づいて、磁性結合させるか或いは反強磁性結合させる。導電体４１２は、強磁性体４１１と強磁性体４１３を反強磁性結合させる厚さを有する。導電体４１２は、Ｐｔ及び（又は）Ｐｄの層をさらに含んでいてもよい。導電体４１２は、当該導電体４１２が、第１層Ｌ１から第ｎ層Ｌｎのいずれに含まれるかに基づいて定まる厚さを有する。第１層Ｌ１から第ｎ層Ｌｎ中のそれぞれの導電体４１２は、後に詳述されるように、相違する厚さを有する。導電体４１２は、例えば、０．２ｎｍ以上０．８ｎｍ以下の厚さを有する。
強磁性体４１３は、例えば、ＣｏＦｅＢ又はＦｅＢを含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性体４１１、４１３、及び４１４、並びに導電体４１２の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば、界面と直交する方向に沿った磁化容易軸を有する。上記のように、強磁性体４１１と強磁性体４１３は反強磁性結合しており、よって、強磁性体４１３は強磁性体４１１の磁化の向きと反対を向く磁化を有する。
強磁性体４１４は、例えば、ＣｏＦｅＢ又はＦｅＢを含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性体４１４は、強磁性体４１１、４１３、及び４１４、並びに導電体４１２の界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有し、例えば、界面と直交する方向に沿った磁化容易軸を有する。強磁性体４１４の磁化は、強磁性体４１３の磁化によって維持され、よって、強磁性体４１３の磁化の向きと同じ向きを有する。強磁性体４１４は、例えば、強磁性体４１３と同じ元素を含み、強磁性体４１３と異なる結晶構造を有する。強磁性体４１４は、例えば、０．８ｎｍ以上１．４ｎｍ以下の厚さを有する。
＜１．３．３．強磁性体４１４の層の厚さの詳細＞
図６は、第１実施形態の複数のメモリセルの層のそれぞれの磁気抵抗効果素子ＶＲの構造の例を示す。
上記のように、メモリセルアレイ１１は、メモリセルＭＣの第１層Ｌ１から第ｎ層Ｌｎを含む。第１層Ｌ１のメモリセルＭＣの各々の磁気抵抗効果素子ＶＲは、磁気抵抗効果素子ＶＲ＿１と称される場合がある。同様に、γが２以上ｎ以下の自然数の各々のケースについて、第γ層ＬγのメモリセルＭＣの各々の磁気抵抗効果素子ＶＲは、磁気抵抗効果素子ＶＲ＿γと称される場合がある。
磁気抵抗効果素子ＶＲ＿１からＶＲ＿ｎのそれぞれの強磁性体４１４は、強磁性体４１４＿１から４１４＿ｎと称される場合がある。γが２以上ｎ以下の自然数の各々のケースについて、強磁性体４１４＿γは厚さＴγを有する。
強磁性体４１４＿１から４１４＿ｎは、強磁性体４１４＿γのγの大きさの昇順で、より厚い。すなわち、γが２以上ｎ以下の自然数の各々のケースについて、厚さＴγ＞厚さＴ（γ−１）が充足する。Ｔ２はＴ１＋Δ２であり、同様に、γが２以上ｎ以下の自然数の各々のケースについて、ＴγはＴ（γ−１）＋Δγである。Δ２からΔｎは、互いに異なっていてもよいし、Δ２からΔｎのうちの２つ以上が同じ大きさを有していてもよい。以下、Δ２からΔｎは、互いに区別される必要がない場合、各々、単に差Δと称され、差Δに関する記述は、Δ２からΔｎの全てに当てはまる。
次に、差Δについて記述される。メモリセルアレイ１１は、より下の層から順に形成される。また、磁気記憶装置１の製造は、磁気記憶装置１の完成までに製造途中の構造に対する熱処理を含む。このため、或る熱処理が、当該熱処理の時点ですでに形成されている要素を加熱する。具体的には、例えば、第２層Ｌ２の形成中に行われる熱処理は、第１層Ｌ１中の要素も加熱する。熱処理は、様々な工程において必要ではあるものの、当該熱処理の時点ですでに形成されている要素の或る特性を劣化させ得る。特に、或る熱処理による形成済みの磁気抵抗効果素子ＶＲの加熱が、当該磁気抵抗効果素子ＶＲの磁気特性を劣化させ得る。より下の層に位置する磁気抵抗効果素子ＶＲは、より多くの熱処理にさらされ、より多く劣化された磁気特性を有し得る。
熱処理の累積により劣化する磁気特性は、磁気抵抗効果素子ＶＲによるデータの書込みの特性を含む。上記のように、強磁性体４１の磁化の向きは、データの読出し及び書込みによっても不変であることを意図されており、書込み電流ＩＷが流れることによっても不変であることが要求される。しかしながら、磁気抵抗効果素子ＶＲの熱処理の累積によって磁気特性が劣化すると、当該磁気抵抗効果素子ＶＲを書込み電流ＩＷが流れることによる強磁性体４１４の磁化の向き、ひいては強磁性体４１３の磁化の向きの意図しない反転が起きやすくなる。このような磁気抵抗効果素子ＶＲは、メモリセルＭＣとして使用されることができない。
以上の現象が考慮されて、差Δが選択される。強磁性体４１４の磁化の向きは、強磁性体４１３の磁化によって維持され、強磁性体４１３の磁化の向きは、導電体４１２を介した強磁性体４１１との交換結合を利用して、不変である（固定されている）ことを意図されている。このことに基づいて、強磁性体４１４がより薄ければ、強磁性体４１４の磁化の向きは維持されやすく、強磁性体４１４の磁化の向き、ひいては強磁性体４１３の磁化の向きは反転しにくい。このことが利用されて、より下の層中の強磁性体４１４は、より多くの熱処理に晒されて、その磁気特性においてより大きく劣化しやすいので、予定される劣化を考慮して、より薄い。例えば、厚さＴ１から厚さＴｎは、実験やメモリセルＭＣの層Ｌの数に基づいて、完成した磁気記憶装置１の各磁気抵抗効果素子ＶＲに求められる特性、例えば書込み電流の供給によって強磁性体４１３及び４１４の磁化の向きが反転しない磁気特性を有するように、決定されることが可能である。
また、熱処理の累積により劣化する磁気特性は、磁気抵抗効果素子ＶＲのＭＲ（magnetoresistance）比も含む。
＜１．４．利点（効果）＞
第１実施形態によれば、以下に記述されるように、優れた磁気特性を有する磁気抵抗効果素子ＶＲを含んだ磁気記憶装置１が提供されることが可能である。
図３のようなｚ軸に沿って並ぶ複数のメモリセルＭＣの層が設けられる場合に、複数のメモリセルＭＣの層のそれぞれの強磁性体４１４が全て同じ厚さを有する構造が考えられる。このような構造の形成のために、形成の途中で複数回の熱処理が行われる必要がある。このため、図６を参照して記述されたように、形成の過程で、より下の層に位置する磁気抵抗効果素子ＶＲが、より多くの熱処理に晒されて、磁気特性においてより大きく劣化し得る。このため、強磁性体４１４が、層によらずに或る同じ厚さを有する場合、或る層中の磁気抵抗効果素子ＶＲが磁気記憶装置の完成後に求められる磁気特性を維持しているとしても、当該層より下の層の磁気抵抗効果素子ＶＲは、求められる磁気特性を有しない場合がある。このことは、磁気記憶装置１の記憶容量の向上のためにより多くのメモリセルＭＣの層の実現をすることを妨げ得る。
第１実施形態によれば、より上の層中の磁気抵抗効果素子ＶＲの強磁性体４１４は、より厚い。強磁性体４１４は、より薄いと、磁化をより強く維持されやすく、よって、強磁性体４１４の磁化の向きはより反転しにくい。このため、より薄い強磁性体４１４は、当該強磁性体４１４が形成された後の熱処理によって磁気特性において劣化したとしても、求められる磁気特性をより維持しやすい。すなわち、より薄い強磁性体４１４を有する磁気抵抗効果素子ＶＲは、磁気特性の劣化に対してより高い許容量を有する。このため、磁気特性の劣化が抑制された磁気抵抗効果素子ＶＲが形成されることが可能である。このことは、さらに、より多くのメモリセルＭＣの層の実現を可能にし、より大きな容量を有する磁気記憶装置１の実現を可能にする。
＜２．第２実施形態＞
第２実施形態は、位置に依存して異なる厚さを有する要素の点において、第１実施形態と異なる。
＜２．１．構造＞
第１実施形態では、熱処理の累積による磁気特性の劣化の許容量を高めるために、相違するメモリセルＭＣの層Ｌ中の強磁性体４１４が、相違する厚さを有する。これに対して、第２実施形態では、相違するメモリセルＭＣの層Ｌ中の導電体４１２が、相違する厚さを有する。第２実施形態の磁気記憶装置１のその他の特徴については、第１実施形態の磁気記憶装置１のものと同じである。
図７は、第２実施形態の複数のメモリセルの層のそれぞれの磁気抵抗効果素子ＶＲの構造の例を示す。第２実施形態の磁気抵抗効果素子ＶＲは、第１実施形態のものとの区別のために、磁気抵抗効果素子ＶＲ２と称される場合がある。第γ層ＬγのメモリセルＭＣの各々の磁気抵抗効果素子ＶＲ２は、磁気抵抗効果素子ＶＲ２＿γと称される場合がある。
磁気抵抗効果素子ＶＲ２＿１からＶＲ２＿ｎのそれぞれの導電体４１２は、導電体４１２＿１から４１２＿ｎと称される場合がある。γが２以上ｎ以下の自然数の各々のケースについて、導電体４１２＿γは厚さｔγを有する。厚さｔγは、０．２ｎｍ以上０．８ｎｍ以下の範囲にある。
上記のように、導電体４１２は、強磁性体４１１と強磁性体４１３を反強磁性的に交換結合させることを意図されており、これを可能にする材料を含む。そのような材料は、例えば、上記のＲｕ又はＩｒを含む。Ｒｕ及びＩｒを含め、強磁性体４１１に使用される材料の相違する厚さに対するそれぞれの交換結合強度を示す曲線は、図８に示されるように、１または複数の極大点を有する。交換結合強度の各極大点をもたらす強磁性体４１１の厚さよりも薄い領域及び厚い領域では、交換結合強度は単純減少する。この特徴が利用されて、導電体４１２＿１から４１２＿ｎの厚さが選択される。具体的には、以下の通りである。
図７に示されるように、導電体４１２＿１から４１２＿ｎは、導電体４１２の厚さの増加に対して交換結合強度において単純減少する領域で、導電体４１２＿γのγの大きさの昇順で、より厚い。すなわち、γが２以上ｎ以下の自然数の各々のケースについて、ｔγ＞ｔ（γ−１）が充足する。ｔ２はｔ１＋δ２であり、同様に、γが２以上ｎ以下の自然数の各々のケースについて、ｔγはｔ（γ−１）＋δγである。δ２からδγは、全て、正の値を有する。δ２からδｎは、互いに異なっていてもよいし、δ２からδｎのうちの２つ以上が同じ大きさを有していてもよい。
例として、導電体４１２＿１は、極大点の交換結合強度をもたらす厚さを有し、導電体４１２＿１から４１２＿ｎは、この順で、より厚い。
＜２．２．効果＞
第２実施形態によれば、より上の層中の磁気抵抗効果素子ＶＲの導電体４１２は、導電体４１２の厚さの増加に対して単純減少する領域で、より厚い。より薄い導電体４１２を挟む強磁性体４１１及び４１３は、より強い交換結合を有する。よって、第１実施形態と同じ利点を得られる。
＜２．３．変形例＞
導電体４１２＿１から４１２＿ｎは、導電体４１２の厚さの減少に対して単純減少する領域で、強磁性体４１４＿γのγの大きさの昇順に、より薄くてもよい。すなわち、図９に示されるように、δ２からδｎは、全て、負の値を有する。図９は、第２実施形態の変形例の複数のメモリセルの層のそれぞれの抵抗変化素子の構造の例を示す。例として、導電体４１２＿１は、極大点の交換結合強度をもたらす厚さを有し、導電体４１２＿１から４１２＿ｎは、この順で、より薄い。
変形例によっても、第１実施形態と同じ利点を得られる。
また、第２実施形態（変形例を含む）は、第１実施形態と組み合わせられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＶＲ…磁気抵抗効果素子、ＳＥ…セレクタ、ＷＬ…ワード線、ＢＬ…ビット線、２１、２２、４１２…導電体、３１、３３…電極、３２…可変抵抗材料、４１、４３、４１１、４１３、４１４…強磁性体、４２…絶縁体。

Claims (10)

  1. 第１積層体と、前記第１積層体の上方の第２積層体と、を備え、
    前記第１積層体及び前記第２積層体の各々は、
    第１方向を向いた磁化を有する第１強磁性体と、
    前記第１強磁性体の上方の非磁性の第１導電体と、
    前記第１導電体の上方に設けられ、前記第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、
    前記第２強磁性体の上方に設けられ、前記第２方向を向いた磁化を有する第３強磁性体と、
    前記第３強磁性体の上面上の第１絶縁体と、
    前記第１絶縁体の上方の第４強磁性体と、
    を含み、
    前記第２積層体の前記第３強磁性体は、前記第１積層体の前記第３強磁性体より厚い、
    磁気記憶装置。
  2. 前記第１積層体の前記第３強磁性体及び前記第２積層体の前記第３強磁性体の各々は、０．８ｎｍ以上１．４ｎｍ以下の厚さを有する、
    請求項１に記載の磁気記憶装置。
  3. 第１積層体乃至第ｎ積層体（ｎは２以上の自然数）と、を備え、
    Ｘが２からｎの自然数の各々のケースについて、前記第Ｘ積層体は前記第（Ｘ−１）積層体の上方に位置し、
    前記第１積層体乃至前記第ｎ積層体の各々は、
    第１方向を向いた磁化を有する第１強磁性体と、
    前記第１強磁性体の上方の非磁性の第１導電体と、
    前記第１導電体の上方に設けられ、前記第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、
    前記第２強磁性体の上方に設けられ、前記第２方向を向いた磁化を有する第３強磁性体と、
    前記第３強磁性体の上面上の第１絶縁体と、
    前記第１絶縁体の上方の第４強磁性体と、
    を含み、
    Ｘが２からｎの各々のケースについて、前記第Ｘ積層体の前記第３強磁性体は前記第（Ｘ−１）積層体の前記第３強磁性体より厚い、
    磁気記憶装置。
  4. 前記第１積層体乃至前記第ｎ積層体の各々の前記第３強磁性体は、０．８ｎｍ以上１．４ｎｍ以下の厚さを有する、
    請求項３に記載の磁気記憶装置。
  5. 第１積層体と、前記第１積層体の上方の第２積層体と、を備え、
    前記第１積層体及び前記第２積層体の各々は、
    第１方向を向いた磁化を有する第１強磁性体と、
    前記第１強磁性体の上方の非磁性の第１導電体と、
    前記第１導電体の上方に設けられ、前記第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、
    前記第２強磁性体の上方に設けられ、前記第２方向を向いた磁化を有する第３強磁性体と、
    前記第３強磁性体の上面上の第１絶縁体と、
    前記第１絶縁体の上方の第４強磁性体と、
    を含み、
    前記第２積層体の前記第１導電体は、前記第１積層体の前記第１導電体の厚さと異なる厚さを有する、
    磁気記憶装置。
  6. 前記第１積層体の前記第１導電体、及び前記第２積層体の前記第１導電体の各々は、０．２ｎｍ以上０．８ｎｍ以下の厚さを有する、
    請求項５に記載の磁気記憶装置。
  7. 第１積層体乃至第ｎ積層体（ｎは２以上の自然数）と、を備え、
    Ｘが２からｎの自然数の各々のケースについて、前記第Ｘ積層体は前記第（Ｘ−１）積層体の上方に位置し、
    前記第１積層体乃至前記第ｎ積層体の各々は、
    第１方向を向いた磁化を有する第１強磁性体と、
    前記第１強磁性体の上方の非磁性の第１導電体と、
    前記第１導電体の上方に設けられ、前記第１方向と異なる第２方向を向いた磁化を有する第２強磁性体と、
    前記第２強磁性体の上方に設けられ、前記第２方向を向いた磁化を有する第３強磁性体と、
    前記第３強磁性体の上面上の第１絶縁体と、
    前記第１絶縁体の上方の第４強磁性体と、
    を含み、
    Ｘが２からｎの各々のケースについて前記第Ｘ積層体の前記第１導電体は前記第（Ｘ−１）積層体の前記第１導電体より厚いか、Ｘが２からｎの各々のケースについて前記第Ｘ積層体の前記第１導電体は前記第（Ｘ−１）積層体の前記第１導電体より薄い、
    磁気記憶装置。
  8. 前記第１積層体乃至前記第ｎ積層体の各々の前記第１導電体は、０．２ｎｍ以上０．８ｎｍ以下の厚さを有する、
    請求項７に記載の磁気記憶装置。
  9. 前記第１積層体の前記第１強磁性体は、前記第１積層体の前記第２強磁性体と、反強磁性結合している、
    請求項１又は請求項５に記載の磁気記憶装置。
  10. Ｘが１からｎの自然数の各々のケースについて、前記第Ｘ積層体の前記第１強磁性体は前記第Ｘ積層体の前記第２強磁性体と反強磁性結合している、
    請求項３又は請求項７に記載の磁気記憶装置。
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