TWI741506B

TWI741506B - 磁性記憶裝置

Info

Publication number: TWI741506B
Application number: TW109106234A
Authority: TW
Inventors: 都甲大; 大坊忠臣; 伊藤順一; 五十嵐太一; 甲斐正
Original assignee: 日商鎧俠股份有限公司
Priority date: 2019-09-12
Filing date: 2020-02-26
Publication date: 2021-10-01
Also published as: CN112490355A; US20210082999A1; US11502125B2; TW202111974A; JP2021044444A; CN112490355B

Abstract

實施形態提供一種能提高特性之磁性記憶裝置。實施形態之磁性記憶裝置具備第1積層體、及上述第1積層體之上方之第2積層體。上述第1積層體及上述第2積層體分別包含：第1鐵磁性體層，其具有朝向第1方向之磁化；第1導電體層，其位於上述第1鐵磁性體層之上方，為非磁性；第2鐵磁性體層，其設置於上述第1導電體層之上方，具有朝向與上述第1方向不同之第2方向之磁化；第1絕緣體層，其與上述第2鐵磁性體層之上表面相接；及第3鐵磁性體層，其位於上述第1絕緣體層之上方。上述第2積層體之上述第2鐵磁性體層厚於上述第1積層體之上述第2鐵磁性體層。

Description

磁性記憶裝置

概略而言，實施形態係關於一種磁性記憶裝置。

已知有能利用磁阻效應記憶資料之磁性記憶裝置。

實施形態提供一種能提高特性之磁性記憶裝置。

實施形態之磁性記憶裝置具備第1積層體、及上述第1積層體之上方之第2積層體。上述第1積層體及上述第2積層體分別包含：第1鐵磁性體層，其具有朝向第1方向之磁化；第1導電體層，其位於上述第1鐵磁性體層之上方，為非磁性；第2鐵磁性體層，其設置於上述第1導電體層之上方，具有朝向與上述第1方向不同之第2方向之磁化；第1絕緣體層，其與上述第2鐵磁性體層之上表面相接；及第3鐵磁性體層，其位於上述第1絕緣體層之上方。上述第2積層體之上述第2鐵磁性體層厚於上述第1積層體之上述第2鐵磁性體層。

1:記憶裝置

11:記憶單元陣列

12:輸入輸出電路

13:控制電路

14:列選擇電路

15:行選擇電路

16:寫入電路

17:讀出電路

21:導電體層

22:導電體層

31:電極

32:可變電阻材料

33:電極

41:鐵磁性體層

42:絕緣體層

43:鐵磁性體層

411:鐵磁性體層

412:導電體層

412_1:導電體層

412_2:導電體層

412_3:導電體層

412_n:導電體層

413:鐵磁性體層

414:鐵磁性體層

414_1:鐵磁性體層

414_2:鐵磁性體層

414_3:鐵磁性體層

414_n:鐵磁性體層

BL:位元線

MC:記憶單元

MCa:記憶單元

MCb:記憶單元

MCL:下側記憶單元

MCU:上側記憶單元

L1:第1層

L2:第2層

L3:第3層

L4:第4層

Ln:第n層

SE:選擇器

SEa:選擇器

SEb:選擇器

US:單位構造

VR:磁阻效應元件

VRa:磁阻效應元件

VRb:磁阻效應元件

VR_1:磁阻效應元件

VR_2:磁阻效應元件

VR_3:磁阻效應元件

VR_n:磁阻效應元件

VR2_1:磁阻效應元件

VR2_2:磁阻效應元件

VR2_3:磁阻效應元件

VR2_n:磁阻效應元件

WL:字元線

WLa:字元線

WLb:字元線

圖1表示第1實施形態之記憶裝置之功能模塊。

圖2係第1實施形態之記憶單元陣列之電路圖。

圖3表示第1實施形態之記憶單元陣列的一部分之剖面之構造。

圖4表示第1實施形態之記憶單元之詳細構造之例。

圖5表示第1實施形態之磁阻效應元件之詳細構造之例。

圖6表示第1實施形態之複數個記憶單元之層各自的電阻變化元件之構造之例。

圖7表示第2實施形態之複數個記憶單元之層各自的電阻變化元件之構造之例。

圖8表示銥之厚度與交換耦合之強度之關係。

圖9表示第2實施形態之變化例之複數個記憶單元之層各自的電阻變化元件之構造之例。

以下參照圖式說明實施形態。於以下說明中，具有大致相同之功能及構成之構成要素被標註了相同之符號，從而有時會省略重複之說明。圖式係模式性者，厚度與平面尺寸之關係、各層厚度之比例等有可能與實際情況不同。又，各圖式之間亦有可能包含彼此之尺寸關係或比例不同之部分。又，關於某實施形態之說明除非明確指出或不言而喻要排除在外，否則全部適用於其他實施形態之說明。

於本說明書及申請專利範圍中，所謂某第1要素「連接」於其他第2要素，包括第1要素直接或者經由始終或選擇性地具有導電性之要素連接於第2要素之情況。

以下，使用xyz正交座標系統說明實施形態。於以下說明中，所謂「下」及其派生詞、關聯詞表示z軸上較小座標之位置，所謂「上」及其派生詞、關聯詞表示z軸上較大座標之位置。

<1.第1實施形態>

<1.1.磁性記憶裝置整體之構成及構造>

圖1表示第1實施形態之磁性記憶裝置之功能模塊。如圖1所示，磁性記憶裝置1包含記憶單元陣列11、輸入輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16及讀出電路17。

記憶單元陣列11包含複數個記憶單元MC、複數根字元線WL及複數根位元線BL。記憶單元MC能非揮發地記憶資料。各記憶單元MC與1根字元線WL及1根位元線BL連接。字元線WL與列(row)建立有關聯。位元線BL與行(column)建立有關聯。藉由1列之選擇及1行或複數行之選擇，特定1個或複數個記憶單元MC。

輸入輸出電路12例如自記憶體控制器接收各種控制信號CNT、各種指令CMD、位址信號ADD、資料(寫入資料)DAT，例如向記憶體控制器發送資料(讀出資料)DAT。

列選擇電路14自輸入輸出電路12接收位址信號ADD，並使與藉由所接收到之位址信號ADD而特定之列建立有關聯之1根字元線WL成為已被選擇之狀態。

行選擇電路15自輸入輸出電路12接收位址信號ADD，並使與藉由所接收到之位址信號ADD而特定之行建立有關聯之複數根位元線BL成為已被選擇之狀態。

控制電路13自輸入輸出電路12接收控制信號CNT及指令CMD。控制電路13基於藉由控制信號CNT而指示之控制及指令CMD，控制寫入電路16及讀出電路17。具體而言，控制電路13於向記憶單元陣列11寫入資料之期間，將用於資料寫入之電壓供給至寫入電路16。又，控制電路13於自記憶單元陣列11讀出資料之期間，將用於資料讀出之電壓供給至讀出電路17。

寫入電路16自輸入輸出電路12接收寫入資料DAT，並基於控制電路13之控制及寫入資料DAT，將用於資料寫入之電壓供給至行選擇電路15。

讀出電路17包含感測放大器，基於控制電路13之控制，使用用於資料讀出之電壓，調出記憶單元MC中保持之資料。將所調出之資料作為讀出資料DAT供給至輸入輸出電路12。

<1.2.記憶單元陣列之電路構成>

圖2係第1實施形態之記憶單元陣列11之電路圖。如圖2所示，記憶單元陣列11包含M+1(M為自然數)根字元線WLa(WLa<0>、WLa<1>、…、WLa<M>)、及M+1根字元線WLb(WLb<0>、WLb<1>、…、WLb<M>)。記憶單元陣列11進而包含N+1(N為自然數)根位元線BL(BL<0>、BL<1>、…、BL<N>)。

各記憶單元MC(MCa及MCb)具有2個節點，於第1節點處與1根字元線WL連接，於第2節點處與1根位元線BL連接。更具體而言，記憶單元MCa包含記憶單元MCa<α，β>，其中<α，β>係α為0以上M以下之整數之全部情況與β為0以上N以下之整數之全部情況之全部組合，記憶單元MCa<α，β>連接於字元線WLa<α>與位元線BL<β>之間。同樣地，記憶單元MCb包含記憶單元MCb<α，β>，其中<α，β>係α為0以上M以下之整數之全部情況與β為0以上N以下之整數之全部情況之全部組合，記憶單元MCb<α，β>連接於字元線WLb<α>與位元線BL<β>之間。

各記憶單元MC包含1個磁阻效應元件VR(VRa或VRb)及1{個選擇器SE(SEa或SEb)。更具體而言，記憶單元MCa<α，β>包含磁阻效應元件VRa<α，β>及選擇器SEa<α，β>，其中<α，β>係α為0以上M以下之整數之全部情況與β為0以上N以下之整數之全部情況之全部組合。進而，記憶單元MCb<α，β>包含磁阻效應元件VRb<α，β>及選擇器SEb<α，β>，其中<α，β>係α為0以上M以下之全部情況與β為0以上N以下之整數之全部情況之全部組合。

於各記憶單元MC中，磁阻效應元件VR與選擇器SE串聯連接。磁阻效應元件VR與1根字元線WL連接，選擇器SE與1根位元線BL連接。

磁阻效應元件VR能於低電阻狀態與高電阻狀態之間切換。磁阻效應元件VR利用該等2種電阻狀態之差異，能保持1位元之資料。

選擇器SE具有2個端子，於沿著第1方向對2端子間施加未達第1閾值之電壓之情形時，該選擇器SE為高電阻狀態，例如非電性導通狀態(切斷狀態)。另一方面，於沿著第1方向對2端子間施加第1閾值以上之電壓之情形時，該選擇器SE為低電阻狀態，例如電性導通狀態(接通狀態)。選擇器SE進而於與第1方向相反之第2方向上，亦具有與此種基於沿著第1方向施加之電壓之大小而於高電阻狀態與低電阻狀態之間切換之功能相同的功能。藉由選擇器SE之接通或切斷，能控制是否向與該選擇器SE連接之磁阻效應元件VR供給電流，即選擇還是不選擇該磁阻效應元件VR。

<1.3.記憶單元陣列之構造>

圖3表示第1實施形態之記憶單元陣列11的一部分之剖面之構造。如圖3所示，記憶單元陣列11具有複數個單位構造US。單位構造US沿著z軸設置於未圖示之半導體基板之上方。各單位構造US如下文詳細所述，除了單位構造中之某層之厚度不同以外，其他具有相同之構造。以下說明單位構造US。

各單位構造US包含4層。4層自下而上包括導電體層21、記憶單元MC之層、導電體層22、記憶單元MC之層。

各單位構造US於最下層，包含複數個導電體層21。導電體層21沿著y軸延伸，沿著x軸排列。各導電體層21作為1根字元線WL而發揮功能。

各單位構造US於自下數第2層，包含複數個記憶單元MC。各記憶單元MC設置於最下層中之1個導電體層21之上表面上，沿著xy面具有實質上為圓之形狀，例如具有於上表面具有較底面之面積小之面積的圓錐台之形狀。記憶單元MC於xy面例如呈矩陣狀排列。即，記憶單元MC中之若干個沿著x軸排列而構成複數列，並且記憶單元MC中之另外若干個於各導電體層21之上表面上沿著y軸排列而構成複數行。自下數第2層中之記憶單元MC有時被稱為下側記憶單元MCL，以便與最上層中之記憶單元MC加以區別。

各單位構造US於自下數第3層，包含複數個導電體層22。導電體層22沿著x軸延伸，沿著y軸排列。各導電體層22於底面，與沿著x軸排列之複數個下側記憶單元MCL各自之上表面連接。基於形成為此種構造，各下側記憶單元MCL於底面僅與1個導電體層21之上表面連接，並且於上表面僅與1個導電體層22連接。各導電體層22作為1根位元線而發揮功能。

各單位構造US於最上層，包含複數個記憶單元MC。以下，最上層中之記憶單元MC有時被稱為上側記憶單元MCU，以便與自下數第2層中之記憶單元MC加以區別。上側記憶單元MCU與下側記憶單元MCL相同，於xy面呈矩陣狀排列。即，複數個上側記憶單元MCU沿著導電體層22且沿著x軸排列，於底面與1個導電體層22之上表面連接。又，複數個上側記憶單元MCU沿著y軸排列。

以上所述之單位構造US沿著z軸反覆設置。各單位構造US於上表面及(或)底面，與其他單位構造US連接。即，某第1單位構造US之各導電體層21於底面，與其他第2單位構造US中沿著y軸排列之複數個上側記憶單元MCU各自之上表面連接。基於形成為此種構造，各上側記憶單元MCU於底面僅與1個導電體層22連接，並且於上表面僅與1個導電體層21連接。

又，藉由如上所述般設置複數個單位構造US，記憶單元陣列11包含記憶單元MC之複數層。以下，記憶單元MC之複數層自下(z軸上較小座標之位置)而上(z軸上較大座標之位置)，依序被稱為第1層L1、第2層L2、第3層L3、第4層L4、…。作為一例，記憶單元陣列11包含n層，即第1層L1至第n層Ln。

記憶單元陣列11進而於未設置導電體層21及22、以及記憶單元MC之區域，包含層間絕緣層。

<1.3.1.記憶單元之構造>

圖4表示第1實施形態之記憶單元MC之詳細構造之例。如圖4所示，各記憶單元MC包含作為選擇器SE而發揮功能之積層體、及作為磁阻效應元件VR而發揮功能之積層體。

選擇器SE含有可變電阻材料32。選擇器SE可進而包含下部電極31及上部電極33。圖4及以下說明便基於此例。下部電極31位於選擇器SE之包含底面之部分，上部電極33位於選擇器SE之包含上表面之部分。可變電阻材料32位於下部電極31與上部電極33之間。作為一例，可變電阻材料32於底面與下部電極31之上表面相接，於上表面與上部電極33之底面相接。

可變電阻材料32(選擇器SE)例如為2端子間開關元件，2端子中之第1端子相當於可變電阻材料32之上表面及底面中之一者，2端子中之第2端子為可變電阻材料32之上表面及底面中之另一者。可變電阻材料32例如可含有選自由碲(Te)、硒(Se)及硫(S)所組成之群之至少1種以上硫屬元素。或者，例如可變電阻材料32亦可含有包含上述硫屬元素之化合物即硫屬化物。同樣地，可變電阻材料32亦可進而含有選自由硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)及銻(Sb)所組成之群之至少1種以上元素。

磁阻效應元件VR會表現出穿隧磁阻效應，包含MTJ(magnetic tunnel junction，磁性穿隧接面)。具體而言，磁阻效應元件VR包含鐵磁性體層41、絕緣體層42及鐵磁性體層43。絕緣體層42設置於鐵磁性體層41與鐵磁性體層43之間。作為一例，鐵磁性體層41位於磁阻效應元件VR之包含底面之部分，並且位於上部電極33之上表面上，鐵磁性體層43位於磁阻效應元件VR之包含上表面之部分。作為一例，絕緣體層42位於鐵磁性體層41之上表面上，鐵磁性體層43位於絕緣體層42之上表面上。以下說明及圖式便基於該等示例。

鐵磁性體層41具有SAF(synthetic antiferromagnetic，合成反鐵磁)構造，因此具備積層有複數個磁性體層及導電體層之構造。關於鐵磁性體層41之詳細構造，將於下文加以說明。鐵磁性體層41具有沿著貫穿鐵磁性體層41、絕緣體層42及鐵磁性體層43之界面之方向之易磁化軸(藉由箭頭表示)，例如具有沿著與界面正交之方向之易磁化軸。意欲使鐵磁性體層41之磁化方向不會隨著磁性記憶裝置1中之資料之讀出及寫入而改變。鐵磁性體層41能作為所謂之參考層而發揮功能。鐵磁性體層41包含位於與絕緣體層42相接之位置之鐵磁性體層414(未圖示)、及介隔導電體層412而與鐵磁性體層411相接之鐵磁性體層413(未圖示)，上述鐵磁性體層41之磁化係指鐵磁性體層414及鐵磁性體層413之磁化。

絕緣體層42包含絕緣體，或由絕緣體構成，例如含有氧化鎂(MgO)，或由MgO構成。

鐵磁性體層43例如含有鈷鐵硼(CoFeB)或硼化鐵(FeB)，或者由CoFeB或FeB構成。鐵磁性體層43具有沿著貫穿鐵磁性體層41、絕緣體層42及鐵磁性體層43之界面之方向之易磁化軸(藉由箭頭表示)，例如具有沿著與界面正交之方向之易磁化軸。鐵磁性體層43之磁化方向可因資料寫入而改變，鐵磁性體層43能作為所謂之記憶層而發揮功能。

若鐵磁性體層43之磁化方向與鐵磁性體層41之磁化方向平行，則磁阻效應元件VR處於2種具有不同電阻值之狀態中具有較低電阻之狀態下。若鐵磁性體層43之磁化方向與鐵磁性體層41之磁化方向反平行，則磁阻效應元件VR處於2種具有不同電阻值之狀態中具有較高電阻之狀態下。

為了讀出資料，例如使用於資料讀出對象之記憶單元MC中流通之讀出電流，對讀出對象之記憶單元MC之磁阻效應元件VR處於2種電阻狀態中之哪一者進行判斷。

若寫入電流IW_P自鐵磁性體層43流向鐵磁性體層41，則鐵磁性體層43之磁化方向與鐵磁性體層41之磁化方向平行。另一方面，若寫入電流IW_AP自鐵磁性體層41流向鐵磁性體層43，則鐵磁性體層43之磁化方向與鐵磁性體層41之磁化方向反平行。以下，寫入電流IW_P及IW_AP於無需相互區別之情形時，均被稱為寫入電流IW，關於寫入電流IW之說明適用於寫入電流IW_P及IW_AP兩者。

記憶單元MC亦可進而包含其他材料之層。此種層包括上覆層。上覆層位於磁阻效應元件VR之上表面上。

<1.3.2.鐵磁性體層41之詳細構造>

圖5表示第1實施形態之磁阻效應元件VR之詳細構造之例，尤其表示鐵磁性體層41之詳細構造之例。

鐵磁性體層41包含鐵磁性體層411、導電體層412、鐵磁性體層413及鐵磁性體層414。鐵磁性體層411、導電體層412、鐵磁性體層413及鐵磁性體層414依序於z軸上向上積層。

鐵磁性體層411例如含有鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)，或者由CoPt、CoNi、或CoPd構成。鐵磁性體層411具有沿著貫穿鐵磁性體層411、413及414、以及導電體層412之界面之方向之易磁化軸(藉由箭頭表示)，例如具有沿著與界面正交之方向之易磁化軸。鐵磁性體層411抑制藉由鐵磁性體層413及414而產生並且對鐵磁性體層43施加之磁場(漏磁場)。

導電體層412為非磁性，例如含有釘(Ru)或銥(Ir)，或者由Ru或Ir構成。導電體層412使鐵磁性體層411與鐵磁性體層413反鐵磁性地交換耦合。Ru及Ir基於Ru或Ir之厚度，使隔著Ru或Ir之層之2個磁性體層磁性耦合或反鐵磁性耦合。導電體層412具有使鐵磁性體層411與鐵磁性體層413反鐵磁性耦合之厚度。導電體層412亦可進而包含Pt及(或)Pd之層。導電體層412具有基於該導電體層412包含於第1層L1至第n層Ln哪一層中而決定之厚度。第1層L1至第n層Ln各層中之導電體層412如下文詳細所述，具有不同之厚度。導電體層412例如具有0.2nm以上0.8nm以下之厚度。

鐵磁性體層413例如含有CoFeB或FeB，或者由CoFeB或FeB構成。具有沿著貫穿鐵磁性體層411、413及414、以及導電體層412之界面之方向之易磁化軸(藉由箭頭表示)，例如具有沿著與界面正交之方向之易磁化軸。如上所述，鐵磁性體層411與鐵磁性體層413反鐵磁性耦合，藉此鐵磁性體層413具有朝向與鐵磁性體層411之磁化方向相反之方向之磁化。

鐵磁性體層414例如含有CoFeB或FeB，或者由CoFeB或FeB構成。鐵磁性體層414具有沿著貫穿鐵磁性體層411、413及414、以及導電體層412之界面之方向之易磁化軸(藉由箭頭表示)，例如具有沿著與界面正交之方向之易磁化軸。鐵磁性體層414之磁化係藉由鐵磁性體層413之磁化而維持，因此具有與鐵磁性體層413之磁化方向相同之方向。鐵磁性體層414例如含有與鐵磁性體層413相同之元素，具有與鐵磁性體層413不同之結晶構造。鐵磁性體層414例如具有0.8nm以上1.4nm以下之厚度。

<1.3.3.鐵磁性體層414之層之厚度之詳細>

圖6表示第1實施形態之複數個記憶單元之層各自的磁阻效應元件VR之構造之例。

如上所述，記憶單元陣列11包含記憶單元MC之第1層L1至第n層Ln。第1層L1之記憶單元MC各自之磁阻效應元件VR有時被稱為磁阻效應元件VR_1。同樣地，第γ層Lγ之記憶單元MC各自之磁阻效應元件VR有時被稱為磁阻效應元件VR_γ，其中γ分別為2以上n以下之自然數之情況。

磁阻效應元件VR_1至VR_n各自之鐵磁性體層414有時被稱為鐵磁性體層414_1至414_n。鐵磁性體層414_γ具有厚度Tγ，其中γ分別為2以上n以下之自然數之情況。

鐵磁性體層414_1至414_n依照鐵磁性體層414_γ之γ之大小之升序而變厚。即，滿足厚度Tγ>厚度T(γ-1)，其中γ分別為2以上n以下之自然數之情況。T2為T1+△2，同樣地，Tγ為T(γ-1)+△γ，其中γ分別為2以上n以下之自然數之情況。△2至△n可互不相同，亦可為△2至△n中之2個以上具有相同之大小。以下，△2至△n於無需相互區別之情形時，均被簡稱為差△，關於差△之說明適用於△2至△n全體。

其次說明差△。記憶單元陣列11係自下層向上層依序形成。又，磁性記憶裝置1之製造於磁性記憶裝置1完成之前包含對製造過程中之構造進行之熱處理。因此，某熱處理係加熱於該熱處理之時點已經形成之要素。具體而言，例如於形成第2層L2之過程中進行之熱處理係加熱第1層L1中之要素。熱處理儘管於各步驟中必須存在，但卻有可能使於該熱處理之時點已經形成之要素之某特性劣化。尤其是某熱處理對已經形成之磁阻效應元件VR之加熱有可能使該磁阻效應元件VR之磁特性劣化。位於較下層之磁阻效應元件VR會受到較多熱處理，從而有可能具有遭到較大程度劣化之磁特性。

隨著熱處理之累積而劣化之磁特性包括藉由磁阻效應元件VR寫入資料之特性。如上所述，意欲使鐵磁性體層41之磁化方向不會隨著資料之讀出及寫入而改變，要求其不會隨著寫入電流IW之流通而改變。然而，若隨著磁阻效應元件VR之熱處理之累積，磁特性劣化，則寫入電流IW於該磁阻效應元件VR中流通易於引起鐵磁性體層414之磁化方向進而鐵磁性體層413之磁化方向意外反轉。此種磁阻效應元件VR無法作為記憶單元MC使用。

考慮到以上現象，故選擇差△。鐵磁性體層414之磁化方向係藉由鐵磁性體層413之磁化而維持，關於鐵磁性體層413之磁化方向，意欲利用經由導電體層412與鐵磁性體層411之交換耦合而保持不變(固定)。據此，鐵磁性體層414越薄，則鐵磁性體層414之磁化方向越易維持，鐵磁性體層414之磁化方向進而鐵磁性體層413之磁化方向越難反轉。利用該點，較下層中之鐵磁性體層414受到較多熱處理，從而於其磁特性方面易於較大程度地劣化，因此考慮到預定之劣化，其要較薄。例如，厚度T1至厚度Tn可基於實驗或記憶單元MC之層L之數量，以使其具有對所完成之磁性記憶裝置1之各磁阻效應元件VR要求之特性，例如藉由寫入電流之供給避免鐵磁性體層413及414之磁化方向反轉之磁特性之方式加以決定。

又，隨著熱處理之累積而劣化之磁特性亦包括磁阻效應元件VR之MR(magnetoresistance，磁阻)比。

<1.4.優點(效果)>

根據第1實施形態，如下所述，能提供一種包含具有優異之磁特性之磁阻效應元件VR之磁性記憶裝置1。

於如圖3所示般設置有沿著z軸排列之複數個記憶單元MC之層之情形時，可考慮複數個記憶單元MC之層各自之鐵磁性體層414全部具有相同厚度之構造。要想形成此種構造，必須於形成之過程中進行複數次熱處理。因此，如參照圖6所述，於形成之過程中，位於較下層之磁阻效應元件VR會受到較多熱處理，從而於磁特性方面有可能較大程度地劣化。因此，於鐵磁性體層414全部具有某一相同厚度之情形時，存在如下情形：雖然某層中之磁阻效應元件VR於磁性記憶裝置完成後維持了所被要求之磁特性，但較該層靠下之層之磁阻效應元件VR不會具有所被要求之磁特性。其有可能妨礙為了提高磁性記憶裝置1之記憶容量而設置較多記憶單元MC之層的實現。

根據第1實施形態，較上層中之磁阻效應元件VR之鐵磁性體層414較厚。若鐵磁性體層414較薄，則易於較強地維持磁化，藉此鐵磁性體層414之磁化方向較難反轉。因此，鐵磁性體層414較薄，則即便其會因形成該鐵磁性體層414後之熱處理而於磁特性方面有所劣化，但較易維持所被要求之磁特性。即，具有較薄鐵磁性體層414之磁阻效應元件VR對於磁特性之劣化具有較大容許量。因此，能形成磁特性之劣化得到抑制之磁阻效應元件VR。其進而能實現較多記憶單元MC之層，能實現具有較大容量之磁性記憶裝置1。

<2.第2實施形態>

第2實施形態於根據不同位置而具有不同厚度之要素之方面，與第1實施形態不同。

<2.1.構造>

於第1實施形態中，為了提高磁特性隨著熱處理之累積而劣化之容許量，不同記憶單元MC之層L中之鐵磁性體層414具有不同厚度。而與此相對地，於第2實施形態中，不同記憶單元MC之層L中之導電體層412具有不同厚度。第2實施形態之磁性記憶裝置1之其他特徵與第1實施形態之磁性記憶裝置1相同。

圖7表示第2實施形態之複數個記憶單元之層各自的磁阻效應元件VR之構造之例。第2實施形態之磁阻效應元件VR有時被稱為磁阻效應元件VR2，以便與第1實施形態加以區別。第γ層Lγ之記憶單元MC各自之磁阻效應元件VR2有時被稱為磁阻效應元件VR2_γ。

磁阻效應元件VR2_1至VR2_n各自之導電體層412有時被稱為導電體層412_1至412_n。導電體層412_γ具有厚度tγ，其中γ分別為2以上n以下之自然數之情況。厚度tγ處於0.2nm以上0.8nm以下之範圍內。

如上所述，導電體層412意欲使鐵磁性體層411與鐵磁性體層413反鐵磁性地交換耦合，其含有能達成該意圖之材料。此種材料例如含有上述Ru或Ir。表示各交換耦合強度相對於含有Ru及Ir而用於鐵磁性體層411之材料之不同厚度的曲線如圖8所示，具有1個或複數個極大點。於較帶有交換耦合強度之各極大點之鐵磁性體層411之厚度薄的區域及較其厚的區域，交換耦合強度單純減少。利用該特徵，選擇導電體層412_1至412_n之厚度。具體如下所述。

如圖7所示，導電體層412_1至412_n在交換耦合強度相對於導電體層412之厚度之增加而單純減少之區域，依照導電體層412_γ之γ之大小之升序而變厚。即，滿足tγ>t(γ-1)，其中γ分別為2以上n以下之自然數之情況。t2為t1+δ2，同樣地，tγ為t(γ-1)+δγ，其中γ分別為2以上n以下之自然數之情況。δ2至δγ全部具有正值。δ2至δn可互不相同，亦可為δ2至δn中之2個以上具有相同之大小。

作為一例，導電體層412_1具備帶有極大點之交換耦合強度之厚度，導電體層412_1至412_n依序變厚。

<2.2.效果>

根據第2實施形態，較上層中之磁阻效應元件VR之導電體層412在相對於導電體層412之厚度之增加而單純減少之區域，較厚。隔著較薄導電體層412之鐵磁性體層411及413具有較強之交換耦合。藉此，能獲得與第1實施形態相同之優點。

<2.3.變化例>

導電體層412_1至412_n亦可在相對於導電體層412之厚度之減少而單純減少之區域，依照鐵磁性體層414_γ之γ之大小之升序而變薄。即，如圖9所示，δ2至δn全部具有負值。圖9表示第2實施形態之變化例之複數個記憶單元之層各自的電阻變化元件之構造之例。作為一例，導電體層412_1具備帶有極大點之交換耦合強度之厚度，導電體層412_1至412_n依序變薄。

藉由變化例，亦能獲得與第1實施形態相同之優點。

又，第2實施形態(包括變化例)亦可與第1實施形態組合。

對本發明之若干個實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意欲限定發明之範圍。該等實施形態能以其他各種形態加以實施，能於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍中記載之發明及其同等之範圍內。

[相關申請案]

本申請案享有以日本專利申請案2019-166294號(申請日：2019年9月12日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。