TWI702597B - 記憶裝置及其製造方法 - Google Patents

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伊藤雄一
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Abstract

實施形態提供一種高品質之記憶裝置及其製造方法。 第1導電體沿著第1軸延伸。第1積層體沿著第1軸延伸，與第1導電體電性地連接，且包含沿著第1軸延伸之第1強磁性體。第1絕緣體與第1積層體電性地連接。第2強磁性體與第1絕緣體電性地連接。開關元件使第1端與第2強磁性體電性地連接，響應施加至第1端與第2端之間之電壓，而允許或阻斷自第1端向第2端之電流，且響應施加至第2端與第1端之間之電壓，而允許或阻斷自第2端向第1端之電流。第2導電體沿著第2軸延伸，與第1開關元件之第2端電性地連接。

Description

記憶裝置及其製造方法
實施形態概括而言係關於一種記憶裝置及其製造方法。
已知有一種使用可進行元件之切換之電阻記憶資料之記憶裝置。
實施形態提供一種更高性能之記憶裝置及其製造方法。
一實施形態之記憶裝置包含第1導電體、第1積層體、第1絕緣體、第2強磁性體、第1開關元件、及第2導電體。上述第1導電體沿著第1軸延伸。上述第1積層體沿著上述第1軸延伸，與上述第1導電體電性地連接，且包含沿著上述第1軸延伸之第1強磁性體。上述第1絕緣體與上述第1積層體電性地連接。上述第2強磁性體與上述第1絕緣體電性地連接。上述第1開關元件具有第1端及第2端，使上述第1端與上述第2強磁性體電性地連接，響應於施加至上述第1端與上述第2端之間之電壓而允許或阻斷自上述第1端向上述第2端之電流，且響應於施加至上述第2端與上述第1端之間之電壓而允許或阻斷自上述第2端向上述第1端之電流。上述第2導電體沿著第2軸延伸，且與上述第1開關元件之上述第2端電性地連接。
以下，參照圖式記述實施形態。於以下之記述中，存在具有大致相同之功能及構成之構成要素標註相同符號，而省略重複之說明之情況。圖式係模式性之圖，厚度與平面尺寸之關係、各層之厚度之比率等可與實物不同。又，可包含即便於圖式相互間相互之尺寸之關係或比率亦不同之部分。又，關於某實施形態之記述，只要未明示或自明地排除，則全部亦可作為其他實施形態之記述適用。
於本說明書及申請專利範圍中，所謂某第1要素「連接」於另一第2要素，包含第1要素直接地或始終或選擇性地經由成為導電性之要素連接於第2要素。
(第1實施形態)
＜構成及構造＞
圖1係表示第1實施形態之記憶裝置之功能方塊。如圖1所示，記憶裝置1包含記憶胞陣列11、輸入輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16、及讀出電路17。
記憶胞陣列11包含複數個記憶胞MC、複數條字元線WL、及複數條位元線BL。記憶胞MC可非揮發地記憶資料。各記憶胞MC與1條字元線WL及1條位元線BL連接。字元線WL與 列(row)建立關聯。位元線BL與行(column)建立關聯。藉由1個列之選擇及1個或複數個行之選擇，來特定1個或複數個記憶胞MC。
輸入輸出電路12例如自記憶體控制器接收各種控制信號CNT、各種指令CMD、位址信號ADD、資料(寫入資料)DAT，例如將資料(讀出資料)DAT發送至記憶體控制器。
列選擇電路14自輸入輸出電路12接收位址信號ADD，使與基於所接收之位址信號ADD之列對應之1條字元線WL為已被選擇之狀態。
行選擇電路15自輸入輸出電路12接收位址信號ADD，使與基於所接收之位址信號ADD之行對應之複數條位元線BL為已被選擇之狀態。
控制電路13自輸入輸出電路12接收控制信號CNT及指令CMD。控制電路13基於由控制信號CNT指示之控制及指令CMD，對寫入電路16及讀出電路17進行控制。具體而言，控制電路13於向記憶胞陣列11寫入資料之期間，將用於資料寫入之電壓供給至寫入電路16。又，控制電路13於自記憶胞陣列11讀出資料之期間，將用於資料讀出之電壓供給至讀出電路17。
寫入電路16自輸入輸出電路12接收寫入資料DAT，基於控制電路13之控制及寫入資料DAT，將用於資料寫入之電壓供給至行選擇電路15。
讀出電路17包含感測放大器，基於控制電路13之控制，使用用於資料讀出之電壓算出保存在記憶胞MC中之資料。所算出之資料作為讀出資料DAT供給至輸入輸出電路12。
圖2係第1實施形態之記憶胞陣列11之電路圖。如圖2所示，記憶胞陣列11包含M+1(M為自然數)條字元線WLa(WLa＜0＞、WLa＜1＞、…、WLa＜M＞)及M+1條字元線WLb(WLb＜0＞、WLb＜1＞、…、WLb＜M＞)。記憶胞陣列11又包含N+1(N為自然數)條位元線BL(BL＜0＞、BL＜1＞、…、BL＜N＞)。
各記憶胞MC(MCa及MCb)具有2個節點，於第1節點與1條字元線WL連接，於第2節點與1條位元線BL連接。更具體而言，記憶胞MCa關於α為0以上且M以下之所有情形、β為0以上且N以下之所有情形之所有組合，包含記憶胞MCa＜α，β＞，記憶胞MCa＜α，β＞連接於字元線WLa＜α＞與位元線BL＜β＞之間。同樣地，記憶胞MCb關於α為0以上且M以下之所有情形、β為0以上且N以下之所有情形之所有組合，包含記憶胞MCb＜α，β＞，記憶胞MCb＜α，β＞連接於字元線WLb＜α＞與位元線BL＜β＞之間。
各記憶胞MC包含1個電阻變化元件VR(VRa或VRb)及1個開關元件SEL(SELa或SELb)。更具體而言，關於α為0以上且M以下之所有情形、β為0以上且N以下之所有情形之所有組合，記憶胞MCa＜α，β＞包含電阻變化元件VRa＜α，β＞及開關元件SELa＜α，β＞。進而，關於α為0以上且M以下之所有情形、β為0以上且N以下之所有情形之所有組合，記憶胞MCb＜α，β＞包含電阻變化元件VRb＜α，β＞及開關元件SELb＜α，β＞。
於各記憶胞MC中，電阻變化元件VR與開關元件SEL串聯連接。電阻變化元件VR與1條字元線WL連接，開關元件SEL與1條位元線BL連接。
電阻變化元件VR可於低電阻之狀態與高電阻之狀態之間切換。電阻變化元件VR可利用該2種電阻狀態之差異保存1比特之資料。
開關元件SEL具有2個端子，於對2端子間向第1方向施加小於第1閾值之電壓之情形時，該開關元件SEL為高電阻狀態，例如為電性上非導通狀態(斷開狀態)。另一方面，於對2端子間向第1方向施加第1閾值以上之電壓之情形時，該開關元件SEL為低電阻狀態，例如為電性上導通狀態(接通狀態)。開關元件SEL進而於與第1方向相反之第2方向亦具有與此種基於向第1方向施加之電壓之大小而於高電阻狀態與低電阻狀態之間切換之功能相同之功能。藉由開關元件SEL之接通或斷開，可控制向與該開關元件SEL連接之電阻變化元件VR之電流之供給之有無，即可控制該電阻變化元件VR之選擇或非選擇。
圖3係第1實施形態之記憶胞陣列11之一部分之概略性之構造之立體圖。於圖3中，未表示或簡化表示若干要素。圖4於部分(a)中表示沿著圖3之IVA-IVA線之剖面之一部分之構造，於部分(b)中表示沿著圖3之IVB-IVB線之剖面之一部分之構造。
如圖3及圖4所示，於基板(未圖示)之沿著xy面之面之上方設置有絕緣體20之第1部分20a。於基板設置有電晶體(未圖示)。
絕緣體20之第1部分20a沿著xy面擴展。於第1部分20a上設置有複數個導電體21。導電體21沿著y軸延伸，並沿著x軸具有間隔地排列。各導電體21作為1條位元線BL發揮功能。
於各導電體21之上表面上設置有積層體22。積層體22沿著y軸延伸，並沿著x軸具有間隔地排列。各積層體22例如沿著該積層體22之下方之對應之導電體21延伸，例如具有與對應之導電體21之沿著xy面之形狀(平面形狀)相同之平面形狀。此處，將積層體22之間隔設為F。
各積層體22包含至少1個強磁性體，表現由積層體22中所包含之強磁性體所致之磁化。積層體22中之1個強磁性體之磁化之方向不會根據於記憶裝置1中之資料之讀出及寫入而變化，積層體22可作為所謂參照層發揮功能。
於各積層體22之上表面上設置有複數個絕緣體23。絕緣體23之沿著x軸之長度例如與該絕緣體23之下方之對應之積層體22之寬度相同。絕緣體23之沿著y軸之長度例如與F大致相等。
絕緣體23包含非磁性之絕緣體，或由非磁性之絕緣體構成，例如包含氧化鎂(MgO)，或由MgO構成。絕緣體23可作為隧道勢壘發揮功能。
於各絕緣體23之上表面上設置有1個強磁性體24。強磁性體24之沿著x軸之長度例如與該強磁性體24之下方之對應之積層體22之寬度相同。強磁性體24之沿著y軸之長度例如與F大致相等。強磁性體24例如包含鈷鐵硼(CoFeB)或硼化鐵(FeB)，或由CoFeB或FeB構成。強磁性體24之磁化之方向可根據資料寫入而變化，可作為所謂記憶層發揮功能。
積層體22、1個絕緣體23、及1個強磁性體24之組表現穿隧磁阻效應，可作為1個電阻變化元件VR發揮功能。穿隧磁阻效應係指於包含隔著絕緣體之2個強磁性體之構造中，於2個強磁性體之磁化之方向平行之情形時與反平行之情形時電阻值不同之現象。平行之情形時之電阻值小於反平行之情形時之電阻值。表示2個不同之電阻值之狀態，可分別分配至2值之資料。圖4所示之電阻變化元件VR包含MTJ(magnetic tunnel junction，磁隧道結)。
各積層體22如上所述與複數個強磁性體24連接，因此，可作為包含與該積層體22連接之複數個強磁性體24之各者之複數個電阻變化元件VR之各參照層發揮功能。即，各積層體22由複數個電阻變化元件VR甚至由複數個記憶胞MC共用。為方便起見，可認為各積層體22中之、1個絕緣體23及1個強磁性體24之組之下方之部分22a與絕緣體23及強磁性體24一起作為1個電阻變化元件VR發揮功能。
於各強磁性體24之上表面上設置有導電體25。導電體25例如具有與該導電體25之下方之對應之強磁性體24之平面形狀相同之平面形狀。導電體25包含鉑(Pt)、鎢(W)、鉭(Ta)、及釕(Ru)之至少一者，或由Pt、W、Ta、及Ru構成。
於沿著x軸排列之複數個導電體25之各自之上表面上設置有可變電阻材料26。可變電阻材料26沿著x軸延伸，並沿著y軸具有間隔地排列。可變電阻材料26例如具有F之寬度(沿著y軸之長度)。又，可變電阻材料26之間隔例如為F。
各可變電阻材料26可作為與複數個電阻變化元件VR之各者連接之複數個開關元件SEL發揮功能，該等複數個電阻變化元件VR與該可變電阻材料26連接。即，各可變電阻材料26由複數個記憶胞MC共用。
開關元件SEL例如為具有2端子型之開關功能之開關元件，相當於2端子中之第1端子之上表面及底面之一者，2端子中之第2端子為可變電阻材料26之上表面及底面之另一者。可變電阻材料26例如亦可包含選自由Te、Se、及S所組成之群之至少1種以上之硫屬元素。或者，可變電阻材料26例如亦可含有作為包含上述硫屬元素之化合物之硫化物。又，可變電阻材料26例如亦可進而包含選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、及Sb所組成之群之至少1種以上之元素。
於各可變電阻材料26之上表面上設置有1個導電體31。導電體31沿著x軸延伸，並沿著y軸具有間隔地排列。各導電體31例如具有與下方之對應之可變電阻材料26之平面形狀相同之平面形狀。導電體31例如具有F之寬度(沿著y軸之長度)。又，導電體31之間隔例如為F。各導電體31作為1條字元線WL發揮功能。
此外，上述中表記之F於將於y軸方向鄰接之導電體31間設為1個間距之情形時(或者於將於x方向鄰接之導電體21間設為1個間距之情形時)，相當於1個間距之一半。
於各導電體31之上表面上設置有1個硬質遮罩32。硬質遮罩32例如為氮化矽(SiN)。硬質遮罩32沿著x軸延伸，並沿著y軸具有間隔地排列。各硬質遮罩32例如具有與下方之對應之導電體31之平面形狀相同之平面形狀。此外，硬質遮罩32由於係在下述製造製程中使用，故亦可不存在於最終之構造中。
於自絕緣體20a之上表面至導電體25之層為止之層中，未設置導電體21、積層體22、絕緣體23、強磁性體24、導電體25、可變電阻材料26、導電體31、及硬質遮罩32之部分，設置有絕緣體20之另一部分20b。
於圖4中連接之2個強磁性體或導電體之間，亦可進而設置有導電體。
圖5表示第1實施形態之電阻變化元件VR之構造。積層體22包含至少1個作為強磁性體之強磁性體221。強磁性體221之磁化之方向不會根據於記憶裝置1中之資料之讀出及寫入而變化。強磁性體24及221具有沿著貫穿強磁性體24、絕緣體23、及強磁性體221之界面之方向之磁化容易軸(由箭頭表示)。強磁性體24及221亦可具有沿著強磁性體24、絕緣體23、及強磁性體221之界面之磁化容易軸。
若強磁性體24之磁化之方向與強磁性體221之磁化之方向平行，則電阻變化元件VR處於P狀態，處於低電阻狀態。若強磁性體24之磁化之方向與強磁性體221之磁化之方向為反平行，則電阻變化元件VR處於AP狀態，處於高電阻狀態。
為了資料讀出，對與資料讀出對象之記憶胞MC之電阻變化元件VR連接之字元線WL及位元線BL施加適當之電壓。利用該電壓，於電阻變化元件VR中流通讀出電流Ir。讀出電流Ir基於電阻變化元件VR為AP還是P狀態而具有不同之大小。基於在電阻變化元件VR中流通之讀出電流Ir之大小，由讀出電路17判斷電阻變化元件VR之電阻狀態。
若自強磁性體24朝向強磁性體221流通寫入電流IwP ，則強磁性體24之磁化之方向與強磁性體221之磁化之方向平行。另一方面，若自強磁性體221朝向強磁性體24流通寫入電流IwAP ，則強磁性體24之磁化之方向與強磁性體221之磁化之方向為反平行。上述之強磁性體221之磁化之方向「不變」，係指強磁性體221之磁化之方向，不會因可使強磁性體24之磁化之方向反轉之大小之電流而變化(反轉)。
強磁性體221例如包含鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)，或由CoPt、CoNi、或CoPd構成。強磁性體221具有與積層體22之平面形狀相同之平面形狀。
積層體22可具有SAF(synthetic antiferromagnetic，合成反鐵磁)構造。因此，積層體22可進而包含導電體222及強磁性體223。強磁性體223位於1個導電體21之上表面上。強磁性體223抑制由強磁性體221產生且施加至強磁性體24之磁場(漏磁場)。強磁性體223具有與強磁性體221之磁化相反之方向之磁化。強磁性體223包含CoPt、CoNi、或CoPd，或者由CoPt、CoNi、或CoPd構成。強磁性體223具有與積層體22之平面形狀相同之平面形狀。
導電體222使強磁性體223與強磁性體221反強磁性耦合。導電體222例如包含Ru或Ir，或者由Ru或Ir構成。已知有Ru及Ir使隔著Ru或Ir之層之2個磁性體基於Ru或Ir之厚度磁性耦合或反強磁性耦合。導電體222具有使強磁性體223與強磁性體221反強磁性耦合之厚度。導電體222具有與積層體22之平面形狀相同之平面形狀。導電體222亦可進而包含Pt及/或Pd之層。
＜動作＞
選擇1個電阻變化元件VR用於資料之寫入或資料之讀出。因此，僅與被選擇電阻變化元件VR連接之開關元件(被選擇開關元件)SEL必須接通。因此，對與被選擇開關元件SEL連接之字元線WL和與被選擇電阻變化元件VR連接之位元線BL施加某電壓V。電壓V具有隨著被選擇開關元件SEL接通而流通與對於被選擇開關元件SEL之處理對應之大小之電流I1(即，寫入電流IWAP 或IWP 、或者讀出電流Ir)之大小。可變電阻材料26由於與複數個電阻變化元件VR連接，故而藉由施加電壓V，如圖6所示，可遍及可變電阻材料26之較廣範圍流通電流。但是，不對字元線WL(導電體31)與非選擇之位元線BL(導電體21)之間施加電壓V。因此，藉由電壓V，電流主要於部分26a流通，於部分26a流通電流I1。另一方面，於可變電阻材料26之除部分26a以外之部分26b中，僅流通電流I2(＜I1)。因此，僅可變電阻材料26之部分26a接通。如此一來，即便可變電阻材料26與複數個電阻變化元件VR連接，亦可僅於被選擇電阻變化元件VR中流通資料寫入或讀出所需要之電流。
＜製造方法＞
圖7至圖15依序表示第1實施形態之記憶裝置1之製造製程之間之狀態。圖7至圖15之各者於部分(a)中表示沿著圖3之IVA-IVA線之剖面之一部分之構造，於部分(b)中表示沿著圖3之IVB-IVB線之剖面之一部分之構造。
如圖7所示，於絕緣體20之部分20a之上表面上，依序沈積有導電體21A、積層體22A、絕緣體23A、強磁性體24A、及導電體25A。導電體21A、積層體22A、絕緣體23A、強磁性體24A、及導電體25A分別包括與導電體21、積層體22、絕緣體23、強磁性體24、及導電體25實質上相同之材料。其次，於導電體25A之上表面上形成有硬質遮罩41。硬質遮罩41具有於形成導電體21及積層體22之區域之上方殘存並且於其他部分開口之圖案。即，硬質遮罩41之圖案具有沿著y軸延伸之線狀之形狀，沿著x軸具有間隔。
如圖8所示，藉由將硬質遮罩41用作遮罩之蝕刻，將導電體21A、積層體22A、絕緣體23A、強磁性體24A、及導電體25A局部地去除。蝕刻可為RIE(reactive ion etching，反應性離子蝕刻)或IBE(ion beam etching，離子束蝕刻)。藉由蝕刻形成導電體21、積層體22、絕緣體23B、強磁性體24B、及導電體25B。絕緣體23B、強磁性體24B、及導電體25B與導電體21及積層體22同樣地沿著y軸延伸，沿著x軸具有間隔地排列。藉由使用IBE，可抑制積層體22中之強磁性體221及223、以及強磁性體24B之磁特性劣化。
圖8之IBE為了抑制遮蔽效應，可僅使用沿著yz面前進之離子束進行。或者，圖8之IBE可使用以相對於xy面接近垂直之角度前進之離子束進行。又，圖8之IBE既可僅包含相同之條件之1次蝕刻之步驟，亦可包含不同之條件之複數次蝕刻之步驟。
存在如下情況：藉由圖8之IBE例如自導電體21A及(或)積層體22A中之導電體去除之材料再次沈積於絕緣體23B之側面上。再次沈積之導電體可作為使絕緣體23B迂迴之電流路徑發揮功能。為了將再次沈積之導電體去除，亦可應用條件不同之IBE步驟。或者，藉由使再次沈積之導電體氧化，亦可抑制迂迴路徑之功能。
如圖9所示，於藉由至此為止之製程所獲得之構造上沈積絕緣體20之部分20b。絕緣體20之部分20b填埋包含導電體21、積層體22、絕緣體23B、強磁性體24B、導電體25B、及硬質遮罩41之構造之間之區域。
如圖10所示，絕緣體20之部分20b之上部及硬質遮罩41例如藉由CMP(chemical mechanical polishing，化學機械研磨)去除。CMP例如將導電體25B之上表面作為終止層，於導電體25B之上表面之高度停止。
如圖11所示，於導電體25B之上表面上及絕緣體20b之上表面上之整個表面，依序沈積有可變電阻材料26A及導電體31A。可變電阻材料26A及導電體31A分別包括與可變電阻材料26及導電體31相同之材料。
如圖12所示，於導電體31A之上表面上形成硬質遮罩42。硬質遮罩42具有於形成可變電阻材料26及導電體31之積層構造之區域之上方殘存並且於其他部分具有開口43之圖案。即，硬質遮罩42之圖案具有沿著x軸延伸之線狀之形狀，並沿著y軸具有間隔。硬質遮罩42包括與硬質遮罩32實質上相同之材料。
如圖13所示，藉由將硬質遮罩42用作遮罩之蝕刻，將導電體31A及可變電阻材料26A局部地去除。蝕刻可為RIE或IBE。蝕刻於導電體25B之上表面及絕緣體20之部分20b之上表面之高度停止。為了使蝕刻於導電體25B之上表面及絕緣體20之部分20b之上表面之高度停止，例如可使用RIE。藉由蝕刻，導電體25B之上表面中之開口43之下方之部分露出，並且形成可變電阻材料26及導電體31。又，藉由蝕刻，硬質遮罩42之上表面降低，硬質遮罩42中於蝕刻結束之時間點殘存之部分作為硬質遮罩32殘存。於使用IBE之情形時，IBE例如可僅使用沿著xz面前進之離子束進行。
如圖14所示，將導電體25B中之開口43之下方之部分去除。去除例如可藉由RIE進行，即，可藉由經O2 處理使露出之部分揮發來進行。導電體25B之局部去除之結果，形成導電體25，並且強磁性體24B之上表面局部地露出。
如圖15所示，將強磁性體24B及絕緣體23B中之開口43之下方之部分藉由蝕刻來去除。蝕刻例如為IBE。藉由蝕刻，導電體24B向硬質遮罩32、導電體31、可變電阻材料26、及導電體25之複數個積層構造之各自之下方之部分分離，結果，形成強磁性體24。又，藉由蝕刻形成絕緣體23。絕緣體23之蝕刻亦可到達至積層體22中為止。
其次，藉由於利用至此為止之製程所獲得之構造上之整個表面進而沈積絕緣體20之部分20b來獲得圖4之構造。
＜優點(效果)＞
根據第1實施形態，如以下記述般，可提供高性能之記憶裝置及記憶裝置之更容易之製造方法。
如第1實施形態之記憶裝置般位於位元線與字元線之交點之記憶胞可利用如以下之製程形成。首先，如圖16所示，形成作為位元線BL發揮功能之導電體121，於導電體121上，沈積構成記憶胞之複數個層之材料之積層體150。積層體150例如包含MTJ元件及選擇器之材料122A、123A、124A、及125A。材料122A、123A、124A、及125A分別加工為與積層體22、絕緣體23、強磁性體24、導電體25、及可變電阻材料26相同之要素。其次，將積層體150藉由IBE分離為複數個獨立之積層體。各個積層體作為1個記憶胞發揮功能。接著，於沿著x軸排列之複數個積層體上形成字元線。
然而，於該製造方法中，需要記憶胞與位元線之位置對準、及記憶胞與字元線之位置對準。此種位置對準由於記憶胞、位元線、及字元線微細故而非常困難，與記憶胞、位元線、及字元線之相對性之位置容易自所期望之位置偏離。
又，難以進行積層體150之IBE。即，如圖16所示，為了積層體150之IBE，於積層體150之上表面上形成遮罩141。遮罩141具有與積層體150之厚度相同之厚度。IBE中之離子束為了抑制藉由IBE自積層體150去除之材料再次沈積於積層體150，相對於z軸具有角度。然而，存在如下情況：由於遮罩141之開口之縱橫比較高，故而會產生遮蔽效應，即，相對於z軸具有角度之離子束不到達至積層體150之下部。此使得難以或無法利用IBE對積層體150進行加工。若遮罩141之開口之面積較大，則可抑制遮蔽效應，但記憶胞MC之積體度較低。
根據第1實施形態，各積層體22於xy面具有線狀之形狀，由記憶胞MC共用，又，各可變電阻材料26於xy面具有線狀之形狀，由複數個記憶胞MC共用。換言之，積層體22及可變電阻材料26不針對每1個記憶胞MC而設置。因此，不需要將包含積層體22A及可變電阻材料26A之較厚之積層體分割為各記憶胞用之部分之製程，即不需要如圖16般之製程。因此，利用IBE之積層體之圖案化較圖16之例更容易，無須如圖16之製程中之遮罩141般具有較寬之開口。該情況可提高記憶裝置1之記憶胞MC之積體度。
即便積層體22及可變電阻材料26由複數個記憶胞MC共用，強磁性體24亦針對每個記憶胞MC而獨立。記憶胞MC中之穿隧磁阻效應依賴於強磁性體24之磁化之方向，故而即便積層體22及可變電阻材料26不針對每個記憶胞MC獨立，各記憶胞MC亦可表現穿隧磁阻效應而保存資料。
又，積層體22具有線狀之形狀。因此，用於某數量之記憶胞MC所需要之積層體22之數量與積層體22針對每個記憶胞而設置之情況相比較少。一般而言，磁性體自其邊緣產生磁場，故而若積層體22之數量較少，則積層體22之邊緣之數量亦較少。因此，第1實施形態之來自積層體22之漏磁場之強度與積層體22針對每個記憶胞而設置之情況相比較弱。此使強磁性體24等強磁性體之磁化更穩定，能夠提供可更穩定地保存資料之記憶裝置1。
又，積層體22中之導電體222具有與積層體22針對每個記憶胞而設置之情況相比較大之體積。因此，積層體22可使強磁性體221及強磁性體223與積層體22針對每個記憶胞MC而設置之情況相比更強地反強磁性成像。此使積層體22之磁化更安定，能夠提供可更穩定地保存資料之記憶裝置1。
又，線狀之形狀之積層體22可利用與使導電體21A圖案化之製程共通之製程來形成，線狀之可變電阻材料26可利用與使導電體31A圖案化之製程共通之製程來形成。因此，可高效率地形成積層體22及可變電阻材料26。
又，強磁性體24藉由將強磁性體24A利用與導電體21之形成共通之製程圖案化並且利用與導電體31之形成共通之製程圖案化之步驟來形成。因此，各強磁性體24自行對準地形成於1個導電體21與1個導電體31之交點。因此，與將強磁性體24利用如圖16之製程般與導電體21及31之圖案化獨立之製程形成之情況不同，抑制強磁性體24自導電體21及31之交點偏離。此可抑制各強磁性體24與對應之導電體21及31之電接觸之不良，能夠提供更高性能之記憶裝置1。
又，強磁性體24藉由利用與導電體21之形成共通之製程圖案化並且利用與導電體31之形成共通之製程圖案化之步驟來形成。因此，例如不需要如圖16之製程般用以使積層體150針對每個記憶胞分離之專用之圖案化製程，甚至用於此之遮罩141之曝光之製程。因此，記憶裝置1可利用與包含圖16之製程之製造方法之情況相比較少之曝光製程來形成。
(第2實施形態)
第2實施形態於記憶胞陣列11之構造之方面與第1實施形態不同。以下，主要記述與第1實施形態不同之方面。
圖17係第2實施形態之記憶胞陣列11之一部分之概略性之構造之立體圖。於圖17中，未表示或簡化表示若干要素。圖18於部分(a)中表示沿著圖17之XVIII-XVIII線之剖面之一部分之構造，於部分(b)中表示沿著圖17之XVIII-XVIII線之剖面之一部分之構造。
如圖17及圖18所示，記憶胞陣列11不包含第1實施形態(圖3及圖4)中之可變電阻材料26，而包含可變電阻材料51。可變電阻材料26設置於沿著x軸排列之複數個導電體25之上表面上，相對於此，各可變電阻材料51設置於1個導電體25之上表面上。因此，可變電阻材料51沿著x軸及y軸排列。
各導電體31設置於沿著x軸排列之複數個可變電阻材料51之上表面上。
圖19至圖27依序表示第2實施形態之記憶裝置1之製造製程之間之狀態。圖19至圖27之各者於部分(a)中表示沿著圖18之XVIIIA-XVIIIA線之剖面之一部分之構造，於部分(b)中表示沿著圖18之XVIIIB-XVIIIB線之剖面之一部分之構造。圖19至圖27之製程分別類似於第1實施形態之圖7至圖15之製程。
如圖19所示，於絕緣體20之部分20a之上表面上，依序沈積有導電體21A、積層體22A、絕緣體23A、強磁性體24A、導電體25A、及可變電阻材料51A。可變電阻材料51A包括與可變電阻材料51實質上相同之材料。接著，於可變電阻材料51A之上表面上形成硬質遮罩52。硬質遮罩52具有於形成導電體21、積層體22、絕緣體23、及強磁性體24之積層構造之區域之上方殘存並且於其他部分開口之圖案。即，硬質遮罩52之圖案具有沿著y軸延伸之線狀之形狀，並沿著x軸具有間隔。
如圖20所示，藉由將硬質遮罩52用作遮罩之蝕刻，將導電體21A、積層體22A、絕緣體23A、強磁性體24A、導電體25A、及可變電阻材料51A局部地去除。蝕刻可為RIE或IBE。藉由蝕刻，形成導電體21、積層體22、絕緣體23B、強磁性體24B、導電體25B、及可變電阻材料51B。可變電阻材料51B沿著y軸延伸，並沿著x軸具有間隔地排列。關於與圖20相關之其他特徵，應用關於圖8之記述。
如圖21所示，於利用至此為止之製程所獲得之構造之整個表面沈積絕緣體20之部分20b。絕緣體20之部分20b填埋包含導電體21、積層體22、絕緣體23B、強磁性體24B、導電體25B、及可變電阻材料51B之積層構造之間之區域。
如圖22所示，絕緣體20之部分20b之上部及硬質遮罩52，例如藉由CMP來去除。CMP例如以可變電阻材料51B之上表面為終止層，於可變電阻材料51B之上表面之高度停止。
如圖23所示，於可變電阻材料51B之上表面上及絕緣體20b之上表面上之整個表面，堆積導電體31A。
如圖24所示，於導電體31A之上表面上形成硬質遮罩54。硬質遮罩54於形成導電體31之區域之上方殘存，且於其他部分具有開口55。即，硬質遮罩54之圖案具有沿著x軸延伸之線狀之形狀，並沿著y軸具有間隔。硬質遮罩54包括與硬質遮罩32實質上相同之材料。
如圖25所示，與圖13同樣地，藉由將硬質遮罩54用作遮罩之蝕刻，將導電體31A及可變電阻材料51B局部地蝕刻，將絕緣體20b中之開口55之下方且較導電體25B上方之部分去除。蝕刻可為RIE或IBE。蝕刻於導電體25B之上表面之高度停止。蝕刻之結果，導電體25B之上表面中之開口55之下方之部分露出。為了使蝕刻於導電體25B之上表面停止，例如可使用RIE。藉由蝕刻，形成可變電阻材料51及導電體31。關於與圖25相關之其他特徵，適用關於圖13之記述。
如圖26所示，與圖14同樣地，將導電體25B中之開口55之下方之部分去除。去除之結果，形成導電體25，且強磁性體24B之上表面局部地露出。關於與圖26相關之其他特徵，適用關於圖14之記述。
如圖27所示，與圖15相同，藉由蝕刻將強磁性體24B及絕緣體23B局部地去除。該結果，形成強磁性體24及絕緣體23。
接下來，於至此為止之製程所獲得之構造上之整個表面，進而藉由堆積絕緣體20之部分20b，獲得圖18之構造。
根據第2實施形態，與第1實施形態相同，各積層體22於xy面具有線狀之形狀，由複數個記憶胞MC共用，積層體22不針對每1個記憶胞MC而設置。因此，與第1實施形態相同，不需要將包含積層體22A及可變電阻材料26A之較厚之積層體分割為各記憶胞用之部分之製程，即不需要如圖16般之製程。
又，與第1實施形態相同，積層體22具有線狀之形狀。因此，與第1實施形態相同，可提供可更穩定地保存資料之記憶裝置1。
又，線狀之形狀之積層體22可利用與使導電體21A圖案化之製程共通之製程來形成。因此，可高效率地形成積層體22。
又，強磁性體24及可變電阻材料51藉由將強磁性體24A及可變電阻材料51A利用與導電體21之形成共通之製程圖案化並且利用與導電體31之形成共通之製程圖案化之步驟來形成。因此，各強磁性體24及可變電阻材料51自行對準地形成於1個導電體21與1個導電體31之交點。因此，於利用與導電體21及31之圖案化獨立之製程形成之情形時，例如與圖16之製程之情況不同，強磁性體24及可變電阻材料51之組自導電體21及31之交點偏離之情況得到抑制。此可抑制強磁性體24及可變電阻材料51之各組與對應之導電體21及31之電接觸之不良，能夠提供更高性能之記憶裝置1。
又，強磁性體24A及可變電阻材料51藉由利用與導電體21之形成共通之製程圖案化並且利用與導電體31之形成共通之製程圖案化之步驟來形成。因此，例如不需要如圖16之製程般用以使積層體150針對每個記憶胞分離之專用之圖案化製程，甚至用於此之遮罩141之曝光之製程。因此，記憶裝置1可利用與包含圖16之製程之製造方法之情況相比較少之曝光製程來形成。
＜變化例＞
圖17之構造可沿著z軸重複地設置。圖28表示那樣之例，且係第1實施形態之變化例之記憶胞陣列11之一部分之概略性之構造之立體圖。圖28與圖3同樣地，未表示或簡化表示若干要素。
圖28中之導電體21_1、積層體22_1、強磁性體24_1、可變電阻材料26_1、及導電體31_1分別相當於圖3中之導電體21、積層體22、強磁性體24、可變電阻材料26、及導電體31。於以下之記述中，標註包含某數字與下劃線之參照符號之要素具有與標註無下劃線之參照符號之要素相同或同樣之特徵，用於將標註無下劃線之參照符號之要素相互區別。
導電體21_1、積層體22_1、強磁性體24_1、可變電阻材料26_1、及導電體31_1之層構成第1記憶體層ML1。包含下述第2記憶體層ML2、第3記憶體層ML3、及第4記憶體層ML4，第1記憶體層ML1～第4記憶體層ML4之各者構成1個單位構造。即，於第1記憶體層ML1～第4記憶體層ML4之各者中，形成複數條字元線WL、複數條位元線BL、及於該等複數條字元線WL之各者與該等複數條位元線BL之1條之間連接有1個記憶胞MC之構造。
於各導電體31_1之上表面上設置有積層體61_1。積層體61_1沿著x軸延伸，沿著y軸排列。積層體61_1包含與積層體22中所包含之層相同之特性及功能之層。即，積層體61包含強磁性體611(未圖示)、導電體612(未圖示)、及強磁性體613(未圖示)。強磁性體611、導電體612、及強磁性體613分別包含與強磁性體221、導電體222、及強磁性體223相同之材料。
於各積層體61_1之上表面上設置有複數個強磁性體24_2。於沿著y軸排列之複數個強磁性體24_2之上表面上設置有可變電阻材料62_1。可變電阻材料62_1沿著y軸延伸，並沿著x軸具有間隔地排列。可變電阻材料62_1包含與可變電阻材料26相同之材料。
於各可變電阻材料62_1之上表面上，設置有導電體21_2。導電體21_2沿著y軸延伸，並沿著x軸具有間隔地排列。
導電體31_1、積層體61_1、強磁性體24_2、可變電阻材料62_1、及導電體21_2構成第2記憶體層ML2。
設置有包含導電體21_2之第3記憶體層ML3。第3記憶體層ML3包含導電體21_2、積層體22_2、強磁性體24_3、可變電阻材料26_2、及導電體31_2。第3記憶體層ML3具有與第1記憶體層ML1相同之構造。
設置有包含導電體31_2之第4記憶體層ML4。第4記憶體層ML4包含導電體31_2、積層體61_2、強磁性體24_4、可變電阻材料62_2、及導電體21_3。第4記憶體層ML4具有與第2記憶體層ML2相同之構造。
藉由將至此為止記述之構造擴展，亦可進一步設置記憶體層。例如，第(2k+1)記憶體層(k為2以上之自然數)與第(2k)記憶體層共有導電體，並且具有與第1記憶體層ML1相同之構造。又，第(2k+2)記憶胞與第(2k+1)記憶體層共有導電體，並且具有與第2記憶胞層ML2相同之構造。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明與其均等之範圍中。
[相關申請案] 本申請案享有以日本專利申請案2018-173091號(申請日：2018年9月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:記憶裝置 11:記憶胞陣列 12:輸入輸出電路 13:控制電路 14:列選擇電路 15:行選擇電路 16:寫入電路 17:讀出電路 20:絕緣體 20a:第1部分 20b:另一部分 21:導電體 21_1:導電體 21_2:導電體 21_3:導電體 21A:導電體 22:積層體 22_1:積層體 22_2:積層體 22A:積層體 22a:強磁性體之組之下方之部分 23:絕緣體 23A:絕緣體 23B:絕緣體 24:強磁性體 24_1:強磁性體 24_2:強磁性體 24_3:強磁性體 24_4:強磁性體 24A:強磁性體 24B:強磁性體 25:導電體 25A:導電體 25B:導電體 26:可變電阻材料 26_1:可變電阻材料 26_2:可變電阻材料 26A:可變電阻材料 26a:部分 26b:部分 31:導電體 31_1:導電體 31_2:導電體 31A:導電體 32:硬質遮罩 41:硬質遮罩 42:硬質遮罩 43:開口 51:可變電阻材料 51A:可變電阻材料 51B:可變電阻材料 52:硬質遮罩 54:硬質遮罩 55:開口 61_1:積層體 61_2:積層體 62_1:可變電阻材料 62_2:可變電阻材料 121:導電體 122A、123A、124A、125A:材料 141:遮罩 150:積層體 221:強磁性體 222:導電體 223:強磁性體 ADD:位址信號 BL:位元線 BL＜0＞～BL＜N＞:位元線 CMD:指令 CNT:控制信號 DAT:資料 I1:電流 I2:電流 IWAP:寫入電流 IWP:寫入電流 MC:記憶胞 ML1:第1記憶體層 ML2:第2記憶體層 ML3:第3記憶體層 ML4:第4記憶體層 SEL:開關元件 VR:電阻變化元件 WL:字元線 WLa＜0＞～WLa＜M＞:字元線 WLb＜0＞～WLb＜M＞:字元線
圖1係表示第1實施形態之記憶裝置之功能方塊。 圖2係第1實施形態之記憶胞陣列之電路圖。 圖3係第1實施形態之記憶胞陣列之一部分之概略性之構造之立體圖。 圖4(a)、(b)係表示第1實施形態之記憶胞陣列之一部分之剖面構造。 圖5係表示第1實施形態之MTJ元件之構造。 圖6係表示第1實施形態之記憶裝置之一部分之動作中之一狀態。 圖7(a)、(b)係表示第1實施形態之記憶裝置之製造製程之間之一狀態。 圖8(a)、(b)係表示繼圖7之後之狀態。 圖9(a)、(b)係表示繼圖8之後之狀態。 圖10(a)、(b)係表示繼圖9之後之狀態。 圖11(a)、(b)係表示繼圖10之後之狀態。 圖12(a)、(b)係表示繼圖11之後之狀態。 圖13(a)、(b)係表示繼圖12之後之狀態。 圖14(a)、(b)係表示繼圖13之後之狀態。 圖15(a)、(b)係表示繼圖14之後之狀態。 圖16(a)、(b)係表示比較用之記憶裝置之製造製程之間之一狀態。 圖17係第2實施形態之記憶胞陣列之一部分之概略性之構造之立體圖。 圖18(a)、(b)係表示第2實施形態之記憶胞陣列之一部分之剖面構造。 圖19(a)、(b)係表示第2實施形態之記憶裝置之製造製程之間之一狀態。 圖20(a)、(b)係表示繼圖19之後之狀態。 圖21(a)、(b)係表示繼圖20之後之狀態。 圖22(a)、(b)係表示繼圖21之後之狀態。 圖23(a)、(b)係表示繼圖22之後之狀態。 圖24(a)、(b)係表示繼圖23之後之狀態。 圖25(a)、(b)係表示繼圖24之後之狀態。 圖26(a)、(b)係表示繼圖25之後之狀態。 圖27(a)、(b)係表示繼圖26之後之狀態。 圖28係第2實施形態之變化例之記憶胞陣列之一部分之概略性之構造之立體圖。
20:絕緣體
20a:第1部分
20b:另一部分
21:導電體
22:積層體
22a:強磁性體之組之下方之部分
23:絕緣體
24:強磁性體
25:導電體
26:可變電阻材料
31:導電體
32:硬質遮罩
BL:位元線
VR:電阻變化元件
WL:字元線

Claims (19)

  1. 一種記憶裝置，其包含：第1導電體，其沿著第1軸延伸；第1積層體，其沿著上述第1軸延伸，與上述第1導電體電性地連接，且包含沿著上述第1軸延伸之第1強磁性體；第1絕緣體，其與上述第1積層體電性地連接；第2強磁性體，其與上述第1絕緣體電性地連接；第1開關元件，其係具有第1端及第2端，使上述第1端與上述第2強磁性體電性地連接者，上述第1開關元件響應施加至上述第1端與上述第2端之間之電壓，而允許或阻斷自上述第1端向上述第2端之電流，且響應施加至上述第2端與上述第1端之間之電壓，而允許或阻斷自上述第2端向上述第1端之電流；及第2導電體，其沿著第2軸延伸，與上述第1開關元件之上述第2端電性地連接。
  2. 如請求項1之記憶裝置，其進而包含：第2絕緣體，其與上述第1積層體電性地連接；及第3強磁性體，其與上述第2絕緣體電性地連接。
  3. 如請求項2之記憶裝置，其中上述第1開關元件之上述第1端，係與上述第3強磁性體電性地連接。
  4. 如請求項1之記憶裝置，其中上述第1積層體包含：第3導電體，其沿著上述第1軸延伸，與上述第1強磁性體電性地連接；及第4強磁性體，其沿著上述第1軸延伸，與上述第3導電體電性地連接。
  5. 如請求項1之記憶裝置，其中上述第1積層體位於上述第1導電體之上方，上述第1絕緣體位於上述第1積層體之上方，上述第2強磁性體位於上述第1絕緣體之上方，上述第1開關元件位於上述第2強磁性體之上方，上述第2導電體位於上述第1開關元件之上方。
  6. 如請求項1之記憶裝置，其中上述第1開關元件包含：沿著上述第2軸延伸之可變電阻材料；當自上述第1端朝向上述第2端施加小於第1閾值之電壓時，阻斷自上述第1端向上述第2端流通之電流，當自上述第1端朝向上述第2端施加上述第1閾值以上之電壓時，自上述第1端向上述第2端流通電流，當自上述第2端朝向上述第1端施加小於第2閾值之電壓時，阻斷自上述第2端向上述第1端流通之電流， 當自上述第2端朝向上述第1端施加上述第2閾值以上之電壓時，自上述第2端向上述第1端流通電流。
  7. 如請求項1之記憶裝置，其進而包含：第2積層體，其沿著上述第2軸延伸，與上述第2導電體電性地連接，且包含沿著上述第2軸延伸之第3強磁性體；第2絕緣體，其與上述第2積層體電性地連接；第5強磁性體，其與上述第2絕緣體電性地連接；第2開關元件，其係具有第3端及第4端，使上述第3端與上述第5強磁性體電性地連接者，上述第2開關元件響應施加至上述第3端與上述第4端之間之電壓，而允許或阻斷自上述第3端向上述第4端之電流，且響應施加至上述第3端與上述第4端之間之電壓，而允許或阻斷自上述第4端向上述第3端之電流；及第3導電體，其沿著上述第1軸延伸，與上述第2開關元件之上述第4端電性地連接。
  8. 一種記憶裝置，其包含：複數個第1導電體，其等沿著第1軸延伸；複數個第1積層體，其等沿著上述第1軸延伸，分別與上述複數個第1導電體電性地連接，上述複數個第1積層體之各者包含沿著上述第1軸延伸之第1強磁性體；複數個第1絕緣體，其等在上述複數個第1積層體上，於包括上述第1軸及與上述第1軸交叉之第2軸之面內配置為矩陣狀，且與上述複數個第1 積層體電性地連接；複數個第2強磁性體，其等分別與上述複數個第1絕緣體中之1個電性地連接；複數個開關元件，其等具有第1端及第2端，上述複數個開關元件之各者使上述第1端與上述複數個第2強磁性體中之1個連接，響應於施加至上述第1端與上述第2端之間之電壓而允許或阻斷自上述第1端向上述第2端之電流，且響應於施加至上述第2端與上述第1端之間之電壓而允許或阻斷自上述第2端向上述第1端之電流；及複數個第2導電體，其等沿著上述第2軸延伸，上述複數個第2導電體之各者與上述複數個開關元件中之沿著上述第2軸延伸之複數個開關元件之各者之上述第2端電性地連接。
  9. 如請求項8之記憶裝置，其中上述開關元件沿著上述第2軸延伸。
  10. 如請求項8之記憶裝置，其中上述第1積層體包含：第3導電體，其沿著上述第1軸延伸，與上述第1強磁性體之一者電性地連接；及第3強磁性體，其沿著上述第1軸延伸，與上述第3導電體電性地連接。
  11. 如請求項8至10之任一記憶裝置，其中 上述開關元件包含：沿著上述第2軸延伸之可變電阻材料。
  12. 如請求項11之記憶裝置，其中上述可變電阻材料係：當自上述第1端朝向上述第2端施加小於第1閾值之電壓時，阻斷自上述第1端向上述第2端流通之電流，當自上述第1端朝向上述第2端施加上述第1閾值以上之電壓時，自上述第1端向上述第2端流通電流，當自上述第2端朝向上述第1端施加小於第2閾值之電壓時，阻斷自上述第2端向上述第1端流通之電流，當自上述第2端朝向上述第1端施加上述第2閾值以上之電壓時，自上述第2端向上述第1端流通電流。
  13. 一種記憶裝置之製造方法，其包含如下步驟：於第1導電體上，形成包含第1強磁性體之第1積層體；於上述第1積層體上，依序形成第1絕緣體及第2強磁性體；自上述第1導電體、上述第1積層體、上述第1絕緣體、及上述第2強磁性體分別形成沿著第1軸互相分離而沿著與上述第1軸交叉之第2軸延伸之複數個第2導電體、複數個第2積層體、複數個第2絕緣體、及複數個第3強磁性體；於上述複數個第3強磁性體上形成遍及上述複數個第3強磁性體而擴展之第1可變電阻層；及於上述第1可變電阻層上，形成第3導電體。
  14. 如請求項13之記憶裝置之製造方法，其形成上述第1可變電阻層及上述第3導電體後，將上述第1可變電阻層及上述第3導電體之一部分進行蝕刻，形成沿著上述第2軸互相分離而沿著上述第1軸延伸之複數個第2可變電阻層及複數個第4導電體。
  15. 如請求項14之記憶裝置之製造方法，其中上述複數個第2導電體、上述複數個第2積層體、上述複數個第2絕緣體、及上述複數個第3強磁性體之沿著上述第1軸之分離距離係與上述複數個第2可變電阻層及上述複數個第4導電體之沿著上述第2軸之分離距離相等。
  16. 如請求項14之記憶裝置之製造方法，其進而包含：將上述第2絕緣體及上述第3強磁性體之一部分進行蝕刻，形成沿著上述第2軸互相分離之複數個第3絕緣體及複數個第4強磁性體。
  17. 如請求項16之記憶裝置之製造方法，其中沿著上述第1軸之上述第4強磁性體之各寬度係大於沿著上述第1軸之上述第2可變電阻層之寬度。
  18. 如請求項16之記憶裝置之製造方法，其中沿著上述第1軸之上述第3絕緣體之各寬度係大於沿著上述第1軸之上述第4強磁性體之寬度。
  19. 如請求項13之記憶裝置之製造方法，其中上述第1可變電阻層包含硫屬元素。
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